JP7408650B2 - ダイナミックランダムアクセスメモリランクのパワーダウンモードの投機的な終了 - Google Patents

ダイナミックランダムアクセスメモリランクのパワーダウンモードの投機的な終了 Download PDF

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Description

コンピュータシステムは、メインメモリ用にダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路（ＩＣ）のアレイを頻繁に使用する。例えば、従来のデュアルインラインメモリモジュール（ＤＩＭＭ）は、プリント回路基板に取り付けられたＤＲＡＭ ＩＣのセットとして実装される。ＤＩＭＭは１つ以上のランクで構成されており、各ランクは、同じ制御ライン、すなわちチップセレクトに接続されたＤＲＡＭ ＩＣのセットであり、したがって、メモリコントローラから同時にアクセスされる。エネルギー効率を高めるために、ＤＲＡＭ ＩＣを、アクティブ、スタンバイ、ナップ（nap）、パワーダウン、セルフリフレッシュ等の様々な電源状態に置くことができる。メモリコントローラは、複数のＤＲＡＭランクの電力状態を、チップセレクトを介してランク毎に制御する。例えば、パワーダウンはＤＲＡＭの低電力状態であり、消費電力はアクティブ電力状態のほんの少し（例えば、１％）であるが、クロック同期がアクティブ状態に戻るための遅延も必要とする。他の低電力モードでは、開始と終了の遅延が異なる。メモリコントローラがＤＲＡＭランクへのアクセス要求におけるギャップに遭遇すると、メモリコントローラは、パワーダウンモードに移行する条件が満たされていることを確認し、次いで、パワーダウン開始コマンドを、チップセレクトを介してＤＲＡＭランクに送信する。メモリコントローラがプロセッサコアからＤＲＡＭランクにアクセスするための新たな要求を受信すると、メモリコントローラは、パワーダウン終了コマンドをＤＲＡＭランクに送信する。但し、メモリコントローラは、ＤＲＡＭにアクセスする前に、ＤＲＡＭランクがパワーダウンモードを終了してアクティブモードに遷移するのを待つ必要があるため、パワーダウンモードを使用することに対するレイテンシペナルティが生じる。
一態様によれば、方法は、メモリコントローラにおいて、低電力モードにあるダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路の第１のランクにアクセスするためのアクセス要求が、メモリコントローラにおいて受信されると予想される時間を予測することを含む。また、方法は、予測された時間の前に第１のランクの低電力モードを終了することを含む。一実施形態では、予測は、メモリコントローラにおける第１のランクにアクセスするためのアクセス要求のタイミングの履歴に基づいている。また、予測は、第１のランクが低電力モードに移行する第１の時間と、メモリコントローラが第１のランクにアクセスするためのアクセス要求を受信する第２の時間と、の間の平均クロックサイクル数に基づいてもよい。一実施形態では、低電力モードを終了することは、アクセス要求がメモリコントローラにおいて受信される予測時間よりも所定のクロックサイクル数だけ前に、低電力モードを終了することを含む。この場合、所定のクロックサイクル数は、第１のランクの低電力モード終了レイテンシに基づくことができる。一実施形態では、ＤＲＡＭ集積回路は、複数のランクを含み、方法は、メモリコントローラにおいて、低電力モードにあるＤＲＡＭの各ランクにアクセスするためのアクセス要求がメモリコントローラにおいて受信される時間を予測することと、各ランクの低電力モードを、各ランクに対応する予測時間の前に終了することと、をさらに含む。一実施形態では、この方法は、メモリコントローラにおいて、第１のランクの低電力モードの前回の終了に関連するレイテンシペナルティに基づいて、予測時間を調整することをさらに含む。
別の態様によれば、方法は、第１のランクにアクセスするためのアクセス要求を受信する前に、メモリコントローラが第１のランクにアクセスするためのアクセス要求を受信すると予測される時間に応じて、メモリコントローラにおいて、ＤＲＡＭ集積回路の第１のランクの低電力モードを終了することを含む。また、方法は、メモリコントローラが第１のランクにアクセスするためのアクセス要求を受信する時間を予測することを含んでもよく、予測することは、メモリコントローラにおいて、第１のランクが低電力モードに移行してから、第１のランクにアクセスするためのアクセス要求がメモリコントローラにおいて受信されるまでにどれだけの時間が経過したかという履歴に基づいている。一実施形態では、予測することは、第１のランクが低電力モードに移行する第１の時間と、メモリコントローラが第１のランクにアクセスするためのアクセス要求を受信する第２の時間と、の間の平均クロックサイクル数に基づいている。一実施形態では、低電力モードを終了することは、アクセス要求がメモリコントローラにおいて受信される予測時間よりも所定のクロックサイクル数だけ前に、低電力モードを終了することを含む。この場合、所定のクロックサイクル数は、第１のランクの低電力モード終了レイテンシに基づいている。一実施形態では、ＤＲＡＭ集積回路は、複数のランクを含み、方法は、メモリコントローラにおいて、低電力モードにあるＤＲＡＭ集積回路の各ランクにアクセスするためのアクセス要求がメモリコントローラにおいて受信される時間を予測することと、各ランクの低電力モードを、各ランクに対応する予測時間の前に終了することと、をさらに含む。一実施形態では、この方法は、メモリコントローラにおいて、第１のランクの低電力モードの前回の終了に関連するレイテンシペナルティに基づいて、予測時間を調整することをさらに含む。
さらに別の態様によれば、システムは、複数のランクを含むＤＲＡＭ集積回路に結合するように構成されたメモリコントローラを含む。メモリコントローラは、低電力モードにあるＤＲＡＭ集積回路の第１のランクにアクセスするためのアクセス要求がメモリコントローラにおいて受信される時間を予測し、予測時間の前に第１のランクの低電力モードを終了する。一実施形態では、メモリコントローラは、第１のランクが低電力モードに移行してから、第１のランクにアクセスするためのアクセス要求がメモリコントローラにおいて受信されるまでにどれだけの時間が経過したかという履歴に基づいて、時間を予測する。この場合、メモリコントローラは、アクセス要求がメモリコントローラにおいて受信される予測時間よりも所定のクロックサイクル数だけ前に、第１のランクの低電力モードを終了することができる。所定のクロックサイクル数は、第１のランクの低電力モード終了レイテンシに基づいてもよい。一実施形態では、メモリコントローラは、低電力モードにあるＤＲＡＭ集積回路の各ランクにアクセスするためのアクセス要求がメモリコントローラにおいて受信される時間を予測し、各ランクの低電力モードを、各ランクに対応する予測時間の前に終了する。一実施形態では、メモリコントローラは、第１のランクの低電力モードの前回の終了に関連するレイテンシペナルティに基づいて、予測時間を調整する。
本開示は、添付の図面を参照することによって、より良く理解することができ、その多くの特徴及び利点が当業者に明らかになる。異なる図面で同じ符号を使用している場合、類似又は同一の要素を示す。
いくつかの実施形態による、ＤＲＡＭのランクのパワーダウンからの投機的な終了を採用するメモリコントローラを含む処理システムのブロック図である。 いくつかの実施形態による、図１のメモリコントローラの電力管理ユニット及び予測ユニットを示すブロック図である。 いくつかの実施形態による、パワーダウンモードから投機的に終了するＤＲＡＭのランクのパワーダウンモード／アクティブモード遷移を示す図である。 いくつかの実施形態による、ＤＲＡＭのランクのパワーダウンモードを投機的に終了する方法を示すフロー図である。
図１～図４は、ＤＲＡＭランクのメモリコントローラがＤＲＡＭランクにアクセスする要求を受信すると予測される時間に基づいて、ＤＲＡＭランクのパワーダウンモード等の低電力モードをプリエンプティブに終了するシステム及び技法を示す。メモリコントローラは、ＤＲＡＭランクが低電力モードに移行してから、ＤＲＡＭのランクにアクセスする要求がメモリコントローラによって受信されるまでの時間を追跡する。メモリコントローラは、アクセス要求のタイミングの履歴に基づいて、ＤＲＡＭランク毎に、低電力モードに移行してから各ＤＲＡＭランクにアクセスする要求が受信されると予想される時間を反映した予測時間を予測する。メモリコントローラは、予測時間に基づいて、ＤＲＡＭランクにアクセスする要求を受信する前に、低電力モード終了コマンドを投機的にＤＲＡＭランクに送信する。いくつかの実施形態では、メモリコントローラは、ＤＲＡＭランクが低電力モードを終了してアクティブ状態に戻るために必要とするクロックサイクル数に基づく予測時間の前に、低電力モード終了コマンドを送信する。
メモリコントローラは、各ＤＲＡＭランクの低電力モードがプリエンプティブに終了されてから、各ＤＲＡＭランクにアクセスする要求がメモリコントローラによって受信されるまでの時間を監視し、アクセス要求の履歴に基づいて、各ＤＲＡＭランクについての予測時間を調整する。同様に、予測時間よりも前に、ＤＲＡＭランクへのデマンドアクセス要求をメモリコントローラが受信し、その結果、メモリコントローラがＤＲＡＭランクの低電力モードを終了してアクティブ状態に戻るのを待つ必要（つまり、低電力モード終了レイテンシ、又は、パワーダウン終了レイテンシ）がある場合、メモリコントローラは、影響を受けるＤＲＡＭランクの低電力モードの前回の終了時に発生したパワーダウン終了レイテンシペナルティに基づいて、予測時間を調整する。
図１は、いくつかの実施形態による、ＤＲＡＭのランクの投機的なパワーダウンモード終了を採用するメモリコントローラ１１０を含む処理システム１００のブロック図である。処理システム１００は、例えば、サーバ、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、携帯電話、ゲーム機等を含む。処理システム１００は、プロセッサコア１０５で実行される命令によってアクセスされるデータを記憶するためのメモリモジュールから構成されたメモリサブシステムを含む。メモリサブシステムは、メモリ階層の最上位において、実行命令によってアクセス可能な全てのデータを記憶するためのメインメモリと、メモリ階層の下位レベルにおいて、メインメモリに記憶されたデータのサブセットを記憶するための１つ以上のキャッシュと、を有するメモリ階層に編成されている。プロセッサコア１０５が必要とするデータがメモリ階層のキャッシュで見つからない場合、キャッシュコントローラは、メモリアクセス要求をメモリコントローラに発行して、メインメモリからデータを取得する。図示した例では、処理システム１００は、メモリコントローラ１１０に結合された１つ以上のプロセッサコア１０５と、ランクＡ１２０及びランクＢ１３０の２つのランクのＤＲＡＭ ＩＣを含むＤＩＭＭ１１５と、を含む。いくつかの実施形態では、メモリコントローラ１１０は、３つ以上のランクのＤＲＡＭ ＩＣを制御する。
１つ以上のプロセッサコア１０５は、中央処理装置（ＣＰＵ）若しくはグラフィックス処理装置（ＧＰＵ）、又は、これらの組み合わせとして実装され、プロセッサコア１０５によって実行されるオペレーティングシステム又はアプリケーションからの命令を実行する際に使用される、様々なステージ又はコンポーネント（例えば、プリフェッチャ（図示省略）、整数実行ユニット若しくは論理演算ユニット（ＡＬＵ）（図示省略）、浮動小数点演算ユニット（ＦＰＵ）（図示省略）、リタイアメントユニット（図示省略）等）を含む。１つ以上のプロセッサコア１０５は、ＤＩＭＭ１１５へのメモリアクセスよりも短いレイテンシで実行パイプラインによりアクセスされ得る、命令を含むデータを一時的に記憶するためのキャッシュ階層を形成する１つ以上のキャッシュ（図示省略）をさらに含む。
メモリコントローラ１１０は、ＤＩＭＭ１１５とのインタフェースを含む、１つ以上のプロセッサコア１０５のための様々なインタフェース機能を提供する。さらに、メモリコントローラ１１０は、ＤＩＭＭ１１５の電力管理機能を提供する。この目的のために、メモリコントローラ１１０は、予測ユニット１４０に結合された電力管理ユニット１４５を含む。電力管理ユニット１４５は、ＤＩＭＭ１１５のチップセレクト１１２を介してランクＡ１２０の電力状態を制御し、チップセレクト１１４を介してランクＢ１３０の電力状態を制御する。
少なくとも１つの実施形態では、ＤＩＭＭ１１５のランクＡ１２０及びランクＢ１３０は、少なくとも２つの一般的なモード（アクティブモード及びパワーダウンモード）を有する。アクティブモードでは、ランクＡ１２０のＤＲＡＭ ＩＣ１２１～１２８及びランクＢ１３０のＤＲＡＭ ＩＣ１３１～１３８が、読み書きトランザクション実行等のメモリアクセス要求の処理し、パワーダウンモードでは、ランクＡ１２０のＤＲＡＭ ＩＣ１２１～１２８及びランクＢ１３０のＤＲＡＭ ＩＣ１３１～１３８が、メモリアクセス要求を処理せず、消費電力は、アクティブモード中の消費電力よりも大幅に低い。アクティブモードにある間、ランクＡ１２０のＤＲＡＭ ＩＣ１２１～１２８及びランクＢ１３０のＤＲＡＭ ＩＣ１３１～１３８は、電力管理ユニット１４５によって制御され、クロック周波数及び電圧の対応するペアリングとともに、いくつかの異なるパフォーマンス状態又は動作点のうち何れかを使用する。ＤＲＡＭランクがアイドル状態にある場合、電力管理ユニット１４５は、ＤＲＡＭランクへのアクセス要求における予期されるギャップ等のパワーダウンモードの条件が満たされていると判別した場合に、ＤＲＡＭランクをパワーダウンモードにする。エネルギーコスト及びパフォーマンスコスト（例えば、クロック再同期の遅延に関連するレイテンシ等）の観点から、パワーダウンモードの開始及び終了に関連するオーバーヘッドが存在する。例えば、メモリコントローラ１１０が、パワーダウンモードにあるＤＲＡＭランクにアクセスする要求を受信した場合（すなわち、パワーダウンモードの「オンデマンド」終了）、メモリコントローラ１１０は、読み出し又は書き込みコマンドをＤＲＭランクに送信する前に、パワーダウン終了（ＰＤＸ）コマンドを送信し、ＤＲＡＭランクが再同期してアクティブモードへの遷移を完了するためのいくつかのクロックサイクル（パワーダウン終了（ｔＸＰ）サイクル）を待つことによって、ＤＲＡＭランクをアクティブモードに復元する必要がある。したがって、パワーダウンモードのオンデマンド終了は、特に「無負荷（unloaded）」又は「軽負荷（lightly loaded）」の状況において、ＤＲＡＭにアクセスする要求に対して更なるレイテンシを加える。無負荷の状況は、メモリコントローラ１１０が、ＤＲＡＭ ＩＣ１２１～１２８又は１３１～１３８にアクセスする要求を時間の経過後に受信した場合（例えば、プロセッサがスリープモードから目覚めた後等のように、アイドル状態を終了している場合）に発生する。軽負荷の状況は、メモリコントローラ１１０がＤＲＡＭ ＩＣ １２１～１２８又は１３１～１３８に対する比較的少数の要求を受信し、その結果、メモリＤＩＭＭ１１５のレイテンシが全体のレイテンシにおいて大きな要因となる場合に発生する。
ＤＲＡＭランクがパワーダウンモードである間にＤＲＡＭランクにアクセスする要求を受信するペナルティを軽減するために、予測ユニット１４０は、各ＤＲＡＭランクの現在のパワーダウンモードの期間（すなわち、ＤＲＡＭランクが開始又は開始しようとしているパワーダウンモードの反復）を予測し、これにより、パワーダウンモードの終了がいつ発生するかを予測する。予測ユニット１４０は、現在のパワーダウンモードの期間を推定又は他の方法で予測する際に、様々な予測方法の何れかを使用する。例えば、いくつかの実施形態では、予測ユニット１４０は、ＤＲＡＭランク毎に、以前に発生したいくつかのパワーダウンモードの各々の期間（すなわち、ＤＲＡＭランクがパワーダウンモードに移行する第１の時間から、メモリコントローラ１１０がＤＲＡＭランクにアクセスする要求をプロセッサコア１０５から受信する第２の時間まで）に関する情報を記憶し、分析する。ＤＲＡＭランク毎の期間情報はビン（bin）に配置され、予測ユニット１４０は、このビン化情報（binned information）に基づいて、ＤＲＡＭランク毎の現在のパワーダウンモードの期間を予測する。他の実施形態では、予測ユニット１４０は、パワーダウンモードに移行する前のＤＲＡＭランクへのアクセスの履歴等の様々な基準に基づいて、定義された平均パワーダウンモードの期間が事前に入力されているルックアップテーブル又は他のデータ構造を使用して、各ＤＲＡＭランクの全てのパワーダウンモードについて定義された平均期間を仮定する等のような異なる予測プロセスを使用する。
電力管理ユニット１４５は、予測ユニット１４０によって提供された予測パワーダウンモード期間を使用して、ＤＲＡＭランクにアクセスする要求を受信する前に各ＤＲＡＭランクのパワーダウンモードを投機的に終了する時期を決定し、パワーダウンモードのオンデマンド終了に関連するレイテンシを低減する。少なくとも１つの実施形態では、電力管理ユニット１４５は、予測されたパワーダウンモード期間の前にパワーダウン終了プロセスをトリガし、その結果、ＤＲＡＭランクは、予測されたパワーダウンモード期間の終了時に、入力されたメモリアクセス要求を処理するために再同期化してアクティブ状態に遷移するのに必要ないくつかのｔＸＰサイクルを既に完了している。
説明すると、動作中、プロセッサコア１０５は、アクセス要求１０２をメモリコントローラ１１０に送信して、ＤＩＭＭ１１５に記憶されたデータ及び命令へのアクセスを要求する。メモリコントローラ１１０の予測ユニット１４０は、ランクＡ１２０のＤＲＡＭ ＩＣ１２１～１２８及びランクＢ １３０のＤＲＡＭ ＩＣ１３１～１３８へのアクセスを追跡する。ランクＡ１２０及びランクＢ１３０の各々へのアクセス要求パターンに基づいて、電力管理ユニット１４５は、パワーダウンモードのための条件（例えば、ＤＲＡＭランクへのアクセス要求において予期されるギャップ等）が、アイドル状態のランクについて満たされるかどうかを判別する。ＤＲＡＭランクがアイドル状態である場合、電力管理ユニット１４５は、パワーダウンモードの条件が満たされていると判別した場合、ＤＲＡＭランクをパワーダウンモードにする。
ＤＲＡＭランクがパワーダウンモードである間、予測ユニット１４０は、メモリコントローラ１１０が、パワーダウンモードであるランクのＤＲＡＭ ＩＣにアクセスする要求をプロセッサコア１０５から受信する前に、パワーダウンモードの期間に関する情報を記憶し、分析する。予測ユニット１４０は、ランクがパワーダウンモードに移行してから、ランクにアクセスするためのアクセス要求がメモリコントローラ１１０において受信されるまでにどれだけの時間が経過したかという履歴に基づいて、ランクにアクセスする要求がメモリコントローラ１１０において受信される前に、そのランクの次のパワーダウンモードがどのくらいの期間続くかを予測する。いくつかの実施形態では、予測ユニット１４０は、ランクがパワーダウンモードに移行する時間と、メモリコントローラが、ランクにアクセスするためのアクセス要求を受信する時間と、の間の平均クロックサイクル数に基づいて、ランクのパワーダウンモード期間を予測する。
ランクのパワーダウンモードの予測期間に基づいて、電力管理ユニット１４５は、ランクにアクセスする要求をメモリコントローラ１１０が受信すると予測される時間の前に、プリエンプティブＰＤＸコマンド（preemptive PDX command）をランクに送信する。メモリコントローラ１１０は、ランクが再同期してアクティブ状態に遷移するのに必要なｔＸＰサイクル数の間、待機し、その後、メモリコントローラ１１０は、ランクへの次のアクセス要求に基づいてランクにアクセスする。予測ユニット１４０は、プリエンプティブＰＤＸコマンドに基づいてパワーダウンモードを終了してから、ランクにアクセスする要求をメモリコントローラ１１０が受信するまでの期間を監視する。予測ユニット１４０は、アクティブモードへの遷移（又は、逆、パワーダウンモードからの早過ぎるプリエンプティブ終了）に関連するレイテンシに基づいて、ランクの予測されるパワーダウンモード期間を調整する。
予測ユニット１４０は、複数のＤＲＡＭランクのＤＲＡＭランク毎に、予測されるパワーダウンモード期間を生成して調整する。例えば、いくつかの実施形態では、処理システム１００は、複数のＤＩＭＭ１１５を含み、各ＤＩＭＭ１１５は、１つ以上のＤＲＡＭランク１２０，１３０を含む。ＤＩＭＭ１１５内の各ＤＲＡＭランク１２０，１３０は、その特定のＤＲＡＭランク１２０，１３０へのアクセスパターンに基づいて、特定の予測パワーダウンモード期間を有する。したがって、予測ユニット１４０は、複数のＤＲＡＭランク１２０，１３０の各々に対応する予測パワーダウンモード期間を生成し、調整する。
図２は、いくつかの実施形態による、図１のメモリコントローラ１１０の電力管理ユニット１４５及び予測ユニット１４０を示すブロック図である。図示した例では、予測ユニット１４０は、様々なＤＲＡＭランク１２０，１３０に向けられたアクセス要求の指標を受信するように結合されたアクティビティモニタ２１２を含む。アクティビティモニタ２１２によって監視されるアクティビティのタイプは、ＤＲＡＭ ＩＣ１２１～１２８，１３１～１３８に配置されたメモリアドレスへの読み出し及び書き込み要求を含む。予測ユニット１４０は、複数のタイマ２１３をさらに含む。アクティビティが監視されるＤＲＡＭランク毎に１つのタイマ２１３を含むことができる。いくつかの実施形態では、タイマ２１３の各々は、アクティビティが、アクティビティモニタ２１２によって対応するＤＲＡＭランクから検出されると、リセットされる。リセットされた後、所定のタイマ２１３は、ＤＲＡＭランクへの最新のアクセス要求からの時間の追跡を開始する。各タイマ２１３は、対応するＤＲＡＭランクにおいてアクティビティが最後に検出されてからの時間を報告する。ＤＲＡＭランクをパワーダウンモードにした後、電力管理ユニット１４５は、所定のＤＲＡＭランクがパワーダウンモードにあるとの信号をアクティビティモニタ２１２に送る。アクティビティモニタ２１２は、対応するタイマ２１３から受信した時間値に基づいて、ＤＲＡＭランクがパワーダウンモードを終了し、アクセス要求の処理を再開するまで、ＤＲＡＭランクがパワーダウンモードにある時間を記録する。
ＤＲＡＭランクがパワーダウンモードに移行した後にアクセス要求の処理を再開すると、アクティビティモニタ２１２は、そのＤＲＡＭのパワーダウンモードの期間を、イベントストレージ２１４に記録する。図示した実施形態では、イベントストレージ２１４は、パワーダウンモード時間がＤＲＡＭランク毎に監視されているので、パワーダウンモードの最新のＮ個のインスタンスの各々の期間を記憶する。一実施形態では、イベントストレージ２１４は、ＤＲＡＭランク毎に１つずつ、複数の先入れ先出し（ＦＩＦＯ）メモリを含む。イベントストレージ２１４内の各ＦＩＦＯは、対応するＤＲＡＭランクのパワーダウンモードの最新のＮ個のインスタンスの期間を記憶する。パワーダウンモードの新たなインスタンスの期間は、所定のＤＲＡＭランクに対応するＦＩＦＯに記録されるので、いくつかの実施形態では、最も古いパワーダウンモードインスタンスの期間が上書きされる。
いくつかの実施形態では、ビニングストレージ（binning storage）２１５（イベントストレージ２１４との単一の共同ストレージとして示されている）は、パワーダウンモード期間の分布を生成するために、ＤＲＡＭランク毎に、パワーダウンモード期間のカウントを、対応するビン（bin）に記憶する。ビニングストレージ２１５は、記録された期間をイベントストレージ２１４から読み出し、各ビンのカウント値を生成するためのロジックを含む。パワーダウンモードの追加のインスタンスの発生により、古い期間データが新たな期間によって上書きされると、ビニングストレージ２１５内のロジックは、ビン内のカウント値を更新する。予測ロジック２１８は、ビニングストレージ２１５に結合されている。予測ロジック２１８は、所定のＤＲＡＭランクのパワーダウンモード期間の分布に基づいて、現在のパワーダウンモードの期間に関する予測を生成する。いくつかの実施形態では、予測ロジック２１８は、所定のＤＲＡＭランクの現在のパワーダウンモードの期間に関する予測を、そのＤＲＡＭランクのパワーダウンモード期間の平均に基づいて生成する。
予測ロジック２１８は、パワーダウンモードの期間の予測に加えて、パワーダウンモードの期間の予測に基づいて、パワーダウンモードを終了することができる指定された時間の指標を生成することもできる。例えば、一実施形態では、ＤＲＡＭランクがパワーダウンモードに置かれる場合、電力管理ユニット１４５は、予測されたパワーダウンモード期間に基づく指定された時間に、そのＤＲＡＭランクのパワーダウンモードを終了させる。パワーダウンモードの終了は、他の方法でパワーダウンモードの終了を引き起こす他の外部イベント（例えば、メモリコントローラ１１０によるそのＤＲＡＭランクへのアクセス要求の受信）無しにもたらされる。さらに、いくつかの実施形態では、パワーダウンモードの終了は、パワーダウンモードの予測された期間が完全に経過する前にもたらされる。パワーダウンモードの期間の予測が適度に正確である場合、パワーダウンモードのプリエンプティブな終了により、様々なパフォーマンス上の利点が得られる。例えば、メモリコントローラ１１０がＤＲＡＭランクへの次のアクセス要求を受信する前に再同期化及びアクティブモードへの遷移が起こり、これにより、ＤＲＡＭランクは、パワーダウンモードを受動的に終了する場合よりも速くアクセス要求の処理を開始することができる。
予測ロジック２１８によって行われた予測は、電力管理ユニット１４５の決定ユニット２０５に転送される。図示した実施形態では、決定ユニット２０５は、他の情報とともに、パワーダウンモード時間の予測を使用して、ＤＲＡＭランクのパワーダウンモードをいつプリエンプティブに終了するかを決定する。電力管理ユニット１４５は、パワーダウン開始（ＰＤＥ）及びパワーダウン終了（ＰＤＸ）コマンドをＤＲＡＭランクに送信するためのモードセレクタ２０７をさらに含む。モードセレクタ２０７は、決定ユニット２０５から提供された情報に基づいてコマンドを生成する。
図３は、いくつかの実施形態による、パワーダウンモードの投機的な終了を用いた図１のＤＲＡＭランクのパワーダウンモード／アクティブモード遷移を示す図である。特に、図３に示すタイムライン３００は、メモリコントローラ１１０がパワーダウンモードの条件が満たされていると判別したことに応じて、ＤＲＡＭランクがパワーダウンモードに遷移し、次に、ＤＲＡＭランクが入力アクセス要求を処理するためにパワーダウンモードからアクティブモードに遷移する際に発生する一連のイベント又はステージを表す。
時間ｔ０において、メモリコントローラ１１０は、ＤＲＡＭランクのパワーダウンモードに移行する条件が満たされていると判別すると、ＤＲＡＭランクをパワーダウンモードに移行する準備をする。ステージ３０１において、ＤＲＡＭランクは、ＤＲＡＭランクへの未処理のアクセス要求の処理を終了する。時間ｔ１において、メモリコントローラ１１０は、ステージ３０２において、ＤＲＡＭランクのヒステリシスを回避するために、いくつかのアイドルサイクルを待機する。時間ｔ２において、メモリコントローラ１１０の電力管理ユニット２４５のモードセレクタ２０７は、ＰＤＥコマンドをＤＲＡＭランクに送信し、ＤＲＡＭランクがステージ３０５においてパワーダウンモードに移行するようにトリガする。
図３の具体例では、予測ユニット１４０は、ＤＲＡＭランクに対する次のアクセス要求がメモリコントローラ１１０によって受信される予測時間に基づいて、時間ｔ５におけるパワーダウンモードの終了を予測する。予測された終了時間に基づいて、決定ユニット２０５は、予測された終了の所定サイクル数だけ前の時間ｔ３において、ＤＲＡＭランクがパワーダウンモードをプリエンプティブに終了することを決定する。モードセレクタ２０７は、パワーダウンモードを終了するという決定ユニット２０５による決定に基づいて、ＤＲＡＭランクへのＰＤＸコマンドを生成する。ＰＤＸコマンドに基づいて、ＤＲＡＭランクは、再同期化及びアクティブモードへの遷移のプロセスを開始する。メモリコントローラ１１０は、ＤＲＡＭランクがアクティブモードへの遷移を完了する時間ｔ４まで、所定数のｔＸＰサイクルの間、ステージ３０６において待機する。ＰＤＸコマンドを、予測される終了よりも所定数のｔＸＰサイクルだけ前に送信することにより、メモリコントローラ１１０は、アクティブモードへの遷移完了前にメモリコントローラ１１０がＤＲＡＭランクへのアクセス要求を受信して、ＰＤＸペナルティが発生する可能性を回避又は低減する。したがって、時間ｔ４から、ＤＲＡＭランクはアクティブ状態にあり、ステージ３０９においてアクセス要求を処理する準備が整っている。
図４は、いくつかの実施形態による、図１のＤＲＡＭランクのパワーダウンモードを投機的に終了する方法４００を示すフロー図である。ブロック４０２において、メモリコントローラ１１０の予測ユニット１４０は、ＤＲＡＭランクがパワーダウンモードに移行した後のＤＲＡＭランクへのアクセス要求の履歴を追跡する。ブロック４０４において、電力管理ユニット１４５のモードセレクタ２０７は、ＤＲＡＭランクのパワーダウンモードの条件が満たされていると決定ユニット２０５が判別したことに応じて、ＰＤＥコマンドをＤＲＡＭランクに送信する。ブロック４０６において、予測ユニット１４０は、メモリコントローラ１１０がＤＲＡＭランクへのアクセス要求を受信することによってアクティブモードに戻る前に、ＤＲＡＭランクがパワーダウンモードに置かれる期間を予測する。上述したように、予測ユニット１４０は、この期間を予測するために、ＤＲＡＭランクの前回のパワーダウンモード期間又は以前のＮ回のパワーモード期間の平均に基づく等のように、様々な予測終了技術の何れかを使用する。
ブロック４０８において、電力管理ユニット１４５は、予測ユニット１４０からの予測されたパワーダウンモード期間情報を用いて、パワーダウンモードの予測された終了の指定された時間だけ前に満了するように設定されたカウントダウンタイマを開始する。上述したように、予測される終了の前のこの指定された時間は、一定の時間、所定のクロックサイクル数等であってもよい。カウントダウン時間が満了すると、ブロック４１０において、電力管理ユニット１４５は、予測されたパワーダウンモード期間に基づいてＰＤＸコマンドをＤＲＡＭランクに送信することによって、ＤＲＡＭランクのパワーダウンモードをプリエンプティブに終了する。ブロック４１２において、メモリコントローラ１１０は、ＤＲＡＭランクにアクセスするためのアクセス要求１０２を受信する。ブロック４１２において、ＤＲＡＭランクは、アクセス要求１０２を処理する。
コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体は、コンピュータシステムに内蔵されてもよいし（例えば、システムＲＡＭ又はＲＯＭ）、コンピュータシステムに固定的に取り付けられてもよいし（例えば、磁気ハードドライブ）、コンピュータシステムに着脱可能に取り付けられてもよいし（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）、有線又は無線のネットワークを介してコンピュータシステムに接続されてもよい（例えば、ネットワークアクセス可能なストレージ（ＮＡＳ））。
いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。
上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。
利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

Claims (14)

  1. メモリコントローラ（１１０）が、低電力モードにあるダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路（１２１～１２８）の第１のランク（１１５）にアクセスするためのアクセス要求（１０２）が前記メモリコントローラにおいて受信されると予想される時間を予測する（４０６）ことと、
    前記メモリコントローラが、予測された時間の前に、前記第１のランクの前記低電力モードを終了する（４１０）ことと、を含む、
    方法。
  2. 前記予測することは、前記メモリコントローラの前記第１のランクにアクセスするためのアクセス要求のタイミングの履歴に基づいている、
    請求項１の方法。
  3. 前記予測することは、前記第１のランクが前記低電力モードに移行する第１の時間と、前記第１のランクにアクセスするためのアクセス要求を前記メモリコントローラが受信する第２の時間と、の間の平均クロックサイクル数に基づいている、
    請求項２の方法。
  4. 前記低電力モードを終了することは、前記アクセス要求が前記メモリコントローラにおいて受信されると予測された時間よりも所定のクロックサイクル数だけ前に前記低電力モードを終了することを含む、
    請求項１の方法。
  5. 前記所定のクロックサイクル数は、前記第１のランクの低電力モード終了レイテンシに基づいている、
    請求項４の方法。
  6. 前記ＤＲＡＭ集積回路は複数のランク（１１５，１２０）を含み、
    前記メモリコントローラが、前記低電力モードにある前記ＤＲＡＭ集積回路の各ランクにアクセスするためのアクセス要求が前記メモリコントローラにおいて受信される時間を予測することと、
    各ランクの前記低電力モードを、各ランクに対応する予測された時間の前に終了することと、をさらに含む、
    請求項１～５の何れかの方法。
  7. 前記メモリコントローラが、前記第１のランクの低電力モードの前回の終了に関連するレイテンシペナルティに基づいて、前記予測された時間を調整することをさらに含む、
    請求項１の方法。
  8. デバイス（１００）であって、
    複数のランク（１１５，１２０）を含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路（１２１～１２６）に結合するように構成されたメモリコントローラ（１１０）を備え、
    前記メモリコントローラは、
    低電力モードにある前記ＤＲＡＭ集積回路の第１のランクにアクセスするためのアクセス要求が前記メモリコントローラにおいて受信される時間を予測し（４０６）、
    予測された時間の前に前記第１のランクの前記低電力モードを終了する（４１０）、
    デバイス。
  9. 前記メモリコントローラは、前記第１のランクが前記低電力モードに移行してから、前記第１のランクにアクセスするためのアクセス要求が前記メモリコントローラにおいて受信されるまでにどれだけの時間が経過したかという履歴に基づいて、前記時間を予測する、
    請求項８のデバイス。
  10. 前記メモリコントローラは、前記第１のランクが前記低電力モードに移行する第１の時間と、前記第１のランクにアクセスするためのアクセス要求を前記メモリコントローラが受信する第２の時間と、の間の平均クロックサイクル数に基づいて、前記時間を予測する、
    請求項９のデバイス。
  11. 前記メモリコントローラは、前記アクセス要求が前記メモリコントローラにおいて受信されると予測された時間よりも所定のクロックサイクル数だけ前に前記第１のランクの前記低電力モードを終了する、
    請求項１０のデバイス。
  12. 前記所定のクロックサイクル数は、前記第１のランクの低電力モード終了レイテンシに基づいている、
    請求項１１のデバイス。
  13. 前記メモリコントローラは、
    前記低電力モードにある前記ＤＲＡＭ集積回路の各ランクにアクセスするためのアクセス要求が前記メモリコントローラにおいて受信される時間を予測し、
    各ランクの前記低電力モードを、各ランクに対応する予測された時間の前に終了する、
    請求項１１のデバイス。
  14. 前記メモリコントローラは、前記第１のランクの低電力モードの前回の終了に関連するレイテンシペナルティに基づいて、前記予測された時間を調整する、
    請求項８～１３の何れかのデバイス。
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