JP7188264B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP7188264B2
JP7188264B2 JP2019083232A JP2019083232A JP7188264B2 JP 7188264 B2 JP7188264 B2 JP 7188264B2 JP 2019083232 A JP2019083232 A JP 2019083232A JP 2019083232 A JP2019083232 A JP 2019083232A JP 7188264 B2 JP7188264 B2 JP 7188264B2
Authority
JP
Japan
Prior art keywords
interlayer insulating
insulating film
contact hole
film
hydrogen annealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019083232A
Other languages
English (en)
Other versions
JP2020181872A (ja
Inventor
和音 目黒
武寛 加藤
侑佑 山下
泰 浦上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2019083232A priority Critical patent/JP7188264B2/ja
Publication of JP2020181872A publication Critical patent/JP2020181872A/ja
Application granted granted Critical
Publication of JP7188264B2 publication Critical patent/JP7188264B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本明細書に開示の技術は、半導体装置の製造方法に関する。
特許文献1には、半導体装置の製造方法が開示されている。この製造方法は、半導体基板の表面にリンとボロンの少なくとも一方を含む層間絶縁膜を形成する工程と、層間絶縁膜にコンタクトホールを形成する工程を有する。また、この製造方法は、コンタクトホールの形成前または形成後に、水素雰囲気下で層間絶縁膜をアニールする工程(以下、水素アニールという場合がある)を有する。水素雰囲気下で層間絶縁膜をアニールすることで、層間絶縁膜に水素を充填し、層間絶縁膜の流動性を低下させることができる。このため、その後に層間絶縁膜が加熱されても、コンタクトホールの側壁の角部が丸まることが抑制される。これによって、半導体装置の耐久性が向上する。
特開2018-117016号公報
水素アニールを行うと、後の工程で層間絶縁膜の表面に凹凸が生じる場合がある。これは、水素アニール中に、Si(シリコン)やO(酸素)と結合しているB(ボロン)やP(リン)がH(水素)によって置換されることでBやPが層間絶縁膜中で遊離して凝集するためだと考えられる。本明細書では、層間絶縁膜に対して水素アニールを行うときに、層間絶縁膜の表面での凹凸の発生を抑制する技術を提案する。
本明細書が開示する半導体装置の製造方法は、半導体基板の表面にリンとボロンの少なくとも一方を含む層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールの形成前または形成後に前記層間絶縁膜を水素雰囲気下で820℃以上かつ850℃以下の温度でアニールする工程、を有する。
この製造方法では、820℃以上かつ850℃以下の温度で水素アニールを行う。水素アニールを行うので、コンタクトホールの側壁の角部が丸まることを抑制できる。また、820℃以上かつ850℃以下の温度での水素アニールを行うと、層間絶縁膜の表面での凹凸の発生を抑制することができる。
半導体装置の製造方法を示すフローチャート。 層間絶縁膜形成後のSiC基板の断面図。 コンタクトホール形成後のSiC基板の断面図。 ニッケル膜形成後のSiC基板の断面図。 シリサイド化処理後のSiC基板の断面図。 ニッケル膜除去後のSiC基板の断面図。 ニッケル膜除去後のSiC基板の断面図(比較例)。 コンタクトホールの形状と水素アニール温度の関係を示す表。 グラフェンの発生と水素アニール温度の関係を示す表。 層間絶縁膜表面の凹凸の発生と水素アニール温度の関係を示す表。 バリアメタル形成後のSiC基板の断面図。 導電体形成後のSiC基板の断面図。 電極配線形成後のSiC基板の断面図。 電極配線形成後のSiC基板の断面図(比較例)。
図1は、実施形態の半導体装置の製造方法を示している。ステップS2では、図2に示すように、SiC基板12の表面に、層間絶縁膜14を形成する。ここでは、BとPの少なくとも一方を含む層間絶縁膜14を形成する。典型的には、Pを8~12wt%の濃度で含み、Bを7~10wt%の濃度で含むBPSG膜を層間絶縁膜14として形成する。BとPの少なくとも一方を有する層間絶縁膜14は成膜時に流動性を有するので、層間絶縁膜14の表面が平坦となる。
次に、ステップS4において、層間絶縁膜14に対して水素アニールを実施する。すなわち、層間絶縁膜14を備えるSiC基板12を炉内に設置し、炉内に水素ガス(H)を導入して、SiC基板12とともに層間絶縁膜14を加熱する。ここでは、100%の濃度の水素ガス中で、層間絶縁膜14を820℃以上かつ850℃以下の温度に所定時間維持する。水素アニールを行うことで、層間絶縁膜14中に水素が充填される。水素アニールの温度が高すぎると、層間絶縁膜14中でBやPが凝集するとともに層間絶縁膜14中に多数の空孔が形成される。これに対し、水素アニールの温度を850℃以下とすることで、層間絶縁膜14中でのBやPの凝集を抑制するとともに層間絶縁膜14中での空孔の発生を抑制することができる。
次に、ステップS6において、図3に示すように、層間絶縁膜14を部分的にエッチングすることによってコンタクトホール16を形成する。コンタクトホール16は、図3の紙面に対して垂直な方向(Y方向)に直線状に伸びている。図示していないが、図3の左右方向(X方向)に、複数のコンタクトホール16を間隔を空けて形成する。例えば、各コンタクトホール16のX方向の幅を、500~1000nm程度とすることができる。また、各コンタクトホール16の間のX方向の間隔を、500~1000nm程度とすることができる。
次に、ステップS8において、コンタクトホール16内にニッケルシリサイド層を形成する。詳細には、ステップS8は以下のように実施される。まず、図4に示すように、層間絶縁膜14の表面とコンタクトホール16の内面を覆うように、ニッケル膜18を形成する。次に、SiC基板12を熱処理することによって、ニッケル膜18とSiC基板12を反応させる。これによって、図5に示すように、ニッケル膜18とSiC基板12との界面(コンタクトホール16の底面)にニッケルシリサイド膜20を形成する。次に、図6に示すように、シリサイド化していないニッケル膜18をエッチングにより除去する。
ステップS8でニッケルシリサイド膜20を形成するための熱処理(以下、シリサイド化処理という)を行うときに、層間絶縁膜14が高温となる。シリサイド処理よりも前に水素アニールを行っていないと、シリサイド化処理のときに層間絶縁膜14が流動し、図7に示すようにコンタクトホール16の側壁の角部が丸まってしまう。これに対し、本実施形態の製造方法では、シリサイド化処理よりも前に層間絶縁膜14に対して水素アニールを行っているので、シリサイド化処理のときに層間絶縁膜14がほとんど流動しない。このため、コンタクトホール16の側壁の角部が丸まる現象が生じ難い。図8は、水素アニール温度と、コンタクトホール16の形状の関係を調査した実験結果を示している。図8に示すように、水素アニールの温度が800℃の場合にはコンタクトホール16の側壁の角部が丸まるが、水素アニールの温度を820℃以上とすることでコンタクトホール16の側壁の角部がほとんど丸まらない。
また、ステップS8のシリサイド化処理のときに、層間絶縁膜14の表面にグラフェンが発生する場合がある。グラフェン発生のメカニズムは明確になってはいないが、シリサイド化処理時にSiC基板12からニッケル膜18へ炭素が溶け出し、シリサイド化処理後にニッケル膜18の温度が低下するときにニッケル膜18中の炭素が析出するためと推測される。層間絶縁膜14の表面にグラフェンが存在すると、封止樹脂に対する密着性の低下、コンタクトホール16におけるコンタクト抵抗の増加等の問題が生じる場合がある。図9は、水素アニール温度と、グラフェンの発生の有無との関係を調査した実験結果を示している。図9に示すように、水素アニールの温度が800℃の場合にはグラフェンが発生する。水素アニールの温度を820℃以上の場合には、グラフェンがほとんど発生しない。これは、層間絶縁膜14中に充填された水素がグラフェンの発生を阻害するためと推測される。
次に、ステップS10で、フッ酸(HF)により層間絶縁膜14の表面を洗浄する。水素アニールの温度が高すぎると、フッ酸洗浄時に、層間絶縁膜14の表面に凹凸が形成される場合がある。これは、水素アニールの温度が高すぎると、層間絶縁膜14の内部に多数の空孔が形成されるとともに、層間絶縁膜14の表面にBまたはPが凝集した凝集部が形成されるためと推測される。層間絶縁膜14に空孔が存在すると、フッ酸洗浄時に空孔の部分が凹部となると考えられる。また、層間絶縁膜14に凝集部が存在すると、凝集部がフッ酸に溶け難いので、フッ酸洗浄時に凝集部が凸状に残存すると考えられる。このため、層間絶縁膜14の表面に凹凸が形成されると考えられる。図10は、水素アニールの温度と、フッ酸洗浄後の層間絶縁膜14の表面状態との関係を調査した実験結果を示している。図10に示すように、水素アニールの温度が870℃の場合には層間絶縁膜14の表面に凹凸が形成される。水素アニールの温度が850℃以下の場合には、層間絶縁膜14の表面に凹凸がほとんど発生しない。
次に、ステップS12で、図11に示すように、層間絶縁膜14の表面とニッケルシリサイド膜20の表面にバリアメタル22を形成する。その後、バリアメタル22を熱処理する。
次に、ステップS14で、図12に示すように、コンタクトホール16内に導電体24(例えば、タングステン)を充填する。より詳細には、まず、バリアメタル22の表面全体に導電体24を成長させて、コンタクトホール16を導電体24で埋め込む。次に、導電体24をエッチバックして、コンタクトホール16内にのみ導電体24を残存させる。
次に、ステップS16で、図13に示すように、導電体24上に電極配線26(例えば、AlSi)を形成する。電極配線26は、コンタクトホール16(すなわち、導電体24、バリアメタル22、及び、ニッケルシリサイド膜20)を介してSiC基板12に接続される。
ステップS2~S16を実施した後に、SiC基板12を複数に分割することで、半導体装置が製造される。
なお、図7のようにコンタクトホール16の側壁の角部が丸まっていると、図14のようにコンタクトホール16内に残存する導電体24の表面に凹部24aが形成され易い。凹部24aが存在すると、凹部24a内に電極配線26が形成される。凹部24a内の電極配線26が熱によって膨張・収縮すると、層間絶縁膜14とSiC基板12に対して高い応力が加わる。これに対し、コンタクトホール16の側壁の角部が丸まっていないと、図13のように導電体24の表面に凹部が形成されず、層間絶縁膜14及びSiC基板12に加わる応力を抑制することができる。したがって、半導体装置の信頼性を向上させることができる。
以上に説明したように、この製造方法では、水素アニールの温度を820℃以上かつ850℃以下に制御する。図8~10から明らかなように、水素アニールの温度を820℃以上かつ850℃以下とすることで、層間絶縁膜14の表面の凹凸、コンタクトホール16の側壁の角部の丸まり、及び、グラフェンの発生のいずれも抑制できる。
なお、上述した実施例では、ステップS4の水素アニールを、ステップS6のコンタクトホール16の形成よりも先に行った。しかしながら、ステップS4とステップS6の順序を入れ替えてもよい。すなわち、水素アニールを、コンタクトホール16の形成よりも後に行ってもよい。層間絶縁膜14に対する水素アニールは、ステップS8のシリサイド化処理よりも前であればいつ行ってもよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
12 :SiC基板
14 :層間絶縁膜
16 :コンタクトホール
18 :ニッケル膜
20 :ニッケルシリサイド膜
22 :バリアメタル
24 :導電体
24a :凹部
26 :電極配線

Claims (2)

  1. 半導体装置の製造方法であって、
    半導体基板の表面に、リンとボロンの少なくとも一方を含む層間絶縁膜を形成する工程と、
    前記層間絶縁膜にコンタクトホールを形成する工程と、
    前記コンタクトホールの形成前または形成後に、前記層間絶縁膜を水素雰囲気下で820℃以上かつ850℃未満の温度でアニールする工程と、
    前記コンタクトホールを形成する前記工程および前記アニールする前記工程の後に、前記コンタクトホール内にニッケル膜を形成し、熱処理により前記ニッケル膜と前記半導体基板を反応させてニッケルシリサイド層を形成する工程と、
    前記ニッケルシリサイド層を形成した後に、前記層間絶縁膜の表面をフッ酸により洗浄する工程、
    を有する製造方法。
  2. 前記アニールする前記工程では、100%の濃度の水素ガス中で前記層間絶縁膜をアニールする、請求項1に記載の製造方法。
JP2019083232A 2019-04-24 2019-04-24 半導体装置の製造方法 Active JP7188264B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019083232A JP7188264B2 (ja) 2019-04-24 2019-04-24 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019083232A JP7188264B2 (ja) 2019-04-24 2019-04-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020181872A JP2020181872A (ja) 2020-11-05
JP7188264B2 true JP7188264B2 (ja) 2022-12-13

Family

ID=73024843

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019083232A Active JP7188264B2 (ja) 2019-04-24 2019-04-24 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP7188264B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043314A (ja) 2000-06-15 2002-02-08 Samsung Electronics Co Ltd 絶縁膜およびその製造方法、ならびに半導体装置およびその製造方法
JP2008085244A (ja) 2006-09-29 2008-04-10 Elpida Memory Inc 半導体装置及びその製造方法
JP2011171632A (ja) 2010-02-22 2011-09-01 Fuji Electric Co Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043314A (ja) 2000-06-15 2002-02-08 Samsung Electronics Co Ltd 絶縁膜およびその製造方法、ならびに半導体装置およびその製造方法
JP2008085244A (ja) 2006-09-29 2008-04-10 Elpida Memory Inc 半導体装置及びその製造方法
JP2011171632A (ja) 2010-02-22 2011-09-01 Fuji Electric Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2020181872A (ja) 2020-11-05

Similar Documents

Publication Publication Date Title
US20110143534A1 (en) Method for forming metallic materials comprising semi-conductors
TW201735190A (zh) 半導體裝置及其製造方法
JP7188264B2 (ja) 半導体装置の製造方法
JP7073767B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法
JP6801200B2 (ja) 炭化珪素半導体素子の製造方法
JP6160044B2 (ja) 半導体装置の製造方法
KR20220056750A (ko) 기판 처리 방법
JP2021082689A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5445075B2 (ja) エピタキシャルウェーハの製造方法
JP2013232558A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5051409B2 (ja) 半導体素子の製造方法
KR100291513B1 (ko) 반도체 소자의 제조방법
KR101019700B1 (ko) 반도체 소자의 제조 방법
KR101697831B1 (ko) 비아 내에 식각 저항 구조물을 갖는 반도체 구조물 및 그 제조 방법
KR101037058B1 (ko) 반도체 디바이스 제조 방법
JP4863093B2 (ja) ケイ化ニッケルおよびケイ化コバルトをエッチングする方法ならびに導電線を形成する方法
JP6696247B2 (ja) 半導体装置の製造方法
JP2016092051A (ja) 凹部を充填する方法及び処理装置
WO2021010405A1 (ja) 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置
KR100902106B1 (ko) 텅스텐함유막이 포함된 패턴을 구비한 반도체소자의 제조방법
JP5838951B2 (ja) 半導体装置及び半導体装置の製造方法
JP2020181873A (ja) 半導体装置とその製造方法
JP4680685B2 (ja) 半導体素子の格納電極形成方法
JP2022106115A (ja) 炭化珪素半導体装置の製造方法
US7112529B2 (en) Method of improving residue and thermal characteristics of semiconductor device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20210322

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210823

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210823

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221114

R151 Written notification of patent or utility model registration

Ref document number: 7188264

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151