JP7166491B2

JP7166491B2 - ドハティ増幅器

Info

Publication number: JP7166491B2
Application number: JP2022531303A
Authority: JP
Inventors: 圭吾中谷; 優治小松崎; 真太郎新庄
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2020-06-24
Filing date: 2020-06-24
Publication date: 2022-11-07
Anticipated expiration: 2040-06-24
Also published as: CN115804007A; EP4156508A4; EP4156508A1; US20230048682A1; WO2021260828A1; JPWO2021260828A1

Description

本開示は、ドハティ増幅器に関するものである。

無線通信用の増幅器として用いられるドハティ増幅器の中には、２つのキャリア増幅器が直列に接続され、２つのピーク増幅器が直列に接続されているドハティ増幅器がある。

ところで、分配回路、キャリア増幅器、ピーク増幅器及び合成器を備える一般的なドハティ増幅器では、分配回路により２分配された一方の信号が、キャリア増幅器、合成器及びピーク増幅器のそれぞれを通過して、分配回路に戻るというループが形成されることがある。当該ループが利得を有することによって生じるループ発振を抑制するために、分配回路が、π型回路のローパスフィルタとＴ型回路のハイパスフィルタとを備えているドハティ増幅器がある（例えば、特許文献１を参照）。

国際公開２０１７－１１９０６２号公報

２つのキャリア増幅器が直列に接続され、２つのピーク増幅器が直列に接続されている従来のドハティ増幅器では、ピーク増幅器のバックオフ動作時に、２つのキャリア増幅器による増幅後の信号が帰還信号として、２つのピーク増幅器のうちの出力側のピーク増幅器を通過してしまうことがある。このとき、出力側のピーク増幅器を通過した帰還信号が入力側のピーク増幅器に反射され、さらに、入力側のピーク増幅器によって反射された帰還信号が出力側のピーク増幅器に反射されるという発振現象を生じてしまうという課題があった。
特許文献１に記載のドハティ増幅器における分配回路は、ループ発振を抑制できても、上記課題に適用することはできない。

本開示に係るドハティ増幅器は、第１の信号を増幅する第１の主増幅素子と、第１の主増幅素子による増幅後の第１の信号を増幅する第２の主増幅素子と、第２の信号を増幅する第１の補助増幅素子と、第１の補助増幅素子による増幅後の第２の信号を増幅する第２の補助増幅素子と、第２の主増幅素子による増幅後の第１の信号と、第２の補助増幅素子による増幅後の第２の信号とを合成する合成回路と、第１の補助増幅素子と第２の補助増幅素子との間に接続されている位相調整回路とを備え、位相調整回路が、第２の補助増幅素子のバックオフ動作時に、第２の主増幅素子による増幅後の第１の信号が帰還信号として、第２の補助増幅素子を通過することによって、第１の補助増幅素子に向かう帰還信号の位相と、帰還信号が第１の補助増幅素子に反射されることによって、第２の補助増幅素子に向かう帰還信号の位相との和が、第１の信号の動作周波数帯において、０度にならないように、第１の補助増幅素子に向かう帰還信号の位相、又は、第２の補助増幅素子に向かう帰還信号の位相を調整するものである。

本開示によれば、第１の補助増幅素子と第２の補助増幅素子との間で生じる発振現象を抑制することができる。

実施の形態１に係るドハティ増幅器を示す構成図である。第１の位相調整回路１３の一例を示す構成図である。第１の位相調整回路１３の一例を示す構成図である。ドハティ増幅器のバックオフ動作時における安定係数のシミュレーション結果を示す説明図である。実施の形態２に係るドハティ増幅器を示す構成図である。実施の形態３に係るドハティ増幅器を示す構成図である。

以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。

実施の形態１．
図１は、実施の形態１に係るドハティ増幅器を示す構成図である。
図１において、入力端子１は、外部から増幅対象の信号が与えられる端子である。
信号分配回路２は、Ｔ分岐回路３及び信号遅延回路４を備えている。
信号分配回路２は、増幅対象の信号を２分配し、分配後の一方の信号を第１の信号として、第１の主増幅素子５に出力する。
信号分配回路２は、分配後の他方の信号の位相を９０度遅延させ、位相を９０度遅延させた信号を第２の信号として、第１の補助増幅素子７に出力する。
Ｔ分岐回路３は、増幅対象の信号を２分配し、分配後の一方の信号を第１の信号として、第１の主増幅素子５に出力し、分配後の他方の信号を信号遅延回路４に出力する。
信号遅延回路４は、Ｔ分岐回路３から出力された信号の位相を９０度遅延させ、位相を９０度遅延させた信号を第２の信号として、第１の補助増幅素子７に出力する。

図１に示すドハティ増幅器では、信号分配回路２が、Ｔ分岐回路３及び信号遅延回路４を備えている。しかし、これは一例に過ぎず、信号分配回路２が、Ｔ分岐回路３の代わりに、ウィルキンソン電力分配回路を備えているものであってもよいし、信号分配回路２が、Ｔ分岐回路３及び信号遅延回路４３の代わりに、９０度ハイブリッド回路を備えているものであってもよい。
図１に示すドハティ増幅器では、Ｔ分岐回路３による分配後の一方の信号と、Ｔ分岐回路３による分配後の他方の信号との振幅が同じであるものを想定している。しかし、これは一例に過ぎず、Ｔ分岐回路３による分配後の一方の信号と、Ｔ分岐回路３による分配後の他方の信号との振幅が異なっていてもよい。
なお、入力端子１には、インピーダンス変換回路、又は、位相回路等の回路が接続されていてもよい。

第１の主増幅素子５は、例えば、ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）、又は、ＦＥＴとインピーダンス変換回路とを含む増幅回路によって実現される。
第１の主増幅素子５は、ＡＢ級で動作するキャリアアンプであり、信号分配回路２から出力された第１の信号を増幅し、増幅後の第１の信号を、第２の位相調整回路１４を介して、第２の主増幅素子６に出力する。

第２の主増幅素子６は、例えば、ＦＥＴ、又は、ＦＥＴとインピーダンス変換回路とを含む増幅回路によって実現される。
第２の主増幅素子６は、ＡＢ級で動作するキャリアアンプであり、第１の主増幅素子５による増幅後の第１の信号をさらに増幅し、増幅後の第１の信号を合成回路９に出力する。

第１の補助増幅素子７は、例えば、ＦＥＴ、又は、ＦＥＴとインピーダンス変換回路とを含む増幅回路によって実現される。
第１の補助増幅素子７は、バックオフ動作時においては、Ｂ級もしくはＣ級で動作するピークアンプであり、飽和動作時においては、ＡＢ級で動作するピークアンプである。
第１の補助増幅素子７は、信号分配回路２から出力された第２の信号を増幅し、増幅後の第２の信号を、第１の位相調整回路１３を介して、第２の補助増幅素子８に出力する。
当該バックオフ動作時は、信号分配回路２から出力された第２の信号の電力が小さいために、第１の補助増幅素子７の出力電力が、第１の主増幅素子５の出力電力よりも低くなるときの動作である。当該飽和動作時は、第１の補助増幅素子７の出力電力が、第１の主増幅素子５の出力電力と同じになるときの動作である。

第２の補助増幅素子８は、例えば、ＦＥＴ、又は、ＦＥＴとインピーダンス変換回路とを含む増幅回路によって実現される。
第２の補助増幅素子８は、バックオフ動作時においては、Ｂ級もしくはＣ級で動作するピークアンプであり、飽和動作時においては、ＡＢ級で動作するピークアンプである。
第２の補助増幅素子８は、第１の補助増幅素子７による増幅後の第２の信号をさらに増幅し、増幅後の第２の信号を合成回路９に出力する。
当該バックオフ動作時は、第１の補助増幅素子７による増幅後の第２の信号の電力が小さいために、第２の補助増幅素子８の出力電力が、第２の主増幅素子６の出力電力よりも低くなるときの動作である。当該飽和動作時は、第２の補助増幅素子８の出力電力が、第２の主増幅素子６の出力電力と同じになるときの動作である。

合成回路９は、９０度線路１０及び信号合成点１１を備えている。
合成回路９は、第２の主増幅素子６による増幅後の第１の信号と、第２の補助増幅素子８による増幅後の第２の信号とを合成し、第１の信号と第２の信号との合成信号を出力端子１２に出力する。
９０度線路１０は、増幅対象の信号の動作周波数帯で９０度の電気長を有する回路である。
信号合成点１１において、９０度線路１０を通過した第１の信号と、第２の補助増幅素子８による増幅後の第２の信号とが合成される。

図１に示すドハティ増幅器では、合成回路９が、９０度線路１０及び信号合成点１１を備えている。合成回路９は、第２の主増幅素子６による増幅後の第１の信号と、第２の補助増幅素子８による増幅後の第２の信号とを合成できればよく、例えば、集中定数素子、分布定数素子、π型の回路、Ｔ型の回路、もしくは、それらの素子又は回路の組み合わせによって実現されているものであってもよい。
出力端子１２は、合成回路９から出力された合成信号を外部に出力するための端子である。
なお、出力端子１２には、インピーダンス変換回路、又は、位相回路等の回路が接続されていてもよい。

第１の位相調整回路１３は、例えば、集中定数素子、分布定数素子、π型の回路、Ｔ型の回路、もしくは、それらの素子又は回路の組み合わせによって実現される。
第１の位相調整回路１３の一端は、第１の補助増幅素子７の出力側と接続されており、第１の位相調整回路１３の他端は、第２の補助増幅素子８の入力側と接続されている。
第２の補助増幅素子８のバックオフ動作時に、第２の主増幅素子６による増幅後の第１の信号が帰還信号として、第２の補助増幅素子８を通過することによって、帰還信号が第１の補助増幅素子７に向かうことがある。また、帰還信号が第１の補助増幅素子７に反射されることによって、帰還信号が第２の補助増幅素子８に向かうことがある。
第１の位相調整回路１３は、第１の補助増幅素子７に向かう帰還信号の位相と、第２の補助増幅素子８に向かう帰還信号の位相との和が、第１の信号の動作周波数帯において、０度にならないように、第１の補助増幅素子７に向かう帰還信号の位相、又は、第２の補助増幅素子８に向かう帰還信号の位相を調整する。
なお、第１の位相調整回路１３は、第２の補助増幅素子８の飽和動作時においては、インピーダンス変換器として作用する。

第２の位相調整回路１４は、例えば、集中定数素子、分布定数素子、π型の回路、Ｔ型の回路、もしくは、それらの素子又は回路の組み合わせによって実現される。
第２の位相調整回路１４の一端は、第１の主増幅素子５の出力側と接続されており、第２の位相調整回路１４の他端は、第２の主増幅素子６の入力側と接続されている。
第２の位相調整回路１４は、Ｔ分岐回路３から、第１の主増幅素子５を介して、信号合成点１１に到達する信号の位相と、Ｔ分岐回路３から、第１の補助増幅素子７を介して、信号合成点１１に到達する信号の位相とを同じにするために、第１の主増幅素子５から第２の主増幅素子６に向かう第１の信号の位相を調整する。

次に、図１に示すドハティ増幅器の動作について説明する。
ピークアンプである第２の補助増幅素子８が理想的なトランジスタであれば、バックオフ動作時では、第２の補助増幅素子のインピーダンスが高インピーダンスになる。このため、合成回路９の信号合成点１１に対する第２の補助増幅素子８の接続が等価的に非接続になる。即ち、第２の補助増幅素子８の出力側が、等価的に開放端となる。

しかし、図１に示すドハティ増幅器に実装される第２の補助増幅素子８は、アイソレーション特性を有しているため、増幅対象の信号の周波数ｆ_０によっては、第２の補助増幅素子８のインピーダンスが高インピーダンスにならないことがある。
第２の補助増幅素子８のバックオフ動作時に、第２の補助増幅素子８のインピーダンスが高インピーダンスにならない場合、第２の主増幅素子６による増幅後の第１の信号が帰還信号として、第２の補助増幅素子８を通過することがある。
このとき、第２の補助増幅素子８を通過した帰還信号が第１の補助増幅素子７に反射され、さらに、第１の補助増幅素子７によって反射された帰還信号が第２の補助増幅素子８に反射されるという発振現象を生じることがある。
ナイキストの定理に従い、第１の補助増幅素子７に向かう帰還信号の位相と、第２の補助増幅素子８に向かう帰還信号の位相との和が０度となる周波数において、帰還信号が最大利得を得る。帰還信号が最大利得を得るとき、上記の発振現象が最大になる。

第１の位相調整回路１３は、上記の発振現象を抑制するため、増幅対象の信号の周波数ｆ_０において、第１の補助増幅素子７に向かう帰還信号の位相と、第２の補助増幅素子８に向かう帰還信号の位相との和が０度にならないように、第１の補助増幅素子７に向かう帰還信号の位相、又は、第２の補助増幅素子８に向かう帰還信号の位相を調整する。
増幅対象の信号の動作周波数帯において、第２の補助増幅素子８に向かう帰還信号の位相が、例えば、＋４５度～＋６５度の範囲であるとする。この場合、第１の位相調整回路１３は、第１の補助増幅素子７に向かう帰還信号の位相が、－４５度～－６５度の範囲とならないように、第１の補助増幅素子７に向かう帰還信号の位相を調整する。
図１に示すドハティ増幅器では、第１の位相調整回路１３が、第１の補助増幅素子７に向かう帰還信号の位相と、第２の補助増幅素子８に向かう帰還信号の位相との和が０度にならないように、第１の補助増幅素子７に向かう帰還信号の位相、又は、第２の補助増幅素子８に向かう帰還信号の位相を調整している。第１の補助増幅素子７に向かう帰還信号の位相と、第２の補助増幅素子８に向かう帰還信号の位相との和が０度にならなければよい。このため、当該和が、例えば、±５度以内にならないように、第１の位相調整回路１３が、第１の補助増幅素子７に向かう帰還信号の位相、又は、第２の補助増幅素子８に向かう帰還信号の位相を調整するようにしてもよい。

図１に示すドハティ増幅器では、第１の位相調整回路１３が、第１の補助増幅素子７の飽和動作時の出力インピーダンス、又は、第２の補助増幅素子８の飽和動作時の入力インピーダンスと同じ値の特性インピーダンスを有している。
第１の位相調整回路１３は、上記の特性インピーダンスを有しているため、飽和動作時のインピーダンス整合に影響を及ぼすことなく、バックオフ動作時の位相特性のみを変化させることができる。
第２の補助増幅素子８の飽和動作時の入力インピーダンスが、例えば、５０Ωであり、第２の補助増幅素子８に向かう帰還信号の位相が、例えば、＋４５度～＋６５度の範囲であるとする。この場合、第１の位相調整回路１３は、５０Ωの特性インピーダンスを有し、かつ、第１の補助増幅素子７に向かう帰還信号の位相が、－４５度～－６５度の範囲以外となる位相特性を有する回路構成となる。

図２及び図３のそれぞれは、第１の位相調整回路１３の一例を示す構成図である。
第１の位相調整回路１３の回路構成は、増幅対象の信号の動作周波数帯に基づいて決定される。
図２に示す第１の位相調整回路１３は、コイル１３ａ及びコンデンサ１３ｂ，１３ｃによって実現されている。
コイル１３ａの一端は、第１の補助増幅素子７の出力側と接続されており、コイル１３ａの他端は、第２の補助増幅素子８の入力側と接続されている。
コンデンサ１３ｂの一端は、第１の補助増幅素子７の出力側及びコイル１３ａの一端のそれぞれと接続されており、コンデンサ１３ｂの他端は、接地されている。
コンデンサ１３ｃの一端は、第２の補助増幅素子８の入力側及びコイル１３ａの他端のそれぞれと接続されており、コンデンサ１３ｃの他端は、接地されている。
図３に示す第１の位相調整回路１３は、伝送線路１３ｄによって実現されている。
図２及び図３のそれぞれが示す第１の位相調整回路１３の構成は、あくまでも、一例であり、飽和動作時のインピーダンス整合を実現しつつ、バックオフ動作時の位相特性を変化させることができれば、第１の位相調整回路１３は、図２及び図３のそれぞれが示す構成と異なる構成であってもよい。

図４は、ドハティ増幅器のバックオフ動作時における安定係数のシミュレーション結果を示す説明図である。
図４において、実線は、第１の位相調整回路１３を備えない従来のドハティ増幅器のバックオフ動作時における安定係数（Ｋｆａｃｔｏｒ）を示している。破線は、図１に示すドハティ増幅器のバックオフ動作時における安定係数を示している。
増幅対象の信号の動作周波数帯は、２５～３１ＧＨｚである。
従来のドハティ増幅器は、増幅対象の信号の動作周波数によっては、安定係数が１以下となり、増幅動作が不安定になる。
図１に示すドハティ増幅器は、動作周波数帯の全体に亘って、安定係数が１以上であり、増幅動作が安定している。

以上の実施の形態１では、ドハティ増幅器が、第１の信号を増幅する第１の主増幅素子５と、第１の主増幅素子５による増幅後の第１の信号を増幅する第２の主増幅素子６と、第２の信号を増幅する第１の補助増幅素子７と、第１の補助増幅素子７による増幅後の第２の信号を増幅する第２の補助増幅素子８と、第２の主増幅素子６による増幅後の第１の信号と、第２の補助増幅素子８による増幅後の第２の信号とを合成する合成回路９と、第１の補助増幅素子７と第２の補助増幅素子８との間に接続されている第１の位相調整回路１３とを備えている。そして、第１の位相調整回路１３が、第２の補助増幅素子８のバックオフ動作時に、第２の主増幅素子６による増幅後の第１の信号が帰還信号として、第２の補助増幅素子８を通過することによって、第１の補助増幅素子７に向かう帰還信号の位相と、帰還信号が第１の補助増幅素子７に反射されることによって、第２の補助増幅素子８に向かう帰還信号の位相との和が、第１の信号の動作周波数帯において、０度にならないように、第１の補助増幅素子７に向かう帰還信号の位相、又は、第２の補助増幅素子８に向かう帰還信号の位相を調整するように、ドハティ増幅器を構成した。したがって、ドハティ増幅器は、第１の補助増幅素子７と第２の補助増幅素子８との間で生じる発振現象を抑制することができる。

実施の形態２．
実施の形態２では、増幅対象の信号を増幅し、増幅後の信号を信号分配回路２に出力する主増幅素子２０を備えているドハティ増幅器について説明する。

図５は、実施の形態２に係るドハティ増幅器を示す構成図である。図５において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
主増幅素子２０は、例えば、ＦＥＴ、又は、ＦＥＴとインピーダンス変換回路とを含む増幅回路によって実現される。
主増幅素子２０は、ＡＢ級で動作するキャリアアンプであり、増幅対象の信号を増幅し、増幅後の信号を信号分配回路２に出力する。

実施の形態２では、増幅対象の信号を増幅し、増幅後の信号を信号分配回路２に出力する主増幅素子２０を備えるように、図５に示すドハティ増幅器を構成した。したがって、図５に示すドハティ増幅器は、図１に示すドハティ増幅器と同様に、第１の補助増幅素子７と第２の補助増幅素子８との間で生じる発振現象を抑制することができる。また、図５に示すドハティ増幅器は、図１に示すドハティ増幅器よりも、合成信号の電力を大きくすることができる。

図５に示すドハティ増幅器では、信号分配回路２の前段に、１つの主増幅素子２０を設けている。しかし、これは一例に過ぎず、信号分配回路２の前段に、複数の主増幅素子２０を直列に接続するようにしてもよい。

実施の形態３．
実施の形態３では、第１の信号発生器２１と第２の信号発生器２２とを備えているドハティ増幅器について説明する。

図６は、実施の形態３に係るドハティ増幅器を示す構成図である。図６において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
第１の信号発生器２１は、第１の信号を発生するものであり、第１の信号の周波数及び第１の信号の振幅のそれぞれを変えることができる。また、第１の信号発生器２１は、第１の信号の位相を基準位相と同期させることができる。
第１の信号発生器２１は、基準位相と位相が同期している第１の信号を第１の主増幅素子５に出力する。

第２の信号発生器２２は、第２の信号を発生するものであり、第２の信号の周波数及び第２の信号の振幅のそれぞれを変えることができる。
第２の信号発生器２２は、第１の信号発生器２１から出力される第１の信号よりも位相が９０度遅れている第２の信号を第１の補助増幅素子７に出力する。
図６に示すドハティ増幅器では、第１の信号発生器２１から出力される第１の信号と、第２の信号発生器２２から出力される第２の信号との振幅が同じであるものを想定している。しかし、これは一例に過ぎず、第１の信号発生器２１から出力される第１の信号と、第２の信号発生器２２から出力される第２の信号との振幅が異なっていてもよい。

図６に示すドハティ増幅器は、図１に示す信号分配回路２の代わりに、第１の信号発生器２１と第２の信号発生器２２とを備えているものである。
第１の信号発生器２１から第１の主増幅素子５に出力される第１の信号は、信号分配回路２から第１の主増幅素子５に出力される第１の信号と同様である。また、第２の信号発生器２２から第１の補助増幅素子７に出力される第２の信号は、信号分配回路２から第１の補助増幅素子７に出力される第２の信号と同様である。
したがって、図６に示すドハティ増幅器は、図１に示すドハティ増幅器と同様に、第１の補助増幅素子７と第２の補助増幅素子８との間で生じる発振現象を抑制することができる。

なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

本開示は、ドハティ増幅器に適している。

１入力端子、２信号分配回路、３Ｔ分岐回路、４信号遅延回路、５第１の主増幅素子、６第２の主増幅素子、７第１の補助増幅素子、８第２の補助増幅素子、９合成回路、１０９０度線路、１１信号合成点、１２出力端子、１３第１の位相調整回路、１３ａコイル、１３ｂ，１３ｃコンデンサ、１３ｄ伝送線路、１４第２の位相調整回路、２０主増幅素子、２１第１の信号発生器、２２第２の信号発生器。

Claims

第１の信号を増幅する第１の主増幅素子と、
前記第１の主増幅素子による増幅後の第１の信号を増幅する第２の主増幅素子と、
第２の信号を増幅する第１の補助増幅素子と、
前記第１の補助増幅素子による増幅後の第２の信号を増幅する第２の補助増幅素子と、
前記第２の主増幅素子による増幅後の第１の信号と、前記第２の補助増幅素子による増幅後の第２の信号とを合成する合成回路と、
前記第１の補助増幅素子と前記第２の補助増幅素子との間に接続されている位相調整回路とを備え、
前記位相調整回路は、前記第２の補助増幅素子のバックオフ動作時に、前記第２の主増幅素子による増幅後の第１の信号が帰還信号として、前記第２の補助増幅素子を通過することによって、前記第１の補助増幅素子に向かう帰還信号の位相と、前記帰還信号が前記第１の補助増幅素子に反射されることによって、前記第２の補助増幅素子に向かう帰還信号の位相との和が、第１の信号の動作周波数帯において、０度にならないように、前記第１の補助増幅素子に向かう帰還信号の位相、又は、前記第２の補助増幅素子に向かう帰還信号の位相を調整することを特徴とするドハティ増幅器。
信号を２分配し、分配後の一方の信号を第１の信号として、前記第１の主増幅素子に出力し、分配後の他方の信号の位相を９０度遅延させ、位相を９０度遅延させた信号を第２の信号として、前記第１の補助増幅素子に出力する信号分配回路を備えたことを特徴とする請求項１記載のドハティ増幅器。
増幅対象の信号を増幅し、増幅後の信号を前記信号分配回路に出力する主増幅素子を備えたことを特徴とする請求項２記載のドハティ増幅器。
第１の信号を前記第１の主増幅素子に出力する第１の信号発生器と、
前記第１の信号発生器から出力される第１の信号よりも位相が９０度遅れている第２の信号を前記第１の補助増幅素子に出力する第２の信号発生器とを備えたことを特徴とする請求項１記載のドハティ増幅器。