JP7166205B2 - 半導体集積回路 - Google Patents

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Description

本発明の実施形態は、半導体集積回路に関する。
システムに組み込まれた半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）には、システムの異常を検出し、異常を検出したことを知らせる外部エラー信号を出力する機能を有するものがある。
特開平５－９３７５６号公報 特開平１０－２７５４２８号公報 特開２０１１－１０２７９８号公報
システムに生じた異常の内容を判別することができる半導体集積回路を提供する。
本実施形態による半導体集積回路は、異常を検出してそれぞれ異なる検出信号を出力す
る複数の異常検出器と、電源電位が印加される電源端子と接地電位が印加される接地端子
との間に直列に接続された複数の抵抗と、一端及び他端を有し、少なくとも一端が前記複
数の抵抗の両端のノードのうちのいずれかと電気的に接続され、前記複数の異常検出器の
それぞれに対応付けられて電気的に接続され、前記複数の異常検出器のそれぞれの前記検
出信号によって制御される複数の第１スイッチとを有し、前記第１スイッチの導通状態に
応じて、異常を検出した前記異常検出器ごとに異なる値の参照電圧を出力する参照電圧出
力回路と、前記参照電圧をエラー信号として外部に出力する１つの出力端子と、前記複数
の異常検出器と電気的に接続され、前記検出信号に異常が検出されなかった場合に、異常
なしの検出信号を出力するノーエラー検出回路と、前記ノーエラー検出回路に電気的に接
続され、前記異常なしの検出信号によって制御される第２スイッチと、を備え、前記第２
スイッチの動作によって、前記検出信号に異常が検出されていないときには、異常が検出
された時とは異なる参照電圧を前記出力端子に出力する。
第１の実施形態の半導体集積回路の構成を模式的に示す回路図 第１の実施形態の半導体集積回路において、異常を検出したときのエラー出力信号ＥＲＲの電圧レベルを示す図 第２の実施形態の半導体集積回路の構成を模式的に示す回路図 第２の実施形態の半導体集積回路において、異常を検出したときのエラー出力信号ＥＲＲの電圧レベルを示す図 第３の実施形態の半導体集積回路の構成を模式的に示す回路図 第３の実施形態の半導体集積回路において、異常を検出したときのエラー出力信号Ｉ＿ＥＲＲの電流レベルを示す図 第３の実施形態の変形例の半導体集積回路の構成を模式的に示す回路図 第４の実施形態の半導体集積回路の構成を模式的に示す回路図 第４の実施形態の半導体集積回路において、異常を検出したときのエラー出力信号ＥＲＲを示す図 第５の実施形態の半導体集積回路の構成を模式的に示す回路図 第５の実施形態の半導体集積回路において、異常を検出したときのエラー出力信号ＥＲＲを示す図
以下、図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。例えば、異常検出器の数や、異常検出器に対応して設けられる抵抗やスイッチの数は、本明細書で説明した数に限らず、自由に変更可能である。
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路１００の構成を模式的に示す回路図である。第１の実施形態の半導体集積回路１００は、制御装置、情報処理装置、測定装置、検査装置、製造装置など各種システムに組み込まれ、そのシステムの異常を検出し、検出した異常の種類ごとに異なる電位の外部エラー信号ＥＲＲを出力する回路である。
半導体集積回路１００は、複数の異常検出器１０と、ノーエラー検出器２０と、参照電圧出力回路３１、及び、共通出力端子４０、を有する。
異常検出器１０は、ここでは、３つの異常検出器１０ａ、１０ｂ、１０ｃを設ける例について説明する。但し、その数は、２個または４個以上の異常検出器１０を設けるなど、必要に応じて適宜設定することができる。
異常検出器１０ａは、システム内の異常検出の有無に応じた内部エラー信号ｅｒｒ＿ａを出力する。異常検出器１０ｂは、システム内の異常検出の有無に応じた内部エラー信号ｅｒｒ＿ｂを出力する。異常検出器１０ｃは、システム内の異常検出の有無に応じた内部エラー信号ｅｒｒ＿ｃを出力する。
これらの異常検出器１０（１０ａ～１０ｃ）が検出する異常の種類や検出方法に制限はなく、例えば、定格以上の電流を検出する過電流検出器、定格以上の電圧を検出する過電圧検出器、温度測定が可能で定格以上の温度を検出する過熱検出器、加速度や圧力を測定可能で力学的負荷を検出する振動検出器や圧力検出器、デジタル信号の符号化／復号化の異常を検出する符号化エラー検出器などであってよい。このように異常検出器１０は、各種システムに適用可能であり、検出すべき異常に対応した検出器を、適宜選択可能である。
また、各異常検出器１０ａ、１０ｂ、１０ｃからの内部エラー信号ｅｒｒ＿ａ、ｅｒｒ＿ｂ、ｅｒｒ＿ｃは、例えば、高電位（Ｈ）と低電位（Ｌ）の２値の電位として出力される。ここでは、異常を検出していないときには低電位（Ｌ）を出力し、異常を検出したときに高電位（Ｈ）を出力する例で説明するが、出力する電位は逆の設定としても構わない。
ノーエラー検出器２０は、システム内にいずれの異常も生じていない場合（すなわち、異常検出器１０ａ～１０ｃのいずれも異常有を示すエラー信号ｅｒｒ＿ａ（Ｈ）、ｅｒｒ＿ｂ（Ｈ）、ｅｒｒ＿ｃ（Ｈ）を出力しない場合）、高電位（Ｈ）のノーエラー信号ｎｏ＿ｅｒｒ（Ｈ）を出力する。逆に、システムのいずれかに異常を生じた場合（すなわち、異常検出器１０ａ～１０ｃのいずれかが内部エラー信号ｅｒｒ＿ａ（Ｈ）～ｅｒｒ＿ｃ（Ｈ）を出力した場合）、低電位（Ｌ）のノーエラー信号ｎｏ＿ｅｒｒ（Ｌ）を出力する。
図１に示すように、ノーエラー検出器２０は、例えば、否定論理和（ＮＯＲ）回路を用いることができる。否定論理和回路は、論理ゲートの１種であり、全ての入力の論理和（ＯＲ）を反転（ＮＯＴ）して出力する。ノーエラー検出器２０には、各異常検出器１０ａ～１０ｃに対応した３つの入力端子が設けられ、各異常検出器１０ａ、１０ｂ、１０ｃから出力される内部エラー信号ｅｒｒ＿ａ、ｅｒｒ＿ｂ、ｅｒｒ＿ｃが入力される。ノーエラー検出器２０は、入力された内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃを受け、これらの否定論理和の信号である、ノーエラー信号ｎｏ＿ｅｒｒ（ＨまたはＬ）を出力端子から出力する。
前述したように、ノーエラー検出器２０に入力された内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃが、すべて低電位（Ｌ）の場合、異常がないものとしてノーエラー信号ｎｏ＿ｅｒｒの出力は高電位（Ｈ）となる。高電位（Ｈ）がひとつでもある場合、異常があるものとしてノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）になる。以上説明したが、ノーエラー検出器２０から出力する電位は上記と逆の設定としても構わない。
次に、参照電圧出力回路３１は、３つの抵抗５３ａ、５３ｂ、５３ｃと４つのスイッチ５４ａ、５４ｂ、５４ｃ、５４ｄを有する。参照電圧出力回路３１は、３つの抵抗５３ａ～５３ｃの抵抗分圧によって４つの参照電圧Ｖｒｅｆ＿ａ、Ｖｒｅｆ＿ｂ、Ｖｒｅｆ＿ｃ、Ｖｒｅｆ＿ｄを出力する。
すなわち、３つの抵抗５３ａ～５３ｃは、電源電位ＶＤＤが印加される電源端子５１と接地電位ＧＮＤが印加される接地端子５２の間に、電源端子５１側から順に直列に電気的に接続される。各抵抗５３ａ～５３ｃは、例えば、同じ抵抗値を有する。電源端子５１と抵抗５３ａの間のノードＮａ、抵抗５３ａと抵抗５３ｂの間のノードＮｂ、抵抗５３ｂと抵抗５３ｃの間のノードＮｃ、抵抗５３ｃと接地端子５２の間のノードＮｄに生じる電位を参照電圧Ｖｒｅｆ＿ａ、Ｖｒｅｆ＿ｂ、Ｖｒｅｆ＿ｃ、Ｖｒｅｆ＿ｄとする。なお、本明細書において、参照電圧とは各ノードに現れる電位のことであるが、説明の便宜上、接地電位ＧＮＤを基準とした各ノードの電位を表現するために電圧と表現する。
４つのスイッチ５４ａ～５４ｄは、図１に示すように、それぞれに入力される内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃ、及びノーエラー信号ｎｏ＿ｅｒｒ等の電気信号によってオン／オフが切り替わる任意のスイッチを用いる。スイッチ５４ａ～５４ｄは、例えば、電気信号が高電位（Ｈ）のときにオンとなりスイッチ両端に接続されるノード間を導通させ、低電位（Ｌ）のときにオフとなりスイッチ両端に接続されるノード間の導通を切るトランジスタ、例えば、ｎチャネル型ＭＯＳトランジスタを用いることができる。
スイッチ５４ａ～５４ｃの各ゲートは、対応する異常検出器１０ａ～１０ｃにそれぞれ接続される。異常検出器１０ａ～１０ｃからの内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃがゲート制御信号として用いられて、スイッチ５４ａ～５４ｃの両端の導通状態、すなわちオン／オフ状態が制御される。スイッチ５４ａ、５４ｂ、５４ｃの一端は、それぞれノードＮａ、Ｎｂ、Ｎｃに電気的に接続される。スイッチ５４ａ～５４ｃの他端は、共通出力端子４０に電気的に接続される。
スイッチ５４ｄのゲートは、ノーエラー検出器２０に接続される。スイッチ５４ｄの一端は、ノードＮｄに電気的に接続される。スイッチ５４ｄの他端は、共通出力端子４０に電気的に接続される。ノーエラー信号ｎｏ＿ｅｒｒがゲート制御信号として用いられて、スイッチ５４ｄ両端の導通状態、すなわちオン／オフ状態が制御される。
スイッチ５４ａがオンの場合、共通出力端子４０はノードＮａと短絡する。このとき、共通出力端子４０には、ノードＮａと同じ電圧（参照電圧Ｖｒｅｆ＿ａ）が与えられる。スイッチ５４ｂがオンの場合、共通出力端子４０はノードＮｂと短絡する。このとき、共通出力端子４０には、電源電位ＶＤＤが抵抗５３ａによって電圧降下したノードＮｂと同じ電圧（参照電圧Ｖｒｅｆ＿ｂ）が与えられる。スイッチ５４ｃがオンの場合、共通出力端子４０はノードＮｃと短絡する。このとき、共通出力端子４０には、電源電位ＶＤＤが抵抗５３ａ、５３ｂによって電圧降下したノードＮｃと同じ電圧（参照電圧Ｖｒｅｆ＿ｃ）が与えられる。スイッチ５４ｄがオンの場合、共通出力端子４０はノードＮｄと短絡する。このとき、共通出力端子４０には、電源電位ＶＤＤが抵抗５３ａ～５３ｃによって電圧降下したノードＮｄと同じ電圧（参照電圧Ｖｒｅｆ＿ｄ）が与えられる。
このように、参照電圧出力回路３１は、異常検出器１０ａ～１０ｃからの異常信号ｅｒｒ＿ａ～ｅｒｒ＿ｃ、及びノーエラー検出器２０からのノーエラー信号ｎｏ＿ｅｒｒ、のそれぞれに応じて、参照電圧Ｖｒｅｆ＿ａ～Ｖｒｅｆ＿ｄのいずれかの電圧を共通出力端子４０に参照電圧として与える。これがエラー出力信号ＥＲＲとして半導体集積回路１００の外部に出力される。
図２は、第１の実施形態の半導体集積回路１００において、各異常検出器１０が異常を検出したときのエラー出力信号ＥＲＲの電圧レベルを説明するための図である。図２の縦軸は、エラー出力信号ＥＲＲの電圧レベルを示す。
（ａ）異常検出器１０ａが異常を検出した場合、内部エラー信号ｅｒｒ＿ａの出力は高電位（Ｈ）になる。このとき、内部エラー信号ｅｒｒ＿ｂ、ｅｒｒ＿ｃの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。これにより、スイッチ５４ｂ、５４ｃ、５４ｄはオフし、スイッチ５４ａはオンとなり、参照電圧Ｖｒｅｆ＿ａが、共通出力端子４０にエラー出力信号ＥＲＲとして出力される。
（ｂ）異常検出器１０ｂが異常を検出した場合、内部エラー信号ｅｒｒ＿ｂの出力は高電位（Ｈ）になる。このとき、内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｃの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。これにより、スイッチ５４ａ、５４ｃ、５４ｄはオフし、スイッチ５４ｂはオンとなり、参照電圧Ｖｒｅｆ＿ｂが、共通出力端子４０にエラー出力信号ＥＲＲとして出力される。
（ｃ）異常検出器１０ｃが異常を検出した場合、内部エラー信号ｅｒｒ＿ｃの出力は高電位（Ｈ）になる。このとき、内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｂの出力はＬである。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。これにより、スイッチ５４ａ、５４ｂ、５４ｄはオフし、スイッチ５４ｃはオンとなり、参照電圧Ｖｒｅｆ＿ｃが、共通出力端子４０にエラー出力信号ＥＲＲとして出力される。
（ｄ）全ての異常検出器１０ａ～１０ｃが異常を検出しなかった場合、内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃの出力は全て低電位（Ｌ）であり、その否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は高電位（Ｈ）となる。これにより、スイッチ５４ａ～５４ｃはオフし、スイッチ５４ｄはオンとなり、参照電圧Ｖｒｅｆ＿ｄが、共通出力端子４０にエラー出力信号ＥＲＲとして出力される。
このように、共通出力端子４０を介してエラー出力信号ＥＲＲの出力状態（参照電圧レベル）をモニターすることで、システムのどこに異常が生じたかを検出できる。モニターの方法には、エラー出力信号ＥＲＲの電圧を判定できる任意の方法を用いることができる。エラー出力信号ＥＲＲのモニターには、例えば、アナログデジタルコンバータを用いることができる。
なお、各抵抗５３ａ～５３ｃは同じ抵抗値である必要はなく、各参照電圧Ｖｒｅｆ＿ａ～Ｖｒｅｆ＿ｄが異なる値となるように設定すればよい。例えば、抵抗５３ｃをＲ（Ｒは所定値）としたとき、抵抗５３ｂを２Ｒ、抵抗５３ａを４Ｒと抵抗値が一定の比で増えるようにしてもよい。
以上述べたように、第１の実施形態の半導体集積回路によれば、いずれかの異常検出器１０ａ～１０ｃが異常を検出した場合は、異常を検出した異常検出器１０が内部エラー信号ｅｒｒ＿ａ（Ｈ）～ｅｒｒ＿ｃ（Ｈ）のいずれかを出力する。その内部エラー信号が入力されたスイッチ５４ａ～５４ｃが動作し、異常検出器１０ごとに異なる値に設定された参照電圧がエラー出力信号ＥＲＲとして、１つの共通出力端子４０から出力される。また、異常を検出しなかった場合は、ノーエラー検出器２０がノーエラー信号ｎｏ＿ｅｒｒ（Ｈ）を出力する。そのノーエラー信号が入力されたスイッチ５４ｄが動作し、エラーがないことを示すエラー出力信号ＥＲＲ（ここでは参照電圧Ｖｒｅｆ＿ｄ）が前記共通出力端子から出力される。
このように、共通出力端子４０から出力されるエラー出力信号ＥＲＲの電圧レベルをモニターすることで、システムに異常が生じたかどうかだけでなく、異常があった場合は、その異常がシステムのどこに生じたかを判別することができる。
（第２の実施形態）
第２の実施形態の半導体集積回路２００は、第１の実施形態の半導体集積回路１００と同様の構成を備えるが、参照電圧出力回路３２の構成が参照電圧出力回路３１と異なる。尚、以下の説明において、第１の実施形態の半導体集積回路と同様の機能や構成については説明を省略する。
図３は、第２の実施形態の半導体集積回路２００の構成を模式的に示す回路図である。半導体集積回路２００は、複数の異常検出器１０ａ、１０ｂ、１０ｃ、ノーエラー検出器２０、参照電圧出力回路３２、及び共通出力端子４０を有する。参照電圧出力回路３２は、４つの抵抗５３ａ、５３ｂ、５３ｃ、５３ｄと、４つのスイッチ５５ａ、５５ｂ、５５ｃ、５５ｄと、を有する。
４つの抵抗５３ａ～５３ｄはそれぞれ抵抗値が異なり、任意に選択した複数の抵抗５３の抵抗値の和は、他の組み合わせの抵抗値の和または他の抵抗５３の抵抗値と異なる値となるように予め設定される。例えば、抵抗５３ａは８Ｒ（Ｒは所定値）、抵抗５３ｂは４Ｒ、抵抗５３ｃは２Ｒ、抵抗５３ｄはＲと、抵抗値が１：２の比で順次減るようにしてもよい。
スイッチ５５ａ～５５ｃのゲートは、それぞれ異常検出器１０ａ～１０ｃに電気的に接続される。スイッチ５５ａ～５５ｃは、内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃをゲート制御信号として用いて、オン／オフ状態が制御される。スイッチ５５ｄは、ノーエラー検出器２０に電気的に接続される。スイッチ５５ｄは、ノーエラー信号ｎｏ＿ｅｒｒをゲート制御信号として用いて、オン／オフ状態が制御される。
スイッチ５５ａ～５５ｄは、内部エラー信号ｅｒｒａ～ｅｒｒ＿ｃ及びノーエラー信号ｎｏ＿ｅｒｒが入力されたとき、前述した第１実施形態のスイッチ５４ａ～５５ｄと逆の動作をする。つまり、スイッチ５５ａ～５５ｄは、対応する内部エラー信号ｅｒｒａ～ｅｒｒ＿ｃ及びノーエラー信号ｎｏ＿ｅｒｒの出力が高電位（Ｈ）のときにオンとなり、スイッチ両端に接続されるノード間を導通させ、低電位（Ｌ）のときにオフとなりスイッチ両端に接続されるノード間の導通を切る。スイッチ５５ａ～５５ｄには、例えば、ノーマリオンのトランジスタ、またはＰチャネルＭＯＳトランジスタを用いることができる。
電源端子５１と接地端子５２の間に、抵抗５３ａ、抵抗５３ｂ、抵抗５３ｃ、スイッチ５５ｄ、及び、抵抗５３ｄが、直列に電気的に接続される。
スイッチ５５ａ～５５ｃは、それぞれ抵抗５３ａ～５３ｃの両端において、抵抗５３ａ～５３ｃと並列に電気的に接続される。スイッチ５５ａ～５５ｃがオフであるときは、対応する抵抗５３ａ～５３ｃに電圧が印加されるが、スイッチ５５ａ～５５ｃがオンであるときは、対応する抵抗５３ａ～５３ｃの両端が同電位になり、対応する抵抗５３ａ～５３ｃに電圧が印加されない。
共通出力端子４０は、スイッチ５５ｄと抵抗５３ｄの間のノードに電気的に接続されて設けられる。各スイッチ５５ａ～５５ｄのどれがオフするかによって、共通出力端子４０に印加される電圧レベルが変化する。
図４は、第２の実施形態の半導体集積回路２００において、異常を検出した異常検出器１０ａ～１０ｂの組み合わせに応じたエラー出力信号ＥＲＲの電圧レベルを示す図である。図４の縦軸は、エラー出力信号ＥＲＲの電圧レベルを示す。
共通出力端子４０には、エラー出力信号ＥＲＲとして、異常を検出した異常検出器１０ａ～１０ｃの組み合わせに対応した値の電圧が印加される。ＥＲＲの電圧は、ＶＤＤ×｛抵抗５３ｄの抵抗値／（異常を検出した異常検出器に対応した抵抗の抵抗値の和＋抵抗５３ｄの抵抗値）｝の式であらわされる。
（ｅ）異常検出器１０ｃのみが異常を検出した場合、内部エラー信号ｅｒｒ＿ｃの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｂの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５５ａ、５５ｂ、５５ｄはオンし、スイッチ５５ｃはオフする。このとき、共通出力端子４０にはＶＤＤ×｛１Ｒ／（２Ｒ＋１Ｒ）｝＝１／３ＶＤＤの電圧が印加され、エラー出力信号ＥＲＲとして出力される。
（ｆ）異常検出器１０ｂのみが異常を検出した場合、内部エラー信号ｅｒｒ＿ｂの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｃの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５５ａ、５５ｃ、５５ｄはオンし、スイッチ５５ｂはオフする。このとき、共通出力端子４０にはＶＤＤ×｛１Ｒ／（４Ｒ＋１Ｒ）｝＝１／５ＶＤＤの電圧が印加され、エラー出力信号ＥＲＲとして出力される。
（ｇ）２つの異常検出器１０ｂ、１０ｃの異常を検出した場合、内部エラー信号ｅｒｒ＿ｂ及びｅｒｒ＿ｃの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ａの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５５ａ、５５ｄはオンし、スイッチ５５ｂ、５５ｃはオフする。このとき、共通出力端子４０にはＶＤＤ×｛１Ｒ／（４Ｒ＋２Ｒ＋１Ｒ）｝＝１／７ＶＤＤの電圧が印加され、エラー出力信号ＥＲＲとして出力される。
（ｈ）異常検出器１０ａのみが異常を検出した場合、内部エラー信号ｅｒｒ＿ａの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ｂ及びｅｒｒ＿ｃの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５５ｂ、５５ｃ、５５ｄはオンし、スイッチ５５ａはオフする。このとき、共通出力端子４０にはＶＤＤ×｛１Ｒ／（８Ｒ＋１Ｒ）｝＝１／９ＶＤＤの電圧が印加され、エラー出力信号ＥＲＲとして出力される。
（ｉ）２つの異常検出器１０ａ、１０ｃの異常を検出した場合、内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｃの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ｂの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５５ｂ、５５ｄはオンし、スイッチ５５ａ、５５ｃはオフする。このとき、共通出力端子４０にはＶＤＤ×｛１Ｒ／（８Ｒ＋２Ｒ＋１Ｒ）｝＝１／１１ＶＤＤの電圧が印加され、エラー出力信号ＥＲＲとして出力される。
（ｊ）２つの異常検出器１０ａ、１０ｂの異常を検出した場合、内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｂの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ｃの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５５ｃ、５５ｄはオンし、スイッチ５５ａ、５５ｂはオフする。このとき、共通出力端子４０にはＶＤＤ×｛１Ｒ／（８Ｒ＋４Ｒ＋１Ｒ）｝＝１／１３ＶＤＤの電圧が印加され、エラー出力信号ＥＲＲとして出力される。
（ｋ）異常検出器１０ａ～１０ｃのすべてが異常を検出した場合、内部エラー信号ｅｒｒ＿ａ、ｅｒｒ＿ｂ、及びｅｒｒ＿ｃの出力は高電位（Ｈ）になる。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５５ｄはオンし、スイッチ５５ａ、５５ｂ、５５ｃはオフする。このとき、共通出力端子４０にはＶＤＤ×｛１Ｒ／（８Ｒ＋４Ｒ＋２Ｒ＋１Ｒ）｝＝１／１５ＶＤＤの電圧が印加され、エラー出力信号ＥＲＲとして出力される。
（ｌ）異常検出器１０ａ～１０ｃのすべてが異常を検出しなかった場合、内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃの出力は全て低電位（Ｌ）であり、その否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は高電位（Ｈ）となる。スイッチ５５ａ～５５ｃはオンし、スイッチ５５ｄはオフする。このとき、接地電位ＧＮＤが、共通出力端子４０に印加され、エラー出力信号ＥＲＲとして出力される。
以上述べたように、第２の実施形態の半導体集積回路によれば、いずれかの異常検出器１０ａ～ｃが異常を検出すると、異常を検出した異常検出器１０ａ～ｃの内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃが高電位（Ｈ）となり、その内部エラー信号が入力されたスイッチ５５ａ～５５ｄがオフ状態となる。異常を検出した異常検出器１０ａ～ｃの組み合わせごとに異なる値となる参照電圧が、エラー出力信号ＥＲＲとして共通出力端子４０に出力される。共通出力端子４０から出力されるエラー出力信号ＥＲＲの電圧レベルをモニターすることで、システムに１つ以上の異常が生じたかどうか、及び各異常がシステムのどこに生じたかを判別することができる。
（第３の実施形態）
第３の実施形態の半導体集積回路は、第１の実施形態の半導体集積回路とほぼ同様の構成を備えるが、参照電圧出力回路３１ではなく引き込み電流生成部３３が設けられる点が異なる。なお、以下の説明において、第１の実施形態の半導体集積回路と同様の機能や構成については説明を省略する。
図５は、第３の実施形態の半導体集積回路３００の構成を模式的に示す回路図である。半導体集積回路３００は、異常検出器１０ａ、１０ｂ、１０ｃ、ノーエラー検出器２０、引き込み電流生成部３３、及び共通出力端子４０を有する。
引き込み電流生成部は、３つのスイッチ５４ａ、５４ｂ、５４ｃ、５４ｄ、及び４つのｎチャネルＭＯＳＦＥＴ５６ａ、５６ｂ、５６ｃ、５６ｄを有する。
スイッチ５４ａ～５４ｃのゲートは、それぞれ異常検出器１０ａ～１０ｃに接続される。スイッチ５４ａ～５４ｃは内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃが高電位（Ｈ）のときはオンし、内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃが低電位（Ｌ）のときオフする。スイッチ５４ｄのゲートは、ノーエラー検出器２０に接続される。スイッチ５４ｄは、ノーエラー信号ｎｏ＿ｅｒｒｃが高電位（Ｈ）のときはオン、内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃが低電位（Ｌ）のときオフになる。
ｎチャネルＭＯＳＦＥＴ５６ａ、５６ｂ、５６ｃのソースとドレインは、電源端子５１と接地端子５２の間に、並列に電気的に接続される。スイッチ５４ｄは、並列に接続されたｎチャネルＭＯＳＦＥＴ５６ａ～５６ｃと、電源端子５１との間に電気的に接続される。スイッチ５４ａは、スイッチ５４ｄとｎチャネルＭＯＳＦＥＴ５６ａとの間に電気的に接続される。スイッチ５４ｂは、スイッチ５４ｄとｎチャネルＭＯＳＦＥＴ５６ｂとの間に直列に電気的に接続される。スイッチ５４ｃは、スイッチ５４ｄとｎチャネルＭＯＳＦＥＴ５６ｃとの間に直列に電気的に接続される。共通出力端子４０が、スイッチ５４ｄとスイッチ５４ａとの間のノードに電気的に接続される。
ｎチャネルＭＯＳＦＥＴ５６ｄは、電流源５８と接地端子５２との間に接続される。電流源５８は、ｎチャネルＭＯＳＦＥＴ５６ａ～５６ｄのゲートと電気的に接続される。電流源５８は、ソース－ドレイン間電流ＩをｎチャネルＭＯＳＦＥＴ５６ｄに流す。
ｎチャネルＭＯＳＦＥＴ５６ａ～５６ｄは、カレントミラー回路と同等の回路配置であるが、ｎチャネルＭＯＳＦＥＴ５６ａ～５６ｃは、同じゲート－ソース間電圧が印加されたときのソース－ドレイン間電流の値が互いに異なる。このとき、任意に選択した複数ｎチャネルＭＯＳＦＥＴ５６ａ～５６ｃのソース－ドレイン間電流値の和は、他の組み合わせのソース－ドレイン間電流値の和、及びほかのソース－ドレイン間電流値と同じ値にならないように設定される。例えば、ｎチャネルＭＯＳＦＥＴ５６ｄにＩのソース－ドレイン間電流が流れる時、互いの電流値が１：２の比で異なるようなｎチャネルＭＯＳＦＥＴ５６ａ、５６ｂ、５６ｃを選択できる。この場合、たとえば、ｎチャネルＭＯＳＦＥＴ５６ａにＩ、ｎチャネルＭＯＳＦＥＴ５６ｂに２Ｉ、ｎチャネルＭＯＳＦＥＴ５６ｃに４Ｉのソース－ドレイン間電流が流れる。
このように、第３の実施形態の半導体集積回路３００は、どの異常検出器１０ａ～１０ｃが異常を検出するかによって、共通出力端子４０から出力される引き込み電流の値が異なる。
図６は第３の実施形態の半導体集積回路３００において、異常を検出した異常検出器１０ａ～１０ｃの組み合わせに応じたエラー出力信号Ｉ＿ＥＲＲの電流レベルを示す図である。図６の縦軸は、エラー出力信号Ｉ＿ＥＲＲの電流レベルを示す。
（ｍ）異常検出器１０ａ～１０ｃのすべてが異常を検出した場合、内部エラー信号ｅｒｒ＿ａ、ｅｒｒ＿ｂ、及びｅｒｒ＿ｃの出力は高電位（Ｈ）になる。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５４ｄはオフし、スイッチ５４ａ、５４ｂ、５４ｃはオンする。このとき、共通出力端子４０には（４Ｉ＋２Ｉ＋Ｉ）＝７Ｉの引き込み電流が流れ、エラー出力信号Ｉ＿ＥＲＲとして出力される。
（ｎ）２つの異常検出器１０ｂ、１０ｃが異常を検出した場合、内部エラー信号ｅｒｒ＿ｂ及びｅｒｒ＿ｃの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ａの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５４ａ、５４ｄはオフし、スイッチ５４ｂ、５４ｃはオンする。このとき、共通出力端子４０には（４Ｉ＋２Ｉ）＝６Ｉの引き込み電流が流れ、エラー出力信号Ｉ＿ＥＲＲとして出力される。
（ｏ）２つの異常検出器１０ａ、１０ｃが異常を検出した場合、内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｃの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ｂの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５４ｂ、５４ｄはオフし、スイッチ５４ａ、５４ｃはオンする。このとき、共通出力端子４０には（４Ｉ＋Ｉ）＝５Ｉの引き込み電流が流れ、エラー出力信号Ｉ＿ＥＲＲとして出力される。
（ｐ）異常検出器１０ｃのみが異常を検出した場合、内部エラー信号ｅｒｒ＿ｃの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｂの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５４ａ、５４ｂ、５４ｄはオフし、スイッチ５４ｃはオンする。このとき、共通出力端子４０には４Ｉの引き込み電流が流れ、エラー出力信号Ｉ＿ＥＲＲとして出力される。
（ｑ）２つの異常検出器１０ａ、１０ｂが異常を検出した場合、内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｂの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ｃの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５４ｃ、５４ｄはオフし、スイッチ５４ａ、５４ｂはオンする。このとき、共通出力端子４０には（２Ｉ＋Ｉ）＝３Ｉの引き込み電流が流れ、エラー出力信号Ｉ＿ＥＲＲとして出力される。
（ｒ）異常検出器１０ｂのみが異常を検出した場合、内部エラー信号ｅｒｒ＿ｂの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ａ及びｅｒｒ＿ｃの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５４ａ、５４ｃ、５４ｄはオフし、スイッチ５４ｂはオンする。このとき、共通出力端子４０には２Ｉの引き込み電流が流れ、エラー出力信号Ｉ＿ＥＲＲとして出力される。
（ｓ）異常検出器１０ａのみが異常を検出した場合、内部エラー信号ｅｒｒ＿ａの出力は高電位（Ｈ）になる。内部エラー信号ｅｒｒ＿ｂ及びｅｒｒ＿ｃの出力は低電位（Ｌ）である。内部エラー信号に高電位（Ｈ）の出力があるため、これらの信号の否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は低電位（Ｌ）となる。スイッチ５４ｂ、５４ｃ、５４ｄはオフし、スイッチ５４ａはオンする。このとき、共通出力端子４０にはＩの引き込み電流が流れ、エラー出力信号Ｉ＿ＥＲＲとして出力される。
（ｔ）全ての異常検出器１０a～１０ｃが異常を検出しなかった場合、内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃの出力は全て低電位（Ｌ）であり、その否定論理和であるノーエラー信号ｎｏ＿ｅｒｒの出力は高電位（Ｈ）となる。スイッチ５４ａ～５４ｃはオフし、スイッチ５４ｄはオンする。このとき、スイッチ５４ｄは、共通出力端子４０に入力される信号をプルアップし、電源電位ＶＤＤが共通出力端子４０に印加される。このとき、エラー出力信号Ｉ＿ＥＲＲが０として出力される例を図６に示すが、ノーエラー信号ｎｏ＿ｅｒｒの出力が高電位（Ｈ）のときのエラー出力信号Ｉ＿ＥＲＲは、異常検出時のエラー出力信号Ｉ＿ＥＲＲと異なる任意の値に設定できる。
共通出力端子４０を介してエラー出力信号Ｉ＿ＥＲＲ（引き込み電流レベル）の出力状態をモニターすることで、システムのどこに異常が生じたかを検出できる。また、複数の異常が同時に生じていても、エラー出力信号Ｉ＿ＥＲＲの電流がいずれの異常の組み合わせで生じるものなのかを判別することで、システムのどこに何の異常が生じたか検出することができる。
なお、図５にはエラー出力信号Ｉ＿ＥＲＲは引き込み電流である例を示したが、エラー信号Ｉ＿ＥＲＲは吐き出し電流であってもよい。このような実施形態は、例えば、図７に示す半導体集積回路３０１によって実現できる。図７は、第３の実施形態の変形例の半導体集積回路３０１の構成を模式的に示す回路図である。第３の実施形態の変形例の半導体集積回路３０１では、引き込み電流生成部３３の代わりに吐き出し電流生成部３４が設けられる。引き込み電流生成部３３と吐き出し電流生成部３４とでは、ＭＯＳＦＥＴのチャネル型や、共通出力端子４０を設ける位置などが異なる。
以上述べたように、第３の実施形態の半導体集積回路によれば、いずれかの異常検出器１０ａ～１０ｃが異常を検出すると、異常を検出した異常検出器１０ａ～１０ｃの内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃは高電位となる。その内部エラー信号が入力されたｎチャネルＭＯＳＦＥＴ５６ａ～５６ｃが動作する。異常を検出した異常検出器１０ａ～１０ｃの組み合わせごとに異なる値に設定された電流を、エラー出力信号Ｉ＿ＥＲＲとして共通出力端子４０に出力する。共通出力端子４０から出力されるエラー出力信号Ｉ＿ＥＲＲの電流レベルをモニターすることで、システムに１つ以上の異常が生じたこと、及び各異常がシステムのどこに生じたかを判別することができる。
（第４の実施形態）
第４の実施形態の半導体集積回路は、第１の実施形態の半導体集積回路とほぼ同様の構成を備えるが、参照電圧出力回路３２ではなくオシレータ３５が設けられる点が異なる。なお、以下の説明において、第１の実施形態の半導体集積回路と同様の機能や構成については説明を省略する。
図８は、第４の実施形態の半導体集積回路４００の構成を模式的に示す回路図である。半導体集積回路４００は、異常検出器１０ａ、１０ｂ、１０ｃ、オシレータ３５、及び共通出力端子４０を有する。
オシレータ３５は、交流信号を発生させる発振回路であり、入力された内部エラー信号ごとに異なる発振周波数（周期）で発振する。オシレータ３５は、内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃの入力によって発振周波数を可変とすることができる任意の発振回路を有することができる。オシレータ３５は、例えば、図８に示すような、複数の論理ゲートがリング状に接続されて構成された、リングオシレータによって実現できる。
オシレータ３５は、インバータ５９ａ、５９ｂ、６０を有するリングオシレータであり、共通出力端子４０は、インバータ５９ｂとインバータ５９ａの間のノードに電気的に接続される。オシレータ３５は、高電位（Ｈ）と低電位（Ｌ）の２値を交互に共通出力端子４０に出力する。
インバータ６０の遅延時間は、内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃによって制御される。インバータ６０は、入力される内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃごとに、異なる遅延時間をとる。例えば、インバータ６０の電源電圧の調整によって遅延時間を調整することができる。インバータ６０の電源電圧を調整するために、半導体集積回路４００に参照電圧出力回路３１を設けてもよい。
インバータ５９ａ、５９ｂ、６０は固有の遅延時間を有する。このため、インバータ５９ａ、５９ｂ、６０の遅延時間を１周期として、論理否定の出力が繰り返されることで、オシレータ３５は発振する。また、オシレータ３５は、インバータ６０の遅延時間が内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃによって調整されるため、発振する交流信号の周波数（周期）を調整することができる。
図９は、第４の実施形態の半導体集積回路４００において、各異常検出器１０が異常を検出したときのエラー出力信号ＥＲＲを示す図である。図９の縦軸は、エラー出力信号ＥＲＲの電位を示し、横軸は、時間を示す。
（ｕ）異常検出器１０ａが異常を検出した場合、内部エラー信号ｅｒｒ＿ａ（Ｈ）によってインバータ６０の遅延時間が制御され、オシレータ３５は周期aで発振する交流信号を共通出力端子４０に印加する。周期aで発振する交流信号は、エラー出力信号ＥＲＲとして出力される。
（ｖ）異常検出器１０ｂが異常を検出した場合、内部エラー信号ｅｒｒ＿ｂ（Ｈ）によってインバータ６０の遅延時間が制御され、オシレータ３５は周期ｂで発振する交流信号を共通出力端子４０に印加する。周期ｂで発振する交流信号は、エラー出力信号ＥＲＲとして出力される。
（ｗ）異常検出器１０ｃが異常を検出した場合、内部エラー信号ｅｒｒ＿ｃ（Ｈ）によってインバータ６０の遅延時間が制御され、オシレータ３５は周期ｃで発振する交流信号を共通出力端子４０に印加する。周期ｃで発振する交流信号は、エラー出力信号ＥＲＲとして出力される。
（ｘ）異常検出器１０ａ～１０ｃがいずれも異常を検出しなかった場合、インバータ６０の電源電圧が０となり、オシレータ３５は発振しない。例えば、エラー出力信号ＥＲＲは低電位（Ｌ）を出力し続ける。
第４の実施形態の半導体集積回路４００は、オシレータ３５の発振を制御するため、ノーエラー検出器２０をさらに備えてもよい。ノーエラー検出器２０の出力は、例えば、いずれかのインバータに電源電圧を印加する電源回路に設けられたイネーブル端子に接続できる。異常検出器１０ａ～１０ｃがいずれも異常を検出せず、イネーブル端子に入力されたノーエラー信号ｎｏ＿ｅｒｒの値が高電位（Ｈ）の場合、電源回路は当該インバータに電源電圧を印加しない。これにより、当該インバータは動作せず、オシレータ３５は発振しない。当該インバータの電源回路は、異常検出器１０ａ～１０ｃのいずれかが異常を検出し、イネーブル端子に入力されたノーエラー信号ｎｏ＿ｅｒｒの値が低電位（Ｌ）の場合は、電源電圧を印加する。これにより、当該インバータは動作し、オシレータ３５が発振する。
図９には、周期ａ、周期ｂ、周期ｃが、１：２の比で変化する例を示したが、各周期は互いに異なる任意の値に設定できる。
共通出力端子４０を介してエラー出力信号ＥＲＲの出力状態（周波数）をモニターすることで、システムのどこに異常が生じたかを検出できる。モニターの方法には、例えば、エラー出力信号ＥＲＲによってＬＥＤを発光させ、発光する間隔を視覚的に確認することでエラーの種類を判別する方法をとることができる。
第４の実施形態のオシレータ３５としてリングオシレータを使用する場合、オシレータ３５を構成するインバータはインバータ５９ａ、５９ｂ、６０の３個で構成されなくてもよい。回路を構成するインバータが奇数段であれば発振することができるため、インバータの段数を増やすことができる。また、オシレータ３５に設けられる遅延時間が可変であるインバータの個数は１つに限られず、オシレータ３５には遅延時間が可変であるインバータを２つ以上設けることができる。
以上述べたように、第４の実施形態の半導体集積回路によれば、いずれかの異常検出器１０ａ～１０ｃが異常を検出すると、異常を検出した異常検出器１０ａ～１０ｃの内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃが高電位（Ｈ）となる。その内部エラー信号が入力されたオシレータ３５は、異常を検出した異常検出器１０ａ～１０ｃごとに異なる周波数に設定された交流信号を、エラー出力信号ＥＲＲとして共通出力端子４０に出力する。共通出力端子４０から出力されるエラー出力信号ＥＲＲの周波数をモニターすることで、システムに異常が生じたこと、及びシステムのどこに異常が生じたかを判別することができる。
（第５の実施形態）
第５の実施形態の半導体集積回路は、第４の実施形態の半導体集積回路とほぼ同様の構成を備えるが、オシレータ３６の構成が異なる。なお、以下の説明において、第４の実施形態の半導体集積回路と同様の機能や構成については説明を省略する。
図１０は、第５の実施形態の半導体集積回路５００の構成を模式的に示す回路図である。半導体集積回路５００は、異常検出器１０ａ、１０ｂ、１０ｃ、オシレータ３６、及び共通出力端子４０を有する。
オシレータ３６は、交流信号を発生させる発振回路であり、検出した異常の種類ごとに異なるデューティ比で発振する。デューティ比は、交流信号のパルス幅をその周期で除して求められる比率である。オシレータ３６は、内部エラー信号ｅｒｒの入力によってデューティ比を可変とすることができる任意の発振回路を有することができる。オシレータ３６は、例えば、図１０に示すリングオシレータを利用した構成によって実現でき、高電位（Ｈ）と低電位（Ｌ）の２値の電位を交互に出力する。
オシレータ３６は、インバータ５９ｃ、５９ｄ、５９ｅ、５９ｆと、可変抵抗６１と、コンデンサ６２と、論理和回路６３と、を有する。
インバータ５９ｃ～５９ｅは、リングオシレータを構成する。インバータ５９ｅとインバータ５９ｃの間のノードは、インバータ５９ｆの入力、及び論理和回路６３の入力端子６４ａに電気的に接続される。インバータ５９ｆの出力は、可変抵抗６１の一端に電気的に接続され、可変抵抗６１の他端は、論理和回路６３の入力端子６４ｂに電気的に接続される。コンデンサ６２の一端は接地され、他端は可変抵抗６１と論理和回路６３との間に電気的に接続される。論理和回路６３の出力は、共通出力端子４０に電気的に接続される。
可変抵抗６１の抵抗値は、入力された内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃごとに異なる値に設定される。
インバータ５９ｃ～５９ｅはリングオシレータを構成し、それぞれの遅延時間によって決定される所定の周波数で発振する交流信号を論理和回路６３の入力端子６４ａとインバータ５９ｆに出力する。
インバータ５９ｆには、リングオシレータの交流信号が入力される。インバータ５９ｆは、信号の入力から所定の時間が経過した後、入力された信号を反転して可変抵抗６１に出力する。可変抵抗６１は、抵抗値を調整することで、コンデンサ６２の充電及び放電に掛かる時間を制御することができる。
図１１は、第５の実施形態の半導体集積回路５０において、各異常検出器１０が異常を検出したときのエラー出力信号ＥＲＲを示す図である。図１１の縦軸は、エラー出力信号ＥＲＲの電圧を示す、横軸は、時間を示す。
入力端子６４ａを介して論理和回路６３に入力される信号、及び入力端子６４ｂを介して論理和回路６３に入力される信号は、同じ周波数で発振する。また、入力端子６４ａを介して論理和回路６３に入力される信号と、入力端子６４ｂを介して論理和回路６３に入力される信号とでは、コンデンサ６２の充放電に掛かる時間とインバータ５９ｆの遅延時間によって、信号の立ち上がりと立ち下りのタイミングが異なっている。論理和回路６３がこれら２つの信号の論理和をとることによって、オシレータ３６が内部に有するリングオシレータと同じ周波数（周期）だが、これら２つの信号とパルス幅が異なる交流信号がエラー出力信号ＥＲＲとして共通出力端子４０に出力される。論理和回路６３から出力される交流信号のパルス幅が変わることによって、エラー出力信号ＥＲＲのデューティ比は調整される。
このように、内部エラー信号ｅｒｒによって可変抵抗６１の抵抗値とコンデンサ６２の充放電に掛かる時間とが制御される。コンデンサ６２の充放電に応じて信号の立ち上がりタイミング及び立ち下りタイミングが異なる２つの信号の論理和を取ることによって、オシレータ３６出力信号のデューティ比は調整される。
（ａ´）異常検出器１０ａが異常検出した時、内部エラー信号ｅｒｒ＿ａによって可変抵抗６１の抵抗値が制御され、オシレータ３６はデューティ比（パルス幅ａ／周期ｄ）で発振する交流信号を共通出力端子４０に印加し、エラー出力信号ＥＲＲとして出力する。
（ｂ´）異常検出器１０ｂが異常検出した時、内部エラー信号ｅｒｒ＿ｂによって可変抵抗６１の抵抗値が制御され、オシレータ３６はデューティ比（パルス幅ｂ／周期ｄ）で発振する交流信号を共通出力端子４０に印加し、エラー出力信号ＥＲＲとして出力する。
（ｃ´）異常検出器１０ｃが異常検出した時、内部エラー信号ｅｒｒ＿ｃによって可変抵抗６１の抵抗値が制御され、オシレータ３６はデューティ比（パルス幅ｃ／周期ｄ）で発振する交流信号を共通出力端子４０に印加し、エラー出力信号ＥＲＲとして出力する。
（ｄ´）異常検出器１０ａ～１０ｃがいずれも異常を検出しなかった時、インバータ６０の電源電圧が０となり、オシレータ３６は発振しない。エラー出力信号ＥＲＲは、例えば低電位（Ｌ）出力し続ける。
第５の実施形態の半導体集積回路５００は、オシレータ３６の発振を制御するため、ノーエラー検出器２０をさらに備えてもよい。ノーエラー検出器２０の出力は、例えば、インバータ５９ｃ～５９ｅのいずれかに電源電圧を印加する電源回路に設けられたイネーブル端子に接続できる。異常検出器１０ａ～１０ｃがいずれも異常を検出せず、イネーブル端子に入力されたノーエラー信号ｎｏ＿ｅｒｒの値が高電位（Ｈ）の場合、電源回路は当該インバータに電源電圧を印加しない。これにより、当該インバータは動作せず、オシレータ３６は発振しない。当該インバータの電源回路は、異常検出器１０ａ～１０ｃのいずれかが異常を検出し、イネーブル端子に入力されたノーエラー信号ｎｏ＿ｅｒｒの値が低電圧（Ｌ）の場合は、当該インバータに電源電圧を印加する。これにより、当該インバータは動作し、オシレータ３６が発振する。オシレータ３５の発振を制御方法は、インバータ５９ｃ～５９ｅのいずれかの電源電圧の制御に限られず、例えば論理和回路３６の出力を制御することで実現することができる。
図１１には、パルス幅ａ、パルス幅ｂ、パルス幅ｃが、１：２の比で変化する例を示したが、各パルス幅は互いに異なる任意の値に設定できる。
共通出力端子４０を介してエラー出力信号ＥＲＲの出力状態（デューティ比）をモニターすることで、システムのどこに異常が生じたかを検出できる。
以上述べたように、第５の実施形態によれば、いずれかの異常検出器１０ａ～１０ｃが異常を検出すると、異常を検出した異常検出器１０ａ～１０ｃの対応する内部エラー信号ｅｒｒ＿ａ～ｅｒｒ＿ｃが高電位（Ｈ）となる。その内部エラー信号が入力されたオシレータ３６が異常検出器ごとに異なるデューティ比に設定された交流信号を、エラー出力信号ＥＲＲをとして共通出力端子４０に出力する。共通出力端子４０から出力されるエラー出力信号ＥＲＲのデューティ比をモニターすることで、システムに異常が生じたこと、及びシステムのどこに異常が生じたかを判別することができる。
各実施形態の半導体集積回路が組み込まれる対象となるシステムに特に制限はなく、スマートフォン、モバイルＰＣ（パーソナルコンピュータ）等のモバイル端末、ＩｏＴ等で接続されるような各種機器、車両その他のインフラ関係のモータ制御機器等、複数の異常検出器を備え、検出された異常状況を知りたい機器に対して適用可能である。実施形態の半導体集積回路によって、異常が検出された時点で、システムを停止させることで、異常を原因とした事故が生じることを防ぐことができる。また、生じた異常の判別ができるため、異常に対し素早く対処することができる。本実施形態は、特に、例えば、モバイル端末等の機器に搭載した場合、異常検出のための出力端子が１つであるため機器の小型化にも有効である。
以上説明した少なくとも１つの実施形態によれば、１つの共通出力端子４０の出力状態を変化させることによって、システムに生じた異常の内容を判別することができる半導体集積回路を提供できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…異常検出器
２０…ノーエラー検出器
３１、３２…参照電圧出力回路
３３…引き込み電流生成部
３４…吐き出し電流生成部
３５、３６…オシレータ
４０…共通出力端子
５１…電源端子
５２…接地端子
５３ａ、５３ｂ、５３ｃ、５３ｄ…抵抗
５４ａ、５４ｂ、５４ｃ、５４ｄ…スイッチ
５５ａ、５５ｂ、５５ｃ、５５ｄ…スイッチ
５６ａ、５６ｂ、５６ｃ、５６ｄ…ｎチャネルＭＯＳＦＥＴ
５７ａ、５７ｂ、５７ｃ、５７ｄ…ｐチャネルＭＯＳＦＥＴ
５８…電流源
５９ａ、５９ｂ、５９ｃ、５９ｄ、５９ｅ、５９ｆ、６０…インバータ
６１…可変抵抗
６２…コンデンサ
６３…論理和回路
６４ａ、６４ｂ…入力端子
１００、２００、３００、３０１、４００、５００…半導体集積回路

Claims (3)

  1. 異常を検出してそれぞれ異なる検出信号を出力する複数の異常検出器と、
    電源電位が印加される電源端子と接地電位が印加される接地端子との間に直列に接続さ
    れた複数の抵抗と、一端及び他端を有し、少なくとも一端が前記複数の抵抗の両端のノー
    ドのうちのいずれかと電気的に接続され、前記複数の異常検出器のそれぞれに対応付けら
    れて電気的に接続され、前記複数の異常検出器のそれぞれの前記検出信号によって制御さ
    れる複数の第１スイッチとを有し、前記第１スイッチの導通状態に応じて、異常を検出し
    た前記異常検出器ごとに異なる値の参照電圧を出力する参照電圧出力回路と、
    前記参照電圧をエラー信号として外部に出力する１つの出力端子と、
    前記複数の異常検出器と電気的に接続され、前記検出信号に異常が検出されなかった場
    合に、異常なしの検出信号を出力するノーエラー検出回路と、
    前記ノーエラー検出回路に電気的に接続され、前記異常なしの検出信号によって制御さ
    れる第２スイッチと、を備え、
    前記第２スイッチの動作によって、前記検出信号に異常が検出されていないときには、
    異常が検出された時とは異なる参照電圧を前記出力端子に出力する半導体集積回路。
  2. 前記複数の第１スイッチのそれぞれの他端は、前記出力端子に電気的に接続される、請
    求項１記載の半導体集積回路。
  3. 前記複数の第１スイッチは、それぞれ対応する前記抵抗の両端のノード間に、当該抵抗
    と並列に接続され、
    前記出力端子は、直列に接続された前記複数の抵抗のうちの隣り合う２つの抵抗の間の
    ノードに電気的に接続される、請求項１に記載の半導体集積回路。
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