JP7165873B2 - 撮像処理回路、撮像システム、撮像処理方法及びプログラム - Google Patents

撮像処理回路、撮像システム、撮像処理方法及びプログラム Download PDF

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Description

本開示は撮像処理回路、撮像システム、撮像処理方法及びプログラムに関し、より詳細には、光子から電荷への変換率が可変である光電変換部と共に用いられる撮像処理回路、この撮像処理回路を備える撮像システム、撮像処理方法及びプログラムに関する。
従来、光電変換部を用いた光検出装置（撮像システム）が知られている（例えば、特許文献１）。特許文献１記載の光検出装置は、複数の単位画素セルを含む。単位画素セルは、光センサと、垂直信号線に接続された信号検出回路と、信号検出回路に接続されたアドレストランジスタと、キャパシタ及び転送トランジスタとを有する。キャパシタ及び転送トランジスタは、光センサとアドレストランジスタとの間に接続されている。アドレストランジスタをオフとした状態で、ある期間において転送トランジスタをオンとすると、その期間において光センサに入射した光量を反映した量の電荷がキャパシタに転送される。その後、転送トランジスタがオフの状態でアドレストランジスタをオンとすれば、電荷が転送トランジスタを介して転送され、キャパシタに蓄積された電荷量に対応する信号電圧（出力信号）が垂直信号線に読み出される。
特開２０１７－２１６４５９号公報
本開示は、出力信号の読出速度を向上させることができる撮像処理回路、撮像システム、撮像処理方法及びプログラムを提供することを目的とする。
本開示の一態様に係る撮像処理回路は、制限部を備える。前記制限部は、光子を電荷に変換し光子から電荷への変換率が可変である光電変換部の出力信号について、最大値と最小値とのうち少なくとも一方を制限する。前記制限部は、前記変換率が第１の変換率の際の前記光電変換部の出力信号の最大値と最小値との差分を、前記変換率が第２の変換率の際の前記光電変換部の出力信号の最大値と最小値との差分よりも小さくする。前記第２の変換率は、前記第１の変換率と比較して小さい。
本開示の一態様に係る撮像システムは、前記撮像処理回路と、前記光電変換部と、を備える。
本開示の一態様に係る撮像処理方法は、制限処理を備える。前記制限処理は、光子を電荷に変換し光子から電荷への変換率が可変である光電変換部の出力信号について、最大値と最小値とのうち少なくとも一方を制限する。前記制限処理は、前記変換率が第１の変換率の際の前記光電変換部の出力信号の最大値と最小値との差分を、前記変換率が第２の変換率の際の前記光電変換部の出力信号の最大値と最小値との差分よりも小さくする。前記第２の変換率は、前記第１の変換率と比較して小さい。
本開示の一態様に係るプログラムは、前記撮像処理方法を、１以上のプロセッサに実行させる。
図１は、一実施形態に係る撮像システムのブロック図である。 図２は、同上の撮像システムの動作例を示すタイムチャートである。 図３は、比較例に係る撮像システムのブロック図である。 図４Ａは、一実施形態に係る撮像システムの動作例を示すタイムチャートである。図４Ｂは、比較例に係る撮像システムの動作例を示すタイムチャートである。 図５は、変形例１に係る撮像システムの画素回路のブロック図である。 図６は、変形例２に係る撮像システムのオフセット回路のブロック図である。
以下、実施形態に係る撮像処理回路及び撮像システムについて、図面を用いて説明する。ただし、下記の実施形態は、本開示の様々な実施形態の１つに過ぎない。下記の実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
（概要）
本実施形態の撮像システム１は、ＣＣＤ（Charge Coupled Devices）イメージセンサ、又はＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサ等の二次元イメージセンサとして用いられる。図１に示すように、撮像システム１は、複数（図１では４つ）の画素回路３と、複数（図１では２つ）のオフセット回路４と、複数（図１では２つ）の垂直信号線５１と、電圧供給回路７１と、垂直走査回路７２と、オフセット制御部７３とを備えている。また、撮像システム１は、複数（図１では２つ）の相関二重サンプリング回路８１と、複数（図１では２つ）の増幅回路８２とを備えている。さらに、撮像システム１は、撮像システム１全体の動作を制御するマイクロコントローラを備えている。
複数の画素回路３は、２次元アレイ状に配置されている。複数の画素回路３のうち、同じ列に属する２つ以上の画素回路３は、共通の垂直信号線５１に電気的に接続されている。複数の画素回路３の各々は、光電変換部２を有している。光電変換部２は、光子を電荷に変換する。光電変換部２で光子から変換された電荷は、電圧の形で、出力信号Ｖｏ１として垂直信号線５１へ出力される。出力信号Ｖｏ１は、垂直信号線５１を介して、撮像システム１の外部の装置へと読み出される。
複数のオフセット回路４は、複数の垂直信号線５１と一対一で対応している。各垂直信号線５１には、対応するオフセット回路４が電気的に接続されている。オフセット回路４は、対応する垂直信号線５１にオフセット電圧を出力する。これにより、オフセット回路４は、出力信号Ｖｏ１の最小値を制限する。言い換えると、オフセット回路４から垂直信号線５１に出力されるオフセット電圧の大きさにより、出力信号Ｖｏ１の最小値が決まる。
撮像処理回路１０は、少なくとも１つのオフセット回路４（制限部）を含む。本実施形態では、撮像処理回路１０とは、複数の画素回路３の各々のうち光電変換部２以外の構成と、複数のオフセット回路４とを含む構成を指す。すなわち、撮像システム１は、撮像処理回路１０と、複数の光電変換部２と、を備える。
光電変換部２は、アバランシェフォトダイオード（Avalanche Photo Diode）を含む。本実施形態では、光電変換部２は、アバランシェフォトダイオードのみからなる。光電変換部２では、光子から電荷への変換率が可変である。すなわち、アバランシェフォトダイオードに所定値（アバランシェ降伏電圧）以上の逆電圧が印加されると、アバランシェ降伏現象により、光子から電荷への変換率が著しく増加する。つまり、光電変換部２は、電荷を増倍させる機能を有している。なお、アバランシェフォトダイオードにおいて、アバランシェ降伏現象が発生している場合の光子から電荷への変換は、アバランシェ増倍と称される。
以下では、光電変換部２が電荷を増倍させている際の光子から電荷への変換率を、第１の変換率と称す。また、光電変換部２が電荷を増倍させていない際の光子から電荷への変換率を、第２の変換率と称す。すなわち、光電変換部２における光子から電荷への変換率は、第１の変換率と第２の変換率との間で可変である。第２の変換率は、第１の変換率と比較して小さい。
本実施形態では、光電変換部２の変換率が第１の変換率の際に光電変換部２に光が照射されると、光の強弱に関係なく、出力信号Ｖｏ１は、オフセット回路４により制限されている最小値まで低下する。また、光電変換部２に光が照射されなくなった場合、又は、光電変換部２の露光を止めた場合には、出力信号Ｖｏ１は、後述する増幅素子３３により制限されている最大値まで上昇する。
光電変換部２の変換率が第１の変換率の際には、光電変換部２が電荷を増倍させるので、光を高感度で検出できる。この際、出力信号Ｖｏ１に基づいて、光の有無を２値で表すことができる。一方で、光電変換部２の変換率が第２の変換率の際には、光電変換部２に入射する光量に応じて出力信号Ｖｏ１の大きさが最大値と最小値との間で変化するので、出力信号Ｖｏ１に基づいて、光電変換部２に入射する光量を測定可能である。つまり、光電変換部２の変換率が第２の変換率の際には、光量を２値よりも細かく表すことができる。
オフセット回路４（制限部）は、光電変換部２の出力信号Ｖｏ１について、最大値と最小値とのうち少なくとも一方を制限する。オフセット回路４は、変換率が第１の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分を、変換率が第２の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分よりも小さくする。具体的には、オフセット回路４は、光電変換部２の変換率が第１の変換率の際のオフセット電圧を、光電変換部２の変換率が第２の変換率の際のオフセット電圧よりも、大きくする。垂直信号線５１に出力された出力信号Ｖｏ１の最小値は、オフセット電圧に等しくなる。すなわち、オフセット回路４（制限部）は、垂直信号線５１の電圧の最小値に相当するオフセット電圧を制限する。オフセット回路４（制限部）は、オフセット電圧を調整することで、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の最小値を、変換率が第２の変換率の際の出力信号Ｖｏ１の最小値よりも大きくする。
このように、オフセット回路４（制限部）は、光電変換部２の変換率が大きいほど、光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分を小さくする。
光電変換部２の出力信号Ｖｏ１の最小値は、垂直信号線５１において制限される。つまり、オフセット回路４により制限された垂直信号線５１の電圧の最小値（オフセット電圧）を出力信号Ｖｏ１が下回る場合、光電変換部２から出力される電荷の大きさは変化しないが、垂直信号線５１に出力される出力信号Ｖｏ１が最小値まで引き上げられる。
また、上記のように、１つのオフセット回路４（制限部）が、２つ以上の光電変換部２の出力信号Ｖｏ１について、最大値と最小値とのうち少なくとも一方（本実施形態では最小値のみ）を制限する。つまり、各オフセット回路４は、垂直信号線５１を介して自身と電気的に接続された２つ以上の光電変換部２の出力信号Ｖｏ１の最小値を制限する。本実施形態では、このようなオフセット回路４と２つ以上の光電変換部２との組が、複数組設けられている。各オフセット回路４は、垂直信号線５１の電圧の最大値と最小値とのうち少なくとも一方を制限することで、出力信号Ｖｏ１の最大値と最小値とのうち少なくとも一方を制限する。
本実施形態の撮像システム１によれば、光電変換部２の変換率が第１の変換率の際は、光電変換部２の変換率が第２の変換率の際と比較して、出力信号Ｖｏ１の最大値と最小値との差分が小さい。そのため、出力信号Ｖｏ１が最大値又は最小値を始点として変化する場合の変化量が小さくなるので、変化に要する時間が短くなる。また、出力信号Ｖｏ１が最大値と最小値との中間値から最大値又は最小値まで変化する場合も、変化量が小さくなるので、変化に要する時間が短くなる。結果として、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
また、光電変換部２の変換率が第２の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分は、光電変換部２の変換率が第１の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分よりも大きい。そのため、光電変換部２の変換率が第２の変換率の際に測定できる光の階調を減らすことなく、変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
また、光電変換部２の変換率が第１の変換率の際には、出力信号Ｖｏ１の最大値と最小値との差分が比較的小さいので、撮像システム１の消費電流の低減を図ることができる。
また、撮像システム１では、光電変換部２の出力信号Ｖｏ１について、最大値と最小値とのうち少なくとも一方を制限する回路であるオフセット回路４が、画素回路３の外に設けられている。そのため、出力信号Ｖｏ１について、最大値と最小値とのうち少なくとも一方を制限する回路が画素回路３に含まれている場合と比較して、１つ１つの画素回路３を小型化することができる。
オフセット回路４が光電変換部２の出力信号Ｖｏ１の最大値又は最小値を制限するタイミングは、本実施形態に例示されたタイミングに限らない。例えば、光電変換部２に光子が入力されて、画素回路３より出力信号Ｖｏ１が読み出されるタイミングの一定期間前から出力信号Ｖｏ１の最大値又は最小値を制限する方式を採用してもよい。また、画素回路３がリセット素子３２と、増幅素子３３と、選択素子３４との３つのトランジスタを有して構成される方式等によれば、出力信号Ｖｏ１を読み出した後に一定期間出力信号Ｖｏ１の最大値又は最小値を制限する方式も可能となる。
また、本実施形態では、光が入射されることで生成される光電変換部２の出力信号Ｖｏ１は、初期値に対して電圧値が大きくなっているが、例えば、画素回路３をＰ型トランジスタで構成した場合などにおいては、光が入射されることで生成される光電変換部２の出力信号Ｖｏ１は、初期値に対して電圧値が小さくなる。この際にも、画素回路３の出力信号Ｖｏ１の最大値と最小値との差分を小さくする手段として、出力信号Ｖｏ１の最大値又は最小値を制限する構成は有効である。
（構成）
複数の画素回路３は、２次元アレイ状に配置されている。同じ行に属する２つ以上の画素回路３は、送り配線により電圧供給回路７１に電気的に接続されている。同じ行に属する２つ以上の画素回路３は、送り配線により垂直走査回路７２に電気的に接続されている。複数の画素回路３の複数の列は、複数の相関二重サンプリング回路８１と一対一で対応している。同じ列に属する２つ以上の画素回路３は、送り配線により共通の、対応する相関二重サンプリング回路８１に電気的に接続されている。各相関二重サンプリング回路８１は、増幅回路８２に電気的に接続されている。
以下では、特に断りの無い限り、複数の画素回路３のうち、１つの画素回路３に着目して説明する。
画素回路３は、光電変換部２と、転送素子３１と、リセット素子３２と、増幅素子３３と、選択素子３４と、これらを電気的に接続している配線とを含む。転送素子３１、リセット素子３２、増幅素子３３及び選択素子３４はそれぞれ、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体スイッチング素子である。
光電変換部２（アバランシェフォトダイオード）のアノードは、電圧供給回路７１に電気的に接続されている。光電変換部２のカソードは、転送素子３１のソース端子に電気的に接続されている。転送素子３１のドレイン端子は、ノード３５を介して、リセット素子３２のソース端子と、増幅素子３３のゲート端子とに電気的に接続されている。ここで、ノード３５は、画素回路３に含まれる配線上の点である。増幅素子３３のソース端子は、選択素子３４のドレイン端子に電気的に接続されている。選択素子３４のソース端子は、垂直信号線５１に電気的に接続されている。
電圧供給回路７１（調整部）は、動作モードとして、第１のモードと、第２のモードと、を有している。電圧供給回路７１は、第１のモードでは、光電変換部２にアバランシェ降伏電圧以上の逆起電圧を印加する。これにより、電圧供給回路７１は、第１のモードでは、光電変換部２の変換率を第１の変換率にする。つまり、電圧供給回路７１は、第１のモードでは、光電変換部２に電荷を増倍させる。一方で、電圧供給回路７１は、第２のモードでは、光電変換部２にアバランシェ降伏電圧未満の逆起電圧を印加する。これにより、電圧供給回路７１は、第２のモードでは、光電変換部２の変換率を第２の変換率にする。つまり、光電変換部２に印加する逆起電圧の大きさを変更することが、電圧供給回路７１の動作モードの切替えに相当する。
撮像システム１は、第１のモードでは第２のモードよりも光を高感度で検出することができ、第２のモードでは光量を第１のモードよりも細かく測定することができる。すなわち、電圧供給回路７１の動作モードを切り替えることで、撮像システム１をこの２つの用途に用いることができる。
転送素子３１、リセット素子３２及び選択素子３４の各々のゲート端子には、垂直走査回路７２から電圧信号が入力される。これにより、転送素子３１、リセット素子３２及び選択素子３４の各々のオンオフが切り替わる。転送素子３１がオンになると、光電変換部２で発生した電荷がノード３５に転送される。リセット素子３２のドレイン端子には、電圧供給回路７１から所定の大きさのリセット電圧が印加されている。リセット素子３２がオンになると、ノード３５の電圧がリセット電圧に等しくなる。すなわち、ノード３５の電圧がリセットされる。増幅素子３３のドレイン端子には、電圧供給回路７１から電源電圧が印加されている。増幅素子３３がオンになると、増幅素子３３は、ノード３５の電圧を調整して選択素子３４へ出力する。具体的には、増幅（調整）素子３３は、ノード３５の電圧を増幅若しくは減衰させた電圧、又は、ノード３５の電圧と等しい電圧を、選択素子３４へ出力する。選択素子３４がオンになると、増幅素子３３で調整された電圧が出力信号Ｖｏ１として垂直信号線５１に出力される。
垂直信号線５１に出力される出力信号Ｖｏ１の最大値は、増幅素子３３のドレイン電圧により制限されている。言い換えると、増幅素子３３のドレイン電圧の大きさにより、出力信号Ｖｏ１の最大値が決まる。
オフセット回路４は、第１の直流電流源４１と、第２の直流電流源４２と、スイッチ素子４３と、スイッチ素子４４と、これらを電気的に接続する配線とを有している。第１の直流電流源４１のプラス端子は、グラウンドに電気的に接続されている。第１の直流電流源４１のマイナス端子は、スイッチ素子４３と接続点４５とを介して垂直信号線５１に電気的に接続されている。ここで、接続点４５は、オフセット回路４に含まれる配線上の点である。第２の直流電流源４２のプラス端子には、オフセット制御部７３から所定の大きさの電圧が印加されている。第２の直流電流源４２のマイナス端子は、スイッチ素子４４と接続点４５とを介して垂直信号線５１に電気的に接続されている。第１の直流電流源４１は、第２の直流電流源４２と同じ大きさの電流を出力する。
スイッチ素子４３、４４の各々は、例えば、ｎチャネルＭＯＳＦＥＴ等の半導体スイッチング素子である。スイッチ素子４３、４４の各々のゲート端子には、オフセット制御部７３から制御信号が入力される。これにより、スイッチ素子４３、４４の各々のオンオフが切り替わる。
ここで、スイッチ素子４３には、オフセット制御部７３から出力された制御信号がそのまま入力され、スイッチ素子４４には、上記制御信号のハイレベルとローレベルとを反転させた信号が入力される。そのため、オフセット制御部７３は、スイッチ素子４３、４４のうち一方をオンにしているとき、他方をオフにしている。オフセット制御部７３がスイッチ素子４３をオフにしスイッチ素子４４をオンにしているときの垂直信号線５１のオフセット電圧（略０Ｖ）は、オフセット制御部７３がスイッチ素子４３をオンにしスイッチ素子４４をオフにしているときのオフセット電圧よりも小さい。その差分は、オフセット制御部７３から第２の直流電流源４２に印加されている電圧に等しい。
オフセット回路４（制限部）は、電圧供給回路７１（調整部）の動作モードに応じて、光電変換部２の出力信号Ｖｏ１の最大値と最小値とのうち少なくとも一方を制限する。本実施形態のオフセット回路４は、光電変換部２の出力信号Ｖｏ１の最小値を制限する。すなわち、電圧供給回路７１の動作モードが第１のモードのとき、オフセット制御部７３は、スイッチ素子４３をオンにしスイッチ素子４４をオフにする。一方で、電圧供給回路７１の動作モードが第２のモードのとき、オフセット制御部７３は、スイッチ素子４３をオフにしスイッチ素子４４をオンにする。これにより、オフセット回路４は、電圧供給回路７１の動作モードが第１のモードのときの出力信号Ｖｏ１の最小値を、電圧供給回路７１の動作モードが第２のモードのときの出力信号Ｖｏ１の最小値よりも大きくする。
（動作例）
以下、図２を参照して、撮像システム１の動作例を説明する。図２のグラフの左に付された符号ｖｒｄ１、ｖｒｓｔ１、ｖａｐｄ１、ｓｉｇｓ１、ｓｉｇｒ１、ｓｉｇｔ１、ｖｃｓｅｌ、ｓｉｇｓｅｌ、ＦＤ１、ｂｌ１、ｓоｔ１はそれぞれ、図１に同じ符号が付された箇所の電圧を表す。
以下では、電圧供給回路７１の動作モードが第１のモードと第２のモードとの間で一定周期で切り替わるとして説明する。具体的には、時点Ｔ１、Ｔ６の間では、電圧供給回路７１は第２のモードで動作し、時点Ｔ７、Ｔ１２の間では、電圧供給回路７１は第１のモードで動作する。
撮像システム１は、出力信号Ｖｏ１の読み出しを、複数の画素回路３について時分割で行う。すなわち、２次元アレイ状に配置された複数の画素回路３について、行ごとに異なるタイミングで出力信号Ｖｏ１を出力させる。ここでは、１つの画素回路３に着目して説明する。
時点Ｔ１、Ｔ６間では、光電変換部２に印加されている電圧（ｖａｐｄ１）は、負の値であって、アバランシェ降伏電圧に対応する所定値よりも大きい。言い換えると、時点Ｔ１、Ｔ６間では、光電変換部２に印加されている逆起電圧は、アバランシェ降伏電圧よりも小さい。そのため、電圧供給回路７１の動作モードは第２のモードである。そして、電圧供給回路７１の動作モードが第２のモードであることからオフセット制御部７３は、スイッチ素子４３をオンにしスイッチ素子４４をオフにするためのローレベル信号（ｓｉｇｓｅｌ）をオフセット回路４に出力している。これにより、垂直信号線５１の電圧（ｂｌ１）の最小値は、「ｖｓｓ」となっている。つまり、画素回路３から垂直信号線５１に出力された出力信号Ｖｏ１の最小値は、「ｖｓｓ」となっている。
時点Ｔ１、Ｔ２間では、転送素子３１のゲート電圧（ｓｉｇｔ１）がローレベルなので、光電変換部２で発生した電荷は蓄積される。また、リセット素子３２のゲート電圧（ｓｉｇｒ１）がハイレベルなので、ノード３５の電圧（ＦＤ１）はリセット電圧（ｖｒｓｔ）に固定されている。また、選択素子３４のゲート電圧（ｓｉｇｓ１）がハイレベルなので、垂直信号線５１には、リセット電圧が出力される。厳密には、垂直信号線５１の電圧（ｂｌ１）は、リセット電圧（ｖｒｓｔ）から、増幅素子３３のゲート・ソース間の閾値電圧ｖｔを引いた値となる。ただし、増幅素子３３の増幅率を１と仮定した。垂直信号線５１の電圧（ｂｌ１）は、相関二重サンプリング回路８１に入力される。
時点Ｔ２、Ｔ３間では、リセット素子３２のゲート電圧（ｓｉｇｒ１）がローレベルにされる。その後、時点Ｔ３、Ｔ４間では、転送素子３１のゲート電圧（ｓｉｇｔ１）がハイレベルなので、光電変換部２で発生した電荷がノード３５へ転送され、増幅素子３３及び選択素子３４を経由して、出力信号Ｖｏ１として垂直信号線５１に出力される。そのため、光電変換部２に光が照射されている場合は、垂直信号線５１の電圧（ｂｌ１）は、光電変換部２に照射された光量に応じたノード３５の電圧（ｖｆｄｓ）から、閾値電圧ｖｔを引いた値となる（図２の時点Ｔ３、Ｔ４間では、実線で示している）。また、光電変換部２に光が照射されていない場合は、垂直信号線５１の電圧（ｂｌ１）は、光電変換部２の暗電流に相当する電圧（ｖｆｄｂ）から、閾値電圧ｖｔを引いた値となる（図２の時点Ｔ３、Ｔ４間では、破線で示している）。
相関二重サンプリング回路８１は、時点Ｔ１、Ｔ２間で垂直信号線５１から入力された電圧と、時点Ｔ３、Ｔ４間で垂直信号線５１から入力された電圧との差分電圧（ｖｓｎ）を算出する。光電変換部２に入射する光量が大きいほど、差分電圧（ｖｓｎ）が大きくなる。より詳細には、差分電圧（ｖｓｎ）は、光電変換部２に入射する光量に比例する。
増幅回路８２は、相関二重サンプリング回路８１から出力された信号（ｓоｔ１）を増幅する。この信号（ｓоｔ１）は、差分電圧（ｖｓｎ）の情報を含む。
時点Ｔ４、Ｔ５間では、転送素子３１のゲート電圧（ｓｉｇｔ１）と、リセット素子３２のゲート電圧（ｓｉｇｒ１）とがハイレベルにされる。これにより、光電変換部２（アバランシェフォトダイオード）が空乏化される。その後、時点Ｔ５、Ｔ６では、転送素子３１のゲート電圧（ｓｉｇｔ１）がローレベルにされる。
時点Ｔ６、Ｔ７間では、光電変換部２に印加されている電圧（ｖａｐｄ１）が低下させられる。その結果、時点Ｔ７、Ｔ１２間では、光電変換部２に印加されている電圧（ｖａｐｄ１）は、負の値であって、アバランシェ降伏電圧に対応する所定値よりも小さい。言い換えると、時点Ｔ７、Ｔ１２間では、光電変換部２に印加されている逆起電圧は、アバランシェ降伏電圧よりも大きい。そのため、電圧供給回路７１の動作モードは第１のモードである。そして、電圧供給回路７１の動作モードが第１のモードであることから、オフセット制御部７３は、スイッチ素子４３をオフにしスイッチ素子４４をオンにするためのハイレベル信号（ｓｉｇｓｅｌ）をオフセット回路４に出力している。これにより、垂直信号線５１の電圧（ｂｌ１）の最小値は、「ｖｃｓ」となっている。つまり、画素回路３から垂直信号線５１に出力された出力信号Ｖｏ１の最小値は、「ｖｃｓ」となっている。「ｖｃｓ」は、電圧供給回路７１の動作モードが第２のモードのときの垂直信号線５１の電圧（ｂｌ１）の最小値である「ｖｓｓ」よりも大きい。
時点Ｔ７、Ｔ１２間では、時点Ｔ１、Ｔ６間と同様に、転送素子３１、リセット素子３２及び選択素子３４の各々のゲート電圧のハイとローとが切り替えられる。以下、より詳細に説明する。
時点Ｔ７、Ｔ９間の動作は、時点Ｔ１、Ｔ３間の動作と同じなので説明を省略する。
時点Ｔ９、Ｔ１０間では、時点Ｔ３、Ｔ４間と同様に、転送素子３１のゲート電圧（ｓｉｇｔ１）がハイレベルなので、光電変換部２で発生した電荷がノード３５へ転送され、増幅素子３３及び選択素子３４を経由して、出力信号Ｖｏ１として垂直信号線５１に出力される。ここで、光電変換部２（アバランシェフォトダイオード）には、アバランシェ降伏電圧以上の逆起電圧が印加されているので、光電変換部２に光が照射されている場合は、垂直信号線５１の電圧（ｂｌ１）は、オフセット回路４により制限された最小値（ｖｃｓ）となる（図２の時点Ｔ９、Ｔ１０間では、実線で示している）。また、光電変換部２に光が照射されていない場合は、垂直信号線５１の電圧（ｂｌ１）は、光電変換部２の暗電流に相当する電圧（ｖｆｄｂ）から、閾値電圧ｖｔを引いた値となる（図２の時点Ｔ９、Ｔ１０間では、破線で示している）。
相関二重サンプリング回路８１は、時点Ｔ７、Ｔ８間で垂直信号線５１から入力された電圧と、時点Ｔ９、Ｔ１０間で垂直信号線５１から入力された電圧との差分電圧（ｖｓａ）を算出する。光電変換部２に光が入射している場合は、差分電圧（ｖｓａ）は、オフセット制御部７３からオフセット回路４の第２の直流電流源４２に印加されている電圧（ｖｃｓｅｌ）により規定された一定値となる。
増幅回路８２は、相関二重サンプリング回路８１から出力された信号（ｓоｔ１）を増幅する。この信号（ｓоｔ１）は、差分電圧（ｖｓａ）の情報を含む。
時点Ｔ１０、Ｔ１２間の動作は、時点Ｔ４、Ｔ６間の動作と同じなので説明を省略する。
時点Ｔ１２、Ｔ１３間では、光電変換部２に印加されている電圧（ｖａｐｄ１）が増加させられる。その後、時点Ｔ０に戻る。時点Ｔ１になるまでに、光電変換部２に印加されている負の電圧（ｖａｐｄ１）は、アバランシェ降伏電圧に対応する所定値を超える。言い換えると、光電変換部２に印加されている逆起電圧は、アバランシェ降伏電圧を下回る。そのため、電圧供給回路７１の動作モードは第２のモードとなる。
なお、ここでは、図２を参照して、電圧供給回路７１の動作モードが第１のモードと第２のモードとの間で一定周期で切り替わるとして説明したが、電圧供給回路７１の動作モードが第１のモードに固定されていてもよい。また、外部からの操作により、第１のモード又は第２のモードが選択されてもよい。
（比較例）
図３に、比較例に係る撮像システム１Ｐのブロック図を図示する。実施形態の撮像システム１と同様の構成については、同一の符号を付して説明を省略する。
撮像システム１Ｐでは、オフセット回路４Ｐの構成が実施形態のオフセット回路４と相違する。すなわち、オフセット回路４Ｐは、第１の直流電流源４１のみを有している。そのため、オフセット回路４Ｐから垂直信号線５１に出力されるオフセット電圧は、常に一定である。
図４Ａに、図２の一部を再掲する。図４Ｂに、比較例に係る撮像システム１Ｐの動作例を示す。図４Ｂに示す動作例では、図２（実施形態）と同じタイミングで、転送素子３１、リセット素子３２及び選択素子３４の各々のゲート電圧のハイとローとが切り替えられる。
図４Ｂの時点Ｔ７、Ｔ１３間を参照すると、垂直信号線５１の電圧（ｂｌ１）は、図２（図４Ａ）の場合よりも低い電圧（ｖｓｓ）まで変化し得る。その結果、時点Ｔ９、Ｔ１０間を参照すると、垂直信号線５１に出力される出力信号Ｖｏ１の最小値は、光電変換部２の飽和光量に対応する電圧（ｖｆｄａ）から閾値電圧ｖｔを引いた値となる。ここで、ｖｓｓ＜ｖｆｄａ－ｖｔの関係が成り立つ。
実施形態の撮像システム１では、光電変換部２が電荷を増倍させている場合（第１のモード時）に、図２の時点Ｔ９、Ｔ１０間に示されるように、出力信号Ｖｏ１の最小値が「ｖｓｓ」よりも高い電圧に制限される。そのため、出力信号Ｖｏ１が最小値まで変化する場合の変化量が小さくなるので、変化に要する時間が短くなる。結果として、実施形態では、比較例と比較して、出力信号Ｖｏ１の読出速度を向上させることができる。
（変形例１）
次に、実施形態の変形例１について、図５を用いて説明する。実施形態と同様の構成については、同一の符号を付して説明を省略する。
本変形例１は、実施形態の画素回路３に代えての画素回路３Ａの構成に関する。画素回路３Ａは、画素回路３の構成に加えて、クランプ回路３６を有している。
クランプ回路３６は、例えば、ダイオード３６１と、スイッチ素子３６２とを含む。スイッチ素子３６２は、例えば、ｎチャネルＭＯＳＦＥＴ等の半導体スイッチング素子である。ダイオード３６１のアノードは、ノード３５に電気的に接続されている。ダイオード３６１のカソードは、スイッチ素子３６２のソース端子に電気的に接続されている。スイッチ素子３６２のドレイン端子には、電圧供給回路７１から電圧が印加されている。スイッチ素子３６２のゲート端子は、垂直走査回路７２に電気的に接続されている。
垂直走査回路７２からの制御信号により、ゲート電圧がハイレベルになり、スイッチ素子３６２のドレイン・ソース間が導通すると、ノード３５の電圧は、スイッチ素子３６２のドレイン電圧によりクランプされる。要するに、ノード３５の電圧の最大値は、スイッチ素子３６２のドレイン電圧とダイオード３６１の順方向電圧との和となる。結果として、画素回路３Ａから垂直信号線５１に出力される出力信号Ｖｏ１の最大値が、クランプ回路３６により制限される（クランプされる）。つまり、光電変換部２から出力される電荷が十分大きい場合、この電荷に応じた電圧が、ノード３５の電圧の最大値まで引き下げられることにより、出力信号Ｖｏ１が引き下げられる。
ゲート電圧がローレベルになると、スイッチ素子３６２のドレイン・ソース間が導通しないので、ノード３５の電圧はクランプされなくなる。
クランプ回路３６（制限部）は、垂直走査回路７２からの制御信号に基づいて、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の最大値を、変換率が第２の変換率の際の出力信号Ｖｏ１の最大値よりも小さくする。電圧供給回路７１の動作モードが第１のモードのとき、クランプ回路３６は、スイッチ素子３６２をオンにする。一方で、電圧供給回路７１の動作モードが第２のモードのとき、クランプ回路３６は、スイッチ素子３６２をオフにする。これにより、クランプ回路３６は、電圧供給回路７１の動作モードが第１のモードのときの出力信号Ｖｏ１の最大値を、電圧供給回路７１の動作モードが第２のモードのときの出力信号Ｖｏ１の最大値よりも大きくする。
電圧供給回路７１の動作モードが第１のモードで光電変換部２の変換率が第１の変換率の際に、出力信号Ｖｏ１の最大値が制限されることで、出力信号Ｖｏ１の最大値と最小値との差分が小さくなる。そのため、出力信号Ｖｏ１が最大値又は最小値を始点として変化する場合の変化量が小さくなるので、変化に要する時間が短くなる。また、出力信号Ｖｏ１が最大値と最小値との間の中間値から最大値又は最小値まで変化する場合も、変化量が小さくなるので、変化に要する時間が短くなる。結果として、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
なお、本変形例１では、オフセット回路４から垂直信号線５１に出力されるオフセット電圧の大きさは、一定であってもよい。つまり、図３に示した比較例のように、オフセット回路４は、少なくとも第１の直流電流源４１を有していればよい。オフセット回路４とクランプ回路３６とのうち少なくとも一方が、光電変換部２の出力信号Ｖｏ１の最大値と最小値とのうち少なくとも一方を制限すればよい。すなわち、出力信号Ｖｏ１の読出速度を向上させるためには、出力信号Ｖｏ１の最大値及び最小値の少なくとも一方を制限すればよい。
（変形例２）
次に、実施形態の変形例２について、図６を用いて説明する。実施形態と同様の構成については、同一の符号を付して説明を省略する。
本変形例２は、実施形態のオフセット回路４に代えてのオフセット回路４Ｂの構成に関する。オフセット回路４Ｂは、第１の直流電流源４１を有しているが、第２の直流電流源４２を有していない。オフセット回路４Ｂは、第１の直流電流源４１に加えて、スイッチ素子４３と、スイッチ素子４４とを有している。オフセット回路４Ｂは、スイッチ素子４３、４４をオンオフすることによって、垂直信号線５１に出力されるオフセット電圧の大きさを切り替える。
スイッチ素子４３の第１端は、第１の直流電流源４１のプラス端子に電気的に接続されている。スイッチ素子４３の第２端は、グラウンドに電気的に接続されている。スイッチ素子４４の第１端は、第１の直流電流源４１のプラス端子に電気的に接続されている。スイッチ素子４４の第２端には、オフセット制御部７３から所定の大きさの電圧（ｖｃｓｅｌ）が印加されている。第１の直流電流源４１のマイナス端子は、垂直信号線５１に電気的に接続されている。
オフセット制御部７３は、スイッチ素子４３、４４のうち一方をオンにしているとき、他方をオフにしている。オフセット制御部７３がスイッチ素子４３をオフにしスイッチ素子４４をオンにしているときの垂直信号線５１のオフセット電圧は、オフセット制御部７３がスイッチ素子４３をオンにしスイッチ素子４４をオフにしているときのオフセット電圧よりも小さくなる。その差分は、オフセット制御部７３からスイッチ素子４４の第２端に印加されている電圧に等しい。
電圧供給回路７１の動作モードが第１のモードのとき、オフセット制御部７３は、スイッチ素子４３をオンにしスイッチ素子４４をオフにする。一方で、電圧供給回路７１の動作モードが第２のモードのとき、オフセット制御部７３は、スイッチ素子４３をオフにしスイッチ素子４４をオンにする。これにより、オフセット回路４Ｂは、電圧供給回路７１の動作モードが第１のモードのときの出力信号Ｖｏ１の最小値を、電圧供給回路７１の動作モードが第２のモードのときの出力信号Ｖｏ１の最小値よりも大きくする。
また、オフセット回路４Ｂは、スイッチ素子４６と、スイッチ素子４７とを更に有している。オフセット回路４Ｂは、スイッチ素子４３、４４のオンオフを切り替えることと、スイッチ素子４６、４７のオンオフを切り替えることとのうち少なくとも一方により、垂直信号線５１へ出力するオフセット電圧の大きさを変えることができる。
第１の直流電流源４１には、スイッチ素子４６がオンでスイッチ素子４７がオフのときは、スイッチ素子４６を介して第１の電圧（ｖｂａ）が供給される。また、第１の直流電流源４１には、スイッチ素子４６がオフでスイッチ素子４７がオンのときは、スイッチ素子４７を介して第２の電圧（ｖｂｂ）が供給される。第１の直流電流源４１は、供給される電圧の大きさに応じて、出力する電流の大きさを変化させることにより、垂直信号線５１へ出力するオフセット電圧の大きさを変える。そのため、オフセット回路４Ｂは、スイッチ素子４３、４４のオンオフの組み合わせと、スイッチ素子４６、４７のオンオフの組み合わせとにより、オフセット電圧の大きさを４通りに変えることができる。
本変形例２によれば、第２の直流電流源４２を用いることなく、出力信号Ｖｏ１の最小値を調整可能な構成（オフセット回路４Ｂ）を実現できる。
（実施形態のその他の変形例）
以下、実施形態のその他の変形例を列挙する。以下の変形例は、適宜組み合わせて実現されてもよい。
撮像システム１と同様の機能は、撮像処理方法、（コンピュータ）プログラム、又はプログラムを記録した非一時的記録媒体等で具現化されてもよい。
一態様に係る撮像処理方法は、制限処理を備える。制限処理は、光子を電荷に変換し光子から電荷への変換率が可変である光電変換部２の出力信号Ｖｏ１について、最大値と最小値とのうち少なくとも一方を制限する。制限処理は、変換率が第１の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分を、変換率が第２の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分よりも小さくする。第２の変換率は、第１の変換率と比較して小さい。
一態様に係るプログラムは、上記の撮像処理方法を１以上のプロセッサに実行させるためのプログラムである。
本開示における撮像システム１は、コンピュータシステムを含んでいる。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における撮像システム１としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されてもよく、電気通信回線を通じて提供されてもよく、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１ないし複数の電子回路で構成される。ここでいうＩＣ又はＬＳＩ等の集積回路は、集積の度合いによって呼び方が異なっており、システムＬＳＩ、ＶＬＳＩ（Very Large Scale Integration）、又はＵＬＳＩ（Ultra Large Scale Integration）と呼ばれる集積回路を含む。さらに、ＬＳＩの製造後にプログラムされる、ＦＰＧＡ（Field-Programmable Gate Array）、又はＬＳＩ内部の接合関係の再構成若しくはＬＳＩ内部の回路区画の再構成が可能な論理デバイスについても、プロセッサとして採用することができる。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。ここでいうコンピュータシステムは、１以上のプロセッサ及び１以上のメモリを有するマイクロコントローラを含む。したがって、マイクロコントローラについても、半導体集積回路又は大規模集積回路を含む１ないし複数の電子回路で構成される。
また、撮像システム１における複数の機能が、１つの筐体内に集約されていることは撮像システム１に必須の構成ではなく、撮像システム１の構成要素は、複数の筐体に分散して設けられていてもよい。さらに、撮像システム１の少なくとも一部の機能がクラウド（クラウドコンピューティング）等によって実現されてもよい。
反対に、実施形態において、複数の装置に分散されている撮像システム１の少なくとも一部の機能が、１つの筐体内に集約されていてもよい。
光電変換部２は、アバランシェフォトダイオードを含む構成に限定されない。光電変換部２は、例えば、ツェナーダイオード等の増倍型の素子と、フォトダイオード、フォトトランジスタ、又はフォトレジスタ（photoregistor）等の光電変換素子とを組み合わせて構成されていてもよい。
光電変換部２の構成は、電荷を増倍させる場合に出力信号Ｖｏ１が２値の間で変化する構成に限定されず、出力信号Ｖｏ１が３値以上の間で変化する構成であってもよい。例えば、光電変換部２は、電荷を増倍させる場合に、光子が入射していない際に出力信号Ｖｏ１が第１の値（最大値）となり、１個の光子が入射すると出力信号Ｖｏ１が第２の値となり、２個以上の光子が入射すると出力信号Ｖｏ１が第３の値（最小値）となる構成であってもよい。
光電変換部２は、光子から電荷への変換率が第１の変換率と第２の変換率との２通りに変化する構成に限定されず、３通り以上に変化する構成であってもよい。例えば、複数のアバランシェフォトダイオードの組み合わせを光電変換部２として用いることにより、光子から電荷への変換率が３通り以上に変化する構成を実現してもよい。電圧供給回路７１（調整部）は、第１のモードと第２のモードとに加えて、光電変換部２の変換率を第１の変換率とも第２の変換率とも異なる変換率にするモードを１つ以上有していてもよい。
ノード３５には、電荷を蓄えるコンデンサ等の素子が電気的に接続されていてもよい。
実施形態の複数の画素回路３は、行と列とをなすように並んでいるが、各行と各列とにおいて、複数の画素回路３は、直線状に並んでいなくてもよい。
撮像システム１の少なくとも一部の構成は、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いて半導体基板上等に形成されてもよい。
（まとめ）
以上説明した実施形態等から、以下の態様が開示されている。
第１の態様に係る撮像処理回路１０は、制限部（オフセット回路４、４Ｂ又はクランプ回路３６）を備える。制限部は、光子を電荷に変換し光子から電荷への変換率が可変である光電変換部２の出力信号Ｖｏ１について、最大値と最小値とのうち少なくとも一方を制限する。制限部は、変換率が第１の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分を、変換率が第２の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分よりも小さくする。第２の変換率は、第１の変換率と比較して小さい。
上記の構成によれば、光電変換部２の変換率が第１の変換率の際は、光電変換部２の変換率が第２の変換率の際と比較して、光電変換部２の出力信号Ｖｏ１が変化する場合の変化速度が大きくなる。すなわち、光電変換部２の変換率に関わらず光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分が一定である場合と比較して、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
また、第２の態様に係る撮像処理回路１０は、第１の態様において、制限部（オフセット回路４、４Ｂ）を少なくとも１つ備える。光電変換部２は、複数設けられる。１つの制限部は、複数の光電変換部２のうち２つ以上の光電変換部２の出力信号Ｖｏ１について、最大値と最小値とのうち少なくとも一方を制限する。
上記の構成によれば、１つの制限部（オフセット回路４、４Ｂ）により２つ以上の光電変換部２の出力信号Ｖｏ１を制限できるので、各光電変換部２に個別に制限部を設ける場合と比較して、制限部の個数を減らせる。
また、第３の態様に係る撮像処理回路１０では、第２の態様において、制限部（オフセット回路４、４Ｂ）は、垂直信号線５１と、複数の光電変換部２のうち垂直信号線５１に出力信号Ｖｏ１を出力する２つ以上の光電変換部２との組に関して、垂直信号線５１の電圧の最大値と最小値とのうち少なくとも一方を制限する。
上記の構成によれば、制限部（オフセット回路４、４Ｂ）は、２つ以上の光電変換部２から垂直信号線５１に出力された出力信号Ｖｏ１を、垂直信号線５１において一括して制限できる。
また、第４の態様に係る撮像処理回路１０では、第１～３の態様のいずれか１つにおいて、制限部（オフセット回路４、４Ｂ）は、変換率が第１の変換率の際の光電変換部２の出力信号Ｖｏ１の最小値を、変換率が第２の変換率の際の光電変換部２の出力信号Ｖｏ１の最小値よりも大きくする。
上記の構成によれば、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
また、第５の態様に係る撮像処理回路１０では、第１～４の態様のいずれか１つにおいて、制限部（クランプ回路３６）は、変換率が第１の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値を、変換率が第２の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値よりも小さくする。
上記の構成によれば、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
また、第６の態様に係る撮像処理回路１０では、第１～５の態様のいずれか１つにおいて、制限部（オフセット回路４、４Ｂ又はクランプ回路３６）は、変換率が大きいほど、光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分を小さくする。
上記の構成によれば、光電変換部２の変換率が比較的大きい場合に、出力信号Ｖｏ１の読出速度を向上させることができる。
また、第７の態様に係る撮像処理回路１０は、第１～６の態様のいずれか１つにおいて、変換率を調整する調整部（電圧供給回路７１）を更に備える。調整部は、動作モードとして、変換率を第１の変換率にする第１のモードと、変換率を第２の変換率にする第２のモードと、を有する。制限部（オフセット回路４、４Ｂ又はクランプ回路３６）は、調整部の動作モードに応じて、光電変換部２の出力信号Ｖｏ１の最大値と最小値とのうち少なくとも一方を制限する。
上記の構成によれば、撮像処理回路１０を用いて、第１のモードでは第２のモードよりも光を高感度で検出することができ、第２のモードでは光量を第１のモードよりも細かく測定することができる。すなわち、電圧供給回路７１の動作モードを切り替えることで、撮像処理回路１０をこの２つの用途に用いることができる。
また、第８の態様に係る撮像処理回路１０では、第１～７の態様のいずれか１つにおいて、光電変換部２は、アバランシェフォトダイオードを含む。第１の変換率は、アバランシェフォトダイオードにアバランシェ降伏電圧が印加されている際の変換率である。
上記の構成によれば、アバランシェフォトダイオードがアバランシェ降伏する場合の、出力信号Ｖｏ１の変化速度を大きくできる。
第１の態様以外の構成については、撮像処理回路１０に必須の構成ではなく、適宜省略可能である。
また、第９の態様に係る撮像システム１は、第１～８の態様のいずれか１つに係る撮像処理回路１０と、光電変換部２と、を備える。
上記の構成によれば、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
また、第１０の態様に係る撮像処理方法は、制限処理を備える。制限処理は、光子を電荷に変換し光子から電荷への変換率が可変である光電変換部２の出力信号Ｖｏ１について、最大値と最小値とのうち少なくとも一方を制限する。制限処理は、変換率が第１の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分を、変換率が第２の変換率の際の光電変換部２の出力信号Ｖｏ１の最大値と最小値との差分よりも小さくする。第２の変換率は、第１の変換率と比較して小さい。
上記の構成によれば、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
また、第１１の態様に係るプログラムは、第１０の態様に係る撮像処理方法を、１以上のプロセッサに実行させる。
上記の構成によれば、光電変換部２の変換率が第１の変換率の際の出力信号Ｖｏ１の読出速度を向上させることができる。
上記態様に限らず、実施形態に係る撮像システム１の種々の構成（変形例を含む）は、撮像処理方法及びプログラムにて具現化可能である。
１ 撮像システム
１０ 撮像処理回路
２ 光電変換部
３６ クランプ回路
４、４Ｂ オフセット回路（制限部）
５１ 垂直信号線
７１ 電圧供給回路（調整部）
Ｖｏ１ 出力信号

Claims (11)

  1. 光子を電荷に変換し光子から電荷への変換率が可変である光電変換部の出力信号について、最大値と最小値とのうち少なくとも一方を制限する制限部を備え、
    前記制限部は、前記変換率が第１の変換率の際の前記光電変換部の出力信号の最大値と最小値との差分を、前記変換率が前記第１の変換率と比較して小さい第２の変換率の際の前記光電変換部の出力信号の最大値と最小値との差分よりも小さくする、
    撮像処理回路。
  2. 前記制限部を少なくとも１つ備え、
    前記光電変換部は、複数設けられ、
    １つの前記制限部は、前記複数の光電変換部のうち２つ以上の光電変換部の出力信号について、最大値と最小値とのうち少なくとも一方を制限する、
    請求項１に記載の撮像処理回路。
  3. 前記制限部は、垂直信号線と、前記複数の光電変換部のうち前記垂直信号線に出力信号を出力する２つ以上の光電変換部との組に関して、前記垂直信号線の電圧の最大値と最小値とのうち少なくとも一方を制限する、
    請求項２に記載の撮像処理回路。
  4. 前記制限部は、前記変換率が前記第１の変換率の際の前記光電変換部の出力信号の最小値を、前記変換率が前記第２の変換率の際の前記光電変換部の出力信号の最小値よりも大きくする、
    請求項１～３のいずれか一項に記載の撮像処理回路。
  5. 前記制限部は、前記変換率が前記第１の変換率の際の前記光電変換部の出力信号の最大値を、前記変換率が前記第２の変換率の際の前記光電変換部の出力信号の最大値よりも小さくする、
    請求項１～４のいずれか一項に記載の撮像処理回路。
  6. 前記制限部は、前記変換率が大きいほど、前記光電変換部の出力信号の最大値と最小値との差分を小さくする、
    請求項１～５のいずれか一項に記載の撮像処理回路。
  7. 前記変換率を調整する調整部を更に備え、
    前記調整部は、動作モードとして、前記変換率を前記第１の変換率にする第１のモードと、前記変換率を前記第２の変換率にする第２のモードと、を有し、
    前記制限部は、前記調整部の前記動作モードに応じて、前記光電変換部の出力信号の最大値と最小値とのうち少なくとも一方を制限する、
    請求項１～６のいずれか一項に記載の撮像処理回路。
  8. 前記光電変換部は、アバランシェフォトダイオードを含み、
    前記第１の変換率は、前記アバランシェフォトダイオードにアバランシェ降伏電圧が印加されている際の前記変換率である、
    請求項１～７のいずれか一項に記載の撮像処理回路。
  9. 請求項１～８のいずれか一項に記載の撮像処理回路と、
    前記光電変換部と、を備える、
    撮像システム。
  10. 光子を電荷に変換し光子から電荷への変換率が可変である光電変換部の出力信号について、最大値と最小値とのうち少なくとも一方を制限する制限処理を備え、
    前記制限処理は、前記変換率が第１の変換率の際の前記光電変換部の出力信号の最大値と最小値との差分を、前記変換率が前記第１の変換率と比較して小さい第２の変換率の際の前記光電変換部の出力信号の最大値と最小値との差分よりも小さくする、
    撮像処理方法。
  11. 請求項１０に記載の撮像処理方法を、１以上のプロセッサに実行させるための、
    プログラム。
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