JP7152313B2 - 保護回路、アレイ基板及び表示パネル - Google Patents

保護回路、アレイ基板及び表示パネル Download PDF

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Description

（関連出願の相互参照）
本出願は、２０１７年５月２２日に提出した中国特許出願ＣＮ２０１７１０３６４４７９．０の優先権を主張し、その内容は援用により全てここに含めておく。
本開示は、表示技術分野に関し、具体的には、保護回路、アレイ基板及び表示パネルに関する。
薄膜トランジスタ液晶デスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ， ＴＦＴ－ＬＣＤ）の表示パネルは、電源切断の瞬間で、データライン上の電荷が適時解放されないため、表示パネル内部では、電荷が蓄積しやすくなり、シャットダウンによる点滅不良を引き起こしてしまう。表示パネル内部の電荷はある程度蓄積されると、データライン間で静電放電を引き起こしやすくなり、薄膜トランジスタデバイスを損傷して液晶表示パネルの表示機能を無効にしてしまう。
本開示実施例は、保護回路、アレイ基板、液晶表示パネル及び表示パネルを提供する。
本開示実施例に係る第１方面によれば、保護回路であって、
第１端が電圧入力端に電気的に接続され、第２端が前記電圧入力端によって提供される共通電圧信号を出力するために用いられる制御サブ回路と、
第１端が前記制御サブ回路の第２端に電気的に接続され、第２端が少なくとも一つのデータラインに電気的に接続される放電サブ回路と、
を備え、
前記放電サブ回路は、前記制御サブ回路によって出力される共通電圧信号による制御下で、前記少なくとも一つのデータライン上の電荷を解放する保護回路を提供する。
例えば、前記制御サブ回路は、第１の薄膜トランジスタと第２の薄膜トランジスタを備え、前記第１の薄膜トランジスタの第１極とゲート電極は、いずれも電圧入力端（１０）に電気的に接続され、前記第１の薄膜トランジスタの第２極は、前記第２の薄膜トランジスタの第１極に電気的に接続され、前記第２トランジスタの第２極は、前記第１の薄膜トランジスタの第１極に電気的に接続され、前記第２の薄膜トランジスタの第１極とゲート電極は、いずれも放電サブ回路の出力信号線に電気的に接続される。
例えば、前記出力信号線は、互いに並列に接続される複数の信号線を備える。
例えば、前記放電サブ回路は、複数の第３の薄膜トランジスタを有するアレイを備え、各第３の薄膜トランジスタの第１極とゲート電極は、いずれも前記複数の信号線のうち当該第３の薄膜トランジスタの位置する行に対応する信号線に電気的に接続され、第２極は、前記少なくとも一つのデータラインのうち当該第３の薄膜トランジスタの位置する列に対応するデータラインに電気的に接続される。
例えば、前記放電サブ回路は、さらに、互いに並列する複数の電荷共有線を備える。
例えば、前記放電サブ回路は、複数の第３の薄膜トランジスタを有するアレイを備え、各第３の薄膜トランジスタの第１極は、前記複数の電荷共有線のうち当該第３の薄膜トランジスタの位置する列に対応する電荷共有線に電気的に接続され、第２極は、前記少なくとも一つのデータラインのうち当該第３の薄膜トランジスタの位置する列に対応するデータラインに電気的に接続され、ゲート電極は、前記複数の信号線のうち当該第３の薄膜トランジスタの位置する行に対応する信号線に電気的に接続される。
例えば、前記放電サブ回路は、複数の第３の薄膜トランジスタを有するアレイを備え、各第３の薄膜トランジスタの第１極及び第２極は、それぞれ前記少なくとも一つのデータラインのうちそれと隣接するデータラインに電気的に接続され、ゲート電極は、前記複数の信号線のうち当該第３の薄膜トランジスタの位置する行に対応する信号線に電気的に接続される。
例えば、前記複数の電荷共有線の電位は浮遊電位である。
例えば、前記第１の薄膜トランジスタは、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタであり、前記第２の薄膜トランジスタは、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタであり、前記第３の薄膜トランジスタは、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタである。
本開示実施例に係る第２方面によれば、上記保護回路を備えるアレイ基板を提供する。前記保護回路は、前記アレイ基板のデータラインの信号入力端及び／又はデータラインの信号入力端の対向側に設置される。
本開示実施例に係る第３方面によれば、上記アレイ基板を備える表示パネルを提供する。
本開示実施例に係る技術案をより明らかに説明するために、以下、実施例の図面を簡単に説明する。以下説明する図面は、本開示のいくつかの実施例に係るものに過ぎず、本開示に対する制限ではないことが明らかであろう。
図１は、本開示の一実施例によって提供される保護回路の構成模式図である。 図２は、本開示の他の一実施例によって提供される保護回路の構成模式図である。 図３は、本開示の他の一実施例によって提供される保護回路の構成模式図である。 図４は、本開示のいずれかの実施例による保護回路をデータラインの信号入力端に設置する模式図である。 図５は、本開示のいずれかの実施例による保護回路をデータラインの信号入力端の対向側に設置する模式図である。 図６は、本開示のいずれかの実施例による保護回路をデータラインの信号入力端及びデータラインの信号入力端の対向側に設置する模式図である。
以下、本開示実施例の目的、技術案及び長所をより明らかにするために、本開示実施例の図面を参照しながら、本開示実施例の技術案を明らかにかつ完全に説明する。説明した実施例は本開示の一部の実施例に過ぎず、全ての実施例ではないことが明らかであろう。本開示の実施例基づいて、当業者にとっては創造的な労働をせずに得られる全てのその他実施例は、いずれも本開示の保護範囲に属す。
別途定義しない限り、本開示で使用する技術用語又は科学用語は、当業者によって理解する通常の意味であるべき。本開示で使用する「第１」、「第２」及び類似する文言は、いかなる順位、数量、あるいは重要性を表すものではなく、異なる部品を区別するのみで用いられる。「備える」又は「含む」などの類似する文言は、その文言の前で現る素子及び部品は、その文言の後ろに列挙される素子又は部品を含むが、その他素子又は部品を排除しないことを意味する。「接続」又は「連接」などの類似する文言は、物理的な又は機械的な接続に限らず、直接か又は間接かを問わず、電気的な接続も含むこととする。「上」、「下」、「左」、「右」などは、相対的な位置関係を表すものに過ぎず、説明される対象の絶対的な位置が変化した後、当該相対的な位置関係も相応的に変化する可能性がある。
本開示には、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）をＴＦＴに簡略化する。これに応じて、第１の薄膜トランジスタをＴＦＴ０１に簡略化し、第２の薄膜トランジスタをＴＦＴ０２に簡略化し、第３の薄膜トランジスタをＴＦＴ０３に簡略化する。それに、本開示には、ソース電極とドレイン電極を互いに置き換えて使用することができる。
本開示実施例は、保護回路を提供する。図１を参照すると、当該保護回路は、制御サブ回路１０１と放電サブ回路１０２を備える。制御サブ回路１０１は、ＴＦＴ０１とＴＦＴ０２を備える。ＴＦＴ０１のゲート電極とソース電極は、いずれも電圧入力端１０に電気的に接続され、電圧入力端１０は、共通電圧信号を提供する。ＴＦＴ０１のドレイン電極は、ＴＦＴ０２のソース電極に電気的に接続される。ＴＦＴ０２のドレイン電極は、ＴＦＴ０１のソース電極に電気的に接続され、ＴＦＴ０２のソース電極とゲート電極は、いずれも放電サブ回路１０２の出力信号線２０に電気的に接続される。放電サブ回路１０２の出力信号線２０は、互いに並列に接続される複数の信号線を備える。制御サブ回路１０１のＴＦＴ０１とＴＦＴ０２は、電圧入力端１０によって提供される共通電圧信号を放電サブ回路１０２の出力信号線２０に出力することに用いられる。
放電サブ回路１０２は、複数のＴＦＴ０３を有するアレイを備え、アレイにおけるＴＦＴ０３の列数は、データライン数に対応する。各ＴＦＴ０３列における各ＴＦＴ０３のドレイン電極は、当該列に対応するデータラインに電気的に接続され、当該ＴＦＴ０３のソース電極とゲート電極は、いずれも放電サブ回路１０２の出力信号線２０に電気的に接続される。ＴＦＴ０３は、制御サブ回路１０１によって出力される共通電圧信号による制御下で、データライン上の電荷を放電サブ回路１０２の出力信号線２０に解放することに用いられる。
表示パネルのアレイ基板は、ベース基板と、保護回路と、画素ユニットと、ベース基板上で形成されるゲートライン及びデータラインとを備えることができる。本開示実施例では、保護回路の放電サブ回路の出力信号線は、ゲートラインと同じレイヤーに設置される。ここで、出力信号線は、互いに並列に接続される複数の信号線を備える。制御サブ回路のＴＦＴ０２のゲート電極とソース電極は、いずれも出力信号線に電気的に接続される。放電サブ回路のＴＦＴ０３のゲート電極とソース電極は、複数の信号線のうち当該ＴＦＴ０３の位置する行に対応する信号線に電気的に接続され、かつ、ＴＦＴ０３のドレイン電極は、当該ＴＦＴ０３の位置する列に対応するデータラインに電気的に接続される。
表示パネルの電源切断の間に、ゲート信号制御端は、ゲートライン制御画素ユニットの薄膜トランジスタによってオフされ、この時、データライン上の電荷は適時解放されないため、電荷蓄積が生じてしまう。画素ユニットは即時に稼動を停止できないため、表示パネルでシャットダウンによる点滅、静電放電損傷等の不良が発生してしまう。
本開示実施例には、放電サブ回路１０２のＴＦＴ０３のゲート電極とソース電極は、放電サブ回路の出力信号線２０、制御サブ回路１０１を介して、電圧入力端１０に電気的に接続され、ＴＦＴ０３のドレイン電極は、データラインに電気的に接続される。放電サブ回路１０２の出力信号線２０と電圧入力端１０は、アレイ基板のベース基板上で形成される。本開示の実施例によって提供される保護回路を使用する場合、表示パネルの電源切断の間でデータライン上で電荷蓄積が発生すると、電圧入力端１０は共通電圧信号を提供して制御サブ回路１０１のＴＦＴ０１とＴＦＴ０２をオンにするように制御し、かつ、放電サブ回路１０２の出力信号線２０は当該共通電圧信号を出力するように制御する。当該共通電圧信号は、放電サブ回路１０２のＴＦＴ０３をオンにするように制御し、データライン上の電荷は、ＴＦＴ０３を介して放電サブ回路１０２の出力信号線２０に解放される。これにより、データライン上の電荷が完全にかつ迅速に解放されないことに起因する表示パネルで点滅や静電放電損傷の不良状況の発生を避ける。
本開示実施例には、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３は、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタであってもよい。ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３がＮ型薄膜トランジスタであれば、電圧入力端１０が高レベルの共通電圧信号を提供する時に、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３はオンになる。ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３がＰ型薄膜トランジスタであれば、電圧入力端１０が低レベルの共通電圧信号を提供する時に、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３はオンになる。
本開示実施例は、保護回路を提供する。図２を参照すると、当該保護回路は、制御サブ回路１０１と放電サブ回路１０２を備える。制御サブ回路１０１は、ＴＦＴ０１とＴＦＴ０２を備える。ＴＦＴ０１のゲート電極とソース電極は、いずれも電圧入力端１０に電気的に接続され、電圧入力端１０は、共通電圧信号を提供する。ＴＦＴ０１のドレイン電極は、ＴＦＴ０２のソース電極に電気的に接続される。ＴＦＴ０２のドレイン電極は、ＴＦＴ０１のソース電極に電気的に接続され、ＴＦＴ０２のドレイン電極とゲート電極は、いずれも放電サブ回路１０２の出力信号線２０に電気的に接続される。放電サブ回路１０２の出力信号線２０は、互いに並列に接続される複数の信号線を備える。ＴＦＴ０１とＴＦＴ０２は、電圧入力端１０によって提供される共通電圧信号による制御下で、共通電圧信号を放電サブ回路１０２の出力信号線２０に出力することに用いられる。
放電サブ回路１０２は、複数のＴＦＴ０３を有するアレイを備え、アレイにおけるＴＦＴ０３の列数は、データライン数と対応する。ＴＦＴ０３のドレイン電極は、当該ＴＦＴの位置する列に対応するデータラインに電気的に接続され、ＴＦＴ０３のゲート電極は、複数の信号線のうち当該ＴＦＴ０３の位置する行に対応する信号線２０に電気的に接続される。放電サブ回路１０２は、互いに並列に接続される複数の電荷共有線３０をさらに備え、当該ＴＦＴ０３のソース電極は、複数の電荷共有線のうち、当該ＴＦＴ０３の位置する列に対応する電荷共有線３０に電気的に接続される。ＴＦＴ０３は、制御サブ回路１０１によって出力される共通電圧信号による作用下で、データライン上の電荷を電荷共有線３０に解放することに用いられる。
表示パネルのアレイ基板は、ベース基板と、保護回路と、画素ユニットと、ベース基板上で形成されるゲートライン及びデータラインとを備えてもよい。本開示実施例には、保護回路の放電サブ回路の出力信号線２０は、ゲートラインと同じレイヤーに設置され、電荷共有線３０は、データラインと同じレイヤーに設置される。出力信号線２０は、互いに並列に接続される複数の信号線を備え、制御サブ回路のＴＦＴ０２のゲート電極とソース電極は、いずれも出力信号線に電気的に接続される。放電サブ回路のＴＦＴ０３のソース電極は、データラインに電気的に接続され、ＴＦＴ０３のゲート電極は、信号線に電気的に接続され、ＴＦＴ０３のドレイン電極は、電荷共有線３０に電気的に接続される。
表示パネルの電源切断の間に、ゲート信号制御端は、ゲートライン制御画素ユニットの薄膜トランジスタによってオフされ、この時、データライン上の電荷は適時に解放されないため、電荷蓄積が生じてしまう。画素ユニットは即時に稼動を停止できないため、表示パネルでシャットダウンによる点滅や静電放電損傷等の不良状況が発生してしまう。
本開示実施例には、放電サブ回路１０２のＴＦＴ０３のゲート電極は、放電サブ回路１０２の出力信号線２０、制御サブ回路１０１を介して、電圧入力端１０に電気的に接続され、ＴＦＴ０３のドレイン電極は、データラインに電気的に接続され、ＴＦＴ０３のソース電極は、電荷共有線３０に電気的に接続される。放電サブ回路１０２の出力信号線２０、電荷共有線３０及び電圧入力端１０は、アレイ基板のベース基板上で形成される。本開示の実施例によって提供される保護回路を使用する場合、表示パネルの電源切断の間にデータライン上で電荷蓄積が生じてしまい、電圧入力端１０は、共通電圧信号を提供して制御サブ回路のＴＦＴ０１とＴＦＴ０２をオンにするように制御する。放電サブ回路１０２の出力信号線２０は、共通電圧信号を出力し、制御放電サブ回路１０２のＴＦＴ０３がオンにするように制御する。データライン上の電荷は、ＴＦＴ０３を介して放電サブ回路１０２の電荷共有線３０に解放される。これにより、データライン上の電荷が完全にかつ迅速的に解放されないことに起因する表示パネルで点滅や静電放電損傷等の不良状況の発生を避ける。
本開示実施例には、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３は、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタであってもよい。ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３がＮ型薄膜トランジスタである場合、電圧入力端１０が高レベルの共通電圧信号を提供する時に、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３はオンになる。ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３がＰ型薄膜トランジスタである場合、電圧入力端１０が低レベルの共通電圧信号を提供する時に、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３はオンになる。
本開示実施例は、保護回路を提供する。図３を参照すると、当該保護回路は、制御サブ回路１０１と放電サブ回路１０２を備える。制御サブ回路１０１は、ＴＦＴ０１とＴＦＴ０２を備える。ＴＦＴ０１のゲート電極とソース電極は、いずれも電圧入力端１０に電気的に接続され、電圧入力端１０は、共通電圧信号を提供する。ＴＦＴ０１のドレイン電極は、ＴＦＴ０２のソース電極に電気的に接続される。ＴＦＴ０２のドレイン電極は、ＴＦＴ０１のソース電極に電気的に接続される。ＴＦＴ０２のソース電極とゲート電極は、いずれも放電サブ回路１０２の出力信号線２０に電気的に接続される。放電サブ回路１０２の出力信号線２０は、互いに並列に接続される複数の信号線を備える。ＴＦＴ０１とＴＦＴ０２は、電圧入力端１０によって提供される共通電圧信号による制御下で、共通電圧信号を放電サブ回路１０２の出力信号線２０に出力することに用いられる。
放電サブ回路１０２は、ＴＦＴ０３のアレイを備え、アレイにおけるＴＦＴ０３の列数は、データライン数に対応する。ＴＦＴ０３のソース電極とドレイン電極のそれぞれは、それと隣接するデータラインに電気的に接続され、ＴＦＴ０３のゲート電極は、複数の信号線のうち当該ＴＦＴ０３の位置する行に対応する信号線に電気的に接続される。ＴＦＴ０３は、制御サブ回路１０１によって出力される共通電圧信号による制御下で、隣接するデータライン上の正負電荷を互いに中和することに用いられる。
表示パネルのアレイ基板は、ベース基板と、保護回路と、画素ユニットと、ベース基板上で形成されるゲートライン及びデータラインとを備える。本開示実施例には、保護回路の放電サブ回路の出力信号線２０は、ゲートラインと同じレイヤーに設置される。ここで、出力信号線２０は、互いに並列に接続される複数の出力信号線を備える。保護回路の制御サブ回路のＴＦＴ０２のゲート電極とソース電極は、いずれも出力信号線に電気的に接続される。放電サブ回路のＴＦＴ０３のソース電極とドレイン電極とのそれぞれは、それと隣接するデータラインに電気的に接続され、ＴＦＴ０３のゲート電極は、複数の信号線のうち、当該ＴＦＴ０３の位置する行に対応する信号線に電気的に接続される。
表示パネルの電源切断の間に、ゲート信号制御端は、ゲートライン制御画素ユニットの薄膜トランジスタによってオフされ、この時、データライン上の電荷は適時に解放されないため、電荷蓄積が生じてしまう。画素ユニットは即時に稼動を停止することができないため、表示パネルでシャットダウンによる点滅や静電放電損傷などの不良が発生してしまう。
本開示実施例には、放電サブ回路１０２のＴＦＴ０３のゲート電極は、放電サブ回路１０２の出力信号線２０、制御サブ回路１０１を介して電圧入力端１０に電気的に接続される。ＴＦＴ０３のドレイン電極とソース電極は、それぞれそれと隣接するデータラインに電気的に接続される。放電サブ回路１０２の出力信号線２０と電圧入力端１０はアレイ基板のベース基板上で形成される。アレイ基板上で本開示の実施例によって提供される保護回路を使用する場合、表示パネルの電源切断の間にデータライン上で電荷蓄積が発生してしまうと、電圧入力端１０は共通電圧信号を提供して制御サブ回路１０１のＴＦＴ０１とＴＦＴ０２をオンにするように制御し、よって放電サブ回路１０２の出力信号線２０は当該共通電圧信号を出力する。当該共通電圧信号は、放電サブ回路１０２のＴＦＴ０３をオンにするように制御して隣接するデータライン上の正負電荷を中和させる。これにより、データライン上の電荷は完全にかつ迅速的に解放されないことに起因する表示パネルで点滅、静電放電損傷など不良状況の発生を避ける。
本開示実施例には、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３は、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタであってもよい。ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３がＮ型薄膜トランジスタである場合、電圧入力端１０が高レベルの共通電圧信号を提供する時に、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３はオンとなる。ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３がＰ型薄膜トランジスタである場合、電圧入力端１０が低レベルの共通電圧信号を提供する時に、ＴＦＴ０１、ＴＦＴ０２、ＴＦＴ０３はオンとなる。
本開示実施例は、上記保護回路のいずれか１つを備える表示パネルを提供する。
本開示は、液晶表示パネルにおけるアレイ基板上に保護回路を設置する。例えば、当該保護回路構成を図１－図３に示す。図４を参照すると、当該保護回路１００は、液晶表示パネルのアレイ基板４０のデータライン駆動チップ５０のデータライン信号入力端に設置されてもよい。図５を参照すると、保護回路１００は、液晶表示パネルのアレイ基板４０のデータライン駆動チップ５０のデータライン信号入力端の対向側に設置されてもよい。図６を参照すると、当該保護回路１００は、液晶表示パネルのデータライン駆動チップ５０のアレイ基板４０のデータライン信号入力端とデータライン信号入力端の対向側に同時に設置されてもよい。
上記本開示の実施例の番号は、説明するためのものに過ぎず、実施例の優劣を表すものではない。
上記したのは、本開示の好ましい実施例に過ぎず、本開示を制限するものではない。本開示の精神及び原則を逸脱することなく、いかなる変更、同等な置換え、改良は、本開示の保護範囲に含まれるべきである。

Claims (10)

  1. 表示パネルの保護回路であって、
    第１端が電圧入力端に電気的に接続され、第２端が前記電圧入力端によって供給される共通電圧信号を出力信号線に出力することに用いられる制御サブ回路と、
    第１端が前記制御サブ回路の第２端と前記出力信号線とに電気的に接続され、第２端が少なくとも一つのデータラインに電気的に接続される放電サブ回路と、を備え、
    前記出力信号線は、互いに並列に接続される複数の信号線を備え、
    前記放電サブ回路は、複数の第３の薄膜トランジスタを有するアレイを備え、前記複数の第３の薄膜トランジスタは、各々、前記複数の信号線のうちそれぞれの第３の薄膜トランジスタの位置する行に対応する信号線に電気的に接続されたゲート電極を有し、
    前記第３の薄膜トランジスタがＮ型トランジスタである場合には、前記放電サブ回路は、前記制御サブ回路から供給される共通電圧信号が高レベルであるときの制御下で、前記少なくとも一つのデータライン上の電荷を解放し、又は、前記第３の薄膜トランジスタがＰ型トランジスタである場合には、前記放電サブ回路は、前記制御サブ回路から供給される共通電圧信号が低レベルであるときの制御下で、前記少なくとも一つのデータライン上の電荷を解放する、
    保護回路。
  2. 前記制御サブ回路は、第１の薄膜トランジスタと第２の薄膜トランジスタを備え、
    前記第１の薄膜トランジスタの第１極とゲート電極は、いずれも電圧入力端に電気的に接続され、前記第１の薄膜トランジスタの第２極は、前記第２の薄膜トランジスタの第１極に電気的に接続され、
    前記第２の薄膜トランジスタの第２極は、前記第１の薄膜トランジスタの第１極に電気的に接続され、前記第２の薄膜トランジスタの第１極とゲート電極は、いずれも前記放電サブ回路の前記出力信号線に電気的に接続される
    請求項１に記載の保護回路。
  3. 前記複数の第３の薄膜トランジスタは、各々、第１電極と第２電極とを有し、前記第１電極は、前記複数の信号線のうちそれぞれの第３の薄膜トランジスタの位置する行に対応する信号線に電気的に接続され、前記第２電極は、前記少なくとも一つのデータラインのうちそれぞれの第３の薄膜トランジスタの位置する列に対応するデータラインに電気的に接続される、
    請求項１に記載の保護回路。
  4. 前記放電サブ回路は、さらに、互いに並列に接続される複数の電荷共有線を備える、
    請求項１に記載の保護回路。
  5. 前記放電サブ回路は、複数の第３の薄膜トランジスタを有するアレイを備え、前記複数の第３の薄膜トランジスタは、各々、第１極と第２極とを有し、前記第１極は、前記複数の電荷共有線のうち、それぞれの第３の薄膜トランジスタの位置する列に対応する電荷共有線に電気的に接続され、前記第２極は、前記少なくとも一つのデータラインのうち、それぞれの第３の薄膜トランジスタの位置する列に対応するデータラインに電気的に接続される、
    請求項４に記載の保護回路。
  6. 前記放電サブ回路は、複数の第３の薄膜トランジスタを有するアレイを備え、前記複数の第３の薄膜トランジスタは、各々、第１極と、第２極と、ゲート電極とを有し、前記第１極は、前記少なくとも一つのデータラインのうち、前記第１極と隣接するデータラインに電気的に接続され、前記第２極は、前記少なくとも一つのデータラインのうち、前記第２極と隣接するデータラインに電気的に接続され、前記ゲート電極は、前記複数の信号線のうちそれぞれの第３の薄膜トランジスタの位置する行に対応する信号線に電気的に接続される、
    請求項１に記載の保護回路。
  7. 前記複数の電荷共有線の電位は、浮遊電位である、
    請求項４に記載の保護回路。
  8. 前記第１の薄膜トランジスタは、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタであり、前記第２の薄膜トランジスタは、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタであり、前記第３の薄膜トランジスタは、Ｎ型薄膜トランジスタ又はＰ型薄膜トランジスタである
    請求項２に記載の保護回路。
  9. 請求項１ないし８のいずれか一項に記載の保護回路を備えるアレイ基板であって、
    前記保護回路は、前記アレイ基板のデータラインの信号入力端及び／又はデータラインの信号入力端の対向側に設置される、アレイ基板。
  10. 請求項９に記載のアレイ基板を備える表示パネル。
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