JP6733054B2 - Ｌｃｄアレイ基板、ｌｃｄパネル及びｌｃｄ画素回路 - Google Patents

Description

本発明は液晶表示分野、特にＬＣＤアレイ基板、ＬＣＤパネル及びＬＣＤ画素回路に係わる。

ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、液晶ディスプレイ）は、液晶分子に挟まれた電場強度の変化を利用して、液晶分子の配向を変え、光透過の強弱を制御して画像を表示するものである。現在、液晶ディスプレイは、重量が軽く、体積が小さく、厚さが薄いという特徴により、すでに各種の大、中、小型の端末表示デバイスに幅広く用いられている。ＬＣＤは主に対向するアレイ基板とカラーフィルタ基板により構成されており、アレイ基板上にゲート線、データ線、画素電極及び薄膜トランジスタが形成され、各画素電極は薄膜トランジスタが制御しており、薄膜トランジスタを起動すると、起動中、画素電極が充電され、薄膜トランジスタが遮断されると、画素電極の電圧が次の走査時まで維持されて、再び充電される。

薄膜トランジスタの電圧カップリング作用により、ゲート電極信号が高電位から低くなる瞬間に、画素充電電圧に電圧差ΔＶの変化が生じる。ΔＶは、即ちフィードスルー（突き抜け）電圧であり、通常、フィードスルー現象は液晶パネルでよく起こる問題であり、フィードスルーの存在によって正極性フレームと負極性フレームの輝度に差が生じ、パネルのちらつき（ｆｌｉｃｋｅｒ）が大きくなったり、残像（ｉｍａｇｅ ｓｔｉｃｋｉｎｇ）の出現が増えたりするリスクが生じるので、層面を設計する場合は、フィードスルー電圧を極力抑えなければならない。画素電極の電位に対するフィードスルーの影響については、ΔＶ＝（Ｖｏｆｆ−Ｖｏｎ）・Ｃｇｓ／Ｃｔｏｔａｌを参照することができ、Ｖｏｆｆ及びＶｏｎは図１に示す走査線の閉路電圧と開路電圧であり、Ｃｔｏｔａｌは画素電極のその他の電圧であり、一般的に３つのキャパシタを含むので、Ｃｔｏｔａｌ＝Ｃｇｓ（ＴＦＴの寄生キャパシタ）＋Ｃｓｔ（ストレージキャパシタ）＋Ｃｌｃ（液晶キャパシタ）となる。上記の公式から、Ｃｇｓの減少またはＣｔｏｔａｌの増加により、ΔＶの数値を下げることが可能であることがわかる。一般的には、Ｃｓｔを増加させる手段によりフィードスルー電圧を減少させており、Ｃｓｔが大きくなるほど電圧カップリング量は小さくなるが、Ｃｓｔは通常、開口率などの条件の制限を受けるので、大きくなりすぎることはない。

このように、既存技術に存在する欠陥は、速やかに改善する必要がある。

本発明の目的は、ＬＣＤアレイ基板と、ＬＣＤパネルと、ＬＣＤ画素回路を提供することにあり、既存技術におけるフィードスルー電圧が表示の質に影響する問題を解決することを主旨としている。

上記の問題を解決するために本発明で提供する技術的解決手段は以下の通りである。

本発明は、基板と、基板に形成された複数のゲート線及びデータ線を含むＬＣＤアレイ基板を提供しており、ゲート線とデータ線は交差して設置され、複数の画素ユニットを形成しており、各画素ユニット内には画素電極及び第１薄膜トランジスタが形成されており、ゲート線が制御する接続スイッチをさらに含み、接続スイッチは、所在する画素ユニットの同列前行の画素ユニットに位置する画素電極と、同列次行の画素ユニットに位置する画素電極との間に設置されており、接続スイッチの導通を制御して、所在する画素ユニットの同列前行の画素ユニットに位置する画素電極と、同列次行の画素ユニットに位置する画素電極との間を電気接続する。

本発明のＬＣＤアレイ基板において、接続スイッチは第２薄膜トランジスタであり、第２薄膜トランジスタのゲート電極は所在する画素ユニットのゲート線と接続され、ソース電極は同列前行の画素ユニットに位置する画素電極と接続され、ドレイン電極は同列次行の画素ユニットに位置する画素電極と接続されている。

本発明のＬＣＤアレイ基板において、各画素ユニット内にはさらに金属ラインが設置されており、第２薄膜トランジスタのソース電極は金属ラインを介して同列次行の画素ユニットに位置する画素電極と接続され、ドレイン電極は金属ラインを介して同列次行の画素ユニットに位置する画素電極と接続されている。

本発明のＬＣＤアレイ基板において、金属ラインはＩＴＯラインであり、ＩＴＯラインは画素電極と同じ層に設置されている。

本発明のＬＣＤアレイ基板において、画素ユニットはＭ２金属層をさらに含み、金属ラインはＭ２金属ラインであり、金属ラインはＭ２金属層と同じ層に設置されている。

本発明ではさらにＬＣＤパネルを提供しており、ＬＣＤパネルは、カラーフィルタ基板と、液晶層と、ＬＣＤアレイ基板を含み、カラーフィルタ基板はＬＣＤアレイ基板と対向して設置されており、液晶層はカラーフィルタ基板とＬＣＤアレイ基板の間に設置されており、ＬＣＤアレイ基板は、基板と、基板に形成された複数のゲート線及びデータ線を含み、ゲート線とデータ線は交差して設置され、複数の画素ユニットを形成しており、各画素ユニット内には画素電極及び第１薄膜トランジスタが形成されており、ゲート線が制御する接続スイッチをさらに含み、接続スイッチの導通を制御することにより、所在する画素ユニットの同列前行の画素ユニットに位置する画素電極と、同列次行の画素ユニットに位置する画素電極との間の電気接続を実現している。

本発明ではさらに、複数のゲート線と、複数のデータ線と、複数のゲート線と複数のデータ線が交差して設置されることにより画定される複数の画素ユニットと、を含むＬＣＤ画素回路を提供しており、各画素ユニットは第１薄膜トランジスタとキャパシタを含み、キャパシタは第１薄膜トランジスタを介してデータ線と接続されており、画素ユニットはゲート線が制御する接続スイッチをさらに含み、接続スイッチが、所在する画素ユニットの同列前行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極と、同列次行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極との接続または遮断を制御する。

本発明のＬＣＤ画素回路において、接続スイッチは第２薄膜トランジスタであり、第２薄膜トランジスタのゲート電極は所在する画素ユニットのゲート線と接続され、ソース電極は同列前行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極と接続され、ドレイン電極は同列次行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極と接続されている。

本発明のＬＣＤ画素回路において、ゲート線が高電位を入力した時、第２薄膜トランジスタが導通し、同列前行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極と、同列次行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極を接続させる。

本発明のＬＣＤ画素回路において、キャパシタは、寄生キャパシタ、液晶キャパシタ及びストレージキャパシタを含む。

本発明は、既存の技術に対して、各画素ユニットに接続スイッチを増設し、現在の行の画素ユニットの前行の画素電極と次行の画素電極とを接続して容量を増やすことにより、フィードスルー電圧の発生を抑え、残像のリスクを低下させている。

図１は、本発明のＬＣＤアレイ基板の好適な実施例におけるアレイ基板の平面図である。 図２は、本発明のＬＣＤアレイ基板の好適な実施例におけるアレイ基板の平面図である。 図３は、本発明のＬＣＤ画素回路の部分回路構造図である。

以下の各実施例の説明は、添付された図を参考にしており、本発明の実施可能な特定の実施例を例示するために用いられる。本発明で言及している方向用語、例えば「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」などは、図面の方向の参考にすぎない。したがって、使用されている方向用語は本発明の説明及び理解に用いられるものであって、本発明を限定するものではない。

図中では、構造が類似するモジュールは、同じ記号で表示されている。

図１を参照すると、これは本発明のＬＣＤアレイ基板の好適な実施例におけるアレイ基板の平面図であり、該ＬＣＤアレイ基板は、基板（図中未表示）と、基板に形成された複数のゲート線（Ｇｎ、Ｇｎ＋１、Ｇｎ＋３...で表示）及びデータ線（Ｄｎ、Ｄｎ＋１、Ｄｎ＋３...で表示）を含み、ゲート線とデータ線は交差して設置され、複数の画素ユニット（ｎ、ｎ＋１で表示）を形成しており、各画素ユニットｎ内には画素電極Ｐｎ及び第１薄膜トランジスタＴｎが形成されており、ゲート線が制御する接続スイッチＫｎをさらに含み、接続スイッチＫｎは、画素ユニットｎの同列前行の画素ユニットｎ−１に位置する画素電極Ｐｎ−１と、同列次行の画素ユニットｎ＋１に位置する画素電極Ｐｎ＋１との間に設置されている。該接続スイッチＫｎは、所在する画素ユニットｎの同列前行の画素ユニットｎ−１に位置する画素電極Ｐｎ−１と、同列次行の画素ユニットｎ＋１に位置する画素電極Ｐｎ＋１を接続することができ、ゲート線Ｇｎに異なる電位を入力することにより、該接続スイッチＫｎの導通と遮断を制御することで、所在する画素ユニットｎの同列前行の画素ユニットｎ−１に位置する画素電極Ｐｎ−１と、同列次行の画素ユニットｎ＋１に位置する画素電極Ｐｎ＋１との間の接続または遮断を制御する。該第１薄膜トランジスタＴｎのゲート電極はゲート線Ｇｎと接続され、ソース電極はデータ線と接続され、ドレイン電極は画素電極Ｐｎと接続される。

さらに、該接続スイッチＫｎは、好適には第２薄膜トランジスタＫｎであり、該第２薄膜トランジスタＫｎの具体的な構造は第１薄膜トランジスタの具体的な構造と一致しているので、ここではそれについて限定しない。

具体的には、該第２薄膜トランジスタＫｎのゲート電極はゲート線Ｇｎと接続され、ソース電極は同列前行の画素ユニットｎ−１に位置する画素電極Ｐｎ−１と接続され、ドレイン電極は同列次行の画素ユニットｎ＋１に位置する画素電極Ｐｎ＋１と接続される。

本実施例の好適な手段では、該画素ユニット内にはさらに金属ラインＬが設置されており、該第２薄膜トランジスタのドレイン電極は金属ラインを介して同列前行の画素ユニットｎ−１に位置する画素電極Ｐｎ−１と接続され、ドレイン電極は金属ラインを介して同列次行の画素ユニットｎ＋１に位置する画素電極Ｐｎ＋１と接続される。

本実施例のさらに好適な手段では、該金属ラインＬはＩＴＯラインであり、該ＩＴＯラインは画素電極と同じ層に設置されており（図１参照）、即ち、ＩＴＯラインを介して前行の画素電極と次行の画素電極の接続を実現しているのである。

本実施例のもう１つの好適な手段において、図２に示しているのは、本発明のＬＣＤアレイ基板のもう１つの好適な実施例におけるアレイ基板の平面図であり、該アレイ基板はＭ１金属層（図中未表示）及びＭ２金属層をさらに含み、該金属ラインＬはＭ２金属ラインであり、金属ラインＬとＭ２金属層は同じ層に設置されている（図２参照）。即ち、Ｍ２線を介して前行の画素電極と次行の画素電極の接続を実現しているのである。

本実施例の好適な手段では、図１及び図２に示すように、該第１薄膜トランジスタＴｎと第２薄膜トランジスタＫｎは画素ユニットｎの両端に設置されている。

本実施例では、該アレイ基板の具体的な動作原理は次の通りである。

Ｇｎ行の画素を充電する場合、時間の前後により順に、Ｇｎが１つ前のサイクルで高電位を入力して予備充電を行い、その後、Ｇｎ＋１が高電位を入力し、その後、データ線Ｄｎが映像周波数情報を入力し、Ｄｎが画素電極Ｐｎの充電を行う。この時、Ｇｎ＋１は高電位なので、同一画素ユニットｎの第２薄膜トランジスタＫｎ＋１が導通し、画素電極Ｐｎと画素電極Ｐｎ＋２がつながる。この時、データ線Ｄｎは、４つのキャパシタ、即ち第ｎ行のＣｌｃ（液晶キャパシタ）、Ｃｓｔ（ストレージキャパシタ）、第ｎ＋２行のＣｌｃ（液晶キャパシタ）、Ｃｓｔ（ストレージキャパシタ）を充電することに相当する。通常の駆動では、第ｎ行と第ｎ＋２行は極性が同じなので充電が速く、その後Ｇｎをオフにして充電を終了する。この時、第２薄膜トランジスタＫｎ＋１は依然として起動状態にあるので、フィードスルー電圧の影響は４つのキャパシタの積層に均等に分担され、Ｇｎ＋１をオフにすると第２薄膜トランジスタＫｎ＋１がオフになり、画素電極Ｐｎと画素電極Ｐｎ＋２が遮断されるので、画素電極Ｐｎ＋２の充電に影響することはない。フィードスルー電圧ΔＶ＝（Ｖｏｆｆ−Ｖｏｎ）・Ｃｇｓ／２＊（Ｃｇｓ＋Ｃｓｔ＋Ｃｌｃ）なので、ΔＶは通常設計よりはるかに小さい。

本実施例では、各画素ユニットに接続スイッチを増設し、現在の行の画素ユニットの前行の画素電極と次行の画素電極とを接続して容量を増やすことにより、フィードスルー電圧の発生を抑え、残像のリスクを低下させている。

本発明ではさらにＬＣＤパネルを提供しており、該ＬＣＤパネルは、カラーフィルタ基板と、液晶層と、ＬＣＤアレイ基板を含み、該カラーフィルタ基板はＬＣＤアレイ基板と対向して設置されており、該液晶層はカラーフィルタ基板とＬＣＤアレイ基板の間に設置されており、該ＬＣＤアレイ基板の具体的な構造及び動作原理は上記の実施例の説明と略一致しているので、ここでは繰り返し述べない。

本実施例では、各画素ユニットに接続スイッチを増設し、現在の行の画素ユニットの前行の画素電極と次行の画素電極とを接続して容量を増やすことにより、フィードスルー電圧の発生を抑え、残像のリスクを低下させている。

本発明はさらにＬＣＤ画素回路を提供しており、図３に示しているのは本発明のＬＣＤ画素回路の部分回路構造図であり、該ＬＣＤ画素回路は、該複数のゲート線（Ｇｎ、Ｇｎ＋１、Ｇｎ＋３...で表示）と、複数のデータ線（Ｄｎ、Ｄｎ＋１、Ｄｎ＋３...で表示）と、複数のゲート線とデータ線が交差して設置されることにより画定される複数の画素ユニットｎと、を含み、各画素ユニットは第１薄膜トランジスタＴＦＴ及びキャパシタＣを含み、キャパシタＣは第１薄膜トランジスタＴＦＴを介してデータ線Ｄと接続されており、画素ユニットは、ゲート線Ｇが制御する接続スイッチをさらに含み、接続スイッチＫは、所在する画素ユニットｎの同列前行の画素ユニットｎ−１に位置する画素電極Ｐｎ−１と、同列次行の画素ユニットｎ＋１に位置する画素電極Ｐｎ＋１を接続することができ、ゲート線Ｇに異なる電位を入力することにより、該接続スイッチＫの導通または遮断を制御することで、所在する画素ユニットｎの同列前行の画素ユニットｎ−１に位置する画素電極Ｐｎ−１と、同列次行の画素ユニットｎ＋１に位置する画素電極Ｐｎ＋１との間の接続または遮断を制御する。該第１薄膜トランジスタＴｎのゲート電極はゲート線Ｇｎと接続され、ソース電極はデータ線と接続され、ドレイン電極は画素電極Ｐｎと接続される。

さらに、該接続スイッチＫｎは、好適には第２薄膜トランジスタＫｎであり、該第２薄膜トランジスタＫｎの具体的な構造は第１薄膜トランジスタの具体的な構造と一致しているので、ここではそれについて限定しないものとする。

具体的には、該第２薄膜トランジスタＫｎのゲート電極はゲート線Ｇｎと接続され、ソース電極は同列前行の画素ユニットｎ−１に位置する画素電極Ｐｎ−１と接続され、ドレイン電極は同列次行の画素ユニットｎ＋１に位置する画素電極Ｐｎ＋１と接続される。

具体的には、該キャパシタＣは、寄生キャパシタＣｇｓと、液晶キャパシタＣｌｃと、ストレージキャパシタＣｓｔを含み、該寄生キャパシタＣｇｓの片端はゲート線と接続され、他端は画素電極及び第１薄膜トランジスタＴＦＴのドレイン電極と接続され、寄生キャパシタＣｇｓ、液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔは、いずれも第１薄膜トランジスタＴＦＴを介してデータ線と接続されている。

本実施例の画素回路の動作原理は以下の通りである。

Ｇｎ行の画素を充電する場合、時間の前後により順に、Ｇｎが１つ前のサイクルで高電位を入力して予備充電を行い、その後、Ｇｎ＋１が高電位を入力し、その後、データ線Ｄｎが映像周波数情報を入力し、Ｄｎが画素電極Ｐｎの充電を行う。この時、Ｇｎ＋１は高電位なので、同一画素ユニットｎの第２薄膜トランジスタＫｎ＋１が導通し、画素電極Ｐｎと画素電極Ｐｎ＋２がつながる。この時、データ線Ｄｎは、４つのキャパシタ、即ち第ｎ行のＣｌｃ（液晶キャパシタ）、Ｃｓｔ（ストレージキャパシタ）、第ｎ＋２行のＣｌｃ（液晶キャパシタ）、Ｃｓｔ（ストレージキャパシタ）を充電することに相当する。通常の駆動では、第ｎ行と第ｎ＋２行は極性が同じなので充電が速く、その後Ｇｎをオフにして充電を終了する。この時、第２薄膜トランジスタＫｎ＋１は依然として起動状態にあるので、フィードスルー電圧の影響は４つのキャパシタの積層に均等に分担され、Ｇｎ＋１をオフにすると第２薄膜トランジスタＫｎ＋１がオフになり、画素電極Ｐｎと画素電極Ｐｎ＋２が遮断されるので、画素電極Ｐｎ＋２の充電に影響することはない。フィードスルー電圧ΔＶ＝（Ｖｏｆｆ−Ｖｏｎ）・Ｃｇｓ／２＊（Ｃｇｓ＋Ｃｓｔ＋Ｃｌｃ）なので、ΔＶは通常設計よりはるかに小さい。

本発明では、各画素ユニットに接続スイッチを増設し、現在の行の画素ユニットの前行の画素電極と次行の画素電極とを接続して容量を増やすことにより、フィードスルー電圧の発生を抑え、残像のリスクを低下させている。

以上のように、本発明を好適な実施例により上記のように開示しているが、上記の好適な実施例は本発明を限定するためのものではなく、当業者であれば、本発明の主旨及び範囲を逸脱せずに各種の変更や潤色を行うことができるので、本発明の保護範囲は、請求項により画定された範囲を基準とするものとする。

Claims (8)

1. ＬＣＤアレイ基板であって、基板と、基板に形成された複数のゲート線及びデータ線とを有し、前記ゲート線と前記データ線は交差して設置され、複数の画素ユニットを形成しており、各画素ユニット内には画素電極及び第１薄膜トランジスタが形成されており、当該各画素ユニットはゲート線により制御される接続スイッチをさらに含み、前記接続スイッチは、所在する画素ユニットの同列前行の画素ユニットに位置する画素電極と同列次行の画素ユニットに位置する画素電極との間に設置されており、前記所在する画素ユニットの同列前行の画素ユニットに位置する画素電極と同列次行の画素ユニットに位置する画素電極との間を電気接続するよう導通制御されるものであり、
   前記接続スイッチは第２薄膜トランジスタであり、前記第２薄膜トランジスタのゲート電極は、同列同行の画素ユニット内に形成されている前記第１薄膜トランジスタに接続されたゲート線と接続されているものであり、前記第２薄膜トランジスタのソース電極は同列前行の画素ユニットに位置する画素電極と接続されているものであり、前記第２薄膜トランジスタのドレイン電極は同列次行の画素ユニットに位置する画素電極と接続されているものである、
   ＬＣＤアレイ基板。
2. 請求項１に記載のＬＣＤアレイ基板において、各画素ユニット内にはさらに金属ラインが設置されており、前記第２薄膜トランジスタのソース電極は同列同行の画素ユニット内に設置された前記金属ラインを介して同列前行の画素ユニットに位置する画素電極と接続されているものであり、前記第２薄膜トランジスタのドレイン電極は同列同行の画素ユニット内に設置された前記金属ラインを介して同列次行の画素ユニットに位置する画素電極と接続されているものである、ＬＣＤアレイ基板。
3. 請求項２に記載のＬＣＤアレイ基板において、前記金属ラインはＩＴＯラインであり、当該ＩＴＯラインは画素電極と同じ層に設置されている、ＬＣＤアレイ基板。
4. カラーフィルタ基板と液晶層とを有し、さらに請求項１に記載のＬＣＤアレイ基板を有するＬＣＤパネルであって、前記カラーフィルタ基板は前記ＬＣＤアレイ基板と対向して設置されているものであり、前記液晶層は前記カラーフィルタ基板と前記ＬＣＤアレイ基板との間に設置されているものである、ＬＣＤパネル。
5. 複数のゲート線と、複数のデータ線と、複数のゲート線と複数のデータ線が交差して設置されることにより画定される複数の画素ユニットとを有するＬＣＤ画素回路であって、前記各画素ユニットは第１薄膜トランジスタとキャパシタとを有し、前記キャパシタは、前記第１薄膜トランジスタを介してデータ線と接続されており、前記画素ユニットはゲート線により制御される接続スイッチをさらに有し、前記接続スイッチは、所在する画素ユニットの同列前行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極と同列次行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極を接続または遮断するよう前記ゲート線により制御されるものであり、
   前記接続スイッチは第２薄膜トランジスタであり、前記第２薄膜トランジスタのゲート電極は、同列同行の画素ユニット内に形成されている前記第１薄膜トランジスタに接続されたゲート線と接続されているものであり、前記第２薄膜トランジスタのソース電極は同列前行の画素ユニットに位置する画素電極と接続されているものであり、前記第２薄膜トランジスタのドレイン電極は同列次行の画素ユニットに位置する画素電極と接続されているものである、
   ＬＣＤ画素回路。
6. 請求項５に記載の画素回路において、前記ゲート線が高電位を入力した時、前記第２薄膜トランジスタは導通し、同列前行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極と同列次行の画素ユニットに位置する第１薄膜トランジスタのドレイン電極を接続するものである、画素回路。
7. 請求項５に記載の画素回路において、前記キャパシタは、寄生キャパシタ、液晶キャパシタ及びストレージキャパシタを有するものである、画素回路。
8. 請求項６に記載の画素回路において、前記キャパシタは、寄生キャパシタ、液晶キャパシタ及びストレージキャパシタを有するものである、画素回路。

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