JP7149228B2

JP7149228B2 - 等化器および等化装置

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Publication number: JP7149228B2
Application number: JP2019112566A
Authority: JP
Inventors: 勇介和智; 崇泰乗松
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Priority date: 2019-06-18
Filing date: 2019-06-18
Publication date: 2022-10-06
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Also published as: US10841134B1; JP2020205540A

Description

本発明は、信号波形を等化する技術に係り、特に等化器、等化装置、および信号伝送装置等に関する。

近年の通信の高速化により、信号を伝送するボード上配線やケーブル等の通信媒体の伝送損失は増加している。特にPCI Expressのインターフェイス規格では2019年には第５世代の規格PCIe 5.0が策定完了し，通信データ量は前世代の2倍となる片側32Gbps/laneに達する。通常、通信媒体を伝送してきた信号は、波形等化機能を有する線形等化器に入力される。通信データ量の増加に伴い、線形等化器で補償する上限周波数はますまず増加し（PCIe 5.0ではナイキスト周波数16GHz）、補償する周波数範囲としても低周波から高周波までと広帯域となる。

特許文献１には、3つの零点周波数を有することで、広帯域の周波数範囲で等化が可能となる等化器が記載されている。

特開2018－0110363号公報

ところで、等化器はボード上配線やケーブル等の通信媒体のさまざまな配線長に対応するため、広い周波数特性のみならず広い可変利得範囲を持つ必要がある。特許文献１の実施例１では3つの零点周波数を有する等化器を同一配線上で接続していたため、接続配線に寄生する容量が増加し、この寄生容量のため等化器の下限利得設定時に利得を下げきれず可変利得範囲を広げる効果は有していなかった。つまり、配線長の短いボード上配線やケーブル等の通信媒体の等化の際に、過等化となる可能性があった。

本発明の目的は、広い可変利得範囲を有し、様々な配線長のボード上やケーブル等の通信媒体の等化を実現可能な等化器、等化装置を提供することである。

本発明の一側面は、通信媒体を伝送してきた信号が入力される等化器である。この等化器は、第１のトランジスタと第２のトランジスタから構成される第１の差動対と、第３のトランジスタと第４のトランジスタから構成される第２の差動対を有する。第１のトランジスタの第１端子と第３のトランジスタの第１端子が接続され、第２のトランジスタの第１端子と第４のトランジスタの第１端子が接続されることで、前記第１の差動対と前記第２の差動対は共通の入力端子を有している。そして、前記第１、２、３、４のトランジスタの第２端子にはそれぞれ抵抗が接続され、前記第１のトランジスタの第２端子と前記第２のトランジスタの第２端子間には第１の零点生成回路が接続され、前記第３のトランジスタの第２端子と前記第４のトランジスタの第２端子間には第２の零点生成回路が接続されている。そして、前記第１の零点生成回路と前記第２の零点生成回路は、設計上同一のピーク特性を持つ。

本発明の他の一側面は、上記等化器を少なくとも１つ以上有する、等化装置である。トランジスタとしてバイポーラトランジスタを用いる場合には、第１端子はベース端子、第２端子はエミッタ端子、第３端子はコレクタ端子である。トランジスタとしてＭＯＳトランジスタを用いる場合には、第１端子はゲート端子、第２端子はソース端子、第３端子はドレイン端子である。

本発明によれば、広い可変利得範囲を有し、様々な配線長のボード上やケーブル等の通信媒体の等化を実現可能な等化器を提供することができる。

実施の形態１に係る等化器を示す回路図である。比較例の等化器を示す回路図である。比較例の等化器の零点生成回路の一例を示す回路図である。比較例の等化器のエミッタ端子配線と零点生成回路のレイアウトイメージ図である。比較例の等化器の零点周波数による信号電流を模式的に示したグラフ図である。比較例の等化器の零点周波数による出力端子の利得を模式的に示したグラフ図である。エミッタ端子配線の寄生容量と、下限等化利得設定における利得の依存性を示すグラフ図である。実施の形態１に係る等化器の零点生成回路の一例を示す回路図である。実施の形態１に係る等化器のエミッタ端子配線と零点生成回路のレイアウトイメージ図である。実施の形態１に係る等化器の零点周波数による信号電流を模式的に示したグラフ図である。実施の形態１に係る等化器の零点周波数による出力端子の利得を模式的に示したグラフ図である。比較例の等化器の利得可変範囲のシミュレーション結果を示すグラフ図である。実施の形態１に係る等化器の利得可変範囲のシミュレーション結果を示すグラフ図である。実施の形態１に係る等化器の零点生成回路の他の一例を示す回路図である。実施の形態１に係るレイアウト配置の１パターンを示すレイアウトイメージ図である。実施の形態１に係る等化器の変形例を示す回路図である。実施の形態２に係る等化器を示す回路図である。実施の形態３に係る等化器を示す回路図である。実施の形態４に係る等化装置を示す回路図である。通信媒体を介して通信を行う電気信号伝送装置を示すブロック図である。通信媒体における損失の周波数特性を示すグラフ図である。実施の形態４、５に係る等化装置を有する通信媒体を介して通信を行う電気信号伝送装置を示すブロック図である。実施の形態４における等化装置を用いて通信媒体における損失を等化しシミュレーション結果を示すグラフ図である。実施の形態５における等化装置および、送信ＬＳＩの送信部および。受信ＬＳＩの受信部を示すブロック図である。

実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。

以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。

同一あるいは同様な機能を有する要素が複数ある場合には、同一の符号に異なる添字を付して説明する場合がある。ただし、複数の要素を区別する必要がない場合には、添字を省略して説明する場合がある。

本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数、順序、もしくはその内容を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。

図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。

本明細書で引用した刊行物、特許および特許出願は、そのまま本明細書の説明の一部を構成する。

本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。

実施例の一態様は、信号を伝送する通信媒体を伝送してきた信号が入力される等化器であって、共通のベース入力端子を有する第１～４の４つのバイポーラトランジスタから構成される２つの差動対を持ち、前記２つの差動対のそれぞれのエミッタ端子間に、抵抗素子および零点生成回路が接続されており、前記差動対のそれぞれ極性の同じコレクタ端子同士が接続され、前記コレクタ端子は、第５、６のバイポーラトランジスタのエミッタ端子に接続され、第５，６のバイポーラトランジスタのベース端子はあるバイアス電圧に接続され、前記５，６のバイポーラトランジスタのコレクタ端子は負荷素子に接続され、前記５、６のコレクタ端子を等化器の出力端子とし、前記２つの零点生成回路は同一のピーク特性を持つことを特徴とする。

実施例の一態様に係る等化装置は、前記等化器を有する等化装置を有することを特徴とする。

図１は、本発明の実施形態の一つである実施の形態１を示す回路図である。図１に示すように、等化器４００は、信号を伝送する通信媒体を伝送してきた信号(INP,INN)が入力される等化器である。この等化器は、共通のベース入力端子４１３、４１４を有する第１～４の４つのバイポーラトランジスタ４０４、４０５、４２２，４２３から構成される２つの差動対を持つ。前記２つの差動対のそれぞれのエミッタノード配線４１５-４１６間および４２７-４２８間に、抵抗４０６、４０７、４２４、４２５および、２つある零点生成回路（Peak Block）９０１ａ，９０１ｂが接続されている。

前記差動対の極性の同じコレクタ端子同士が配線４２９、４３０で接続される。前記コレクタ端子は、カスコード増幅器を構成する第５、６のバイポーラトランジスタ４０９、４１０のエミッタ端子に接続される。第５，６のバイポーラトランジスタ４０９、４１０のベース端子はあるバイアス電圧（BIAS）４１７に接続される。前記５，６のバイポーラトランジスタ４０９、４１０のコレクタ端子は負荷抵抗４１１、４１２に接続される。前記５、６のバイポーラトランジスタ４０９、４１０のコレクタ端子を等化器４００の出力端子（OUTP,OUTN）４２０、４２１とする。また、第１の差動対を構成するバイアス電流源４０８と、第２の差動対を構成するバイアス電流源４２６を備えている。

前記２つの零点生成回路９０１ａおよび９０１ｂは実質的に同一のピーク特性を持つ。前記零点生成回路９０１は制御信号（Cntrl）４１８、４１９によってピーク特性が調整可能である。これにより広い可変利得範囲を有し、様々な配線長のボード上やケーブル等の通信媒体の等化を実現可能な等化器を提供することが可能となる。以下、比較例およびレイアウト図面を通し本発明の実施の形態について詳細に効果を説明する。

図２は、例えば特許文献１などに記載の等化器の構成を参考に、発明者が比較例として作成した等化器４００Ｋの回路図である。図１に示した実施例と比較して、差動対と、零点生成回路９０１Ｋが１つしか存在しない。図１に対応する構成は同じ符号を付しているが、実施例と比較例との区別を明確にしたい場合には、添え字Ｋを使用する場合がある。

図３は図２の比較例の等化器４００Ｋを構成する零点生成回路９０１Ｋの一例である。零点生成回路９０１Ｋは１つ以上の零点生成単位回路９０９Ｋa,b,cから構成されており、さらにそれぞれの零点生成単位回路９０９Ｋは、１つ以上の容量（Ｃ）９０４Ｋ，９０５ＫとＯＮ／ＯＦＦ切替スイッチ（ＳＷ）９０６Ｋから構成されている。制御信号４１８Ｋで切替スイッチ９０６Ｋを制御して、エミッタノード配線４１５Ｋ、４１６Ｋに付く容量（Ｃ）を切り替えることで、抵抗（Ｒ_Ｅ）４０６Ｋ、４０７Ｋで生じる零点の周波数を切り替えることができる。

図４は図３の零点生成回路９０１Ｋのチップレイアウトを模式的に示したものである。ここで、Ｗはエミッタノード配線４１５Ｋ、４１６Ｋの配線幅であり、Ｌはエミッタノード配線４１５Ｋ、４１６Ｋの配線長をそれぞれ示している。配線幅Ｗは、エレクトロマイグレーションルールで規定される電流密度から決定し、回路の動作周波数が増加するほど高周波特性確保のために電流値が増加するため、太くなる。一方、配線長Ｌは、零点生成回路を構成するブロック数が増加するほど、零点生成単位回路を構成する容量素子などの物理サイズが大きいほど、長くなる。

エミッタノード配線４１５Ｋ、４１６Ｋには、前記配線幅Ｗと配線長Ｌからなる面積Ｗ×Ｌに比例する寄生容量（Ｃ_Ｐ）４４１Ｋが付加される。つまり、エミッタノード配線４１５Ｋ、１４６Ｋには零点生成回路９０１Ｋから構成される容量のみでなく、この寄生容量Ｃ_Ｐが余計に接続されることになる。この寄生容量Ｃ_Ｐの影響について図５を用いて説明する。図２の比較例の回路において、ピーク利得を最大に設定する上限利得設定時（切替スイッチ９０６Ｋを全てＯＮ）の零点周波数は、1/(2π×RE×(C_p+C_{HF_15}))となる。一方、ピーク利得を最小に設定する下限利得設定時（切替スイッチ９０６を全てＯＦＦ）の零点周波数は、1/(2π×RE×(C_p+C_{HF_0}))となる。なお、この例では零点生成回路９０１Ｋの段数を１５とし、C_{HF_ｎ}はｎ段接続したときの零点生成回路９０１Ｋから構成される容量値とする。

図５Ａは、図２の等化器４００Ｋの零点周波数による信号電流を模式的に示したグラフ図である。上限利得設定時の信号電流の周波数特性１００１Ｋと下限利得設定時の信号電流の周波数特性１００２Ｋが示されている。また、上限利得設定時の零点周波数FZ_{HP_15}と、下限利得設定時の零点周波数FZ_{HP_0}が示されている。図に示すように、零点周波数は、信号の立ち上がりが開始される周波数となる。

ここで、
FZ_{HP_15}＝1/(2π×RE×(C_p+C_{HF_15}))
FZ_{HP_0}＝1/(2π×RE×(C_p+C_{HF_0}))
C_{HF_15}＞C_{HF_0}
である。REは抵抗４０６Ｋ，４０７Ｋの抵抗値である。

図５Ｂは、図２の等化器の零点周波数による出力端子の利得を模式的に示したグラフ図である。等化器の上限利得設定時の利得の周波数特性１００３Ｋと、等化器の下限利得設定時の信号電流の周波数特性１００４Ｋが示されている。また、上限利得設定時の零点周波数FZ_{HP_15}と、下限利得設定時の零点周波数FZ_{HP_0}が示されている。

図５Ａに示すように、負荷抵抗（ＲＬ）４１１Ｋ，４１２Ｋに流れる信号電流は、零点周波数から増加し始める。ここで上限利得設定時の利得を確保しようと、零点生成回路の容量素子サイズを増加させたり、もしくは零点生成単位回路のブロック数を多くしたりすると、接続配線長が増加し寄生容量Ｃ_Ｐが増加し、下限利得設定時に寄生容量Ｃ_Ｐが支配的となる。したがって、下限利得設定時に零点周波数FZ_{HP_0}を高周波側にシフトさせることができなくなる。これにより、図５Ｂの出力端子における利得特性は、所望の周波数（例えばPCIe 5.0のナイキスト周波数16GHz）において、上限利得設定時には所望利得を確保できるが、下限利得設定時に所望利得まで下げられない課題がある。

図６はエミッタノード配線４１５、４１６の寄生容量Ｃ_Ｐに対する16GHzにおける下限利得設定時の等化利得を示している。この結果に示す通り、寄生容量Ｃ_Ｐの影響が非常に大きいことが確認できる。

一方、図１に示した本発明の実施の形態１に記載の等化器４００は、差動対、零点生成回路を、抵抗４０６、４０７、４２４、４２５に２分割して配置接続することで、まずエミッタノード配線４１５、４１６、４２７、４２８に流れる電流を図２の回路の1/2にできるので、配線幅Ｗも1/2にすることができる。また、図２の回路と同じ直流動作点を確保するため抵抗４０６、４０７、４２４、４２５の抵抗値は４０６Ｋ、４０７Ｋの２倍の２ＲＥとなる。抵抗値は２倍となるが、電流が半分となっているため抵抗幅も1/2となり抵抗の面積も1/2となる。

図７に図１の等化器４００の零点生成回路９０１の一例を示す。図１の等化器４００が備える２つの零点生成回路９０１のうち一つのみを示している。

いま、図１の実施例の等化器と図２の比較例の等化器で、同一の零点周波数を確保したいとする。この場合、図７に示す実施例の零点生成単位回路９０９の容量値は、図３に示す比較例の零点生成単位回路９０９Ｋの容量値の半分になる。すなわち、同一の零点周波数を確保するときには、図７に示すように、容量９０４、９０５の容量値は半分のＣ／２となる。

これにより、零点生成単位回路９０９の物理サイズを半分にすることができ、それぞれのエミッタ配線長Ｗも図２の等化器４００Ｋの半分となり、Ｗ／２となる。

図８は図７の零点生成回路９０１のチップレイアウトを模式的に示したものである。ここで、Ｗはエミッタノード配線４１５、４１６の配線幅であり、Ｌはエミッタノード配線４１５、４１６の配線長を、図４と対比してそれぞれ示している。

図８に示す本発明の実施の形態１のエミッタノードを示すレイアウトの通り、図２の比較例の等化器４００Ｋと比較して、エミッタ配線幅Ｗは１／２、エミッタ配線幅Ｌは１／２となり、エミッタ配線面積はＷＬ／４となり、結果としてエミッタノード配線寄生容量４４１はＣ_Ｐ／４とすることができる。

なお、図１に示すとおり、実施例の構成では零点生成回路９０１は２つあるので、実際のレイアウトでは、図８に示すレイアウトが並置されることになる。例えば、第１～第４のバイポーラトランジスタ４０４，４０５，４２２，４２３のエミッタノード配線４１５，４１６，４２７，４２８がレイアウト配置上で、任意の方向から第１のバイポーラトランジスタのエミッタノード配線４１５、第２のバイポーラトランジスタのエミッタノード配線４１６、第３のバイポーラトランジスタトランジスタのエミッタノード配線４２７、第４のバイポーラトランジスタのエミッタノード配線４２８の順で配置する。

図９Ａおよび図９Ｂは、実施の形態１に係る等化器の零点周波数による信号電流及び出力端子の利得を模式的に示したグラフ図である。

図９Ａは、図１の等化器の零点周波数による信号電流を模式的に示したグラフ図である。上限利得設定時の信号電流の周波数特性１００１と下限利得設定時の信号電流の周波数特性１００２が示されている。また、比較のために図５Ａの比較例の下限利得設定時の信号電流の周波数特性１００２Ｋが点線で示されている。また、上限利得設定時の零点周波数FZ_{HP_15}と、下限利得設定時の零点周波数FZ_{HP_0}が示されている。

ここで、図２の比較例の等化器４００Ｋと比べると、寄生容量がＣ_Ｐ／４であるから、
FZ_{HP_15}＝1/(2π×RE×(C_p/4+C_{HF_15}))
FZ_{HP_0}＝1/(2π×RE×(C_p/4+C_{HF_0}))
C_{HF_15}＞C_{HF_0}
である。REは抵抗４０６，４０７の抵抗値である。

図９Ｂは、図１の等化器の零点周波数による出力端子の利得を模式的に示したグラフ図である。等化器の上限利得設定時の利得の周波数特性１００３と、等化器の下限利得設定時の利得の周波数特性１００４が示されている。また、比較のために図５Ｂの比較例の下限利得設定時の利得の周波数特性１００４Ｋが点線で示されている。また、上限利得設定時の零点周波数FZ_{HP_15}と、下限利得設定時の零点周波数FZ_{HP_0}が示されている。

図９Ａおよび図９Ｂに示す通り、配線寄生容量をＣ_Ｐ／４としたことで、下限利得設定時の零点周波数は1/(2π×RE×(C_p/4+C_{HF_0}))とすることができ、図９Ａに示すように零点周波数を従来回路よりも高周波側にシフトさせることができる。このため、図９Ｂに示すように、出力端子における所望周波数（例えば16GHz）の下限利得設定時の利得を従来回路よりも下げることが可能となる。また、上限利得設定時の零点周波数についても1/(2π×RE×(C_p/4+C_{HF_15}))となり、寄生容量低減が反映されるが、ＣＰ／４＜＜ＣHF_15が成立するため、最大等化利得への影響は軽微である。

図１０、図１１はそれぞれ比較例の等化器と本発明の実施の形態１による等化器の利得設定を下限利得設定から上限利得設定に調整した場合のシミュレーション結果を示している。

図１０に示す比較例の等化器４００Ｋでは、16GHzにおける下限利得設定時の等化利得は11.2dB、上限利得設定時は23dBとなり、可変利得範囲は11.8dBとなっている。

図１１に示す、本発明の実施の形態１による等化器４００は、16GHzにおける下限利得設定時の等化利得は8.4dB、上限利得設定時は24.4dBとなり、可変利得範囲は16dBとなっている。この結果より、本発明の実施の形態１の等化器４００は、比較例の等化器４００Ｋと比較して、下限利得設定所の利得を2.8dB低く設定することができ、その結果可変利得範囲についても4.8dB広げられることが確認できた。

また、本発明の実施の形態１は、２つの差動対の極性の同じコレクタ端子同士が接続され、コレクタ端子は、第５、６のバイポーラトランジスタ４０９、４１０のエミッタ端子に接続されており、コレクタノードの配線面積が増加し、それによるコレクタノードの寄生容量が増加するが、第５、６のバイポーラトランジスタはカスコード増幅器の構成となっているため、寄生容量の影響は少なく高周波特性に対する悪影響は小さい。

図１２は、実施の形態１に係る等化器の零点生成回路の他の一例を示す回路図である。等化器４００を構成する零点生成単位回路の構成素子は容量９０４，９０５のみでなく、図１２に示すような容量と抵抗９０７，９０８の組み合わせを用いても良い。

後の実施例で説明するように、周波数特性の異なる零点生成回路が混在する構成では、ある零点生成回路の零点生成単位回路を図７の構成とし、他の零点生成回路の零点生成単位回路を図１２のように構成することも可能である。

図１３のレイアウトイメージ図に示す通り、２つの差動対のエミッタ配線同士を図のように極性が同じになるように配置すること、寄生容量の影響をさらに軽減させることができる。

このレイアウトでは、第１～第４のバイポーラトランジスタ４０４，４０５，４２２，４２３のエミッタノード配線４１５，４１６，４２７，４２８がレイアウト配置上で、任意の方向から第１のバイポーラトランジスタのエミッタノード配線４１５、第２のバイポーラトランジスタのエミッタノード配線４１６、第４のバイポーラトランジスタトランジスタのエミッタノード配線４２８、第３のバイポーラトランジスタのエミッタノード配線４２７の順で配置される。

図１４に示すように負荷抵抗４１１、４１２にそれぞれインダクタ４４２、４４３を接続することで、出力端子４２０、４２１の寄生容量や負荷となる容量成分をキャンセルすることができ、より高周波側のピーク利得を確保することが可能となる。また、零点生成回路９０１の切替スイッチを制御する制御信号４１８、４１９は別々の制御信号となっているが、同一の信号としても良い。同一の制御信号とすることで、２つの差動対の回路特性がより一致するため、特に大信号時の飽和特性が向上する。

また、本発明の実施の形態１では、バイポーラトランジスタでの説明としたが、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いても同様な効果を得られる。また、本発明の実施の形態1では、差動対、零点生成回路９１０を２分割する構成としたが、３分割、４分割としても同様の効果を得られるのは言うまでもない。

以上の説明により、本発明の実施の形態1によれば、下限利得設定時の最小等化利得を下げることが可能となり、結果として広い可変利得範囲を有し、様々な配線長のボード上やケーブル等の通信媒体の等化を実現可能な等化器を提供することができる。

図１５に実施の形態２による等化器４００－２の回路図を示す。図１の等化器４００と同様の構成は同じ符号をつけ、主に相違点を説明する。図１５の等化器４００－２では、２つの差動対のそれぞれのエミッタノード配線４１５-４１６間および４２７-４２８間に、第１の周波数帯の零点周波数を有する零点生成回路９０１ａ、９０１ｂと、第２の周波数帯の零点周波数を有する零点生成回路９０２ａ、９０２ｂが接続されている。

第１の周波数帯の零点生成回路９０１ａと９０１ｂは同一のピーク特性を持ち、零点生成回路９０１ａと９０１ｂは制御信号４１８、４１９によってピーク特性が調整可能である。第２の周波数帯の零点生成回路９０２ａと９０２ｂは同一のピーク特性を持ち、零点生成回路９０２ａと９０２ｂは制御信号４３２、４３３によってピーク特性が調整可能である。

本実施の形態２では、第１の周波数帯の零点周波数を有する零点生成回路９０１、第２の周波数帯の零点周波数を有する零点生成回路９０２が接続されており、それぞれの周波数帯で独立に等化利得の設定が可能となることで、実施の形態1の広い可変利得範囲とともに、広い周波数帯を補償可能となり、様々な配線長のボード上やケーブル等の通信媒体の等化を実現可能な等化器を提供することが可能となる。

図１６に実施の形態３における等化器４００－３の回路図を示す。図１の等化器４００と同様の構成は同じ符号をつけ、主に相違点を説明する。図１６の等化器４００－３では、共通のベース入力端子を有する第１～４および第７、８の６つのバイポーラトランジスタ４０４、４０５、４２２、４２３、４３４、４３５から構成される３つの差動対を持つ。第３の差動対のためにバイアス電流源４３８がある。

３つの差動対の中で、２つの差動対ではそれぞれのエミッタノード配線４１５-４１６間および４２７-４２８間、に、抵抗４０６、４０７、４２４、４２５および第１の周波数帯の零点周波数を有する零点生成回路９０１ａ、９０１ｂが接続される。

３つの差動対の中で残りの１つの差動対は、エミッタ端子４３９-４４０間に抵抗素子４３６、４３７、および第２の周波数帯の零点周波数を有する零点生成回路９０３が接続されている。

３つの差動対のそれぞれ極性の同じコレクタ端子同士が配線４２９、４３０で接続される。これらのコレクタ端子は、図１の例と同様に、第５、６のバイポーラトランジスタ４０９、４１０のエミッタ端子に接続される。第１の周波数帯の零点生成回路９０１ａ、９０１ｂは同一のピーク特性を持ち、零点生成回路９０１は制御信号４１８、４１９によってピーク特性が調整可能である。第２の周波数帯の零点生成回路９０３は制御信号４９０によってピーク特性が調整可能である。

本実施の形態３では、第１の周波数帯の零点周波数を有する零点生成回路９０１、第２の周波数帯の零点周波数を有する零点生成回路９０３が別々の差動対にて実現されているため、第１の周波数帯が高周波等化用とすると、第２の実施の形態より接続される素子数が削減可能なため、実施の形態２の等化器より高周波帯にてより広い可変範囲を確保可能となる。

実施例１～３に記載した等化器を採用した等化装置について説明する。

図１７に示すように、実施の形態４における等化装置１１００は、実施の形態１、２、３に記載の等化器４００を少なくとも１つ以上有し、最終段には等化装置１１００の後段にボード上配線やケーブル等の通信媒体を介して接続される受信ＬＳＩの入力インピーダンスを駆動するためのドライバ回路１２０１を有している。本実施の形態４における等化装置１１００の役割を以下に説明する。

図１８は、データ信号を送信する送信ＬＳＩ１００と通信データを伝送するボード上配線やケーブル等の通信媒体３００、データ信号を受信する受信ＬＳＩ２００からなる通信装置を示している。

図１９は、通信媒体３００における損失の周波数特性を示すグラフ図である。ここで受信ＬＳＩ２００の受信端におけるデータ信号は、上記通信媒体３００の損失により、図１９に示す通り周波数依存性を持った損失が発生している。

図２０のように通信媒体３００の後段に等化装置１１００を挿入することで、図２１に示す通り、通信媒体３００の損失を等化補償することができる。これにより、等化装置１１００の後段にさらに通信媒体３０１を介してして受信ＬＳＩに接続でき、結果として送信ＬＳＩと受信ＬＳＩとの通信距離を延長することが可能となる。つまり実施の形態４の等化装置１１００の追加により通信距離を延長させる通信システムを可能となる。

たとえば、図１に示した等化器４００を等化装置１１００に採用した場合、等化装置１１００は、通信媒体３００を経由して送信される差動信号Ｐ，Ｎを入力する差動信号入力端子（図示せず）を備える。差動信号入力端子から入力される差動信号Ｐ，Ｎは、等化器４００のベース入力端子４１３、４１４に入力される。そして、等化器４００で処理された信号は、出力端子（OUTP,OUTN）４２０、４２１（バイポーラトランジスタ４０９、４１０のコレクタ端子）を経て、等化装置１１００の差動信号出力端子（図示せず）から出力される構成となる。

図２２に示すように、実施の形態５における等化装置１２００は、実施の形態１、２、３に記載の等化器４００、ＤＦＥ（Decision Feedback Equalizer）５００、ＣＤＲ（Clock Data Recovery）６００、信号処理部７００、ＦＦＥ（Feed Forward Equalizer ）８００から構成される。このような構成の下、入力データ信号を等化し、等化した受信信号を信号処理部７００で処理した後、信号処理データをＦＦＥ８００を介して出力する。

等化器４００は、受信データ信号を等化し、ＤＦＥ５００は等化器４００の出力信号をＣＤＲ６００からの受信クロックのタイミングで等化し、受信データを出力する。ＤＦＥ５００はＡＤＣ（Analog to Digital Converter）が含まれる場合もある。ＣＤＲ６００はＤＦＥ５００で処理された受信データを受け取り、クロックのタイミングを調整した受信クロックと送信クロックを生成する。信号処理部７００で処理されたデータ信号は、送信クロックのタイミングでＦＦＥ８００にて等化されて送信データとして出力される。本実施の形態５の等化装置１２００は、図１８に記載の通信システムにおける等化装置１１００や、送信ＬＳＩ１００の送信部、受信ＬＳＩ２００の受信部として使用することができ、結果として、広い可変利得範囲を有し、様々な配線長のボード上やケーブル等の通信媒体の等化を実現可能な等化装置を提供することができる。

４００等化器
４０４第１のバイポーラトランジスタ
４０５第２のバイポーラトランジスタ
４０９カスコード増幅器を構成する第５のバイポーラトランジスタ
４１０カスコード増幅器を構成する第６のバイポーラトランジスタ
４１１第１の負荷抵抗
４１２第２の負荷抵抗
４１８第１の零点生成回路の制御信号
４２０等化器の正側出力端子
４２１等化器の負側出力端子
４２２第３のバイポーラトランジスタ
４２３第４のバイポーラトランジスタ
４３４第７のバイポーラトランジスタ
４３５第８のバイポーラトランジスタ
４４１エミッタノード配線寄生容量
９０１、９０２、９０３：零点生成回路
９０９：零点生成単位回路
１１００、１２００：等化装置

Claims

通信媒体を伝送してきた信号が入力される等化器であって、
第１のトランジスタと第２のトランジスタから構成される第１の差動対と、第３のトランジスタと第４のトランジスタから構成される第２の差動対を有し、
第１のトランジスタの第１端子と第３のトランジスタの第１端子が接続され、第２のトランジスタの第１端子と第４のトランジスタの第１端子が接続されることで、前記第１の差動対と前記第２の差動対は共通の入力端子を有し、
前記第１、２、３、４のトランジスタの第２端子にはそれぞれ抵抗が接続され、
前記第１のトランジスタの第２端子と前記第２のトランジスタの第２端子間には第１の零点生成回路が接続され、前記第３のトランジスタの第２端子と前記第４のトランジスタの第２端子間には第２の零点生成回路が接続され、
前記第１の零点生成回路と前記第２の零点生成回路は同一のピーク特性を持つことを特徴とする等化器。
請求項１に記載の等化器であって、
第５のトランジスタと第６のトランジスタを備え、
前記第１のトランジスタの第３端子と前記第３のトランジスタの第３端子同士が接続され、かつ前記第５のトランジスタの第２端子と接続され、
前記第２のトランジスタの第３端子と前記第４のトランジスタの第３端子同士が接続され、かつ前記第６のトランジスタの第２端子に接続され、
前記第５、第６のトランジスタは所定のバイアス電圧が印加され、前記第５のトランジスタの第３端子は第１の抵抗で構成される負荷に接続され、前記第６のトランジスタの第３端子は第２の抵抗で構成される負荷に接続され、前記第５のトランジスタの第３端子と前記第６のトランジスタの第３端子とが出力端子となることを特徴とする等化器。
請求項２に記載の等化器であって、
前記第１の零点生成回路と前記第２の零点生成回路のそれぞれは、1つ以上の零点生成単位回路から構成され、
前記零点生成単位回路のそれぞれは、容量素子とスイッチ素子から構成され、
前記零点生成単位回路のスイッチ素子を制御信号で断続することで、前記第１の零点生成回路と前記第２の零点生成回路の零点周波数の切り替えを可能とすることを特徴とする等化器。
請求項２に記載の等化器であって、
前記第１の零点生成回路と前記第２の零点生成回路のそれぞれは、1つ以上の零点生成単位回路から構成され、
前記零点生成単位回路のそれぞれは、容量素子と抵抗素子とスイッチ素子から構成され、
前記零点生成単位回路のスイッチ素子を制御信号で断続することで、前記第１の零点生成回路と前記第２の零点生成回路の零点周波数の切り替えを可能とすることを特徴とする等化器。
請求項２に記載の等化器であって、
前記第１の差動対の第２端子間には第１の周波数帯を等化する前記第１の零点生成回路と、前記第１の周波数帯とは異なる周波数帯を等化するための少なくとも１つ以上の第３の零点生成回路が接続され、
前記第２の差動対の第２端子間には第１の周波数帯を等化する前記第２の零点生成回路と、前記第１の周波数帯とは異なる周波数帯を等化するための少なくとも１つ以上の第４の零点生成回路が接続され、
前記第３の零点生成回路と前記第４の零点生成回路は同一のピーク特性を持つことを特徴とする等化器。
請求項５に記載の等化器であって、
前記第１の零点生成回路、前記第２の零点生成回路、前記第３の零点生成回路、前記第４の零点生成回路のそれぞれは、１つ以上の零点生成単位回路から構成され、
前記零点生成単位回路のそれぞれは、容量素子とスイッチ素子から構成され、
前記零点生成単位回路のスイッチ素子を制御信号で断続することで、前記第１の零点生成回路、前記第２の零点生成回路、前記第３の零点生成回路、前記第４の零点生成回路のそれぞれの零点周波数の切り替えを可能とすることを特徴とする等化器。
請求項１に記載の等化器であって、
第７のトランジスタと第８のトランジスタから構成される第３の差動対を有し、
前記第１のトランジスタの第１端子と前記第３のトランジスタの第１端子と前記第７のトランジスタの第１端子が接続され、前記第２のトランジスタの第１端子と前記第４のトランジスタの第１端子と前記第８のトランジスタの第１端子が接続されることで、前記３つの差動対は共通の入力端子を有し、
前記第１、２、３、４、７、８のトランジスタの第２端子にはそれぞれ抵抗が接続され、
第１の差動対の第２端子間には第１の周波数帯を等化する前記第１の零点生成回路が接続され、
第２の差動対の第２端子間には第１の周波数帯を等化する前記第２の零点生成回路が接続され、
第３の差動対の第２端子間には前記第１の周波数帯とは異なる周波数帯を等化するための少なくとも１つ以上の第５の零点生成回路が接続され、
前記第１の零点生成回路と前記第２の零点生成回路は同一のピーク特性を持つことを特徴とする等化器。
請求項７に記載の等化器であって、
第５のトランジスタと第６のトランジスタを備え、
前記第１のトランジスタの第３端子と前記第３のトランジスタの第３端子と前記第７のトランジスタの第３端子同士が接続され、かつ前記第５のトランジスタの第２端子と接続され、
前記第２のトランジスタの第３端子と前記第４のトランジスタの第３端子と前記第８のトランジスタの第３端子同士が接続され、かつ前記第６のトランジスタの第２端子と接続され、
前記第５、第６のトランジスタは所定のバイアス電圧が印加され、
前記第５のトランジスタの第３端子は第１の抵抗で構成される負荷に接続され、前記第６のトランジスタの第３端子は第２の抵抗で構成される負荷に接続され、前記第５のトランジスタの第３端子と前記第６のトランジスタの第３端子とが出力端子となることを特徴とする等化器。
請求項８に記載の等化器であって、
前記第１の零点生成回路、前記第２の零点生成回路、前記第５の零点生成回路のそれぞれは、1つ以上の零点生成単位回路から構成され、
前記零点生成単位回路のそれぞれは、容量素子とスイッチ素子から構成され、
前記零点生成単位回路のスイッチ素子を制御信号で断続することで、前記第１の零点生成回路、前記第２の零点生成回路、前記第５の零点生成回路のそれぞれの零点周波数の切り替えを可能とすることを特徴とする等化器。
請求項２に記載の等化器であって、
前記第５のトランジスタの第３端子に接続される抵抗には直列インダクタが付加されており、
前記第６のトランジスタの第３端子に接続される抵抗には直列インダクタが付加されていることを特徴とする等化器。
請求項８に記載の等化器であって、
前記第５のトランジスタの第３端子に接続される抵抗には直列インダクタが付加されており、
前記第６のトランジスタの第３端子に接続される抵抗には直列インダクタが付加されていることを特徴とする等化器。
請求項１に記載の等化器であって、
第１～第４のトランジスタの第２端子の配線がレイアウト配置上で、任意の方向から第１のトランジスタの第２端子配線、第２のトランジスタの第２端子配線、第４のトランジスタの第２端子配線、第３のトランジスタの第２端子配線の順で配置されていることを特徴とする等化器。
請求項１に記載の等化器であって、
トランジスタがバイポーラトランジスタまたはＭＯＳトランジスタで構成されており、
トランジスタがバイポーラトランジスタである場合には、前記第１端子はベース端子、前記第２端子はエミッタ端子、第３端子はコレクタ端子であり、
トランジスタがＭＯＳトランジスタである場合には、前記第１端子はゲート端子、前記第２端子はソース端子、第３端子はドレイン端子であることを特徴とする等化器。
請求項１～１３のうちいずれかに記載した等化器を少なくとも１つ以上備える、等化装置。