JP2020205540A - 等化器および等化装置 - Google Patents
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Abstract
Description
FZHP_15=1/(2π×RE×(Cp+CHF_15))
FZHP_0=1/(2π×RE×(Cp+CHF_0))
CHF_15>CHF_0
である。REは抵抗406K,407Kの抵抗値である。
FZHP_15=1/(2π×RE×(Cp/4+CHF_15))
FZHP_0=1/(2π×RE×(Cp/4+CHF_0))
CHF_15>CHF_0
である。REは抵抗406,407の抵抗値である。
404 第1のバイポーラトランジスタ
405 第2のバイポーラトランジスタ
409 カスコード増幅器を構成する第5のバイポーラトランジスタ
410 カスコード増幅器を構成する第6のバイポーラトランジスタ
411 第1の負荷抵抗
412 第2の負荷抵抗
418 第1の零点生成回路の制御信号
420 等化器の正側出力端子
421 等化器の負側出力端子
422 第3のバイポーラトランジスタ
423 第4のバイポーラトランジスタ
434 第7のバイポーラトランジスタ
435 第8のバイポーラトランジスタ
441 エミッタノード配線寄生容量
901、902、903:零点生成回路
909:零点生成単位回路
1100、1200:等化装置
Claims (14)
- 通信媒体を伝送してきた信号が入力される等化器であって、
第1のトランジスタと第2のトランジスタから構成される第1の差動対と、第3のトランジスタと第4のトランジスタから構成される第2の差動対を有し、
第1のトランジスタの第1端子と第3のトランジスタの第1端子が接続され、第2のトランジスタの第1端子と第4のトランジスタの第1端子が接続されることで、前記第1の差動対と前記第2の差動対は共通の入力端子を有し、
前記第1、2、3、4のトランジスタの第2端子にはそれぞれ抵抗が接続され、
前記第1のトランジスタの第2端子と前記第2のトランジスタの第2端子間には第1の零点生成回路が接続され、前記第3のトランジスタの第2端子と前記第4のトランジスタの第2端子間には第2の零点生成回路が接続され、
前記第1の零点生成回路と前記第2の零点生成回路は同一のピーク特性を持つことを特徴とする等化器。 - 請求項1に記載の等化器であって、
第5のトランジスタと第6のトランジスタを備え、
前記第1のトランジスタの第3端子と前記第3のトランジスタの第3端子同士が接続され、かつ前記第5のトランジスタの第2端子と接続され、
前記第2のトランジスタの第3端子と前記第4のトランジスタの第3端子同士が接続され、かつ前記第6のトランジスタの第2端子に接続され、
前記第5、第6のトランジスタは所定のバイアス電圧が印加され、前記第5のトランジスタの第3端子は第1の抵抗で構成される負荷に接続され、前記第6のトランジスタの第3端子は第2の抵抗で構成される負荷に接続され、前記第5のトランジスタの第3端子と前記第6のトランジスタの第3端子とが出力端子となることを特徴とする等化器。 - 請求項2に記載の等化器であって、
前記第1の零点生成回路と前記第2の零点生成回路のそれぞれは、1つ以上の零点生成単位回路から構成され、
前記零点生成単位回路のそれぞれは、容量素子とスイッチ素子から構成され、
前記零点生成単位回路のスイッチ素子を制御信号で断続することで、前記第1の零点生成回路と前記第2の零点生成回路の零点周波数の切り替えを可能とすることを特徴とする等化器。 - 請求項2に記載の等化器であって、
前記第1の零点生成回路と前記第2の零点生成回路のそれぞれは、1つ以上の零点生成単位回路から構成され、
前記零点生成単位回路のそれぞれは、容量素子と抵抗素子とスイッチ素子から構成され、
前記零点生成単位回路のスイッチ素子を制御信号で断続することで、前記第1の零点生成回路と前記第2の零点生成回路の零点周波数の切り替えを可能とすることを特徴とする等化器。 - 請求項2に記載の等化器であって、
前記第1の差動対の第2端子間には第1の周波数帯を等化する前記第1の零点生成回路と、前記第1の周波数帯とは異なる周波数帯を等化するための少なくとも1つ以上の第3の零点生成回路が接続され、
前記第2の差動対の第2端子間には第1の周波数帯を等化する前記第2の零点生成回路と、前記第1の周波数帯とは異なる周波数帯を等化するための少なくとも1つ以上の第4の零点生成回路が接続され、
前記第3の零点生成回路と前記第4の零点生成回路は同一のピーク特性を持つことを特徴とする等化器。 - 請求項5に記載の等化器であって、
前記第1の零点生成回路、前記第2の零点生成回路、前記第3の零点生成回路、前記第4の零点生成回路のそれぞれは、1つ以上の零点生成単位回路から構成され、
前記零点生成単位回路のそれぞれは、容量素子とスイッチ素子から構成され、
前記零点生成単位回路のスイッチ素子を制御信号で断続することで、前記第1の零点生成回路、前記第2の零点生成回路、前記第3の零点生成回路、前記第4の零点生成回路のそれぞれの零点周波数の切り替えを可能とすることを特徴とする等化器。 - 請求項1に記載の等化器であって、
第7のトランジスタと第8のトランジスタから構成される第3の差動対を有し、
前記第1のトランジスタの第1端子と前記第3のトランジスタの第1端子と前記第7のトランジスタの第1端子が接続され、前記第2のトランジスタの第1端子と前記第4のトランジスタの第1端子と前記第8のトランジスタの第1端子が接続されることで、前記3つの差動対は共通の入力端子を有し、
前記第1、2、3、4、7、8のトランジスタの第2端子にはそれぞれ抵抗が接続され、
第1の差動対の第2端子間には第1の周波数帯を等化する前記第1の零点生成回路が接続され、
第2の差動対の第2端子間には第1の周波数帯を等化する前記第2の零点生成回路が接続され、
第3の差動対の第2端子間には前記第1の周波数帯とは異なる周波数帯を等化するための少なくとも1つ以上の第5の零点生成回路が接続され、
前記第1の零点生成回路と前記第2の零点生成回路は同一のピーク特性を持つことを特徴とする等化器。 - 請求項7に記載の等化器であって、
第5のトランジスタと第6のトランジスタを備え、
前記第1のトランジスタの第3端子と前記第3のトランジスタの第3端子と前記第7のトランジスタの第3端子同士が接続され、かつ前記第5のトランジスタの第2端子と接続され、
前記第2のトランジスタの第3端子と前記第4のトランジスタの第3端子と前記第8のトランジスタの第3端子同士が接続され、かつ前記第6のトランジスタの第2端子と接続され、
前記第5、第6のトランジスタは所定のバイアス電圧が印加され、
前記第5のトランジスタの第3端子は第1の抵抗で構成される負荷に接続され、前記第6のトランジスタの第3端子は第2の抵抗で構成される負荷に接続され、前記第5のトランジスタの第3端子と前記第6のトランジスタの第3端子とが出力端子となることを特徴とする等化器。 - 請求項8に記載の等化器であって、
前記第1の零点生成回路、前記第2の零点生成回路、前記第5の零点生成回路のそれぞれは、1つ以上の零点生成単位回路から構成され、
前記零点生成単位回路のそれぞれは、容量素子とスイッチ素子から構成され、
前記零点生成単位回路のスイッチ素子を制御信号で断続することで、前記第1の零点生成回路、前記第2の零点生成回路、前記第5の零点生成回路のそれぞれの零点周波数の切り替えを可能とすることを特徴とする等化器。 - 請求項2に記載の等化器であって、
前記第5のトランジスタの第3端子に接続される抵抗には直列インダクタが付加されており、
前記第6のトランジスタの第3端子に接続される抵抗には直列インダクタが付加されていることを特徴とする等化器。 - 請求項8に記載の等化器であって、
前記第5のトランジスタの第3端子に接続される抵抗には直列インダクタが付加されており、
前記第6のトランジスタの第3端子に接続される抵抗には直列インダクタが付加されていることを特徴とする等化器。 - 請求項1に記載の等化器であって、
第1〜第4のトランジスタの第2端子の配線がレイアウト配置上で、任意の方向から第1のトランジスタの第2端子配線、第2のトランジスタの第2端子配線、第4のトランジスタの第2端子配線、第3のトランジスタの第2端子配線の順で配置されていることを特徴とする等化器。 - 請求項1に記載の等化器であって、
トランジスタがバイポーラトランジスタまたはMOSトランジスタで構成されており、
トランジスタがバイポーラトランジスタである場合には、前記第1端子はベース端子、前記第2端子はエミッタ端子、第3端子はコレクタ端子であり、
トランジスタがMOSトランジスタである場合には、前記第1端子はゲート端子、前記第2端子はソース端子、第3端子はドレイン端子であることを特徴とする等化器。 - 請求項1〜13のうちいずれかに記載した等化器を少なくとも1つ以上備える、等化装置。
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