JP7108602B2 - 双方向スイッチ及びそれを備える双方向スイッチ装置 - Google Patents

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Description

本発明は、双方向スイッチ及びそれを備える双方向スイッチ装置に関し、より詳細には、複数の横型トランジスタを備える双方向スイッチ及びそれを備える双方向スイッチ装置に関する。
従来、第１化合物半導体ＭＯＳＦＥＴと、第２化合物半導体ＭＯＳＦＥＴと、を含む交流スイッチが提案されている（例えば、特許文献１）。
特許文献１に記載された交流スイッチは、第１出力端子と、第２出力端子と、ゲート端子と、ソース端子と、を更に含む。第１化合物半導体ＭＯＳＦＥＴのゲート及び第２化合物半導体ＭＯＳＦＥＴのゲートは、共通にゲート端子に接続されている。さらに、第１化合物半導体ＭＯＳＦＥＴのソース及び第２化合物半導体ＭＯＳＦＥＴのソースは、ソース端子に接続されている。第１化合物半導体ＭＯＳＦＥＴのドレインは、第１出力端子に接続されている。第２化合物半導体ＭＯＳＦＥＴのドレインは、第２出力端子に接続されている。
第１化合物半導体ＭＯＳＦＥＴ及び第２化合物半導体ＭＯＳＦＥＴは、ＳｉＣを半導体材料として用いたＳｉＣデバイスである。
第１化合物半導体ＭＯＳＦＥＴ及び第２化合物半導体ＭＯＳＦＥＴは、ｎチャネル型ＦＥＴで構成されている。ゲート端子とソース端子との間に所定のオフ電圧（例えば０Ｖ）が与えられているときには、第１化合物半導体ＭＯＳＦＥＴ及び第２化合物半導体ＭＯＳＦＥＴはいずれもオフ状態となる。一方、ゲート端子とソース端子との間に所定のオン電圧（例えば１８Ｖ）が与えられると、第１化合物半導体ＭＯＳＦＥＴ及び第２化合物半導体ＭＯＳＦＥＴはいずれもオン状態となる。これにより、第１出力端子及び第２出力端子の間が導通し、第１化合物半導体ＭＯＳＦＥＴ及び第２化合物半導体ＭＯＳＦＥＴを通る電流経路が形成される。
特許文献１に記載された交流スイッチにおける第１化合物半導体ＭＯＳＦＥＴ及び第２化合物半導体ＭＯＳＦＥＴの各々は、２つのプレーナ型ＭＯＳＦＥＴ素子を備えた縦型トランジスタチップである。特許文献１には、化合物半導体材料として、ＧａＮを用いてもよい旨が記載されている。
特開２０１１－２５４３８７号公報
ＧａＮを用いた双方向スイッチでは、スイッチング速度の高速化の観点において、縦型トランジスタよりも横型トランジスタの方が有利である。しかしながら、本願発明者らは、横型トランジスタを用いた双方向スイッチでは、スイッチング動作が不安定になるという知見を得た。
本発明の目的は、スイッチング動作の安定性を向上させることが可能な双方向スイッチ及びそれを備える双方向スイッチ装置を提供することにある。
本発明に係る一態様の双方向スイッチは、第１導電性層と、第２導電性層と、第１横型トランジスタと、第２横型トランジスタと、接続部と、第１導体部と、第２導体部と、を備える。前記第１導電性層は、その厚さ方向において互いに反対側にある表面及び裏面を有する。前記第２導電性層は、その厚さ方向において互いに反対側にある表面及び裏面を有する。前記第１横型トランジスタは、前記第１導電性層の前記表面上にある第１半導体層と、前記第１半導体層における前記第１導電性層側とは反対側の表面に配置された第１ソース電極、第１ゲート電極及び第１ドレイン電極と、を有する。前記第２横型トランジスタは、前記第２導電性層の前記表面上にある第２半導体層と、前記第２半導体層における前記第２導電性層側とは反対側の表面に配置された第２ソース電極、第２ゲート電極及び第２ドレイン電極と、を有する。前記接続部は、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している。前記第１導体部は、前記第１横型トランジスタの前記第１ソース電極と前記第１導電性層とを電気的に接続している。前記第２導体部は、前記第２横型トランジスタの前記第２ソース電極と前記第２導電性層とを電気的に接続している。前記双方向スイッチでは、前記第１導電性層は、第１導電性ダイと、前記第１導電性層の厚さ方向において、前記第１導電性ダイと前記第１半導体層との間にあり、前記第１導電性ダイに接合されている導電性の第１基板と、を含む。前記第１ソース電極は、前記第１導電性ダイと電気的に接続され、前記第１導電性ダイを介して前記第１基板と電気的に接続されている。前記第２導電性層は、第２導電性ダイと、前記第２導電性層の厚さ方向において、前記第２導電性ダイと前記第２半導体層との間にあり、前記第２導電性ダイに接合されている導電性の第２基板と、を含む。前記第２ソース電極は、前記第２導電性ダイと電気的に接続され、前記第２導電性ダイを介して前記第２基板と電気的に接続されている。
この双方向スイッチにおいて、前記接続部は、前記第１ドレイン電極と前記第２ドレイン電極とを電気的に接続することで、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続していることが好ましい。
上記本発明の一態様の双方向スイッチにおいて、前記第１ソース電極と前記第２ソース電極とを電気的に接続することで、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続していてもよい。
本発明に係る別の一態様の双方向スイッチは、第１導電性層と、第２導電性層と、第１横型トランジスタと、第２横型トランジスタと、接続部と、第１導体部と、第２導体部と、を備える。前記第１導電性層は、その厚さ方向において互いに反対側にある表面及び裏面を有する。前記第２導電性層は、その厚さ方向において互いに反対側にある表面及び裏面を有する。前記第１横型トランジスタは、前記第１導電性層の前記表面上にある第１半導体層と、前記第１半導体層における前記第１導電性層側とは反対側の表面に配置された第１ソース電極、第１ゲート電極及び第１ドレイン電極と、を有する。前記第２横型トランジスタは、前記第２導電性層の前記表面上にある第２半導体層と、前記第２半導体層における前記第２導電性層側とは反対側の表面に配置された第２ソース電極、第２ゲート電極及び第２ドレイン電極と、を有する。前記接続部は、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している。前記第１導体部は、前記第１横型トランジスタの前記第１ソース電極と前記第１導電性層とを電気的に接続している。前記第２導体部は、前記第２横型トランジスタの前記第２ソース電極と前記第２導電性層とを電気的に接続している。前記双方向スイッチにおいて、前記第１導体部及び前記第２導体部の各々は、ワイヤである。
上記のいずれかの双方向スイッチにおいて、前記第１導体部及び前記第２導体部の各々は、導体層であってもよい。
本発明の他の一態様の双方向スイッチは、第１導電性層と、第２導電性層と、第１横型トランジスタと、第２横型トランジスタと、接続部と、第１導体部と、第２導体部と、を備える。前記第１導電性層は、その厚さ方向において互いに反対側にある表面及び裏面を有する。前記第２導電性層は、その厚さ方向において互いに反対側にある表面及び裏面を有する。前記第１横型トランジスタは、前記第１導電性層の前記表面上にある第１半導体層と、前記第１半導体層における前記第１導電性層側とは反対側の表面に配置された第１ソース電極、第１ゲート電極及び第１ドレイン電極と、を有する。前記第２横型トランジスタは、前記第２導電性層の前記表面上にある第２半導体層と、前記第２半導体層における前記第２導電性層側とは反対側の表面に配置された第２ソース電極、第２ゲート電極及び第２ドレイン電極と、を有する。前記接続部は、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している。前記第１導体部は、前記第１横型トランジスタの前記第１ソース電極と前記第１導電性層とを電気的に接続している。前記第２導体部は、前記第２横型トランジスタの前記第２ソース電極と前記第２導電性層とを電気的に接続している。前記双方向スイッチにおいて、前記接続部は、前記第１ドレイン電極と前記第２ドレイン電極とを電気的に接続することで、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している。前記双方向スイッチにおいて、前記接続部は、前記第１導電性層の前記裏面と前記第２導電性層の前記裏面とに対向する１つの導電性基板と、前記第１ドレイン電極と前記導電性基板とを接続しているワイヤと、前記第２ドレイン電極と前記導電性基板とを接続しているワイヤと、を含んでいる。前記双方向スイッチは、前記第１導電性層と前記導電性基板との間にある第１電気絶縁層と、前記第２導電性層と前記導電性基板との間にある第２電気絶縁層と、を更に備える。
上記本発明の一態様又は上記本発明の別の態様の双方向スイッチにおいて、前記接続部は、導体層であってもよい。
本発明に係る一態様の双方向スイッチ装置は、上述の双方向スイッチと、前記第１ゲート電極に電気的に接続された第１ゲート端子と、前記第２ゲート電極に電気的に接続された第２ゲート端子と、前記双方向スイッチの少なくとも一部、前記第１ゲート端子、及び前記第２ゲート端子が収納されるパッケージボディと、を備える。
本発明に係る一態様の双方向スイッチ装置は、双方向スイッチと、前記双方向スイッチの第１ゲート電極に電気的に接続された第１ゲート端子と、前記双方向スイッチの第２ゲート電極に電気的に接続された第２ゲート端子と、前記双方向スイッチの少なくとも一部、前記第１ゲート端子、及び前記第２ゲート端子が収納されるパッケージボディと、を備える。前記双方向スイッチは、第１導電性層と、第２導電性層と、第１横型トランジスタと、第２横型トランジスタと、接続部と、第１導体部と、第２導体部と、を備える。前記第１導電性層は、その厚さ方向において互いに反対側にある表面及び裏面を有する。前記第２導電性層は、その厚さ方向において互いに反対側にある表面及び裏面を有する。前記第１横型トランジスタは、前記第１導電性層の前記表面上にある第１半導体層と、前記第１半導体層における前記第１導電性層側とは反対側の表面に配置された第１ソース電極、前記第１ゲート電極及び第１ドレイン電極と、を有する。前記第２横型トランジスタは、前記第２導電性層の前記表面上にある第２半導体層と、前記第２半導体層における前記第２導電性層側とは反対側の表面に配置された第２ソース電極、前記第２ゲート電極及び第２ドレイン電極と、を有する。前記接続部は、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している。前記第１導体部は、前記第１横型トランジスタの前記第１ソース電極と前記第１導電性層とを電気的に接続している。前記第２導体部は、前記第２横型トランジスタの前記第２ソース電極と前記第２導電性層とを電気的に接続している。前記双方向スイッチ装置において、前記双方向スイッチの前記第１導体部の一部が前記パッケージボディの外部にある。前記双方向スイッチの前記第２導体部の一部が前記パッケージボディの外部にある。
図１は本発明の実施形態１に係る双方向スイッチを備える双方向スイッチ装置の斜視図である。 図２は本発明の実施形態１に係る双方向スイッチの等価回路図である。 図３Ａは本発明の実施形態１に係る双方向スイッチ装置を示し、図１のＸ１－Ｘ１断面矢視図である、図３Ｂは同上の双方向スイッチ装置を示し、図１のＹ１－Ｙ１断面矢視図である。 図４は本発明の実施形態１の変形例に係る双方向スイッチ装置の断面図である。 図５は本発明の実施形態２に係る双方向スイッチを備える双方向スイッチ装置の斜視図である。 図６は本発明の実施形態３に係る双方向スイッチを備える双方向スイッチ装置の斜視図である。 図７Ａは本発明の実施形態３の変形例に係る双方向スイッチを備える双方向スイッチ装置の斜視図である、図７Ｂは同上の双方向スイッチ装置を示し、プリント基板に実装されている状態の斜視図である。 図８は本発明の実施形態４に係る双方向スイッチを備える双方向スイッチ装置の斜視図である。 図９は本発明の実施形態４に係る双方向スイッチの等価回路図である。 図１０Ａは本発明の実施形態４の変形例に係る双方向スイッチを備える双方向スイッチ装置の斜視図である、図１０Ｂは同上の双方向スイッチ装置を示し、プリント基板に実装されている状態の斜視図である。
以下に説明する実施形態１～４は、本発明の様々な実施形態の一つに過ぎない。下記の、実施形態１～４は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。また、以下の実施形態１～４等において説明する図１、３Ａ～８、１０Ａ及び１０Ｂは、模式的な図であり、図中において各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
（実施形態１）
本実施形態の双方向スイッチ８ａ及び双方向スイッチ装置９ａについて、図１～３Ｂを参照して説明する。双方向スイッチ８ａ及び双方向スイッチ装置９ａは、例えば、交流－交流電力変換を行うマトリクスコンバータ等に使用可能であるが、これに限らず、例えば、リレー、照明装置の調光用の交流スイッチ等にも使用可能である。
双方向スイッチ装置９ａは、図１に示すように、第１横型トランジスタチップ１００及び第２横型トランジスタチップ２００を含む双方向スイッチ８ａと、双方向スイッチ８ａを保護するパッケージ７と、を備える。
第１横型トランジスタチップ１００及び第２横型トランジスタチップ２００の各々は、ＦＥＴ（Field-Effect Transistor）チップである。第１横型トランジスタチップ１００（以下、「第１チップ１００」と略称することもある）は、第１基板１２と、第１基板１２上に形成された第１横型トランジスタ１と、を備える。ここにおいて、第１横型トランジスタ１は、第１基板１２上に形成された第１半導体層１１と、第１半導体層１１の表面１１ａに形成された第１ソース電極１Ｓ、第１ゲート電極１Ｇ及び第１ドレイン電極１Ｄと、を備える。また、第２横型トランジスタチップ２００（以下、「第２チップ２００」と略称することもある）は、第２基板２２と、第２基板２２上に形成された第２横型トランジスタ２と、を備える。ここにおいて、第２横型トランジスタ２は、第２基板２２上に形成された第２半導体層２１と、第２半導体層２１の表面２１ａに形成された第２ソース電極２Ｓ、第２ゲート電極２Ｇ及び第２ドレイン電極２Ｄと、を備える。
双方向スイッチ８ａでは、第１横型トランジスタ１の第１ドレイン電極１Ｄと第２横型トランジスタ２の第２ドレイン電極２Ｄとが電気的に接続されている。つまり、双方向スイッチ８ａでは第１横型トランジスタ１と第２横型トランジスタ２とが逆直列に接続されている。第１横型トランジスタ１及び第２横型トランジスタ２は、例えば、ノーマリオフ型（エンハンスメント型）のＦＥＴである。
パッケージ７は、第１ゲート端子Ｇ１、第１ソース端子Ｓ１、第２ゲート端子Ｇ２、第２ソース端子Ｓ２、電気絶縁基板７１及びパッケージボディ７０を有する。双方向スイッチ装置９ａでは、第１横型トランジスタ１の第１ゲート電極１Ｇ、第１ソース電極１Ｓが、それぞれ、第１ゲート端子Ｇ１、第１ソース端子Ｓ１と電気的に接続されている。また、双方向スイッチ装置９ａでは、第２横型トランジスタ２の第２ゲート電極２Ｇ、第２ソース電極２Ｓが、それぞれ、第２ゲート端子Ｇ２、第２ソース端子Ｓ２と電気的に接続されている。双方向スイッチ装置９ａについては、双方向スイッチ８ａについてより詳細に説明した後で更に説明する。
双方向スイッチ８ａでは、第１横型トランジスタ１がオフ状態かつ第２横型トランジスタ２がオフ状態の場合、第１ソース電極１Ｓと第２ソース電極２Ｓとの間において、いずれの方向にも電流を流すことができない。双方向スイッチ８ａでは、第１横型トランジスタ１がオン状態かつ第２横型トランジスタ２がオン状態の場合、第１ソース電極１Ｓと第２ソース電極２Ｓとの間において、双方向に電流を流すことができる。
双方向スイッチ８ａでは、第１ソース電極１Ｓと第１ドレイン電極１Ｄとの間には寄生ダイオード１Ｂ（図２参照）が存在する。これにより、第１横型トランジスタ１がオフ状態であっても、第２横型トランジスタ２がオン状態であれば、第１ソース電極１Ｓから第２ソース電極２Ｓに向かって電流を流すことができる。
双方向スイッチ８ａでは、第２ソース電極２Ｓと第２ドレイン電極２Ｄとの間には寄生ダイオード２Ｂ（図２参照）が存在する。これにより、第２横型トランジスタ２がオフ状態であっても、第１横型トランジスタ１がオン状態であれば、第２ソース電極２Ｓから第１ソース電極１Ｓに向かって電流を流すことができる。
双方向スイッチ８ａは、図１に示すように、第１導体部６１ａと、第２導体部６２ａと、接続部５ａと、を更に備える。
第１横型トランジスタ１は、例えば、ＧａＮ系ＦＥＴ（GaN-based FET）、より詳細には、ノーマリオフ型のＧａＮ系ＨＥＭＴ（HEMT：High Electron Mobility Transistor）の一種である。第１横型トランジスタ１は、上述のように第１基板１２上に形成されている。ここにおいて、第１基板１２は、シリコン基板である。したがって、第１基板１２は、導電性基板の一種である。第１横型トランジスタ１の第１半導体層１１は、第１基板１２上に例えばＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によって成長されている。第１半導体層１１は、バッファ層、アンドープのＧａＮ層、アンドープのＡｌＧａＮ層及びｐ型ＡｌＧａＮ層を含んでいる。バッファ層、アンドープのＧａＮ層、アンドープのＡｌＧａＮ層及びｐ型ＡｌＧａＮ層は、第１基板１２側からこの順に並んでいる。バッファ層は、例えば、アンドープのＡｌＮ層である。第１半導体層１１では、ｐ型ＡｌＧａＮ層がアンドープのＡｌＧａＮ層の表面の一部のみを覆っている。したがって、第１半導体層１１における第１基板１２側とは反対側の表面１１ａは、アンドープのＡｌＧａＮ層の表面においてｐ型ＡｌＧａＮ層に覆われていない部位と、ｐ型ＡｌＧａＮ層の表面と、を含む。
第１横型トランジスタ１では、第１ソース電極１Ｓ、第１ゲート電極１Ｇ及び第１ドレイン電極１Ｄは、第１半導体層１１の表面１１ａに設けられている。第１ソース電極１Ｓ、第１ゲート電極１Ｇ及び第１ドレイン電極１Ｄは、第１半導体層１１の表面１１ａに沿った一方向において、第１ソース電極１Ｓ、第１ゲート電極１Ｇ及び第１ドレイン電極１Ｄの順で並んで配置されている。上記一方向において、第１ソース電極１Ｓと第１ゲート電極１Ｇと第１ドレイン電極１Ｄとは互いに離れている。第１ソース電極１Ｓ及び第１ドレイン電極１Ｄは、アンドープのＡｌＧａＮ層の表面においてｐ型ＡｌＧａＮ層に覆われていない部位に形成されている。第１ゲート電極１Ｇは、ｐ型ＡｌＧａＮ層の表面に形成されている。
第２横型トランジスタ２は、第１横型トランジスタ１と同様の構成を有するノーマリオフ型のＧａＮ系ＨＥＭＴの一種である。第２横型トランジスタ２は、上述のように第２基板２２上に形成されている。ここにおいて、第２基板２２は、シリコン基板である。したがって、第２基板２２は、導電性基板の一種である。また、第２半導体層２１は、第１半導体層１１と同じように、バッファ層、アンドープのＧａＮ層、アンドープのＡｌＧａＮ層及びｐ型ＡｌＧａＮ層を含んでいる。
双方向スイッチ８ａは、第１ドレイン電極１Ｄと第２ドレイン電極２Ｄとを電気的に接続している接続部５ａを備える。接続部５ａは、第１ドレイン電極１Ｄと第２ドレイン電極２Ｄとを電気的に接続することで、第１チップ１００と第２チップ２００とを逆直列に接続している。接続部５ａは、ワイヤ（ボンディングワイヤ）である。双方向スイッチ８ａは、接続部５ａを２つ備えているが、これに限らない。例えば、接続部５ａの数は１つでもよいし、３つ以上でもよい。ワイヤは、Ａｌ細線等の導電ワイヤである。
ところで、本実施形態の双方向スイッチ８ａは、第１チップ１００を搭載する第１導電性ダイ１３と、第２チップ２００を搭載する第２導電性ダイ２３と、を備える。第１チップ１００及び第２チップ２００の各々の平面視形状は、正方形状であるが、これに限らず、例えば、長方形状でもよい。第１導電性ダイ１３及び第２導電性ダイ２３は、矩形板状に形成されている。ここにおいて、第１導電性ダイ１３及び第２導電性ダイ２３の各々の平面視形状は、例えば、長方形状である。第１導電性ダイ１３及び第２導電性ダイ２３の平面サイズは、それぞれ第１チップ１００及び第２チップ２００の平面サイズよりも大きい。第１導電性ダイ１３及び第２導電性ダイ２３の各々の材料は、例えば、銅、銅合金等である。双方向スイッチ８ａでは、第１チップ１００の第１基板１２と第１導電性ダイ１３とが導電性材料によって接合されることで、第１基板１２と第１導電性ダイ１３とが電気的に接続されている。導電性材料とは、例えば導電性ペースト（銀ペースト等）等である。本実施形態の双方向スイッチ８ａでは、第１導電性ダイ１３と第１基板１２とで、第１導電性層１０を構成している。
第１導電性層１０は、その厚さ方向において互いに反対側にある表面１０１及び裏面１０２（図３Ｂ参照）を有する。ここにおいて、第１導電性層１０の表面１０１は、第１基板１２の、第１半導体層１１側の表面である。第１基板１２は、第１導電性層１０の厚さ方向において第１導電性ダイ１３と第１半導体層１１との間に配置される。第１導電性層１０の裏面１０２は、第１導電性ダイ１３における第１基板１２側とは反対側の面である。
第２導電性層２０は、その厚さ方向において互いに反対側にある表面２０１及び裏面２０２（図３Ａ及び３Ｂ参照）を有する。ここにおいて、第２導電性層２０の表面２０１は、第２基板２２の第２半導体層２１側の表面である。第２基板２２は、第２導電性層２０の厚さ方向において第２導電性ダイ２３と第２半導体層２１との間に配置される。第２導電性層２０の裏面２０２は、第２導電性ダイ２３における第２基板２２側とは反対側の面である。
双方向スイッチ８ａは、第１横型トランジスタ１の第１ソース電極１Ｓと第１導電性ダイ１３とを電気的に接続している第１導体部６１ａと、第２横型トランジスタ２の第２ソース電極２Ｓと第２導電性ダイ２３とを電気的に接続している第２導体部６２ａと、を備える。第１導体部６１ａ及び第２導体部６２ａの各々は、ワイヤ（ボンディングワイヤ）である。双方向スイッチ８ａでは、双方向スイッチ８ａが第１導体部６１ａを備えることにより、第１横型トランジスタ１の第１ソース電極１Ｓと第１導電性層１０とが、電気的に接続され互いに同電位となる。言い換えれば、第１導電性層１０の電位が、第１横型トランジスタ１の第１ソース電極１Ｓの電位に定まる。より詳細には、双方向スイッチ８ａでは、第１チップ１００における第１基板１２の電位と第１ソース電極１Ｓの電位とを同じとすることができる。また、双方向スイッチ８ａでは、双方向スイッチ８ａが第２導体部６２ｂを備えることにより、第２横型トランジスタ２の第２ソース電極２Ｓと第２導電性層２０とが、電気的に接続され互いに同電位となる。言い換えれば、第２導電性層２０の電位が、第２横型トランジスタ２の第２ソース電極２Ｓの電位に定まる。より詳細には、双方向スイッチ８ａでは、第２チップ２００における第２基板２２の電位と第２ソース電極２Ｓの電位とを同じとすることができる。
双方向スイッチ装置９ａにおけるパッケージ７は、表面実装型パッケージである。パッケージ７は、上述のように、第１ゲート端子Ｇ１と、第１ソース端子Ｓ１と、第２ゲート端子Ｇ２と、第２ソース端子Ｓ２と、電気絶縁基板７１と、パッケージボディ７０と、を備える。双方向スイッチ装置９ａでは、第１横型トランジスタ１の第１ゲート電極１Ｇ、第１ソース電極１Ｓが、それぞれ、第１ゲート端子Ｇ１、第１ソース端子Ｓ１と電気的に接続されている。また、双方向スイッチ装置９ａでは、第２横型トランジスタ２の第２ゲート電極２Ｇ、第２ソース電極２Ｓが、それぞれ、第２ゲート端子Ｇ２、第２ソース端子Ｓ２と電気的に接続されている。
パッケージ７のパッケージボディ７０は、略直方体に形成されている。パッケージボディ７０は、電気絶縁性を有する。ここにおいて、パッケージボディ７０は、電気絶縁性を有する樹脂によって形成されている。パッケージボディ７０は、例えば、封止用の樹脂（黒色顔料を含むエポキシ樹脂等）によって形成されており、遮光性を有する。以下では、説明の便宜上、第１チップ１００と第２チップ２００とが並んでいる方向をパッケージボディ７０の第１方向Ｆ１とし、当該第１方向Ｆ１と直交し、かつパッケージボディ７０の厚さ方向Ｆ３と直交する方向を第２方向Ｆ２として説明する。
パッケージ７では、第１ソース端子Ｓ１と第２ソース端子Ｓ２とは、パッケージボディ７０の第１方向Ｆ１において、互いに離れて配置されており、電気的に絶縁されている。ここにおいて、第１ソース端子Ｓ１と第２ソース端子Ｓ２との間には、パッケージボディ７０の一部が介在している。第１ゲート端子Ｇ１と第２ゲート端子Ｇ２は、パッケージボディ７０の第１方向Ｆ１において、互いに離れて配置されており、電気的に絶縁されている状態で配置されている。ここにおいて、第１ゲート端子Ｇ１と第２ゲート端子Ｇ２との間には、パッケージボディ７０の一部が介在している。
双方向スイッチ装置９ａは、第１導電性ダイ１３と第２導電性ダイ２３とが搭載された１つの電気絶縁基板７１を備える。ここにおいて、第１導電性ダイ１３と第２導電性ダイ２３とは、電気絶縁基板７１上において、互いに離れている。電気絶縁基板７１は、短形板状に形成されている。電気絶縁基板７１の平面視形状は、長方形状である。電気絶縁基板７１の厚さ方向から見て、電気絶縁基板７１の面積は、第１導電性ダイ１３の面積と第２導電性ダイ２３の面積とを合わせた面積よりも大きい。電気絶縁基板７１は、第１チップ１００及び第２チップ２００で発生する熱をより効率良く放熱させる観点から、パッケージボディ７０よりも熱伝導性率が高い方が好ましい。電気絶縁基板７１は、例えば、ＡｌＮセラミック基板である。パッケージ７では、電気絶縁基板７１における第１導電性ダイ１３及び第２導電性ダイ２３側とは反対側の面がパッケージボディ７０の裏面側で露出している。
双方向スイッチ装置９ａでは、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２、第１ソース端子Ｓ１及び第２ソース端子Ｓ２のそれぞれの一部が、パッケージボディ７０の裏面側及び側面側で露出している。パッケージ７では、第１ゲート端子Ｇ１と、電気絶縁基板７１と、第１ソース端子Ｓ１とがパッケージボディ７０の第２方向Ｆ２において互いに離れて配置されている。また、パッケージ７では、第２ゲート端子Ｇ２と、電気絶縁基板７１と、第２ソース端子Ｓ２とがパッケージボディ７０の第２方向Ｆ２において互いに離れて配置されている。
第１導電性ダイ１３と第２導電性ダイ２３とが第１ソース端子Ｓ１及び第２ソース端子Ｓ２との間に印加される電圧で放電しないように、第１導電性ダイ１３及び第２導電性ダイ２３において互いに対向している面の間には、間隔が設けられていることが好ましい。
双方向スイッチ装置９ａは、第１ソース電極１Ｓと第１ソース端子Ｓ１とを電気的に接続している配線部３１ａと、第２ソース電極２Ｓと第２ソース端子Ｓ２とを電気的に接続している配線部３２ａと、を備える。双方向スイッチ装置９ａは、第１ゲート電極１Ｇと第１ゲート端子Ｇ１とを電気的に接続している配線部４１ａと、第２ゲート電極２Ｇと第２ゲート端子Ｇ２とを電気的に接続している配線部４２ａと、を備える。配線部３１ａ，３２ａの及び配線部４１ａ，４２ａの各々は、ワイヤ（ボンディングワイヤ）である。
また、パッケージ７は、例えば、第１ゲート端子Ｇ１、第２ゲート端子Ｇ２及び第１ソース端子Ｓ１及び第２ソース端子Ｓ２とは別に、第１ゲート電極１Ｇ、第２ゲート電極２Ｇ、第１ソース電極１Ｓ及び第２ソース電極２Ｓのそれぞれに接続された第１ゲートセンス端子、第２ゲートセンス端子、第１ソースセンス端子及び第２ソースセンス端子等を備えてもよい。
上述のように、第１横型トランジスタ１の第１ソース電極１Ｓと第１導電性層１０とが第１導体部６１ａを介して電気的に接続されているので、第１導電性層１０の電位が第１ソース電極１Ｓの電極と同電位となる。また、第２横型トランジスタ２の第２ソース電極２Ｓと第２導電性層２０とが第２導体部６２ａを介して電気的に接続されているので、第２導電性層２０の電位が第２ソース電極２Ｓの電極と同電位となる。したがって、第１基板１２及び第２基板２２の電位が安定する。双方向スイッチ８ａは、スイッチング動作の安定化を図れる。
双方向スイッチ８ａでは、第１ドレイン電極１Ｄと第１ソース電極１Ｓと間のドレイン－ソース間電圧が、例えば１００Ｖであるとする。また、双方向スイッチ８ａでは、第１ゲート電極１Ｇと第１ソース電極１Ｓとの間のゲート－ソース間電圧が、例えば５Ｖの場合であるとする。双方向スイッチ８ａでは、第１基板１２が第１ソース電極１Ｓと電気的に接続されていない（第１基板１２が接地されておらず、第１基板１２の電位がフローティング電位の接合）場合と比べて、第１半導体層１１において、第１ドレイン電極１Ｄから第１ゲート電極１Ｇに向かう電気力線をより確実に低減することが可能である。これにより、双方向スイッチ８ａでは、第１ゲート電極１Ｇと第１ドレイン電極１Ｄとの間の容量は、第１基板１２と第１ソース電極１Ｓとが互いに異なる電位である場合の第１ゲート電極１Ｇと第１ドレイン電極１Ｄとの間の容量よりも小さい。
同様に、双方向スイッチ８ａでは、第２基板２２が第２ソース電極２Ｓと電気的に接続されていないと比べて、第２半導体層２１において、第２ドレイン電極２Ｄから第２ゲート電極２Ｇに向かう電気力線をより確実に低減することが可能である。これにより、双方向スイッチ８ａでは、第２ゲート電極２Ｇと第２ドレイン電極２Ｄとの間の容量は、第２基板２２と第２ソース電極２Ｓとが互いに異なる電位である場合の第２ゲート電極２Ｇと第２ドレイン電極２Ｄ間の容量よりも小さい。したがって、本実施形態の双方向スイッチ８ａでは、より高速なスイッチング動作が可能となる。
上述の実施形態から明らかなように、双方向スイッチ８ａは、第１導電性層１０と、第２導電性層２０と、第１横型トランジスタ１と、第２横型トランジスタ２と、接続部５ａと、第１導体部６１ａと、第２導体部６２ａと、を備える。第１導電性層１０は、その厚さ方向において互いに反対側にある表面１０１及び裏面１０２を有する。第２導電性層２０は、その厚さ方向において互いに反対側にある表面２０１及び裏面２０２を有する。第１横型トランジスタ１は、第１導電性層１０の表面１０１上にある第１半導体層１１と、第１半導体層１１における第１導電性層１０側とは反対側の表面１１ａに配置された第１ソース電極１Ｓ、第１ゲート電極１Ｇ及び第１ドレイン電極１Ｄと、を有する。第２横型トランジスタ２は、第２導電性層２０の表面２０１上にある第２半導体層２１と、第２半導体層２１における第２導電性層２０側とは反対側の表面２１ａに配置された第２ソース電極２Ｓ、第２ゲート電極２Ｇ及び第２ドレイン電極２Ｄと、を有する。接続部５ａは、第１横型トランジスタ１と第２横型トランジスタ２とを逆直列に接続している。第１導体部６１ａは、第１横型トランジスタ１の第１ソース電極１Ｓと第１導電性層１０とを電気的に接続している。第２導体部６２ａは、第２横型トランジスタ２の第２ソース電極２Ｓと第２導電性層２０とを電気的に接続している。これにより、双方向スイッチ８ａでは、スイッチング動作の安定性を向上させることが可能になる。
双方向スイッチ８ａでは、第１導電性層１０は、第１導電性ダイ１３と、第１導電性層１０の厚さ方向において、第１導電性ダイ１３と第１半導体層１１との間にあり、第１導電性ダイ１３に接合されている導電性の第１基板１２と、を含んでいる。第１ソース電極１Ｓは、第１導電性ダイ１３と電気的に接続され、第１導電性ダイ１３を介して第１基板１２と電気的に接続されている。第２導電性層２０は、第２導電性ダイ２３と、第２導電性層２０の厚さ方向において、第２導電性ダイ２３と第２半導体層２１との間にあり、第２導電性ダイ２３に接合されている導電性の第２基板２２と、を含んでいる。第２ソース電極２Ｓは、第２導電性ダイ２３と電気的に接続され、第２導電性ダイ２３を介して第２基板２２と電気的に接続されている。これにより、第１基板１２の電位を第１ソース電極１Ｓの電位と略同じにでき、かつ第２基板２２の電位を第２ソース電極２Ｓの電位と略同じにできるので、双方向スイッチ８ａは、ターンオンするときに、より高速なスイッチング動作が可能となる。
双方向スイッチ８ａでは、接続部５ａは、第１ドレイン電極１Ｄと第２ドレイン電極２Ｄとを電気的に接続することで、第１横型トランジスタ１と第２横型トランジスタ２とを逆直列に接続している。これにより、双方向スイッチ８ａは、コモンドレイン接続の双方向スイッチとして使用できる。
双方向スイッチ８ａでは、第１導体部６１ａ及び第２導体部６２ａの各々は、ワイヤである。これにより、双方向スイッチ８ａでは、第１導体部６１ａ及び第２導体部６２ａの形成が容易になる。
双方向スイッチ装置９ａは、双方向スイッチ８ａと、第１ゲート電極１Ｇに電気的に接続された第１ゲート端子Ｇ１と、第２ゲート電極２Ｇに電気的に接続された第２ゲート端子Ｇ２と、パッケージボディ７０と、を備える。パッケージボディ７０には、双方向スイッチ８ａの少なくとも一部、第１ゲート端子Ｇ１、及び第２ゲート端子Ｇ２が収納される。これにより、双方向スイッチ装置９ａは、スイッチング動作の安定性を向上させることが可能になる。
本実施形態の変形例の双方向スイッチ８ｂ及びそれを備える双方向スイッチ装置９ｂについて、図４を参照して説明する。変形例の双方向スイッチ８ｂ及び双方向スイッチ装置９ｂに関して、実施形態１の双方向スイッチ８ａ及び双方向スイッチ装置９ａと同様の構成要素においては、実施形態１の双方向スイッチ８ａ及び双方向スイッチ装置９ａと同一の符号を付して説明する。
変形例の双方向スイッチ８ｂでは、第１導体部６１ｂ及び第２導体部６２ｂが、実施形態１の双方向スイッチ８ａの第１導体部６１ａ及び第２導体部６２ａと相違する。
また、変形例１の双方向スイッチ８ｂの第１導電性層１０は、第１導電性ダイ１３を備えておらず第１基板１２のみにより構成されている。第１基板１２は、第１半導体層１１と電気絶縁基板７１との間に配置される。また、変形例１の双方向スイッチ８ａの第２導電性層２０は、第２導電性ダイ２３を備えておらず、第２基板２２のみにより構成されている。第２基板２２は、第２半導体層２１と電気絶縁基板７１との間に配置される。
変形例の双方向スイッチ８ｂでは第１導体部６１ｂは、第１ソース電極１Ｓの直下において、第１半導体層１１を貫通するように形成されたビア（ビア導体）である。第１ソース電極１Ｓは、第１導体部６１ｂを介して第１基板１２と電気的に接続されている。第１導体部６１ｂは、第１基板１２の厚さ方向の途中まで形成されている。ビアは、例えばエッチング技術及びめっき技術等を利用して形成できる。
双方向スイッチで８ｂでは、第２導体部６２ｂは、第２ソース電極の直下において、第２半導体層２１を貫通するように形成されたビア（ビア導体）である。第２ソース電極２Ｓは、第２導体部６２ｂを介して第２基板２２と電気的に接続されている。第２導体部６２ｂは、第２基板２２の厚さ方向の途中まで形成されている。ビアは、例えばエッチング技術及びメッキ技術等を利用して形成できる。
変形例の双方向スイッチ８ｂ及び双方向スイッチ装置９ｂは、実施形態１の双方向スイッチ８ａ及び双方向スイッチ装置９ａと比べて、部品点数の軽減、平面サイズの小型化及び薄型化を図ることが可能となる。
上述の変形例以外の例を下記に列挙する。
双方向スイッチ８ａでは、第１横型トランジスタ１及び第２横型トランジスタ２の配置が上述の実施形態に限定されない。例えば、第１横型トランジスタ１と第２横型トランジスタ２とは、パッケージボディ７０の第１方向Ｆ１におけるパッケージボディ７０の中央であって、パッケージボディ７０の第２方向Ｆ２に沿った線に対して線対称になるように第１ゲート電極１Ｇ及び第２ゲート電極２Ｇが配置されてもよい。これにより、双方向スイッチ装置９ａでは、配線部４１ａの長さと配線部４２ａの長さとを略同じにすることが可能となる。これにより、双方向スイッチ装置９ａでは、配線部４１ａと配線部４２ａとで抵抗値及び寄生インダクタンスの値がそれぞれ略同じになる。したがって、双方向スイッチ８ａ及び双方向スイッチ装置９ａでは、第１横型トランジスタ１の動作状態及び第２横型トランジスタ２の動作状態の差が生じ難くなり、スイッチング動作がより安定する。
また、第１基板１２及び第２基板２２の厚さは、例えば、１５０μｍであるが、これに限らない。
また、第１導電性層１０及び第２導電性層２０は、シリコン基板からなる第１基板１２及び第２基板２２に変えて、サファイア基板等の絶縁性基板を備えていてもよい。この場合、スイッチング速度の低下を抑制する観点から、絶縁性基板の厚さは、より薄いほうが好ましく、第１半導体層１１及び第２半導体層２１と同等以下であるのがより好ましい。この場合、絶縁性基板からなる第１基板及び絶縁性基板からなる第２基板が使用されても、双方向スイッチ８ａは、第１ドレイン電極１Ｄと第１ゲート電極１Ｇとの間の容量、及び第２ドレイン電極２Ｄと第２ゲート電極２Ｇとの間の容量を減少させることが可能となる。
また、双方向スイッチ装置９ａは、パッケージ７として、表面実装型パッケージを備えているが、これに限らない。双方向スイッチ装置９ａにおけるパッケージは、ＴＯ－２２等のようなリード型パッケージでもよい。この場合、双方向スイッチ装置９ａは、第１ソース端子Ｓ１、第２ソース端子Ｓ２、第１ゲート端子Ｇ１及び第２ゲート端子Ｇ２をそれぞれリード端子として備えていればよい。
また、双方向スイッチ装置９ａでは、第１ソース端子Ｓ１と第２ソース端子Ｓ２とが電気的に絶縁されているが、これに限らず、１つの共通のソース端子でもよい。
また、双方向スイッチ装置９ａでは、第１ゲート端子Ｇ１と第２ゲート端子Ｇ２とが電気的に絶縁されているが、これに限らず１つの共通のゲート端子でもよい。
（実施形態２）
本実施形態の双方向スイッチ８ｃ及び双方向スイッチ装置９ｃについて、図５を参照して説明する。本実施形態の双方向スイッチ８ｃ及び双方向スイッチ装置９ｃでは、接続部５ｂの構成が、実施形態１の接続部５ａの構成と相違する。本実施形態の双方向スイッチ８ｃ及び双方向スイッチ装置９ｃに関し、実施形態１の双方向スイッチ８ａ及び双方向スイッチ装置９ａと重複する構成については、同じ符号を付し、詳しい説明は省略する。
本実施形態の双方向スイッチ８ｃは、実施形態１の双方向スイッチ装置９ａにおける電気絶縁基板７１の代わりに、導電性基板５ｂａを備えている。本実施形態の双方向スイッチ８ｃは、第１導電性ダイ１３と導電性基板５ｂａとの間に介在する第１電気絶縁層１４１と、第２導電性ダイ２３と導電性基板５ｂａとの間に介在する第２電気絶縁層１４２と、を更に備えている。本実施形態の双方向スイッチ８ｃにおける接続部５ｂは、導電性基板５ｂａと、第１ドレイン電極１Ｄと導電性基板５ｂａとを接続しているワイヤ（導電ワイヤ）５ｂｂと、第２ドレイン電極２Ｄと導電性基板５ｂａとを接続しているワイヤ（導電ワイヤ）５ｂｃと、を備える。ワイヤ５ｂｂの一端は、第１ドレイン電極１Ｄと電気的に接続されている。第１ドレイン電極１Ｄは、ワイヤ５ｂｂを介して、導電性基板５ｂａと電気的に接続されている。第２ドレイン電極２Ｄは、ワイヤ５ｂｃを介して、導電性基板５ｂａと電気的に接続されている。これにより、第１ドレイン電極１Ｄと第２ドレイン電極２Ｄとは、導電性基板５ｂａ、ワイヤ５ｂｂ及びワイヤ５ｂｃを介して互いに電気的に接続されている。
本実施形態の双方向スイッチ８ｃでは、第１ドレイン電極１Ｄと第２ドレイン電極２Ｄとが、導電性基板５ｂａ、ワイヤ５ｂｂ及びワイヤ５ｂｃを含む接続部５ｂにより電気的に接続されている。これにより、本実施形態の双方向スイッチ８ｃでは、接続部５ｂが、配線部３１ａ、配線部３２ａ、配線部４１ａ及び配線部４２ａ等と相互に電気的及び磁気的に干渉するのを抑制することが可能となる。双方向スイッチ８ｃでは、第１ゲート電極１Ｇと第１ソース電極１Ｓとの間及び第２ゲート電極２Ｇと第２ソース電極２Ｓとの間における相互のノイズの影響が軽減される。本実施形態の双方向スイッチ８ｃ及び双方向スイッチ装置９ｃでは、スイッチング動作が安定するという効果に加えて、第１ゲート電極１Ｇと第１ソース電極１Ｓとの間及び第２ゲート電極２Ｇと第２ソース電極２Ｓとの間におけるノイズの影響が軽減される。
双方向スイッチ８ｃ及び双方向スイッチ装置９ｃでは、導電性基板５ｂａの材料は、例えば、銅、銅合金等である。導電性基板５ｂａは導電性ダイである。双方向スイッチ８ｃ及び双方向スイッチ装置９ｃでは、第１ソース端子Ｓ１と第２ソース端子Ｓ２との間に電位差が生じた場合に、この電位差によって第１電気絶縁層１４１及び第２電気絶縁層１４２が絶縁破壊しないようなに第１電気絶縁層１４１及び第２電気絶縁層１４２の厚さが設定されているのが好ましい。双方向スイッチ８ｃ及び双方向スイッチ装置９ｃでは、第１電気絶縁層１４１及び第２電気絶縁層１４２は、薄いほうが好ましい。
双方向スイッチ８ｃにおいて、接続部５ｂは、第１導電性層１０の裏面１０２と第２導電性層２０の裏面２０２とに対向する１つの導電性基板５ｂａと、第１ドレイン電極１Ｄと導電性基板５ｂａとを接続しているワイヤ５ｂｂと、第２ドレイン電極２Ｄと導電性基板５ｂａとを接続しているワイヤ５ｂｃと、を含んでいる。双方向スイッチ８ｃは、第１導電性層１０と導電性基板５ｂａとの間にある第１電気絶縁層１４１と、第２導電性層２０と導電性基板５ｂａとの間にある第２電気絶縁層１４２と、を更に備える。これにより、双方向スイッチ８ｃは、コモンドレイン接続の双方向スイッチとして使用できる。
（実施形態３）
本実施形態の双方向スイッチ８ｄ及び双方向スイッチ装置９ｄについて、図６を参照して説明する。本実施形態の双方向スイッチ８ｄ及び双方向スイッチ装置９ｄでは、第１導体部６１ｃ、第２導体部６２ｃ及び接続部５ｃが、実施形態１の第１導体部６１ａ、第２導体部６２ｂ及び接続部５ａと相違する。また、本実施形態の双方向スイッチ８ｄは、電気絶縁基板７１を有していない点でも実施形態１の双方向スイッチ８ａと相違する。
本実施形態の双方向スイッチ８ｄに関し、実施形態１の双方向スイッチ８ａと重複する構成については、同じ符号を付し、詳しい説明は省略する。
接続部５ｃは、第１ドレイン電極１Ｄと第２ドレイン電極２Ｄとを電気的に接続する導体層である。この導体層は、めっきにより形成されためっき層である。パッケージボディ７０の第１方向Ｆ１における接続部５ｃの一端は、第１ドレイン電極１Ｄに接続されている。パッケージボディ７０の第１方向Ｆ１における接続部５ｃの他端は、第２ドレイン電極２Ｄに電気的に接続されている。接続部５ｃは、第１ドレイン電極１Ｄ及び第２ドレイン電極２Ｄを覆うように配置されている。
第１導体部６１ｃは、第１ソース電極１Ｓと第１導電性ダイ１３とを接続する導体層である。この導体層は、めっきにより形成されためっき層である。第１導体部６１ｃは、第１ソース電極１Ｓに電気的に接続される第１部位６１１と、第１導電性ダイ１３に電気的に接続される第２部位６１２と、を備える。第１導体部６１ｃの第１部位６１１の平面視形状は、Ｌ字状である。第１導体部６１ｃの第１部位６１１は、第１ソース電極１Ｓを覆うように配置されている。第１導体部６１ｃの第２部位６１２は、第１導電性ダイ１３の一側面を覆うように配置されている。第１部位６１１の一部及び第２部位６１２は、パッケージボディ７０の第２方向Ｆ２の一端から露出している。第１部位６１１及び第２部位６１２は、第１ソース端子Ｓ１として機能する。
また、双方向スイッチ８ｄは、第１ゲート電極１Ｇに接続された第１接続層６３１を備える。第１接続層６３１は、導体層である。この導体層は、めっきにより形成されためっき層である。第１接続層６３１の平面視形状は、長方形状である。第１接続層６３１の長手方向の一端は、第１ゲート電極１Ｇと電気的に接続されている。第１接続層６３１は、第１ゲート端子Ｇ１を兼ねている。第１接続層６３１の他端は、パッケージボディ７０の第２方向Ｆ２におけるパッケージボディ７０の一端から露出している。
第２導体部６２ｃは、第２ソース電極２Ｓと第２導電性ダイ２３とを接続する導体層である。この導体層は、めっきにより形成されためっき層である。第２導体部６２ｃは、第２ソース電極２Ｓに電気的に接続される第１部位６２１と、第２導電性ダイ２３に電気的に接続される第２部位６２２と、を備える。第２導体部６２ｃの第１部位６２１の平面視形状は、Ｌ字状である。第２導体部６２ｃの第１部位６２１は、第２ソース電極２Ｓを覆うように配置されている。第２導体部６２ｃの第２部位６２２は、第２導電性ダイ２３の一側面を覆うように配置されている。第１部位６２１の一部及び第２部位６２２は、パッケージボディ７０の第２方向Ｆ２の一端から露出している。第１部位６２１及び第２部位６２２は、第２ソース端子Ｓ２として機能する。
また、双方向スイッチ８ｄは、第２ゲート電極２Ｇに接続された第２接続層６３２を備える。第２接続層６３２は、導体層である。この導体層は、めっきにより形成されためっき層である。第２接続層６３２の平面視形状は、長方形状である。第２接続層６３２の長手方向の一端は、第２ゲート電極２Ｇと電気的に接続される。第２接続層６３２は、第２ゲート端子Ｇ２を兼ねている。第２接続層６３２の他端は、パッケージボディ７０の第２方向Ｆ２におけるパッケージボディ７０の一端から露出している。
本実施形態の双方向スイッチ８ｄでは、接続部５ｃが導体層により構成されている。本実施形態の双方向スイッチ８ｄの接続部５ｃの断面積は、実施形態１の双方向スイッチ８ａの接続部５ａ（ワイヤ）の断面積よりも大きい。これにより、本実施形態の双方向スイッチ８ｄの接続部５ｃの抵抗値及びインダクタンスの値は、実施形態１の双方向スイッチ８ａの接続部５ａの抵抗値及びインダクタンスの値よりも小さい。よって、本実施形態の双方向スイッチ８ｄ及び双方向スイッチ装置９ｄでは、スイッチング動作が安定するという効果に加えて、エネルギ損失をより抑制することが可能となり、例えば、マトリクスコンバータの省エネルギ化に対応することが可能となる。
また、本実施形態の双方向スイッチ８ｄの接続部５ｃの表面積は、実施形態１の双方向スイッチ８ａの接続部５ａ（ワイヤ）の表面積よりも大きい。これにより、本実施形態の双方向スイッチ８ｄでは、放熱性が向上し、動作安定性が更に向上する。
本実施形態の双方向スイッチ８ｄは、接続部５ｃにより第１ドレイン電極１Ｄと第２ドレイン電極２Ｄとが接続されているので、コモンドレインの双方向スイッチとして機能する。また、第１導電性ダイ１３及び第２導電性ダイ２３は、第１チップ１００及び第２チップ２００のそれぞれを実装するためのパッドとして機能する。これにより、実施形態１の双方向スイッチ８ａ及び双方向スイッチ装置９ａと比較して、双方向スイッチ８ｄ及び双方向スイッチ装置９ｄでは、小型化及び薄型化を図ることが可能となる。
双方向スイッチ８ｄでは、第１導体部６１ｃ及び第２導体部６２ｃの各々は、導体層である。これにより、本実施形態の双方向スイッチ８ｄの第１導体部６１ｃ及び第２導体部６２ｃの各々は、実施形態１の双方向スイッチ８ａの第１導体部６１ａ及び第２導体部６２ａの各々と比較して、断面積が大きい。よって、双方向スイッチ８ｄ及び双方向スイッチ装置９ｄでは、エネルギ損失をより抑制することができる。
双方向スイッチ８ｄでは、接続部５ｃは、導体層である。これにより、本実施形態の双方向スイッチ８ｄの接続部５ｃは、実施形態１の双方向スイッチ８ａの接続部５ａと比較して、断面積が大きい。よって、双方向スイッチ８ｄ及び双方向スイッチ装置９ｄでは、エネルギ損失をより抑制することができる。
双方向スイッチ８ｄでは、第１導体部６１ｃの一部がパッケージボディ７０の外部にあってもよい。双方向スイッチ８ｄでは、第２導体部６２ｃの一部がパッケージボディ７０の外部にあってもよい。
双方向スイッチ８ｄでは、第１導体部６１ｃと第１導電性ダイ１３とがビアで電気的に接続されていてもよい。また、第２導体部６２ｃと第２導電性ダイ２３とがビアで接続されていてもよい。
双方向スイッチ８ｄでは、第１導電性ダイ１３及び第２導電性ダイ２３は、薄膜の導電性層でもよい。
双方向スイッチ８ｄでは、第１基板１２と第１導電性ダイ１３とがビアで電気的に接続されていてもよい。また、第２基板２２と第２導電性ダイ２３とがビアで電気的に接続されていてもよい。
本実施形態の変形例の双方向スイッチ８ｅ及び双方向スイッチ装置９ｅについて、図７Ａ及び７Ｂを参照して説明する。変形例の双方向スイッチ８ｅ及び双方向スイッチ装置９ｅでは、図７Ａに示すように、第１導体部６１ｄが第１部位６１１のみを備えている。また第２導体部６２ｄが第１部位６２１のみを備えている。
第１導電性ダイ１３は、図７Ｂに示すように、第１基板１２が接合されている面とは反対側の面（第１導電性層１０の裏面１０２）がパッケージボディ７０から露出している。また、第２導電性ダイ２３は、第２基板２２が接合されている面とは反対側の面（第２導電性層２０の裏面２０２）がパッケージボディ７０から露出している。
また、第１導体部６１ｄの第１部位６１１の一部がパッケージボディ７０から露出している。さらに第２導体部６２ｄの第１部位６２１の一部がパッケージボディ７０から露出している。
ここで、双方向スイッチ装置９ｅは、例えばプリント基板９００に対してフェースダウン実装することができる。プリント基板９００は、第１ソース電極１Ｓと電気的に接続される第１ソース配線９１１と、第２ソース電極２Ｓと電気的に接続される第２ソース配線９１２と、を備える。第１導体部６１ｄの第１部位６１１は、第１ソース配線９１１に半田等によって接続される。また、第２導体部６２ｄの第１部位６２１は、第２ソース配線９１２に半田等によって接続される。
第１ソース配線９１１は、第１導電性ダイ１３に、例えば、ワイヤ、クリップ又は半田等によって、電気的に接続される。また、第２ソース配線９１２は、第２導電性ダイ２３に、例えば、ワイヤ、クリップ又は半田等によって、電気的に接続される。
変形例の双方向スイッチ８ｅ及び双方向スイッチ装置９ｅでは、第１横型トランジスタ１、第２横型トランジスタ２で発生した熱をそれぞれ、第１導電性ダイ１３及び第２導電性ダイ２３を介してプリント基板９００に伝熱することができる。これにより、双方向スイッチ８ｅ及び双方向スイッチ装置９ｅでは、双方向スイッチ８ｅで発生した熱を効率良く放熱することが可能である。
（実施形態４）
本実施形態の双方向スイッチ８ｆ及び双方向スイッチ装置９ｆについて、図８及び９を参照して説明する。本実施形態の双方向スイッチ８ｆ及び双方向スイッチ装置９ｆに関し、実施形態１の双方向スイッチ８ａ及び双方向スイッチ装置９ａと重複する構成については、同じ符号を付し、詳しい説明は省略する。
本実施形態の双方向スイッチ８ｆでは、図８に示すように、第１横型トランジスタ１の第１ソース電極１Ｓと第２横型トランジスタ２の第２ソース電極２Ｓとが接続部５ｄによって互いに電気的に接続されている。つまり、本実施形態の双方向スイッチ８ｆは、コモンソースの双方向スイッチである。双方向スイッチ装置９ｆは、第１ドレイン端子Ｄ１と、第２ドレイン端子Ｄ２と、を備える。また、本実施形態の双方向スイッチ８ｆは、第１導電性ダイ１３及び第２導電性ダイ２３のいずれも含んでいない点で、実施形態１の双方向スイッチ８ａと相違する。
双方向スイッチ８ｆの接続部５ｄは、第１導電性層１０の裏面１０２と第２導電性層２０の裏面２０２とに接合された導電性ダイ５ｄａを含む。接続部５ｄは、第１ソース電極１Ｓと導電性ダイ５ｄａとを接続しているワイヤ（導電ワイヤ）５ｄｂ、及び第２ソース電極２Ｓと導電性ダイ５ｄａとを接続しているワイヤ（導電ワイヤ）５ｄｃと、を含む。
第１横型トランジスタ１の第１ドレイン電極１Ｄは、ワイヤ（導電ワイヤ）３１ｂを介して第１ドレイン端子Ｄ１と電気的に接続される。第２ドレイン電極２Ｄは、ワイヤ（導電ワイヤ）３２ｂを介して第２ドレイン端子Ｄ２と電気的に接続されている。
第１ドレイン端子Ｄ１と第２ドレイン端子Ｄ２とは、パッケージボディ７０の第１方向Ｆ１において、互いに離れて配置されており、電気的に絶縁されている。ここにおいて、第１ドレイン端子Ｄ１と第２ドレイン端子Ｄ２との間には、パッケージボディ７０の一部が介在している。第１ゲート端子Ｇ１と第２ゲート端子Ｇ２は、パッケージボディ７０の第１方向Ｆ１において、互いに離れて配置されており、電気的に絶縁されている。ここにおいて、第１ゲート端子Ｇ１と第２ゲート端子Ｇ２との間には、パッケージボディ７０の一部が介在している。
本実施形態の双方向スイッチ８ｆ及び双方向スイッチ装置９ｆでは、第１ソース電極１Ｓと第２ソース電極２Ｓとが導電性ダイ５ｄａ、ワイヤ５ｄｂ及びワイヤ５ｄｃを介して互いに電気的に接続されている。本実施形態の双方向スイッチ８ｆは、実施形態１の双方向スイッチ８ａよりも、部品数を少なくすることが可能である。双方向スイッチ８ｆ及び双方向スイッチ装置９ｆではスイッチング動作が安定するという効果に加えて、薄型化を図ることが可能となる。
双方向スイッチ８ｆでは、第１ソース電極１Ｓと第２ソース電極２Ｓとを電気的に接続することで、第１横型トランジスタ１と第２横型トランジスタ２とを逆直列に接続している（図９参照）。これにより、双方向スイッチ８ｆは、ソースコモンの双方向スイッチとして機能する。
本実施形態の変形例の双方向スイッチ８ｇ及び双方向スイッチ装置９ｇについて、図１０Ａ及び図１０Ｂを参照して説明する。
変形例の双方向スイッチ８ｇの接続部５ｅは、例えば、金属層である。接続部５ｅは、第１ソース電極１Ｓと第２ソース電極２Ｓとを電気的に接続する。パッケージボディ７０の第１方向Ｆ１における接続部５ｅの一端は、第１ソース電極１Ｓに電気的に接続されている。パッケージボディ７０の第１方向Ｆ１における接続部５ｅの他端は、第２ソース電極２Ｓに電気的に接続されている。接続部５ｅは、第１ソース電極１Ｓ及び第２ソース電極２Ｓを覆うように配置されている。接続部５ｅは、一部がパッケージボディ７０から露出していることで、第１ソース端子Ｓ１及び第２ソース端子Ｓ２を兼ねることが可能となる。
変形例の双方向スイッチ８ｇは、第１ドレイン接続層１６１と、第２ドレイン接続層１６２と、第１ゲート接続層１７１と、第２ゲート接続層１７２と、を備える。
第１ドレイン接続層１６１は、導体層である。この導体層は、めっきにより形成されためっき層である。第１ドレイン接続層１６１の平面視形状は、長方形状である。第１ドレイン接続層１６１は、第１ドレイン電極１Ｄと電気的に接続されている。第１ドレイン接続層１６１は、パッケージボディ７０から露出することで、第１ドレイン端子Ｄ１を兼ねている。
第２ドレイン接続層１６２は、導体層である。この導体層は、めっきにより形成されためっき層である。第２ドレイン接続層１６２の平面視形状は、長方形状である。第２ドレイン接続層１６２は、第２ドレイン電極２Ｄに電気的に接続されている。第２ドレイン接続層１６２は、パッケージボディ７０から露出することで、第２ドレイン端子Ｄ２を兼ねている。
第１ゲート接続層１７１は、導体層である。この導体層は、めっきにより形成されためっき層である。第１ゲート接続層１７１の平面視形状は、長方形状である。第１ゲート接続層１７１は、第１ゲート電極１Ｇと電気的に接続されている。また、第１ゲート接続層１７１は、パッケージボディ７０から露出することで、第１ゲート端子Ｇ１を兼ねることを可能とする。
第２ゲート接続層１７２は、導体層である。この導体層は、めっきにより形成されためっき層である。第２ゲート接続層１７２の平面視形状は、長方形状ある。第２ゲート接続層１７２は、第２ゲート電極２Ｇと電気的に接続されている。また、第２ゲート接続層１７２は、パッケージボディ７０から露出することで第２ゲート端子Ｇ２として使用可能である。
第１導電性ダイ１３は、図１０Ｂに示すように、第１基板１２が接合されている面とは反対側の面がパッケージボディ７０から露出している。また、第２導電性ダイ２３は、第２基板２２が接合されている面とは反対側の面がパッケージボディ７０から露出している。
ここで、双方向スイッチ装置９ｇが実装されるプリント基板９００には、第１ソース電極１Ｓ及び第２ソース電極２Ｓと電気的に接続される共通ソース配線９１５と、第１ゲート電極１Ｇと電気的に接続される第１ゲート配線９１８と、第２ゲート電極２Ｇと電気的に接続される第２ゲート配線９１９と、が設けられている。さらに、プリント基板９００には、第１ドレイン電極１Ｄと電気的に接続される第１ドレイン配線９１６と、第２ドレイン電極２Ｄと電気的に接続される第２ドレイン配線９１７と、が設けられている。共通ソース配線９１５と接続部５ｅとは、半田等によって互いに電気的に接続される。第１ドレイン接続層１６１は、半田等によって、第１ドレイン配線９１６と電気的に接続される。第２ドレイン接続層１６２は、半田等によって、第２ドレイン配線９１７と電気的に接続される。
共通ソース配線９１５は、例えば、ワイヤ、クリップ又は半田等によって、第１導電性ダイ１３及び第２導電性ダイ２３と電気的に接続される。
変形例の双方向スイッチ８ｇ及び双方向スイッチ装置９ｇでは、接続部５ｅの平面視形状が長方形状である。これにより、本実施形態の変形例の双方向スイッチ８ｇの接続部５ｅの抵抗値及びインダクタンスの値は、実施形態１の双方向スイッチ８ａの接続部５ａの抵抗値及びインダクタンスのそれぞれの値よりも小さい。これにより、本実施形態の変形例の双方向スイッチ８ｇ及び双方向スイッチ装置９ｇでは、第１横型トランジスタ１及び第２横型トランジスタ２のスイッチング動作が安定するという効果に加えて、エネルギ損失をより抑制することが可能となる。
本実施形態の双方向スイッチ装置９ｇでは、共通ソース配線９１５と第１導電性ダイ１３とをワイヤ（導電ワイヤ）等によって電気的に接続することにより、第１ソース電極１Ｓの電位を第１導電性層１０の電位と同じにすることが可能となる。また、双方向スイッチ装置９ｇでは、共通ソース配線９１５と第２導電性ダイ２３とをワイヤ（導電ワイヤ）等によって電気的に接続することにより、第２ソース電極２Ｓの電位を第２導電性層２０の電位と同じにすることが可能となる。
１ 第１横型トランジスタ
１０ 第１導電性層
１０１ 表面
１０２ 裏面
１１ 第１半導体層
１１ａ 表面
１２ 第１基板
１３ 第１導電性ダイ
１Ｄ 第１ドレイン電極
１Ｇ 第１ゲート電極
１Ｓ 第１ソース電極
２ 第２横型トランジスタ
２０ 第２導電性層
２０１ 表面
２０２ 裏面
２１ 第２半導体層
２１ａ 表面
２２ 第２基板
２３ 第２導電性ダイ
２Ｓ 第２ソース電極
２Ｄ 第２ドレイン電極
２Ｇ 第２ゲート電極
２Ｓ 第２ソース電極
５ａ，５ｂ，５ｃ 接続部
５ｂａ 導電性基板
５ｂｂ ワイヤ
５ｂｃ ワイヤ
６１ａ，６１ｃ 第１導体部
６２ａ，６２ｃ 第２導体部
５ｄａ 導電性ダイ
８ａ，８ｂ，８ｃ，８ｄ，８ｆ，８ｇ 双方向スイッチ
７０ パッケージボディ
９ａ，９ｂ，９ｃ，９ｄ，９ｆ，９ｇ 双方向スイッチ装置
Ｄ１ 第１ドレイン端子
Ｄ２ 第２ドレイン端子
Ｇ１ 第１ゲート端子
Ｇ２ 第２ゲート端子
Ｓ１ 第１ソース端子
Ｓ２ 第２ソース端子

Claims (9)

  1. 厚さ方向において互いに反対側にある表面及び裏面を有する第１導電性層と、
    厚さ方向において互いに反対側にある表面及び裏面を有する第２導電性層と、
    前記第１導電性層の前記表面上にある第１半導体層と、前記第１半導体層における前記第１導電性層側とは反対側の表面に配置された第１ソース電極、第１ゲート電極及び第１ドレイン電極と、を有する第１横型トランジスタと、
    前記第２導電性層の前記表面上にある第２半導体層と、前記第２半導体層における前記第２導電性層側とは反対側の表面に配置された第２ソース電極、第２ゲート電極及び第２ドレイン電極と、を有する第２横型トランジスタと、
    前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している接続部と、
    前記第１横型トランジスタの前記第１ソース電極と前記第１導電性層とを電気的に接続している第１導体部と、
    前記第２横型トランジスタの前記第２ソース電極と前記第２導電性層とを電気的に接続している第２導体部と、を備え、
    前記第１導電性層は、
    第１導電性ダイと、前記第１導電性層の厚さ方向において、前記第１導電性ダイと前記第１半導体層との間にあり、前記第１導電性ダイに接合されている導電性の第１基板と、を含み、
    前記第１ソース電極は、前記第１導電性ダイと電気的に接続され、前記第１導電性ダイを介して前記第１基板と電気的に接続され、
    前記第２導電性層は、
    第２導電性ダイと、前記第２導電性層の厚さ方向において、前記第２導電性ダイと前記第２半導体層との間にあり、前記第２導電性ダイに接合されている導電性の第２基板と、を含み、
    前記第２ソース電極は、前記第２導電性ダイと電気的に接続され、前記第２導電性ダイを介して前記第２基板と電気的に接続されている、
    ことを特徴とする双方向スイッチ。
  2. 前記接続部は、前記第１ドレイン電極と前記第２ドレイン電極とを電気的に接続することで、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している、
    ことを特徴とする請求項１に記載の双方向スイッチ。
  3. 前記接続部は、前記第１ソース電極と前記第２ソース電極とを電気的に接続することで、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している、
    ことを特徴とする請求項１に記載の双方向スイッチ。
  4. 厚さ方向において互いに反対側にある表面及び裏面を有する第１導電性層と、
    厚さ方向において互いに反対側にある表面及び裏面を有する第２導電性層と、
    前記第１導電性層の前記表面上にある第１半導体層と、前記第１半導体層における前記第１導電性層側とは反対側の表面に配置された第１ソース電極、第１ゲート電極及び第１ドレイン電極と、を有する第１横型トランジスタと、
    前記第２導電性層の前記表面上にある第２半導体層と、前記第２半導体層における前記第２導電性層側とは反対側の表面に配置された第２ソース電極、第２ゲート電極及び第２ドレイン電極と、を有する第２横型トランジスタと、
    前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している接続部と、
    前記第１横型トランジスタの前記第１ソース電極と前記第１導電性層とを電気的に接続している第１導体部と、
    前記第２横型トランジスタの前記第２ソース電極と前記第２導電性層とを電気的に接続している第２導体部と、を備え、
    前記第１導体部及び前記第２導体部の各々は、ワイヤである、
    ことを特徴とする双方向スイッチ。
  5. 前記第１導体部及び前記第２導体部の各々は、導体層である、
    ことを特徴とする請求項１～３のいずれか一項に記載の双方向スイッチ。
  6. 厚さ方向において互いに反対側にある表面及び裏面を有する第１導電性層と、
    厚さ方向において互いに反対側にある表面及び裏面を有する第２導電性層と、
    前記第１導電性層の前記表面上にある第１半導体層と、前記第１半導体層における前記第１導電性層側とは反対側の表面に配置された第１ソース電極、第１ゲート電極及び第１ドレイン電極と、を有する第１横型トランジスタと、
    前記第２導電性層の前記表面上にある第２半導体層と、前記第２半導体層における前記第２導電性層側とは反対側の表面に配置された第２ソース電極、第２ゲート電極及び第２ドレイン電極と、を有する第２横型トランジスタと、
    前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している接続部と、
    前記第１横型トランジスタの前記第１ソース電極と前記第１導電性層とを電気的に接続している第１導体部と、
    前記第２横型トランジスタの前記第２ソース電極と前記第２導電性層とを電気的に接続している第２導体部と、を備え、
    前記接続部は、前記第１ドレイン電極と前記第２ドレイン電極とを電気的に接続することで、前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続しており、
    前記接続部は、前記第１導電性層の前記裏面と前記第２導電性層の前記裏面とに対向する１つの導電性基板と、前記第１ドレイン電極と前記導電性基板とを接続しているワイヤと、前記第２ドレイン電極と前記導電性基板とを接続しているワイヤと、を含み、
    前記第１導電性層と前記導電性基板との間にある第１電気絶縁層と、前記第２導電性層と前記導電性基板との間にある第２電気絶縁層と、を更に備える、
    ことを特徴とする双方向スイッチ。
  7. 前記接続部は、導体層である、
    ことを特徴とする請求項１～５のいずれか一項に記載の双方向スイッチ。
  8. 請求項１～７の何れか一項に記載の双方向スイッチと、
    前記第１ゲート電極に電気的に接続された第１ゲート端子と、
    前記第２ゲート電極に電気的に接続された第２ゲート端子と、
    前記双方向スイッチの少なくとも一部、前記第１ゲート端子、及び前記第２ゲート端子が収納されるパッケージボディと、を備える、
    ことを特徴とする双方向スイッチ装置。
  9. 双方向スイッチと、
    第１ゲート端子と、
    第２ゲート端子と、
    前記双方向スイッチの少なくとも一部、前記第１ゲート端子、及び前記第２ゲート端子が収納されるパッケージボディと、を備え、
    前記双方向スイッチは、
    厚さ方向において互いに反対側にある表面及び裏面を有する第１導電性層と、
    厚さ方向において互いに反対側にある表面及び裏面を有する第２導電性層と、
    前記第１導電性層の前記表面上にある第１半導体層と、前記第１半導体層における前記第１導電性層側とは反対側の表面に配置された第１ソース電極、第１ゲート電極及び第１ドレイン電極と、を有する第１横型トランジスタと、
    前記第２導電性層の前記表面上にある第２半導体層と、前記第２半導体層における前記第２導電性層側とは反対側の表面に配置された第２ソース電極、第２ゲート電極及び第２ドレイン電極と、を有する第２横型トランジスタと、
    前記第１横型トランジスタと前記第２横型トランジスタとを逆直列に接続している接続部と、
    前記第１横型トランジスタの前記第１ソース電極と前記第１導電性層とを電気的に接続している第１導体部と、
    前記第２横型トランジスタの前記第２ソース電極と前記第２導電性層とを電気的に接続している第２導体部と、を含み、
    前記第１ゲート端子は、前記第１ゲート電極に電気的に接続されており、
    前記第２ゲート端子は、前記第２ゲート電極に電気的に接続されており、
    前記双方向スイッチの前記第１導体部の一部が前記パッケージボディの外部にあり、
    前記双方向スイッチの前記第２導体部の一部が前記パッケージボディの外部にある、
    ことを特徴とする双方向スイッチ装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049848B1 (en) * 2020-05-21 2021-06-29 Nanya Technology Corporation Semiconductor device
US12057824B2 (en) * 2021-06-29 2024-08-06 Navitas Semiconductor Limited Circuits and methods for controlling a voltage of a semiconductor substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016093A (ja) 2008-07-02 2010-01-21 Sharp Corp 半導体装置
JP2011129924A (ja) 2009-12-17 2011-06-30 Infineon Technologies Austria Ag 金属キャリアを有する半導体デバイスおよび製造方法
US20150115313A1 (en) 2013-10-31 2015-04-30 Infineon Technologies Austria Ag Semiconductor Device Package

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP5369434B2 (ja) * 2007-12-21 2013-12-18 サンケン電気株式会社 双方向スイッチ
JP5439725B2 (ja) * 2008-02-20 2014-03-12 サンケン電気株式会社 半導体スイッチング装置
JP5338433B2 (ja) 2008-09-30 2013-11-13 富士電機株式会社 窒化ガリウム半導体装置およびその製造方法
JP5386246B2 (ja) * 2009-06-26 2014-01-15 パナソニック株式会社 電力変換装置
US8946868B2 (en) * 2009-09-30 2015-02-03 Silicon Laboratories Inc. Multiple die layout for facilitating the combining of an individual die into a single die
CN102612753A (zh) * 2009-11-30 2012-07-25 松下电器产业株式会社 双向开关
JP5666157B2 (ja) * 2010-03-26 2015-02-12 パナソニック株式会社 双方向スイッチ素子及びそれを用いた双方向スイッチ回路
JP2011254387A (ja) 2010-06-03 2011-12-15 Rohm Co Ltd 交流スイッチ
US8933533B2 (en) * 2012-07-05 2015-01-13 Infineon Technologies Austria Ag Solid-state bidirectional switch having a first and a second power-FET
US10043738B2 (en) * 2014-01-24 2018-08-07 Silergy Semiconductor Technology (Hangzhou) Ltd Integrated package assembly for switching regulator
JP2015177218A (ja) * 2014-03-13 2015-10-05 株式会社東芝 スイッチング電源
US9472625B2 (en) * 2014-03-17 2016-10-18 Infineon Technologies Austria Ag Operational Gallium Nitride devices
US9640471B2 (en) * 2015-02-24 2017-05-02 Navitas Semiconductor Inc. Leadless electronic packages for GaN devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016093A (ja) 2008-07-02 2010-01-21 Sharp Corp 半導体装置
JP2011129924A (ja) 2009-12-17 2011-06-30 Infineon Technologies Austria Ag 金属キャリアを有する半導体デバイスおよび製造方法
US20150115313A1 (en) 2013-10-31 2015-04-30 Infineon Technologies Austria Ag Semiconductor Device Package

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