JP7085608B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、化合物半導体材料などを用いた半導体装置の製造方法に関する。
半導体デバイスの集積度が上がり、基板上に形成するパターンの微細化が進むにつれて、チャンネル材として用いる材料として、電子移動度が高移動度の材料が望まれている。
この高移動度のチャンネル材として、III-V族材料等の化合物半導体が知られている。特許文献1(特開2010-40780号公報)には、インジウム(In)を含む化合物半導体をプラズマエッチング加工することが記載されている。
特開2010-40780号公報
III-V族材料等の化合物半導体は揮発性が低く(難揮発性)、異方性加工が困難であるという課題を有している。
この課題を解決する手段として、特許文献1(特開2010-40780号公報)には、インジウム(In)を含む化合物半導体を加工する際に、被加工物を高温に加熱した状態でプラズマ中で処理するプラズマエッチング処理を行うことが記載されている。
しかし、化合物半導体材料は、揮発性が低いために、異方性加工が困難であるという課題を有している。また、揮発性が低いために、形成されるパターンの上部(プラズマに近い側)のエッチング加工速度に対してパターンの下部(基板に近い側)のエッチング加工速度が遅くなり、断面が本来垂直形状に加工されるのが望ましいのに対して、パターンの上部に対して下部の寸法が大きいテーパ形状に加工されてしまい、断面が垂直な形状を有するパターンを形成するのが困難であるという課題を有している。
また、被加工物を高温に加熱して処理するためには、マスク材料として、高温に耐えられるような比較的高価な材料を用いなければならない。
本発明は、上記した従来技術の課題を解決して、化合物半導体材料などを用いて微細なパターンを加工するときに、比較的低温プロセスで、断面が垂直な形状のパターンを形成することを可能にする半導体装置の製造方法を提供する。
上記した課題を解決するために、本発明では、半導体材料を加工して基板上に半導体材
料のパターンを形成する方法において、プラズマを用いて半導体材料をエッチングする工程と、軽元素により生成されたプラズマを用いてエッチングされた半導体材料の側壁にダメージ層を形成する工程と、ダメージ層を除去する工程とにより半導体材料を加工するようにした。
本発明によれば、半導体材料を加工して、加工断面が垂直な微細なパターンを形成することができる。
本発明の実施例1に係るプラズマエッチング装置の概略の構成を示すブロック図である。 本発明の実施例1に係るウェットエッチング装置の概略の構成を示すブロック図である。 本発明の実施例1に係る化合物半導体材料の加工方法の処理の流れを示すフローチャートである。 本発明の実施例1に係る化合物半導体材料の加工方法の処理のうち、プラズマエッチングによる異方性加工の処理の流れを示すフローチャートである。 本発明の実施例1に係る化合物半導体材料の加工方法の処理のうち、プラズマエッチングによるダメージ層形成の処理の流れを示すフローチャートである。 本発明の実施例1に係る化合物半導体材料の加工方法の処理のうち、ウェットエッチングによるダメージ層の選択的除去の処理の流れを示すフローチャートである。 本発明の実施例1に係る化合物半導体材料の加工の処理の各工程における試料の断面形状を示す図である。 ダメージ層を形成する材料(InGaAs)に水素イオンを照射した時のイオンエネルギとイオンの侵入深さとの関係を示すグラフである。 本発明の実施例1に係るプラズマエッチング装置を用いて実測した基板試料台への印加電力と基板に入射するイオンエネルギとの関係を示すグラフである。 本発明の実施例2に係るプラズマ処理装置の概略の構成を示すブロック図である。 本発明の実施例2に係る化合物半導体材料の加工方法の処理の流れを示すフローチャートである。 本発明の実施例2に係る化合物半導体材料の加工方法の処理のうち、プラズマ処理装置を用いたダメージ層の選択的除去の処理の流れを示すフローチャートである。
本発明は、半導体材料を加工して半導体材料のパターンを形成する半導体装置の製造方法であって、半導体材料をプラズマエッチングする工程と、半導体材料にダメージ層を形成する工程と、この形成したダメージ層をウェットエッチング又はプラズマ処理により除去する工程とを有する半導体装置の製造方法である。
本発明では、プラズマエッチングによる異方性加工ステップとこの異方性加工ステップでテーパ状に残った部分にダメージ層を形成するダメージ層形成ステップを有するプラズマ処理工程と、形成したダメージ層を除去するウェットエッチング処理する工程又はプラズマ処理する工程とを組み合わせることを特徴とする。
また、ダメージ層形成ステップにおいては、軽元素(水素、ヘリウム)を用いたプロセスで基板に入射する入射イオンエネルギを制御することにより、異方性加工ステップによるテーパ状の部分に所望のダメージ層を形成するようにした。
さらに、本発明では、プロセス条件としては、半導体材料をプラズマエッチングして除去する工程の後にテーパ状に残った部分にダメージ層を形成するため、イオン入射深さがテーパ部全体となるようにイオンエネルギ(基板バイアス電力)を決定する。
また、ダメージ層形成ステップにおける圧力は、イオンの垂直入射を必要とするため(マスク下へのダメージ層形成を防ぐため)、シース内でのイオン衝突がない圧力領域を使用する。
さらに、半導体材料が化合物半導体材料の場合、本発明は、異方性加工ステップにおいて、塩素(Cl)と水素(H)を混合したガス、または塩素(Cl)と水素(H)とメタン(CH)を混合したガスを用いる。
以下、図面を用いて本発明の実施例を説明する。
図1は、本実施例でプラズマエッチング工程とダメージ層形成工程で用いるプラズマエッチング装置100の構成を示すブロック図である。
図1に示した本実施例に係るプラズマエッチング装置100は、エッチング処理室104、マイクロ波電源101、マイクロ波電源101とエッチング処理室104とを接続する導波管103、エッチング処理室104の上部でエッチング処理室104に導入されたエッチングガスをエッチング処理室104に供給するとともに、導波管103から伝搬された、周波数が例えば2.45GHzのマイクロ波電力をエッチング処理室104に導入するための誘電体窓105、エッチング処理室104の外周部に配置されてエッチング処理室104の内部に磁場を形成させるための電磁コイル106を備えて、エッチング処理室104の内部にマイクロ波ECRプラズマを生成させる。
エッチング処理室104の内部には試料107を載置する試料台108を備え、試料台108に載置した試料107にプラズマ中のイオンを引き込むための高周波電力を試料台108に印加する高周波電源110、高周波電源110に対する試料台108の高周波インピーダンスを調整するマッチング回路112を備えている。試料台108は、エッチング処理室104の内部に設置されている。
また、プラズマエッチング装置100は、エッチング処理室104の内部に処理ガスを供給するガス供給部114、ガス供給部114からエッチング処理室104の内部に供給する処理ガスの流量を制御するガス流量制御部115、エッチング処理室104の内部を真空に排気する真空排気部116を備えている。
120は制御部で、マイクロ波電源101、電磁コイル106、高周波電源110、ガス流量制御部115、真空排気部116等を制御する。
また、制御部120は、記憶部121と演算部122及びCPU123を備えている。記憶部121には、プラズマエッチング装置100で試料107を処理するためのプログラム、及びマイクロ波電源101、電磁コイル106、高周波電源110、ガス流量制御部115、真空排気部116等を制御する製品処理条件が登録され記憶される。
演算部122は種々の演算処理を行うが、その一例として、記憶部121に記憶された製品処理条件に基づいて、マイクロ波電源101から投入するプラズマ生成のための平均高周波電力を演算する。
CPU123は、記憶部121に記憶されたプラズマエッチング装置100で試料107を処理するためのプロクラム及び製品処理条件に基づいて、マイクロ波電源101、電磁コイル106、高周波電源110、ガス流量制御部115、真空排気部116等を制御する。
制御部120は、演算部122で演算して求めた平均高周波電力に基づいて、マイクロ波電源101、電磁コイル106、高周波電源110等を制御する。
このように構成を備えたプラズマエッチング装置100において、まずマイクロ波電源101からマイクロ波電力を発振し、この発振されたマイクロ波電力は導波管103を通ってエッチング処理室104まで伝送される。
エッチング処理室104上部にはエッチングガスをエッチング処理室104の下部に封入するための誘電体窓105があり、これを境界として、誘電体窓105より下部のエッチング処理室104の内部は、真空排気部116により排気されて、真空状態に保持されている。
この真空状態に保持されたエッチング処理室104の内部に、ガス供給部114からガス流量制御部115で流量が制御されたエッチング処理ガスが所定の流量で供給された状態で、導波管103を伝播したマイクロ波電力が、誘電体窓105を透過して、エッチング処理室104に導入される。
エッチング処理室104の周囲には電磁コイル106が配置されている。この電磁コイル106によりエッチング処理室104の内部に形成される磁場と、誘電体窓105を透過してエッチング処理室104の内部に導入されマイクロ波電力とにより電子サイクロトロン共鳴が発生する。
このエッチング処理室104の内部で発生した電子サイクロトロン共鳴により、図示していないガス導入手段によりエッチング処理室104内に導入されたエッチングガスを効率よくプラズマ化することが可能である。
図2は、本実施例で、ウェットエッチング処理に用いるウェットエッチング装置200の概略の構成を示す断面図である。
図2に示したウェットエッチング装置200は、エッチング処理液206をため込む処理液槽201、処理液槽201に処理液を供給する供給パイプ202、処理液槽201から処理液を排出する排出パイプ203、供給パイプ202を通して処理液槽201に供給する処理液の流量を調整する供給液流量調整部204、排出パイプ203を通して処理液槽201から排出する処理液の流量を調整する排出液流量調整部205、供給液流量調整部204と排出液流量調整部205とを制御する制御部210、試料221を積載する基板積載具220、制御部210で制御されて基板積載具220を処理液槽201に溜め込まれたエッチング処理液206中に出し入れする基板積載具駆動部222を備えている。
図1に示したプラズマエッチング装置100と図2に示したウェットエッチング装置200を用いて、化合物半導体などの難揮発性材料を加工して基板上に化合物半導体などの難揮発性材料のパターンを形成する方法について、図3乃至図9を用いて説明する。
なお、本実施例では、III-V族化合物半導体、II-VI族化合物半導体、III-VI族化合物半導体、酸化物半導体、窒化物半導体などを含めて、化合物半導体と記載する。
図3には、処理の全体の流れを示す。本実施例においては、図7(a)にその断面形状を示したような、基板(例えば単結晶シリコン基板)410上に化合物半導体材料の層420を形成し、その上にマスクパターン430を形成した状態のものを加工対象の試料として用いる。なお、基板(例えば単結晶シリコン基板)410の表面には、エッチングストッパ層が形成されている。
まず、S310において、表面にマスクパターン430が形成された試料107を、図1で説明したプラズマエッチング装置100を用いて処理し、化合物半導体材料の層をプラズマエッチングして異方性加工を行う。異方性加工を行った状態の試料の断面形状を図7(b)に示す。この状態では、マスクパターン430に近い側の幅寸法に対して基板410に近い方の側の幅寸法が大きく、断面形状が台形形状になり、エッチング残りが発生する。
次に、S320において、プラズマエッチング装置100を用いてこのエッチング残りの部分に軽元素(水素又はヘリウム)のイオンを打ち込んで、図7の(c)に示すように、ダメージ層423を形成する。
最後に、S330において、ウェットエッチング装置200を用いて試料に対してウェットエッチング処理を施して、S320で形成したダメージ層423を除去し、図7の(d)に示すような形状にする。
次に、S310の工程の詳細について、図4のフロー図を用いて説明する。
まず、図1に示したプラズマエッチング装置100の内部に試料107を搬入して試料台108上に載置する(S311)。この時の試料107のマスクパターンが形成されている部分の断面は、図7(a)に示すような形状をしている。
次に、ガス供給部114からエッチング処理室104の内部に処理ガス(エッチングガス)を供給する(S312)。供給する処理ガス(エッチングガス)としては、塩素(Cl)と水素(H)を混合したガス、又は、塩素(Cl)と水素(H)とメタン(CH)を混合したガスを用い、ガス流量制御部115で流量を調整して供給する。
次に、真空排気部116でエッチング処理室104の内部を真空に排気して、エッチング処理室104の内部が所定の圧力となるように設定する(S313)。
この状態で、エッチング処理室104の外周部に配置された電磁コイル106によりエッチング処理室104の内部に磁場を発生させ、マイクロ波電源101から導波管103を通してエッチング処理室104の内部にマイクロ波電力を供給して、エッチング処理室104の内部にプラズマを発生させ、放電を開始する(S314)。
この放電の状態を図示していないエッチングモニタでエッチング処理室104の内部のプラズマの発光状態(発光スペクトル信号強度)をモニタして、エッチング処理の終点の検出(S315)を、終点が検出されるまで継続する(S315でNOの場合)。
図示していないエッチングモニタの検出信号からエッチング処理の終点が検出された場合(S315でYESの場合)、電磁コイル106による磁場の発生を停止し、マイクロ波電源101からのマイクロ波電力の供給を停止して、エッチング処理室104の内部における放電を終了する(S316)。次に、エッチング処理室104の内部への処理ガス(エッチングガス)の供給を停止し(S317)、処理を終了する。
この状態における試料107のマスクパターンが掲載されている部分に断面は、図7(b)に示すような形状に加工される。すなわち、マスクパターン430がマスクとなって、化合物半導体材料の層420のうちマスクパターン430の下側の部分が残り、マスクパターン430で覆われていない部分はプラズマエッチング処理により削除されている。
ここで、隣り合うマスクパターン430のピッチpに対して、化合物半導体材料のパターン421の厚み(高さ)hが大きい(アスペクト比が大きい)ために、マスクパターン430に近い側と遠い側(基板410に近い側)とでエッチング量に差が生じてしまい、化合物半導体材料の層420がパターン421のように、マスクパターン430に近い側の幅寸法に対して基板410に近い方の側の幅寸法が大きくなり、断面形状が側面がテーパ状の台形形状になり、エッチング残りが発生している。
次に、プラズマエッチングによるダメージ層形成工程(S320)について、図5に示したフロー図を用いて説明する。
図4の処理フロー図で説明したプラズマエッチングによる異方性加工工程(S310)を終了した試料107は、エッチング処理室104の内部で試料台108に載置された状態で、
ガス供給部114からエッチング処理室104の内部にダメージ層形成用のガスを供給する(S321)。
ここで、ダメージを与えるガスとしてアルゴン(Ar)を用いた場合、水素(H)と比べて原子が大きいためイオン侵入深さが浅く、イオン侵入によるダメージ層が最表面付近にのみ形成されるために、エッチング残りにより発生するテーパ角(図7(b)で、パターン421の傾斜した側面と基板410の表面とのなす角)の改善が困難である。そのために、原子半径が小さくイオン侵入深さが比較的大きい水素(H)、ヘリウム(He)などの軽元素を含んだガス系を選択するのが望ましい。
本実施例では供給する処理ガスとしては、軽元素(水素又はヘリウム)を含む混合ガスを用いる。
次に、真空排気部116でエッチング処理室104の内部を真空に排気して、エッチング処理室104の内部が所定の圧力となるように設定する(S322)。ここで設定する圧力は、エッチング残り部分にプラズマ中で発生したイオンが試料107の表面近傍に形成されるシース領域内で他のイオンとの衝突が発生しないような圧力とする。すなわち、イオンの平均自由行程が、シース領域の厚さよりも大きくなるような圧力に設定する。
具体的には、平均自由行程Lは、(数1)のように表される。
Figure 0007085608000001
また、シース長disは、(数2)のように表される。
Figure 0007085608000002
上記した式において、
ε:真空誘電率 n:プラズマ密度 T:ガス温度、 e:電気素量
V:試料に係る電圧 d:原子半径 Te:電子温度 k:ボルツマン定数
p:エッチング処理室内の圧力
である。
これらの値を、それぞれ
ε=8.85×10-12(F/m) n=5.0×1016(/m) T=363(K)
e=1.60×10-19(C) V=400(V) T=3.0(eV)
=1.38×10-23(m・kg/s・K)
として、平均自由行程Lとシース長disを求めてみる。
ここで、本実施例においては、プラズマエッチング装置100を用いてこのエッチング残りの部分に軽元素(水素又はヘリウム等)のイオンを打ち込むので、dとして水素の原子半径1.06×10-10(m)を用いると、(数1)から、水素の場合の平均自由行程Lは、エッチング処理室内の圧力pが44Paのとき、2.28mmとなる。一方、上記した値を(数2)に入れてシース長disを求めると、2.24mmとなる。
プラズマエッチング装置100のエッチング処理室104の内部の圧力pを44Pa又はそれよりも小さく設定した場合、水素の場合の平均自由行程Lはシース長disよりも大きく、シース領域においてイオン衝突が起こらないので、試料107の表面への水素イオンの垂直入射が期待できる。
次に、エッチング処理室104の外周部に配置された電磁コイル106によりエッチング処理室104の内部に磁場を発生させ、マイクロ波電源101から導波管103を通してエッチング処理室104の内部にマイクロ波電力を供給して、エッチング処理室104の内部にプラズマを発生させ、放電を開始する(S323)。同時に、試料107にプラズマ中のイオンを引き込むために高周波電源110から試料台108に高周波電力を印加する(S324)。
ここで、シミュレーションで求めたイオンエネルギとイオン侵入深さの関係を、図8及び図9を用いて説明する。
図8は、In0.53Ga0.47Asの材料に水素(H)イオンを照射した時のイオンエネルギとイオン侵入深さの関係を示すグラフである。イオンのエネルギを上げていくと、イオン侵入深さが深くなっていく。このグラフより、例えば、イオン侵入深さとして20nmを確保するためには、イオンエネルギが200eV以上になるような条件にしなければならないことがわかる。
一方、図9は、試料107にプラズマ中のイオンを引き込むために高周波電源110から試料台108に印加する高周波電力:W-RFと、試料台108に載置した試料107の表面に入射する水素イオンのイオンエネルギとの関係を示すグラフである。
図9に示したグラフは、ガス供給部114からエッチング処理室104の内部に供給する水素(H)の流量を550ccm、エッチング処理室104の内部の圧力を3.0Pa、マイクロ波電源101から供給するマイクロ波電力:MWを600Wとした場合に、図1に示したプラズマエッチング装置100を用いて実測した結果である。
この図から、試料107に入射する水素(H)のイオンエネルギが200eV以上となるようにするためには、高周波電源110から試料台108に印加する高周波電力:W-RFを160W以上にしなければならないことがわかる。
ここで、マイクロ波電源101から2.45GHzのマイクロ波電力をエッチング処理室104の内部に供給する。このとき、電磁コイル106によりエッチング処理室104の内部にこのマイクロ波電力に対してECR条件を成り立たせるように磁場を形成する。このような磁場にマイクロ波電力を供給する事により、エッチング処理室104の内部には高密度のプラズマが発生する。
このように、マイクロ波電力を供給して高密度プラズマを発生させた状態において、高周波電源110から試料台108に印加する高周波電力の周波数が400KHzであった場合、この高周波電力によるエッチング処理室104の内部に発生させた高密度のプラズマへの影響は少ないために、試料107に入射するイオンのエネルギを、高周波電源110から試料台108に印加する高周波電力で独立にコントロールすることができる。
このような条件で試料107にイオン照射を行うと、イオンは試料107の表面に対してほぼ垂直に入射するので、図7の(c)に示すように、パターン422の両側のテーパ部分に試料107の表面に対してほぼ垂直に入射したイオンが侵入して、ダメージ層423が形成される。
所定の時間イオン照射を行った後、ダメージ層の形成を終了し(S325でYES)、電磁コイル106による磁場の発生を停止し、マイクロ波電源101からのマイクロ波電力の供給を停止し、高周波電源110から試料台108への高周波電力の印加を停止してエッチング処理室104内部の放電を停止する(S326)。
さらに、ガス供給部114からエッチング処理室104の内部へのガスの供給を停止して(S327)、処理した試料107をエッチング処理室104から搬出して(S328),プラズマエッチング装置を用いたダメージ層の形成工程(S320)を終了する。
次に、S320で形成したダメージ層を、ウェットエッチングにより選択的に除去するウェットエッチング装置を用いたダメージ層の選択的除去工程(S330)の詳細について、図6を用いて説明する。
まず、プラズマエッチング装置を用いたダメージ層の形成工程(S320)で処理した複数枚の試料107(図2では試料221と表示している)を、図2に示すウェットエッチング装置200の基板積載具220に搭載してセットする(S331)。
次に、制御部210で基板積載具駆動部222の駆動を制御して、基板積載具220を処理液槽201に溜め込まれたエッチング処理液206中に下降させて、複数枚の試料221全てをエッチング処理液206に浸漬して(S332)、ウェットエッチングを開始する。
試料221をエッチング処理液206に浸漬すると、エッチング処理液206によりダメージ層423が除去される。この時、ダメージ層423以外の部分もエッチングされるが、ダメージ層423のエッチングレートが他の部分と比べて大きい (エッチング選択比が大きい) ので、ダメージ層423が選択的にエッチングされる。
所定の時間、試料221をエッチング処理液206に浸漬した後(S333でYES)、制御部210で基板積載具駆動部222を制御して基板積載具220を上昇させて、試料221を処理液槽201から引き上げる(S334)。
最後に、試料積載具220からウェットエッチング処理を施した試料221を取り出して(S335)、ウェットエッチング装置を用いたダメージ層の選択的除去工程(S330)を終了する。
本実施例によれば、プラズマエッチングによる異方性加工とウェットエッチングによるダメージ層の選択除去プロセスにより試料上のパターンに対して垂直加工を実現することができる。また、プラズマエッチング後にウェットエッチング工程を行うことにより、不必要なダメージ層も同時に除去することができる。
上記した例では、図3に示したように、まずS310でプラズマエッチング装置100を用いて異方性加工を行った後に、S320で、同じプラズマエッチング装置100を用いてダメージ層を形成する例を示したが、S320を先に実施して図7(a)のマスクパターン430で覆われていない部分についてダメージ層を形成し、次に、このダメージ層が形成された部分についてS310の異方性エッチングを行うようにしてもよい。
本実施例によれば、揮発性が低く、異方性加工が困難であった化合物半導体で形成された高移動度のチャンネル材を、垂直に加工することができるようになった。
また、本実施例によれば、軽元素を所望の圧力の雰囲気中でプラズマ化し、シース領域内でのイオン衝突が発生しないような条件でプラズマ中のイオンを垂直入射させてダメージ層を形成することができるので、マスクに覆われていない箇所だけにダメージ層を生成することができるので、垂直加工を実現することができるようになった。
また、形成したダメージ層を、ウェットエッチングプロセスで除去するために、高温プロセスを必要とせず、マスク材料として、高温に対する耐性が必要でなくなり、従来と比べてマスク材料の選択範囲を拡大することができ、例えば、フォトレジストを用いることも可能になる。
さらに本実施例は、マイクロ波ECRプラズマエッチング装置を一実施例として説明したが、容量結合型プラズマや誘導結合型プラズマ等の他のプラズマ生成方式におけるプラズマ処理装置においても本実施例と同様の効果が得られる。
また、本実施例では、化合物半導体材料の下方に基板が配置され、化合物半導体材料の上方にマスクパターンが形成されている例で説明したが、本発明は、化合物半導体材料の上方が必ずしもマスクパターンである必要はなく、また、化合物半導体材料の下方が必ずしも基板である必要はない。
実施例1においては、プラズマエッチング装置100を用いて異方性加工とダメージ層の形成を行い、ウェットエッチング装置200を用いてウェットエッチ処理によりダメージ層を選択的に除去する方法について説明したが、本実施例においては、ダメージ層をラジカルとの反応により除去する方法について説明する。
本実施例におけるプラズマエッチング装置100を用いた異方性加工とダメージ層の形成工程は、実施例1で説明したものと同じであるので、説明を省略する。
本実施例で用いるラジカルとの反応によりダメージ層を除去するプラズマ処理装置1000の構成を、図10に示す。
本実施例に係るプラズマ処理装置1000は、プラズマ発生室1110とラジカル照射室1120とで構成されるプラズマ処理室1100を備え、ラジカル照射室1120の内部には、試料107を載置する基板試料台1121と、基板試料台1121とラジカル照射室1120との間を絶縁する絶縁ブロック1122が配置されている。基板試料台1121には、高周波電源1160が接続されている。
プラズマ発生室1110の外周部にはコイル(ヘリカルコイル)1130が配置されており、コイル電源1131からコイル1130に高周波電力(例えば、周波数13.56MHzの高周波電力)を印加することにより、プラズマ発生室1110の内部にプラズマを発生させる。
また、プラズマ発生室1110には、内部にプラズマ発生用のガス(例えばアルゴンガス:Ar)を供給するガス供給ノズル1140が装着されている。ガス供給ノズル1140からプラズマ発生室1110の内部に供給するガスの流量は、ガス流量制御部1141により制御される。
プラズマ処理室1100の内部には、金属などの導体で構成されて多数の小孔1133が形成された多孔板1132が配置されて、プラズマ発生室1110とラジカル照射室1120とを分離している。多孔板1132とプラズマ発生室1110とは、電気的に接続された状態になっている。
また、ラジカル照射室1120の側には真空排気ポンプ1150が接続されており、ラジカル照射室1120の内部及びプラズマ発生室1110の内部が真空に排気される。
コイル電源1131とガス流量制御部1141、真空排気ポンプ1150、高周波電源1160は、それぞれ制御部1170によって制御される。
このような構成のプラズマ処理装置1000において、真空排気ポンプ1150を作動させてラジカル照射室1120の内部及びプラズマ発生室1110の内部を真空に排気した状態で、ガス流量制御部1141で流量が制御されたガスをガス供給ノズル1140からプラズマ発生室1110の内部に供給する。
ガス供給ノズル1140からガスが供給されたプラズマ発生室1110の内部の圧力が所定の圧力になった状態で、コイル電源1131からコイル1130に高周波電力を印加すると、プラズマ発生室1110の内部に、誘導結合プラズマが発生する。
ここで、多孔板1132に形成された多数の小孔1133は、プラズマ発生室1110の内部に発生した誘導結合プラズマ中のイオンが通過することができない程度の大きさで形成されている。一方、プラズマ発生室1110の内部に発生した誘導結合プラズマから、電気的に中性であるラジカルは、多孔板1132に形成された多数の小孔1133を通過することができ、ラジカル照射室1120の側に供給される。
基板試料台1121に載置する試料107として、実施例1で図7(c)に示したような、ダメージ層423が形成されたものであれば、プラズマ発生室1110の誘導結合プラズマ領域から多数の小孔1133を通過してラジカル照射室1120の側に供給されたラジカルにより、ダメージ層423が選択的にエッチングされて、図7(d)に示したような形状に加工される。
実施例1におけるフロー図3に対応する本実施例の処理フローを、図11に示す。プラズマ処理装置を用いた異方性加工ステップ(S510)と、プラズマ処理装置を用いたダメージ層形成ステップ(S520)は、それぞれ実施例1で説明したステップS310及びS320と同じである。
一方、プラズマ処理装置を用いたダメージ層の選択除去ステップ(S530)は、上記に説明したような処理を行う。すなわち、プラズマ処理装置1000を用いて、プラズマ発生室1110の内部に発生させた誘導結合プラズマから多孔板1132の小孔1133を通過してラジカル照射室1120の側に供給されたラジカルにより、試料107に形成されたダメージ層423を選択的にエッチングして除去する。
図12に、ステップS530の詳細な動作を説明する。
まず、図10に示したプラズマ処理装置1000のラジカル照射室1120の内部に試料107を搬入して基板試料台1121上に載置する(S531)。この時の試料107のマスクパターンが形成されている部分の断面は、図7(c)に示すような、ダメージ層423が形成された形状をしている。
次に、真空排気部1150でラジカル照射室1120とプラズマ発生室1110の内部を真空に排気しながら、ガス供給ノズル1140からプラズマ発生室1110の内部にプラズマ放電用のガスを供給する(S532)。供給するプラズマ放電用のガスとしては、ラジカルとの反応によりダメージ層を選択的に除去することが可能なガスを用い、ガス流量制御部1141で流量を調整して供給する。
次に、プラズマ発生室1110の内部にプラズマ放電用のガスを供給した状態で真空排気部1150でラジカル照射室1120とプラズマ発生室1110の内部を真空に排気することにより、ラジカル照射室1120とプラズマ発生室1110の内部が所定の圧力となるように設定する(S533)。
この状態で、プラズマ発生室1110の外周部に配置されたコイル1130にコイル電源1131から高周波電力を印加することより、プラズマ発生室1110の内部に誘導結合によるプラズマを発生させ、放電を開始する(S534)。
この放電を所定の時間継続させたのち(S535でYESの場合)、コイル電源1131からコイル1130への高周波電力の印加を停止し、プラズマ発生室1110の内部での放電を終了する(S536)。次に、プラズマ発生室1110内部への処理ガス(エッチングガス)の供給を停止する(S537)。
この状態における試料107のマスクパターンが掲載されている部分の断面は、ダメージ層423が除去されて、図7(d)に示すような形状に加工される。
最後に、ダメージ層423が除去された試料107を基板試料台1121から取り出して、プラズマ処理装置1000の外部に搬出して(S538)、一連の処理を終了する。
本実施例によれば、実施例1の場合と同様に、揮発性が低く、異方性加工が困難であった化合物半導体で形成された高移動度のチャンネル材を、垂直に加工することができるようになった。
また、本実施例においても、実施例1の場合と同様に、軽元素を所望の圧力の雰囲気中でプラズマ化し、シース領域内でのイオン衝突が発生しないような条件でプラズマ中のイオンを垂直入射させてダメージ層を形成することができるので、マスクに覆われていない箇所だけにダメージ層を生成することができるので、垂直加工を実現することができるようになった。
また、形成したダメージ層を、プラズマプロセスでラジカルとの反応により除去するために、高温プロセスを必要とせず、マスク材料として、高温に対する耐性が必要でなくなり、従来と比べてマスク材料の選択範囲を拡大することができ、例えば、フォトレジストを用いることも可能になる。
さらにマイクロ波ECRプラズマ、容量結合型プラズマまたは誘導結合型プラズマ等のプラズマ生成方式におけるプラズマ処理装置においても本実施例と同様の効果が得られる。また、リモートプラズマ処理装置においても本実施例と同様の効果が得られる。
以上、実施例1及び2において、被エッチング材料として化合物半導体材料を一例として説明したが、本発明は、必ずしも難揮発性材料のエッチングによるテーパ形状改善に限られるものではなく、半導体製造工程において一般に用いられる材料のテーパ形状改善にも本発明は適用可能である。
例えば、フロントエンド工程において用いられる、Si、SiGe、Ge、SiN、SiO等または、バックエンド工程の層間膜として用いられる、SiOC、SiON、SiOCN等のLow-k材料にも本発明は適用可能である。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、実施例1の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
100 プラズマエッチング装置
101 マイクロ波電源
103 導波管
104 エッチング処理室
105 誘電体窓
106 電磁コイル
107 試料
108 試料台
110 高周波電源
112 マッチング回路
114 ガス供給部
115 ガス流量制御部
116 真空排気部
120 制御部
200 ウェットエッチング装置
201 処理液槽
202 供給パイプ
203 排出パイプ
204 供給液流量調整部
205 排出液流量調整部
206 エッチング処理液
210 制御部
220 基板積載具
222 基板積載具駆動部
1000 プラズマ処理装置
1100 プラズマ処理室
1110 プラズマ発生室
1120 ラジカル照射室
1121 基板試料台
1122 絶縁ブロック
1140 ガス供給ノズル
1150 真空排気ポンプ
1160 高周波電源
1170 制御部

Claims (6)

  1. プラズマを用いて半導体材料をエッチングする工程と、
    軽元素により生成されたプラズマを用いて前記エッチングされた前記半導体材料の側壁にダメージ層を形成する工程と、
    前記ダメージ層を除去する工程とを有することを特徴とする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記ダメージ層を除去する工程は、ウェットエッチングにより行われることを特徴とする半導体装置の製造方法。
  3. 請求項1に記載の半導体装置の製造方法において、
    前記半導体材料は、化合物半導体材料であることを特徴とする半導体装置の製造方法。
  4. 請求項3に記載の半導体装置の製造方法において、
    前記エッチングする工程は、塩素ガスと水素ガスの混合ガス、または塩素ガスと水素ガスとメタンガスの混合ガスを用いて行われることを特徴とする半導体装置の製造方法。
  5. 請求項に記載の半導体装置の製造方法において、
    前記軽元素は、水素ガスまたはヘリウムガスであることを特徴とする半導体装置の製造方法。
  6. 請求項1に記載の半導体装置の製造方法において、
    前記ダメージ層を除去する工程は、プラズマを用いて行われることを特徴とする半導体装置の製造方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077204A (ja) 1999-07-01 2001-03-23 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路とその製造方法
JP2001148543A (ja) 1999-11-19 2001-05-29 Sony Corp Iii族窒化物半導体の製造方法および半導体装置の製造方法
JP2001345310A (ja) 2000-03-30 2001-12-14 Toshiba Corp パターンの形成方法および修正方法、窒化物パターン並びに半導体装置
JP2005129632A (ja) 2003-10-22 2005-05-19 National Institute Of Advanced Industrial & Technology Mosfet型半導体装置の製造方法
JP2005210089A (ja) 2003-12-24 2005-08-04 Matsushita Electric Ind Co Ltd 窒化物系化合物半導体素子の製造方法
JP2010040780A (ja) 2008-08-05 2010-02-18 Nec Corp 半導体装置およびその製造方法、並びにプラズマエッチング装置
US20120276658A1 (en) 2011-04-12 2012-11-01 Varian Semiconductor Equipment Associates, Inc. Method of etching a workpiece

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2633451B1 (fr) 1988-06-24 1990-10-05 Labo Electronique Physique Procede de realisation de dispositifs semiconducteurs incluant au moins une etape de gravure ionique reactive
JPH10209166A (ja) * 1997-01-23 1998-08-07 Matsushita Electric Works Ltd 半導体装置の製造方法
CA2246084A1 (en) * 1998-08-28 2000-02-28 Todd William Simpson Method of patterning semiconductor materials and other brittle materials
JP4032058B2 (ja) * 2004-07-06 2008-01-16 富士通株式会社 半導体装置および半導体装置の製造方法
FR3000600B1 (fr) * 2012-12-28 2018-04-20 Commissariat Energie Atomique Procede microelectronique de gravure d'une couche
FR3030876B1 (fr) * 2014-12-22 2017-12-15 Commissariat Energie Atomique Procede de realisation de motifs
US9754993B2 (en) 2015-08-31 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Deep trench isolations and methods of forming the same
TWI692799B (zh) 2015-12-18 2020-05-01 美商應用材料股份有限公司 清潔方法
US9799702B2 (en) 2016-03-24 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Deep trench isolation structure and method of forming same
US9799519B1 (en) * 2016-06-24 2017-10-24 International Business Machines Corporation Selective sputtering with light mass ions to sharpen sidewall of subtractively patterned conductive metal layer
WO2018052477A2 (en) * 2016-09-15 2018-03-22 Applied Materials, Inc. An integrated method for wafer outgassing reduction

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077204A (ja) 1999-07-01 2001-03-23 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路とその製造方法
JP2001148543A (ja) 1999-11-19 2001-05-29 Sony Corp Iii族窒化物半導体の製造方法および半導体装置の製造方法
JP2001345310A (ja) 2000-03-30 2001-12-14 Toshiba Corp パターンの形成方法および修正方法、窒化物パターン並びに半導体装置
JP2005129632A (ja) 2003-10-22 2005-05-19 National Institute Of Advanced Industrial & Technology Mosfet型半導体装置の製造方法
JP2005210089A (ja) 2003-12-24 2005-08-04 Matsushita Electric Ind Co Ltd 窒化物系化合物半導体素子の製造方法
JP2010040780A (ja) 2008-08-05 2010-02-18 Nec Corp 半導体装置およびその製造方法、並びにプラズマエッチング装置
US20120276658A1 (en) 2011-04-12 2012-11-01 Varian Semiconductor Equipment Associates, Inc. Method of etching a workpiece

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