JP7044974B2 - プロセッサ及び情報処理装置 - Google Patents
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Description
(第1の実施の形態)
図1は、第1の実施の形態の情報処理装置の一例を示す図である。
プロセッサ11は、たとえば、CPU(Central Processing Unit)、DSP(Digital Signal Processor)、GPU(Graphics Processing Unit)などであり、プロセッサコア部11aとメモリコントローラ11bを有する。
メモリコントローラ11bは、2つの通信線群ごとに1つの予備線が設けられた複数の通信線によりHBM12に接続されている。
アクセスリクエスト制御部11b1は、プロセッサコア部11aから供給されるHBM12へのアクセス要求、ライトデータなどに基づいて、データマスク信号DM、データ信号DQ0~DQ7、データ反転制御信号DBIを出力する。また、アクセスリクエスト制御部11b1は、HBM12から読み出されたリードデータを、データ信号DQ0~DQ7として受け、プロセッサコア部11aに伝える。
なお、メモリコントローラ11bとHBM12との間で送受信される情報は他にもあるが(アドレス情報など)、簡略化のため説明を省略する。
切替部11b21は、交代箇所設定部11b23に設定される設定情報に基づいて、使用する通信線を切り替える。
初めは、予備線13cは用いられていないものとする。交代箇所判定部11b3は、所定期間ごとにエラーレート計測部11b22から各通信線を伝播する信号のエラーレートを受ける。
以上のような、情報処理装置10及びプロセッサ11によれば、2つの通信線群13a,13bごと1つ設けられる予備線13cが、エラーレートがより高い通信線が属す通信線群で優先的に用いられるため、より悪い通信線が救済され通信の安定性が高まる。
図2は、2つの通信線群の各々において1つの通信線を不使用とする例を示す図である。
図3は、第2の実施の形態の情報処理装置及びプロセッサの一例を示す図である。
情報処理装置20は、プロセッサ21、HBM22を有する。
メモリコントローラ21bは、2つの通信線群ごとに1つの予備線が設けられた複数の通信線によりHBM22に接続されている。図3では、図1に示したような2つの通信線群と1つの予備線が、まとめて1つの矢印で図示されており、2つの通信線群と1つの予備線による通信線のグループが、8つ設けられている。1つの通信線群あたり図1に示したように8ビットのデータ(8つのデータ信号DQ0~DQ7)が伝播される場合、図3の例では、合計8×2×8=128ビットのデータが伝播される。なお、図示を省略しているが、上記のように8つの矢印で示されている複数の通信線を1チャネルとして、HBM22とメモリコントローラ21bの間には、複数チャネル(たとえば、8つの)が存在していてもよい。他のチャネルを用いて通信を行う構成についても、図3に示した構成と同様である。チャネル数が8つの場合、HBM22とメモリコントローラ21bの間で128×8=1024ビットのデータが送受信できる。
メモリコントローラ21bは、アクセスリクエスト制御部21ba、HBM制御部21bb、交代箇所判定部21bc1,21bc2,…,21bc8を有する。
HBM制御部21bbは、上記2つの通信線群と1つの予備線による通信線のグループの数に対応して、8つの切替部30a1,30a2,…,30a8と、エラーレート計測部31と、交代箇所設定部32と、を有する。
エラーレート計測部31は、各通信線群に含まれる通信線を伝播する信号のエラーを検出し、所定期間のエラー数をカウントすることで、エラーレートを計測する。エラーレート計測部31は、たとえば、ECCによりエラーを検出する。そして、エラーレート計測部31は、上記8つのグループの各々についてのエラーレートの計測結果と、エラーレートを更新させるための更新制御信号を、交代箇所判定部21bc1~21bc8のうちの対応する交代箇所判定部に供給する。
交代箇所判定部21bc1は、閾値保持部33、エラーレート保持部34、交代箇所決定部35、交代フラグ保持部36、設定情報保持部37を有する。交代箇所判定部21bc2~21bc8も、交代箇所判定部21bc1と同様の要素を有している。
エラーレート保持部34は、2つの通信線群に含まれる通信線を伝播する各信号のエラーレートを保持する。また、エラーレート保持部34は、エラーレート計測部31から供給される更新制御信号によりエラーレートの更新が指示された場合に、更新制御信号とともに供給されるエラーレートを用いて、保持していたエラーレートを更新する。
以下、情報処理装置20による、通信線の交代動作の例を説明する。
初めは、予備線は用いられていないものとする。この場合、第1交代フラグ及び第2交代フラグは以下に示すような状態となっている。
第1交代フラグ36a、第2交代フラグ36bの両方とも、両通信線群(第1通信線群及び第2通信線群)におけるフラグは“OFF”となっている。このような第1交代フラグ36a及び第2交代フラグ36bは、2ビットの値で表現できる。
図5は、初期状態における切替部の状態を模式的に示す図である。図5では、初期状態における切替部30a1の状態が模式的に示されているが、他の切替部30a2~30a8も同じ状態である。
交代箇所判定部21bc1のエラーレート保持部34は、受信したエラーレートを用いて、保持していたエラーレートを更新する(ステップS1)。交代箇所決定部35は、更新したエラーレートBERが、閾値TH1よりも高くなる通信線があるか否かを判定する(ステップS2)。エラーレートBERが閾値TH1よりも高くなる通信線がない場合、交代箇所の変更は行われずに、交代箇所判定部21bc1の動作が終了する。
図4に示した初期状態の第1交代フラグ36aでは“OFF”であった第1通信線群(たとえば、通信線群38a,38bの何れか一方)におけるフラグが、“ON”に変更されている。
通信線群38aに属す通信線38a2が不使用となり、データ信号DQ0は、隣の通信線38a3により伝播されるように、使用する通信線が切り替えられている。また、データ反転制御信号DBIが、予備線38cを用いて伝播されるように切り替えられている。
交代箇所決定部35は、ステップS3の処理で、通信線のエラーレートBERが閾値TH2より高いと判定した場合、通信線群38a,38bについての第2交代フラグが両方OFFになっているか否かを判定する(ステップS6)。
図4に示した初期状態の第2交代フラグ36bでは“OFF”であった第2通信線群(たとえば、通信線群38a,38bの何れか一方)におけるフラグが、“ON”に変更されている。
ステップS6の処理にて、通信線群38a,38bの第2交代フラグが一方でもONである場合、交代箇所決定部35は、交代が不可であることを示す設定情報を生成する(ステップS8)。なお、交代箇所決定部35は、交代が不可であることを示す設定情報を、設定情報保持部37に保持させてもよいし、プロセッサコア部21aに通知してもよい。
交代箇所判定部21bc1は、上記の動作を、エラーレート計測部31からエラーレートを受信するたびに行う。
11 プロセッサ
11a プロセッサコア部
11b メモリコントローラ
11b1 アクセスリクエスト制御部
11b2 HBM制御部
11b21 切替部
11b22 エラーレート計測部
11b23 交代箇所設定部
11b3 交代箇所判定部
12 HBM
13a,13b 通信線群
13a1~13a10,13b1~13b10 通信線
13c 予備線
DBI データ反転制御信号
DM データマスク信号
DQ0~DQ7 データ信号
Claims (5)
- 2つの通信線群ごとに1つの予備線が設けられた複数の通信線によりHBMに接続されており、前記2つの通信線群の各々に含まれる通信線を伝播する信号のエラーレートを計測し、前記2つの通信線群のうち第1の通信線群に属す第1の通信線を伝播する信号の第1のエラーレートが第1の閾値を超えたとき、前記第1の通信線の代りに前記予備線を用いて前記HBMと通信を行い、前記第1の通信線の代りに前記予備線が用いられているとき、前記第1のエラーレートが前記第1の閾値より高い第2の閾値よりも低く、前記2つの通信線群のうち第2の通信線群に属す第2の通信線を伝播する信号の第2のエラーレートが前記第2の閾値よりも高い場合、前記第2の通信線の代りに前記予備線を用いるとともに、前記第1の通信線を用いて前記HBMとの通信を行うように使用する前記通信線を切り替えるメモリコントローラと、
前記メモリコントローラを介して、前記HBMと情報の送受信を行うプロセッサコア部と、
を有するプロセッサ。 - 前記メモリコントローラは、
前記エラーレートと前記第1の閾値及び前記第2の閾値との比較結果に基づいて、不使用とする前記第1の通信線または前記第2の通信線を示す設定情報を生成する交代箇所判定部と、
前記エラーレートを計測するとともに前記エラーレートを前記交代箇所判定部に供給し、前記設定情報を前記交代箇所判定部から取得し、前記設定情報に基づいて、前記第1の通信線または前記第2の通信線の代りに前記予備線を用いた通信を行う制御部と、
を有する請求項1に記載のプロセッサ。 - 前記交代箇所判定部は、
前記第1の通信線群及び前記第2の通信線群において、前記エラーレートと前記第1の閾値との比較結果に基づいて使用する前記通信線を切り替えたか否かを示す第1のフラグと、前記エラーレートと前記第2の閾値との比較結果に基づいて、使用する前記通信線を切り替えたか否かを示す第2のフラグとを保持する保持部と、
前記エラーレートと前記第1の閾値または前記第2の閾値との比較結果と、前記第1のフラグと前記第2のフラグとに基づいて、前記第1の通信線の代りに前記予備線を用いて前記HBMと通信を行うか否か、または、前記第2の通信線の代りに前記予備線を用いて前記HBMと通信を行うか否か、を決定する決定部と、
を有する請求項2に記載のプロセッサ。 - 前記第2の閾値は、通信可能な前記エラーレートの上限値、または、通信が不可能な前記エラーレートである、請求項1乃至3の何れか一項に記載のプロセッサ。
- HBMと、
2つの通信線群ごとに1つの予備線が設けられた複数の通信線により前記HBMに接続されており、前記2つの通信線群の各々に含まれる通信線を伝播する信号のエラーレートを計測し、前記2つの通信線群のうち第1の通信線群に属す第1の通信線を伝播する信号の第1のエラーレートが第1の閾値を超えたとき、前記第1の通信線の代りに前記予備線を用いて前記HBMと通信を行い、前記第1の通信線の代りに前記予備線が用いられているとき、前記第1のエラーレートが前記第1の閾値より高い第2の閾値よりも低く、前記2つの通信線群のうち第2の通信線群に属す第2の通信線を伝播する信号の第2のエラーレートが前記第2の閾値よりも高い場合、前記第2の通信線の代りに前記予備線を用いるとともに、前記第1の通信線を用いて前記HBMとの通信を行うように使用する前記通信線を切り替えるメモリコントローラと、前記メモリコントローラを介して、前記HBMと情報の送受信を行うプロセッサコア部と、を備えたプロセッサと、
を有する情報処理装置。
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