JP6985366B2 - 低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路 - Google Patents

低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路 Download PDF

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Description

優先権出願
本出願は、その内容全体が参照により本明細書に組み込まれている、２０１６年７月２７日に出願された「ＳＴＡＮＤＡＲＤ ＣＥＬＬ ＣＩＲＣＵＩＴＳ ＥＭＰＬＯＹＩＮＧ ＨＩＧＨ ＡＳＰＥＣＴ ＲＡＴＩＯ ＶＯＬＴＡＧＥ ＲＡＩＬＳ ＦＯＲ ＲＥＤＵＣＥＤ ＲＥＳＩＳＴＡＮＣＥ」という名称の米国仮特許出願第６２／３６７，２３０号の優先権を主張する。
本出願はまた、その内容全体が参照により本明細書に組み込まれている、２０１７年６月２７日に出願された「ＳＴＡＮＤＡＲＤ ＣＥＬＬ ＣＩＲＣＵＩＴＳ ＥＭＰＬＯＹＩＮＧ ＨＩＧＨ ＡＳＰＥＣＴ ＲＡＴＩＯ ＶＯＬＴＡＧＥ ＲＡＩＬＳ ＦＯＲ ＲＥＤＵＣＥＤ ＲＥＳＩＳＴＡＮＣＥ」という名称の米国特許出願第１５／６３４，０３９号の優先権を主張する。
本開示の技術は、一般に、標準セル回路に関し、詳細には、標準セル回路のサイズを低減して密度を高めるために、標準セル回路内で採用される電圧レールのスケールダウンに関する。
プロセッサベースのコンピュータシステムは、広範囲の集積回路（ＩＣ）を含むことができる。各ＩＣは、多数のＩＣデバイスからなる複雑なレイアウト設計を有する。標準セル回路は、しばしば、ＩＣの設計をより単純にかつより管理しやすくすることを支援するために採用される。特に、標準セル回路は、選択された技術の特定の設計規則に準拠する、共通に使用されるＩＣデバイスに対応する事前設計されたセルを設計者に提供する。非限定的な例として、標準セル回路は、ゲート、インバータ、マルチプレクサ、および加算器を含み得る。標準セル回路を使用することで、設計者が一貫性のあるレイアウト設計を有するＩＣを生成することが可能になり、それにより、各回路をカスタム設計することと比較して、多数のＩＣにわたってより均一でより単純なレイアウト設計が生成される。
従来の標準セル回路は、標準セル回路内の対応する回路デバイスに電力供給するために使用される、ＶＤＤおよびＶＳＳ供給電圧などの供給電圧を受けるように構成された電圧レールを採用する。たとえば、電圧レールは、ＶＤＤおよびＶＳＳ供給電圧を受けるように構成され得、電圧レールは、トランジスタが対応する供給電圧を受けるように、従来の標準セル回路内のトランジスタのドレインおよびソース領域に結合される。従来の標準セル回路内で採用される電圧レールは、電圧レールの抵抗を最小化する幅を有するように大きさを決められ得る。たとえば、規定された抵抗率を有する導電材料から形成される電圧レールは、電圧レールの断面積に逆比例する抵抗を有する。このようにして、より大きい幅を有する、したがってより大きい断面積を有する電圧レールは、より小さい抵抗を有する。より低い抵抗は、各電圧レールのより低い電流抵抗（ＩＲ）降下（すなわち、電圧降下）に対応する。このようにして、電圧のより高い割合が、標準セル回路の性能が向上するように各回路デバイスに供給され、性能はＩＲ降下に逆相関する。
標準セル回路内の信号線および／または電圧レールの幅は、標準セル回路のサイズを縮小するためにスケールダウンされる。しかしながら、信号線および電圧レールは金属（すなわち、導電材料）から形成されるので、そのような信号線および電圧レールの幅の縮小は、抵抗の増大を生じる断面積の縮小をもたらす。たとえば、銅（Ｃｕ）などの金属から形成される信号線および／または電圧レールは、幅、したがって断面積が縮小するにつれて抵抗が増大するのを経験する。加えて、銅（Ｃｕ）から形成される信号線および／または電圧レールは、銅（Ｃｕ）のバリアおよびライナーの層を必要とする。そのようなバリアおよびライナーの層は、実際の銅（Ｃｕ）の信号線および／または電圧レールのために利用可能な断面積を制限し、したがって、電流の流れのために利用可能な面積を低減してさらに高い抵抗を生じる。代替的に、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、またはルテニウム（Ｒｕ）など、バリアおよび／またはライナーの層を必要としない金属が、銅（Ｃｕ）の代わりに採用されてもよく、バリアおよび／またはライナーの層が存在しないことで、信号線および／または電圧レールのために利用可能なより大きい断面積が提供され、したがって、導電材料の低減された断面積に起因する抵抗の増大が制限される。しかしながら、そのような材料は、より高い抵抗率を有し、したがって、従来の電圧レール幅において銅（Ｃｕ）より高い抵抗を有し、銅（Ｃｕ）と比較してより高いＩＲ降下をもたらす。電圧レールにおけるより高いＩＲ降下は、電圧レールによって供給される電圧を回路起動電圧レベル（たとえば、しきいの電圧）より低い電圧レベルまで低減することがあり、その低い電圧レベルは、意図せずに回路要素の起動を妨げ、それにより標準セル回路に誤った出力を生じさせることがある。
本明細書で開示する態様は、低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路を含む。一態様では、標準セル回路が提供される。本明細書で使用する標準セル回路は、集積回路（ＩＣ）機能を提供し、選択された製造技術の特定の設計規則に準拠する回路デバイスの集合である。標準セル回路は、第１の供給電圧（たとえばＶＤＤ）を受けるように構成された第１の高アスペクト比電圧レールを採用する。標準セル回路はまた、第１の高アスペクト比電圧レールに実質的に平行に延びて、第２の供給電圧（たとえば、ＶＳＳ）を受けるかまたは接地に結合されるように構成され得る第２の高アスペクト比電圧レールを採用する。このようにして、第１および第２の高アスペクト比電圧レール間の電圧差は、標準セル回路内の回路デバイスに電力供給するために使用される。本明細書で使用する高アスペクト比は、１．０より大きい高さ対幅比であり、第１および第２の高アスペクト比電圧レールはそれぞれ、１．０より大きい高さ対幅比を有する。言い換えれば、第１の高アスペクト比電圧レールの高さは、第１の高アスペクト比電圧レールの幅より大きい。同様に、第２の高アスペクト比電圧レールの高さは、第２の高アスペクト比電圧レールの幅より大きい。このようにして、幅より大きい高さを有する第１および第２の高アスペクト比電圧レールを採用することで、第１および第２の高アスペクト比電圧レールの各々が、同様の幅の電圧レールであるが高アスペクト比を持たない電圧レールと比較して、特に、より低い電流抵抗（ＩＲ）降下（すなわち、電圧降下）に対応するより低い抵抗を達成するのに十分に大きい断面積を有することが可能になる。したがって、標準セル回路内の第１および第２の高アスペクト比電圧レールのために比較的より高い抵抗率を有する金属材料が採用される場合でも、第１および第２の高アスペクト比電圧レールは、それぞれ、ＩＲ降下のエネルギー損失によって意図せずに低減される電圧レベルに起因する標準セル回路内のエラーを低減または回避するために、抵抗および対応するＩＲ降下を制限する断面積を有するように設計され得る。
これに関して、一態様では、標準セル回路が提供される。標準セル回路は、第１の縦軸に沿って第１の方向に延びる第１の高アスペクト比電圧レールを備える。第１の高アスペクト比電圧レールは、１．０より大きい高さ対幅比を有し、第１の供給電圧を受けるように構成される。標準セル回路は、第２の縦軸に沿って、第１の高アスペクト比電圧レールに実質的に平行な第１の方向に延びる第２の高アスペクト比電圧レールをさらに備える。第２の高アスペクト比電圧レールは、１．０より大きい高さ対幅比を有する。標準セル回路は、第１の高アスペクト比電圧レールおよび第２の高アスペクト比電圧レールに電気的に結合された回路デバイスをさらに備え、第１の高アスペクト比電圧レールと第２の高アスペクト比電圧レールとの間の電圧差は、回路デバイスに電力を供給する。
別の態様では、標準セル回路が提供される。標準セル回路は、第１の縦軸に沿って第１の方向に延びる、標準セル回路に第１の供給電圧を供給するための手段を含む。第１の供給電圧を供給するための手段は、１．０より大きい高さ対幅比を有する。標準セル回路は、第２の縦軸に沿って、第１の供給電圧を供給するための手段に実質的に平行な第１の方向に延びる、標準セル回路に第２の供給電圧を供給するための手段をさらに含む。第２の供給電圧を供給するための手段は、１．０より大きい高さ対幅比を有する。標準セル回路は、第１の供給電圧を供給するための手段および第２の供給電圧を供給するための手段に電気的に結合された、回路機能を提供するための手段をさらに含み、第１の供給電圧を供給するための手段と第２の供給電圧を供給するための手段との間の電圧差は、回路機能を提供するための手段に電力を供給する。
別の態様では、低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路を製造するための方法が提供される。方法は、第１の縦軸に沿って第１の方向に延びる第１の高アスペクト比電圧レールを配設するステップを含み、第１の高アスペクト比電圧レールは、１．０より大きい高さ対幅比を有し、第１の供給電圧を受けるように構成される。方法は、第２の縦軸に沿って、第１の高アスペクト比電圧レールに実質的に平行な第１の方向に延びる第２の高アスペクト比電圧レールを配設するステップをさらに含む。第２の高アスペクト比電圧レールは、１．０より大きい高さ対幅比を有する。方法は、第１の高アスペクト比電圧レールおよび第２の高アスペクト比電圧レールに電気的に結合された回路デバイスを形成するステップさらに含み、第１の高アスペクト比電圧レールと第２の高アスペクト比電圧レールとの間の電圧差は、回路デバイスに電力を供給する。
従来の標準セル回路の上面図である。 図１Ａにおいて線Ａ−Ａに全体的に沿って取られた標準セル回路の断面図である。 電流抵抗（ＩＲ）降下を弱める低減された抵抗のために高アスペクト比電圧レールを採用する例示的な標準セル回路の上面図である。 ＩＲ降下を弱める低減された抵抗のために高アスペクト比電圧レールを採用する、図２Ａにおいて線Ｂ−Ｂに全体的に沿って取られた標準セル回路の断面図である。 図２Ａおよび図２ＢにおけるＩＲ降下を弱める低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路を製造する例示的なプロセスを示すフローチャートである。 ＩＲ降下を弱める低減された抵抗のために高アスペクト比電圧レールを採用する別の例示的な標準セル回路の上面図である。 ２．０にほぼ等しい高さ対幅比を有する高アスペクト比電圧レールを採用する、図４Ａにおいて線Ｃ−Ｃに全体的に沿って取られた標準セル回路の例示的な断面図である。 ３．０にほぼ等しい高さ対幅比を有する高アスペクト比電圧レールを採用する、図４Ａにおいて線Ｃ−Ｃに全体的に沿って取られた標準セル回路の別の例示的な断面図である。 ４にほぼ等しい高さ対幅比を有する高アスペクト比電圧レールを採用する、図４Ａにおいて線Ｃ−Ｃに全体的に沿って取られた標準セル回路の別の例示的な断面図である。 図２Ａ、図２Ｂおよび図４Ａ〜図４ＤにおけるＩＲ降下を弱める低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路を採用する要素を含み得る例示的なプロセッサベースシステムのブロック図である。 集積回路（ＩＣ）内に形成された無線周波数（ＲＦ）構成要素を含む例示的なワイヤレス通信デバイスのブロック図であって、ＲＦ構成要素は、図２Ａ、図２Ｂおよび図４Ａ〜図４ＤにおけるＩＲ降下を弱める低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路を採用する要素を含み得る、ブロック図である。
ここで図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的な」という語は、本明細書では「例、事例、または例示として機能すること」を意味するために使用される。本明細書で「例示的」と記載されている任意の態様は、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。
本明細書で開示する態様は、低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路を含む。一態様では、標準セル回路が提供される。本明細書で使用する標準セル回路は、集積回路（ＩＣ）機能を提供し、選択された製造技術の特定の設計規則に準拠する回路デバイスの集合である。標準セル回路は、第１の供給電圧（たとえばＶＤＤ）を受けるように構成された第１の高アスペクト比電圧レールを採用する。標準セル回路はまた、第１の高アスペクト比電圧レールに実質的に平行に延びて、第２の供給電圧（たとえば、ＶＳＳ）を受けるかまたは接地に結合されるように構成され得る第２の高アスペクト比電圧レールを採用する。このようにして、第１および第２の高アスペクト比電圧レール間の電圧差は、標準セル回路内の回路デバイスに電力供給するために使用される。本明細書で使用する高アスペクト比は、１．０より大きい高さ対幅比であり、第１および第２の高アスペクト比電圧レールはそれぞれ、１．０より大きい高さ対幅比を有する。言い換えれば、第１の高アスペクト比電圧レールの高さは、第１の高アスペクト比電圧レールの幅より大きい。同様に、第２の高アスペクト比電圧レールの高さは、第２の高アスペクト比電圧レールの幅より大きい。このようにして、幅より大きい高さを有する第１および第２の高アスペクト比電圧レールを採用することで、第１および第２の高アスペクト比電圧レールの各々が、同様の幅の電圧レールであるが高アスペクト比を持たない電圧レールと比較して、特に、より低い電流抵抗（ＩＲ）降下（すなわち、電圧降下）に対応するより低い抵抗を達成するのに十分に大きい断面積を有することが可能になる。したがって、標準セル回路内の第１および第２の高アスペクト比電圧レールのために比較的より高い抵抗率を有する金属材料が採用される場合でも、第１および第２の高アスペクト比電圧レールは、それぞれ、ＩＲ降下のエネルギー損失によって意図せずに低減される電圧レベルに起因する標準セル回路内のエラーを低減または回避するために、抵抗および対応するＩＲ降下を制限する断面積を有するように設計され得る。
図２Ａにおいて始まる、ＩＲ降下を弱める低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路を説明する前に、従来の標準セル回路が最初に説明される。この点について、図１Ａおよび図１Ｂは、標準電圧レールを採用する従来の標準セル回路１００を示す。図１Ａは、従来の標準セル回路１００の上面図を示す一方で、図１Ｂは、図１Ａにおける線Ａ−Ａに全体的に沿って取られた従来の標準セル回路１００の断面図を示す。
図１Ａおよび図１Ｂを参照すると、従来の標準セル回路１００は、第１の縦軸Ａ１に沿って第１の方向Ｘに延びる第１の電圧レール１０２を含む。従来の標準セル回路１００はまた、第２の縦軸Ａ２に沿って、第１の電圧レール１０２に実質的に平行な第１の方向Ｘに延びる第２の電圧レール１０４を含む。従来の標準セル回路１００はまた、第１および第２の電圧レール１０２、１０４の下で第２の方向Ｚに配設された複数の回路要素（たとえば、トランジスタ要素）から形成される回路デバイス１０６を含む。さらに、第１および第２の電圧レール１０２、１０４の間の電圧差は、回路デバイス１０６に電力供給するために使用される。たとえば、第１の電圧レール１０２は第１の供給電圧（たとえば、ＶＤＤ）を受け得る一方で、第２の電圧レール１０４は第２の供給電圧（たとえば、ＶＳＳ）を受け得るかまたは接地に結合され得る。さらに、従来の標準セル回路１００内の接続要素は、第１および第２の供給電圧ＶＤＤ、ＶＳＳを第１および第２の電圧レール１０２、１０４から回路デバイス１０６に分配するために採用され得る。特に、第１の電圧レール１０２は、ビア１１０および接点層相互接続１１２によって第１の電力入力１０８に電気的に結合される。加えて、第２の電圧レール１０４は、ビア１１６および接点層相互接続１１８によって第２の電力入力１１４に電気的に結合される。第１および第２の電力入力１０８、１１４は、第１および第２の供給電圧ＶＤＤ、ＶＳＳを回路デバイス１０６に分配するために、回路デバイス１０６の対応する要素１２０（１）、１２０（２）に電気的に結合される。
引き続き図１Ａおよび図１Ｂを参照すると、第１および第２の電圧レール１０２、１０４はそれぞれ、第１および第２の電圧レール１０２、１０４に実質的に平行な第１の方向Ｘに沿って、軸Ａ３、Ａ４に沿ってそれぞれ延びる金属線１２２（１）、１２２（２）など、従来の標準セル回路１００内の金属線の幅の３倍にほぼ等しい幅Ｗ１を有する。このようにして、金属線１２２（１）、１２２（２）の幅は、従来の標準セル回路１００を製造するために使用されるプロセス技術の臨界寸法（ＣＤ）にほぼ等しくなり得る。本明細書で使用するプロセス技術の臨界寸法（ＣＤ）は、誤った回路機能を回避するために対応する設計規則を依然として満足しながら、プロセス技術において金属線が製造され得る最小幅である。加えて、第１および第２の電圧レール１０２、１０４はそれぞれ、幅Ｗ１より小さい高さＨ１を有する。このようにして、第１および第２の電圧レール１０２、１０４の高さ対幅比は、１．０未満である（すなわち、高さ対幅比（Ｈ１：Ｗ１）＜１）。この例では、第１および第２の電圧レール１０２、１０４は、それぞれが、金属層Ｍ０に対応するような高さＨ１を有するので、ビアレベルＶ０内のビア、金属層Ｍ１内の相互接続、およびビアレベルＶ１内のビアが、従来の標準セル回路１００全体を通して第１および第２の供給電圧ＶＤＤ、ＶＳＳを経路指定するために、第１および第２の電圧レール１０２、１０４をそれぞれ金属層Ｍ２内で経路指定する相互接続に電気的に結合するために採用される必要があることになる。第１および第２の電圧レール１０２、１０４を金属層Ｍ２内で経路指定する相互接続に電気的に結合するために使用される要素が、対応する抵抗を従来の標準セル回路１００に加え、したがってＩＲ降下を増大させて性能を低下させることは、注目に値する。
引き続き図１Ａおよび図１Ｂを参照すると、第１および第２の電圧レール１０２、１０４のＩＲ降下はまた、第１および第２の電圧レール１０２、１０４ならびに幅Ｗ１および高さＨ１を形成するために使用される材料の抵抗率によって影響を受ける。このようにして、第１および第２の電圧レール１０２、１０４は、ルテニウム（Ｒｕ）またはコバルト（Ｃｏ）など、銅（Ｃｕ）よりスケーラブルな金属を使用して採用され得る。しかしながら、よりスケーラブルな金属が銅（Ｃｕ）より高い抵抗率を有する場合、そのような金属を使用して第１および第２の電圧レール１０２、１０４を採用することは、第１および第２の電圧レール１０２、１０４がそれぞれ、銅（Ｃｕ）を使用することと比較してより高い抵抗を有する結果をもたらす。さらに、標準セル回路１００の面積消費を縮小するために幅Ｗ１を低減することは、第１および第２の電圧レール１０２、１０４の導電面積を低減させ、そのことで、第１および第２の電圧レール１０２、１０４の抵抗、したがってＩＲ降下がさらに増大する。増大したＩＲ降下は、第１および第２の電圧レール１０２、１０４によって分配される電圧を、回路デバイス１０６の起動を阻むのに十分なほど低いレベルまで低減させ、したがってＩＲ降下のエネルギー損失によって意図せずに低減される電圧レベルに起因して、従来の標準セル回路１００に誤った出力を生じさせることがある。
この点について、図２Ａおよび図２Ｂは、ＩＲ降下を弱める低減された抵抗のために高アスペクト比電圧レールを採用する例示的な標準セル回路２００を示す。図２Ａは、標準セル回路２００の上面図を示す一方で、図２Ｂは、図２Ａにおける線Ｂ−Ｂに全体的に沿って取られた標準セル回路２００の断面図を示す。
図２Ａおよび図２Ｂを参照すると、標準セル回路２００は、第１の縦軸Ａ１に沿って第１の方向Ｘに延び、第１の供給電圧（たとえば、ＶＤＤ）を受けるように構成された第１の高アスペクト比電圧レール２０２を採用する。標準セル回路２００はまた、第２の縦軸Ａ２に沿って、第１の高アスペクト比電圧レール２０２に実質的に平行な第１の方向Ｘに延びる第２の高アスペクト比電圧レール２０４を採用する。第２の高アスペクト比電圧レール２０４は、第２の供給電圧（たとえば、ＶＳＳ）を受けるように、または接地に結合されるように構成され得る。このようにして、第１および第２の高アスペクト比電圧レール２０２、２０４間の電圧差は、標準セル回路２００内の回路デバイス２０６に電力供給するために使用される。たとえば、第１および第２の高アスペクト比電圧レール２０２、２０４は、第１の供給電圧ＶＤＤおよび第２の供給電圧ＶＳＳをそれぞれ受けることと、第１および第２の高アスペクト比電圧レール２０２、２０４の下で第２の方向Ｚに配設された複数の回路要素（たとえば、トランジスタ要素）から形成された回路デバイス２０６に第１および第２の供給電圧ＶＤＤ、ＶＳＳを分配することとを行うように構成される。この態様では、第１の高アスペクト比電圧レール２０２は、接点層相互接続２１０によって第１の電力入力２０８に電気的に結合され、第２の高アスペクト比電圧レール２０４は、接点層相互接続２１４によって第２の電力入力２１２に電気的に結合される。第１および第２の電力入力２０８、２１２は、第１および第２の供給電圧ＶＤＤ、ＶＳＳを回路デバイス２０６に分配するために、回路デバイス２０６の対応する要素２１６（１）、２１６（２）に電気的に結合される。
引き続き図２Ａおよび図２Ｂを参照すると、第１および第２の高アスペクト比電圧レール２０２、２０４はそれぞれ、第１および第２の高アスペクト比電圧レール２０２、２０４に実質的に平行な第１の方向Ｘに沿って、軸Ａ３、Ａ４に沿ってそれぞれ延びる金属線２１８（１）、２１８（２）など、標準セル回路２００内の金属層内の１つまたは複数の金属線のうちの１つの金属線の幅の３倍にほぼ等しい幅Ｗ２を有する。図２Ａに示す縦軸Ａ３、Ａ４は、第１および第２の縦軸Ａ１、Ａ２とは異なる。金属線２１８（１）、２１８（２）の幅は、標準セル回路２００を製造するために使用されるプロセス技術の臨界寸法（ＣＤ）にほぼ等しくなり得る。さらに、第１および第２の高アスペクト比電圧レール２０２、２０４はそれぞれ、１．０より大きい高さ対幅比を有する。より具体的には、第１の高アスペクト比電圧レール２０２の高さＨ２は、第１の高アスペクト比電圧レール２０２の幅Ｗ２より大きい。同様に、第２の高アスペクト比電圧レール２０４の高さＨ２は、第２の高アスペクト比電圧レール２０４の幅Ｗ２より大きい。この例では、高さＨ２は、第１および第２の高アスペクト比電圧レール２０２、２０４の高さ対幅比が２に等しくなるように、幅Ｗ２の２倍である。その結果、第１および第２の高アスペクト比電圧レール２０２、２０４はそれぞれ、金属層Ｍ０からビアレベルＶ０および金属層Ｍ１の中に延びる。言い換えれば、第１および第２の高アスペクト比電圧レール２０２、２０４の高さＨ２によって、第１および第２の高アスペクト比電圧レール２０２、２０４を金属層Ｍ２内で経路指定する相互接続に電気的に結合するためのビアレベルＶ１内のビアの他に、ビアレベルＶ０および金属層Ｍ１内の要素は必要とされない。加えて、この態様では、第１および第２の高アスペクト比電圧レール２０２、２０４を対応する接点層相互接続２１０、２１４に結合するために、金属層Ｍ０の下のビアレベルＶ−１内の要素は必要ではない。
引き続き図２Ａおよび図２Ｂを参照すると、ビアレベルＶ−１およびＶ０ならびに金属層Ｍ１内の要素の不在で、標準セル回路２００の抵抗が低減され、それにより図１Ａおよび図１Ｂにおける従来の標準セル回路１００と比較して、ＩＲ降下が弱められて性能が向上する。加えて、このようにして、幅Ｗ２より大きい高さＨ２を有する第１および第２の高アスペクト比電圧レール２０２、２０４を採用することで、第１および第２の高アスペクト比電圧レール２０２、２０４の各々は、特定のＩＲ降下（たとえば、電圧降下）に対応する比較的より低い抵抗を達成するのに十分に大きい断面積を有することが可能になる。したがって、銅（Ｃｕ）より高い抵抗率を有する金属、たとえばルテニウム（Ｒｕ）またはコバルト（Ｃｏ）などが採用される場合でも、第１および第２の高アスペクト比電圧レール２０２、２０４は、ＩＲ降下のエネルギー損失によって意図せずに低減される電圧レベルに起因する標準セル回路２００内のエラーを低減または回避するために、得られる断面積が抵抗および対応するＩＲ降下を制限するように、高さＨ２をそれぞれ有するように設計され得る。
図３は、図２Ａおよび図２Ｂにおける低減された抵抗のために第１および第２の高アスペクト比電圧レール２０２、２０４を採用する標準セル回路２００に対する例示的な製造プロセス３００を示す。製造プロセス３００は、第１の縦軸Ａ１に沿って第１の方向Ｘに延びる第１の高アスペクト比電圧レール２０２を配設することを含み、第１の高アスペクト比電圧レール２０２は、１．０より大きい高さ対幅比を有し、第１の供給電圧（たとえば、ＶＤＤ）を受けるように構成される（ブロック３０２）。製造プロセス３００はまた、第２の縦軸Ａ２に沿って、第１の高アスペクト比電圧レール２０２に実質的に平行な第１の方向Ｘに延びる第２の高アスペクト比電圧レール２０４を配設することを含む（ブロック３０４）。第２の高アスペクト比電圧レール２０４は、１．０より大きい高さ対幅比を有する。製造プロセス３００はまた、第１の高アスペクト比電圧レール２０２および第２の高アスペクト比電圧レール２０４に電気的に結合された回路デバイス２０６を形成することを含む（ブロック３０６）。第１の高アスペクト比電圧レール２０２と第２の高アスペクト比電圧レール２０４との間の電圧差は、回路デバイス２０６に電力を供給する。加えて、製造プロセス３００は、金属線２１８（１）、２１８（２）を採用するためのステップを含むことができる。たとえば、製造プロセス３００は、対応する縦軸Ａ３、Ａ４に沿って、第１および第２の高アスペクト比電圧レール２０２、２０４に実質的に平行な第１の方向Ｘに延びる金属線２１８（１）、２１８（２）を配設することを含むことができ、各金属線２１８（１）、２１８（２）は、標準セル回路２００のプロセス技術の臨界寸法（ＣＤ）にほぼ等しい幅を有する（ブロック３０８）。上記で説明したように、第１および第２の高アスペクト比電圧レール２０２、２０４はそれぞれ、金属線２１８（１）、２１８（２）の幅（たとえば、ＣＤ）の３倍か、金属線２１８（１）、２１８（２）の幅（たとえば、ＣＤ）の２倍か、もしくは金属線２１８（１）、２１８（２）の幅（たとえば、ＣＤ）にほぼ等しいか、または金属線２１８（１）、２１８（２）の幅（たとえば、ＣＤ）と幅（たとえば、ＣＤ）の３倍との間の範囲内の任意の値である、幅Ｗ２を有することができる。
図２Ａおよび図２Ｂにおける標準セル回路２００に加えて、他の態様は、面積消費を低減しながら抵抗の低減を同時に達成するために、低減された幅を有する高アスペクト比電圧レールを採用し得る。この点について、図４Ａ〜図４Ｄは、低減された抵抗のために高アスペクト比電圧レールを採用する例示的な標準セル回路４００を示す。図４Ａは、標準セル回路４００の上面図を示す一方で、図４Ｂ〜図４Ｄは、図４Ａにおける線Ｃ−Ｃに全体的に沿って取られた標準セル回路４００の異なる例の断面図を示す。以下でさらに詳細に説明するように、図４Ａ〜図４Ｄはそれぞれ、特定の設計選択に従って変化する高さにおける高アスペクト比電圧レールを採用する標準セル回路４００を示す。さらに、標準セル回路４００は、図２Ａ、図２Ｂと図４Ａ〜図４Ｄとの間で同様の要素番号で示されるように、図２Ａおよび図２Ｂにおける標準セル回路２００と共通のいくつかの構成要素を含み、したがって本明細書で再び説明されることはない。
図４Ａ〜図４Ｄを参照すると、標準セル回路４００は、第１の縦軸Ａ１に沿って第１の方向Ｘに延び、第１の供給電圧（たとえば、ＶＤＤ）を受けるように構成された第１の高アスペクト比電圧レール４０２を採用する。標準セル回路４００はまた、第２の縦軸Ａ２に沿って、第１の高アスペクト比電圧レール４０２に実質的に平行な第１の方向Ｘに延びる第２の高アスペクト比電圧レール４０４を採用する。第２の高アスペクト比電圧レール４０４は、第２の供給電圧（たとえば、ＶＳＳ）を受けるように、または接地に結合されるように構成され得る。このようにして、第１および第２の高アスペクト比電圧レール４０２、４０４間の電圧差は、標準セル回路４００内の回路デバイス２０６に電力供給するために使用される。図４Ｂおよび図４Ｄに示す態様における第１および第２の高アスペクト比電圧レール４０２Ｂ、４０２Ｄ、４０４Ｂ、４０４Ｄは、それぞれ、接点層相互接続２１０、２１４によって第１および第２の電力入力２０８、２１２に電気的に結合される。しかしながら、図４Ｃに示す態様における第１および第２の高アスペクト比電圧レール４０２Ｃ、４０４Ｃは、それぞれ、ビア４０６、４０８および接点層相互接続２１０、２１４によって第１および第２の電力入力２０８、２１２に電気的に結合される。
引き続き図４Ａを参照すると、第１および第２の高アスペクト比電圧レール４０２、４０４はそれぞれ、金属線２１８（１）、２１８（２）など、標準セル回路４００内の金属層内に配設された１つまたは複数の金属線のうちの１つの金属線の臨界寸法（ＣＤ）（たとえば、幅）の３倍より小さい幅Ｗ３を有する。この例では、幅Ｗ３は、金属線２１８（１）、２１８（２）の臨界寸法（ＣＤ）の２倍にほぼ等しい。たとえば、標準セル回路４００が２８ナノメートル（ｎｍ）にほぼ等しい金属線ピッチを有する場合、金属線２１８（１）の臨界寸法（ＣＤ）は１４ｎｍにほぼ等しくなり得る。したがって、幅Ｗ３は、２８ｎｍにほぼ等しい。しかしながら、他の態様は、臨界寸法（ＣＤ）（たとえば、１４ｎｍ）にほぼ等しい幅を有する第１および第２の高アスペクト比電圧レール４０２、４０４を採用し得る。
図４Ｂ〜図４Ｄを参照すると、第１および第２の高アスペクト比電圧レール４０２Ｂ〜４０２Ｄ、４０４Ｂ〜４０４Ｄは、標準セル回路４００の特定の例の設計仕様に従って異なる高さによって設計され得る。図４Ｂ〜図４Ｄにおける第１および第２の高アスペクト比電圧レール４０２、４０４の各例の間を区別するために、Ｂ、Ｃ、またはＤがそれぞれ、図４Ｂ〜図４Ｄにおける要素番号に添付される。
この点について、図４Ｂを特に参照すると、第１および第２の高アスペクト比電圧レール４０２Ｂ、４０４Ｂの高さＨ３Ｂは幅Ｗ３の２倍であり、それにより、第１および第２の高アスペクト比電圧レール４０２Ｂ、４０４Ｂの高さ対幅比は２に等しい。第１および第２の高アスペクト比電圧レール４０２Ｂ、４０４Ｂは高さＨ３Ｂを有するので、第１および第２の高アスペクト比電圧レール４０２Ｂ、４０４Ｂを金属層Ｍ２内で経路指定する相互接続に電気的に結合するために、ビアレベルＶ１内のビアの他に、ビアレベルＶ０内のビアおよび金属層Ｍ１内の相互接続が必要とされる。代替的に、図４Ｃを特に参照すると、第１および第２の高アスペクト比電圧レール４０２Ｃ、４０４Ｃの高さＨ３Ｃは幅Ｗ３の３倍であり、それにより、第１および第２の高アスペクト比電圧レール４０２Ｃ、４０４Ｃの高さ対幅比は３に等しい。第１および第２の高アスペクト比電圧レール４０２Ｃ、４０４Ｃは高さＨ３Ｃを有するので、第１および第２の高アスペクト比電圧レール４０２Ｃ、４０４Ｃを金属層Ｍ２内で経路指定する相互接続に電気的に結合するために、ビアレベルＶ１内のビアの他に、ビアレベルＶ０および金属層Ｍ１内の要素が必要とされる。加えて、図４Ｄを特に参照すると、第１および第２の高アスペクト比電圧レール４０２Ｄ、４０４Ｄの高さＨ３Ｄは幅Ｗ３の４倍であり、それにより、第１および第２の高アスペクト比電圧レール４０２Ｄ、４０４Ｄの高さ対幅比は４に等しい。第１および第２の高アスペクト比電圧レール４０２Ｄ、４０４Ｄは高さＨ３Ｄを有するので、第１および第２の高アスペクト比電圧レール４０２Ｄ、４０４Ｄを金属層Ｍ２内で経路指定する相互接続に電気的に結合するために、ビアレベルＶ１内のビアの他に、ビアレベルＶ０および金属層Ｍ１内の要素は必要とされない。
図４Ａ〜図４Ｄに示す標準セル回路４００の各例は異なる特質を含むが、このようにして臨界寸法（ＣＤ）の３倍より小さい幅Ｗ３および１．０より大きい高さ対幅比を有する第１および第２の高アスペクト比電圧レール４０２、４０４を採用することで、標準セル回路４００の専有面積が低減される。加えて、１．０より大きい高さ対幅比を有する第１および第２の高アスペクト比電圧レール４０２、４０４を採用することで、第１および第２の高アスペクト比電圧レール４０２、４０４が、特定のＩＲ降下に対応する抵抗を達成するのに十分に大きい断面積を有することが可能になる。したがって、低減された幅Ｗ３および／またはたとえばルテニウム（Ｒｕ）もしくはコバルト（Ｃｏ）などの比較的高い抵抗率を有する金属を伴う場合でも、第１および第２の高アスペクト比電圧レール４０２、４０４はそれぞれ、標準セル回路４００におけるエラーを低減または回避しながら同時に面積消費を制限するために、対応するＩＲ降下を最小化するそれぞれの高さＨ３Ｂ、Ｈ３Ｃ、Ｈ３Ｄを有するように設計され得る。
加えて、引き続き図４Ａ〜図４Ｄを参照すると、標準セル回路４００はまた、標準セル回路４００の他の部分に対して代替のよりスケーラブルな金属を使用しながら特定のＩＲ降下を達成するために、第１および第２の高アスペクト比電圧レール４０２、４０４に対して銅（Ｃｕ）を採用する必要性を回避する。代わりに、標準セル回路４００は、第１および第２の高アスペクト比電圧レール４０２、４０４に対して、ならびに標準セル回路４００の他の部分に対して単一の金属を採用しながら、第１および第２の高アスペクト比電圧レール４０２、４０４の高さ対幅比が１．０より大きいことに起因して、所望のＩＲ降下を達成し得る。より具体的には、標準セル回路４００は、銅（Ｃｕ）よりスケーラブルな金属が銅（Ｃｕ）より高い抵抗率を有するとしても、１．０より大きい高さ対幅比によって低減された抵抗が達成されるので、そのような金属を、第１および第２の高アスペクト比電圧レール４０２、４０４および標準セル回路４００の他の部分（たとえば、金属線２１８（１）、２１８（２））に対して採用し得る。このようにして単一の金属を採用することで、標準セル回路４００を制限されたプロセスの複雑さおよびウェハコストによって製造することが可能になる。
本明細書で説明する要素は、特定の機能を実行するための手段と呼ばれることがある。この点について、第１の高アスペクト比電圧レール２０２、４０２は、本明細書で、「第１の縦軸に沿って第１の方向に延びる、標準セル回路に第１の供給電圧を供給するための手段であって、第１の供給電圧を供給するための手段は、１．０より大きい高さ対幅比を有する、手段」と呼ばれることがある。加えて、第２の高アスペクト比電圧レール２０４、４０４は、本明細書で、「第２の縦軸に沿って、第１の供給電圧を供給するための手段に実質的に平行な第１の方向に延びる、標準セル回路に第２の供給電圧を供給するための手段であって、第２の供給電圧を供給するための手段は、１．０より大きい高さ対幅比を有する、手段」と呼ばれることがある。回路デバイス２０６は、本明細書で、「第１の供給電圧を供給するための手段および第２の供給電圧を供給するための手段に電気的に結合された、回路機能を提供するための手段であって、第１の供給電圧を供給するための手段と第２の供給電圧を供給するための手段との間の電圧差が、回路機能を提供するための手段に電力を供給する、手段」と呼ばれることがある。
本明細書で開示する態様による低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路は、任意のプロセッサベースのデバイス内に設けられ得るか、またはその中に組み込まれ得る。例には、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、装着型コンピューティングデバイス（たとえば、スマートウォッチ、ヘルスまたはフィットネストラッカー、アイウェアなど）、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両構成要素、アビオニクスシステム、ドローン、およびマルチコプターが含まれる。
この点について、図５は、図２Ａ、図２Ｂおよび図４Ａ〜図４Ｄのそれぞれにおける低減された抵抗のために、高アスペクト比電圧レール２０２、２０４、４０２、４０４を採用する標準セル回路２００、４００を採用する要素を含むことができるプロセッサベースシステム５００の一例を示す。この例では、プロセッサベースシステム５００は、各々が１つまたは複数のプロセッサ５０４を含む、１つまたは複数の中央処理装置（ＣＰＵ）５０２を含む。ＣＰＵ５０２は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ５０４に結合されたキャッシュメモリ５０６を有する場合がある。ＣＰＵ５０２は、システムバス５０８に結合され、プロセッサベースシステム５００内に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ５０２は、システムバス５０８を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ５０２は、スレーブデバイスの一例として、メモリコントローラ５１０にバストランザクション要求を通信することができる。図５には示さないが、複数のシステムバス５０８を設けることができ、各システムバス５０８は異なるファブリックを構成する。
他のマスタデバイスおよびスレーブデバイスがシステムバス５０８に接続されてよい。図５に示すように、これらのデバイスは、例として、メモリシステム５１２、１つまたは複数の入力デバイス５１４、１つまたは複数の出力デバイス５１６、１つまたは複数のネットワークインターフェースデバイス５１８、および１つまたは複数のディスプレイコントローラ５２０を含むことができる。入力デバイス５１４は、限定はしないが、入力キー、スイッチ、ボイスプロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス５１６は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意のタイプの出力デバイスを含み得る。ネットワークインターフェースデバイス５１８は、ネットワーク５２２へのデータ、およびネットワーク５２２からのデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク５２２は、限定はしないが、有線ネットワークもしくはワイヤレスネットワーク、プライベートネットワークもしくは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、またはインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス５１８は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成されることが可能である。メモリシステム５１２は、１つまたは複数のメモリユニット５２４（０）〜５２４（Ｍ）を含むことができる。
ＣＰＵ５０２はまた、１つまたは複数のディスプレイ５２６に送られる情報を制御するために、システムバス５０８を介してディスプレイコントローラ５２０にアクセスするように構成され得る。ディスプレイコントローラ５２０は、１つまたは複数のビデオプロセッサ５２８を介して表示されるべき情報をディスプレイ５２６に送り、１つまたは複数のビデオプロセッサ５２８は、表示されるべき情報をディスプレイ５２６に適したフォーマットになるように処理する。ディスプレイ５２６は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、発光ダイオード（ＬＥＤ）ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
図６は、集積回路（ＩＣ）６０２内に形成された無線周波数（ＲＦ）構成要素を含む例示的なワイヤレス通信デバイス６００を示しており、ＲＦ構成要素は、図２Ａ、図２Ｂおよび図４Ａ〜図４Ｄそれぞれにおける低減された抵抗のために高アスペクト比電圧レール２０２、２０４、４０２、４０４を採用する標準セル回路２００、４００を採用する要素を含むことができる。この点について、ワイヤレス通信デバイス６００は、ＩＣ６０２内に設けられ得る。ワイヤレス通信デバイス６００は、例として、上記のデバイスのうちのいずれかを含んでもよく、またはその中に設けられてもよい。図６に示すように、ワイヤレス通信デバイス６００は、送受信機６０４およびデータプロセッサ６０６を含む。データプロセッサ６０６は、データおよびプログラムコードを記憶するためのメモリを含み得る。送受信機６０４は、双方向通信をサポートする送信機６０８および受信機６１０を含む。一般に、ワイヤレス通信デバイス６００は、任意の数の通信システム向けおよび周波数バンド向けに、任意の数の送信機および／または受信機を含んでもよい。送受信機６０４のすべてまたは一部は、１つまたは複数のアナログＩＣ、ＲＦ ＩＣ（ＲＦＩＣ）、混成信号ＩＣなどの上に実装することができる。
送信機６０８または受信機６１０は、スーパーヘテロダインアーキテクチャまたはダイレクトコンバージョンアーキテクチャで実装することができる。スーパーヘテロダインアーキテクチャでは、信号は、受信機６１０に関して、複数のステージにおいてＲＦとベースバンドとの間で、たとえば、１つのステージにおいてＲＦから中間周波数（ＩＦ）に、次いで、別のステージにおいてＩＦからベースバンドに周波数変換される。ダイレクトコンバージョンアーキテクチャでは、信号は、１つのステージにおいて、ＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよびダイレクトコンバージョンアーキテクチャは、異なる回路ブロックを使用すること、および／または異なる要件を有することがある。図６におけるワイヤレス通信デバイス６００では、送信機６０８および受信機６１０は、直接変換アーキテクチャで実装される。
送信経路では、データプロセッサ６０６は、送信されるべきデータを処理し、ＩおよびＱアナログ出力信号を送信機６０８に提供する。例示的なワイヤレス通信デバイス６００では、データプロセッサ６０６は、データプロセッサ６０６により生成されるデジタル信号を、さらなる処理のために、ＩおよびＱアナログ出力信号、たとえばＩおよびＱ出力電流へと変換するため、デジタルアナログ変換器（ＤＡＣ）６１２（１）および６１２（２）を含む。
送信機６０８内では、低域フィルタ６１４（１）および６１４（２）が、それぞれ、ＩおよびＱアナログ送信信号をフィルタ処理して、前のデジタルアナログ変換によって引き起こされた不要な信号を除去する。増幅器（ＡＭＰ）６１６（１）、６１６（２）は、それぞれ、低域フィルタ６１４（１）、６１４（２）からの信号を増幅し、ＩおよびＱベースバンド信号を供給する。アップコンバータ６１８は、送信（ＴＸ）局部発振器（ＬＯ）信号生成器６２２から混合器６２０（１）、６２０（２）を通るＩおよびＱ ＴＸ ＬＯ信号で、ＩおよびＱベースバンド信号をアップコンバートして、アップコンバートされた信号６２４を提供する。フィルタ６２６は、アップコンバートされた信号６２４をフィルタ処理して、周波数アップコンバージョンにより引き起こされる不要な信号ならびに受信周波数帯域中の雑音を除去する。電力増幅器（ＰＡ）６２８は、所望の出力電力レベルを取得するために、フィルタ６２６からのアップコンバートされた信号６２４を増幅して、送信ＲＦ信号を提供する。送信ＲＦ信号は、デュプレクサまたはスイッチ６３０を通して経路指定され、アンテナ６３２を介して送信される。
受信経路中で、アンテナ６３２は、基地局によって送信された信号を受け取り、受信ＲＦ信号を提供し、受信ＲＦ信号は、デュプレクサまたはスイッチ６３０を通して経路指定され、低雑音増幅器（ＬＮＡ）６３４に提供される。デュプレクサまたはスイッチ６３０は、ＲＸ信号をＴＸ信号から切り離すように、特定の受信（ＲＸ）−ＴＸデュプレクサ周波数分離で動作するように設計される。受信ＲＦ信号は、ＬＮＡ６３４により増幅され、フィルタ６３６によりフィルタ処理されて、所望のＲＦ入力信号を取得する。ダウンコンバージョン混合器６３８（１）、６３８（２）は、フィルタ６３６の出力を、ＲＸ ＬＯ信号生成器６４０からのＩおよびＱ ＲＸ ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合し、ＩおよびＱベースバンド信号を生成する。ＩおよびＱベースバンド信号は、増幅器（ＡＭＰ）６４２（１）、６４２（２）によって増幅され、低域フィルタ６４４（１）、６４４（２）によってさらにフィルタ処理されて、ＩおよびＱアナログ入力信号を取得し、ＩおよびＱアナログ入力信号はデータプロセッサ６０６に供給される。この例では、データプロセッサ６０６は、データプロセッサ６０６によってさらに処理するために、アナログ入力信号をデジタル信号へと変換するためのアナログデジタル変換器（ＡＤＣ）６４６（１）、６４６（２）を含む。
図６のワイヤレス通信デバイス６００では、ＴＸ ＬＯ信号生成器６２２が周波数アップコンバージョンに使用されるＩおよびＱ ＴＸ ＬＯ信号を生成する一方で、ＲＸ ＬＯ信号生成器６４０が周波数ダウンコンバージョンに使用されるＩおよびＱ ＲＸ ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数を有する周期的な信号である。ＴＸ位相ロックループ（ＰＬＬ）回路６４８は、データプロセッサ６０６からタイミング情報を受け取り、ＴＸ ＬＯ信号生成器６２２からのＴＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＲＸ ＰＬＬ回路６５０は、データプロセッサ６０６からタイミング情報を受け取り、ＲＸ ＬＯ信号生成器６４０からのＲＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。
当業者は、本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリ内もしくは別のコンピュータ可読媒体内に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装され得ることをさらに諒解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、またはＩＣチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成され得る。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能性に関して説明した。そのような機能性がどのように実装されるのかは、特定の適用例、設計選択、および／またはシステム全体に課される設計制約によって決まる。当業者は、特定の適用例ごとに様々な方式で記載の機能を実装してもよいが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行されてもよい。プロセッサは、マイクロプロセッサであってよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装されてもよい。
本明細書で開示する態様は、ハードウェアにおいて具現化されてもよく、かつハードウェア内に記憶され、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在し得る命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取るとともに記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体化してよい。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在する場合がある。ＡＳＩＣは、リモート局の中に存在する場合がある。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバの中に存在する場合がある。
本明細書の例示的な態様のいずれかで説明した動作ステップが、例示および説明のために記載されていることにも留意されたい。説明した動作は、図示のシーケンス以外の数多くの異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明する動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様で説明した１つまたは複数の動作ステップは、組み合わせられてよい。当業者には容易に明らかになるように、フローチャート図に示される動作ステップが数多くの異なる変更を受ける場合があることを理解されたい。情報および信号が様々な異なる技術および技法のいずれかを使用して表される場合があることも当業者は理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。
本開示のこれまでの説明は、任意の当業者が本開示を作製または使用できるようにするために提供される。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義する一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書で説明した例および設計に限定されるものでなく、本明細書で開示した原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
１００ 従来の標準セル回路
１０２ 第１の電圧レール
１０４ 第２の電圧レール
１０６ 回路デバイス
１０８ 第１の電力入力
１１０ ビア
１１２ 接点層相互接続
１１４ 第２の電力入力
１１６ ビア
１１８ 接点層相互接続
１２０（１） 回路デバイスの要素
１２０（２） 回路デバイスの要素
１２２（１） 金属線
１２２（２） 金属線
２００ 標準セル回路
２０２ 第１の高アスペクト比電圧レール
２０４ 第２の高アスペクト比電圧レール
２０６ 回路デバイス
２０８ 第１の電力入力
２１０ 接点層相互接続
２１２ 第２の電力入力
２１４ 接点層相互接続
２１６（１） 回路デバイスの要素
２１６（２） 回路デバイスの要素
２１８（１） 金属線
２１８（２） 金属線
４００ 標準セル回路
４０２ 第１の高アスペクト比電圧レール
４０２Ｂ 第１の高アスペクト比電圧レール
４０２Ｃ 第１の高アスペクト比電圧レール
４０２Ｄ 第１の高アスペクト比電圧レール
４０４ 第２の高アスペクト比電圧レール
４０４Ｂ 第２の高アスペクト比電圧レール
４０４Ｃ 第２の高アスペクト比電圧レール
４０４Ｄ 第２の高アスペクト比電圧レール
５００ プロセッサベースシステム
５０２ 中央処理装置（ＣＰＵ）
５０４ プロセッサ
５０６ キャッシュメモリ
５０８ システムバス
５１０ メモリコントローラ
５１２ メモリシステム
５１４ 入力デバイス
５１６ 出力デバイス
５１８ ネットワークインターフェースデバイス
５２０ ディスプレイコントローラ
５２２ ネットワーク
５２４（０） メモリユニット
５２４（Ｍ） メモリユニット
５２６ ディスプレイ
５２８ ビデオプロセッサ
６００ ワイヤレス通信デバイス
６０２ 集積回路（ＩＣ）
６０４ 送受信機
６０６ データプロセッサ
６０８ 送信機
６１０ 受信機
６１２（１） デジタルアナログ変換器（ＤＡＣ）
６１２（２） デジタルアナログ変換器（ＤＡＣ）
６１４（１） 低域フィルタ
６１４（２） 低域フィルタ
６１６（１） 増幅器（ＡＭＰ）
６１６（２） 増幅器（ＡＭＰ）
６１８ アップコンバータ
６２０（１） 混合器
６２０（２） 混合器
６２２ 送信（ＴＸ）局部発振器（ＬＯ）信号生成器
６２４ アップコンバートされた信号
６２６ フィルタ
６２８ 電力増幅器（ＰＡ）
６３０ デュプレクサまたはスイッチ
６３２ アンテナ
６３４ 低雑音増幅器（ＬＮＡ）
６３６ フィルタ
６３８（１） ダウンコンバージョン混合器
６３８（２） ダウンコンバージョン混合器
６４０ 受信（ＲＸ） ＬＯ信号生成器
６４２（１） 増幅器（ＡＭＰ）
６４２（２） 増幅器（ＡＭＰ）
６４４（１） 低域フィルタ
６４４（２） 低域フィルタ
６４６（１） アナログデジタル変換器（ＡＤＣ）
６４６（２） アナログデジタル変換器（ＡＤＣ）
６４８ ＴＸ位相ロックループ（ＰＬＬ）回路
６５０ ＲＸ ＰＬＬ回路

Claims (15)

  1. 第１の縦軸に沿って第１の方向に延びる第１の高アスペクト比電圧レールであって、前記第１の高アスペクト比電圧レールが、１．０より大きい、前記第１の高アスペクト比電圧レールのそれぞれの高さとそれぞれの幅との間の比として定義される高さ対幅比を有し、第１の供給電圧を受けるように構成される、第１の高アスペクト比電圧レールと、
    第２の縦軸に沿って、前記第１の高アスペクト比電圧レールに平行な前記第１の方向に延びる第２の高アスペクト比電圧レールであって、前記第２の高アスペクト比電圧レールが、１．０より大きい、前記第２の高アスペクト比電圧レールのそれぞれの高さとそれぞれの幅との間の比として定義される高さ対幅比を有する、第２の高アスペクト比電圧レールと、
    前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールに電気的に結合された回路デバイスであって、前記第１の高アスペクト比電圧レールと前記第２の高アスペクト比電圧レールとの間の電圧差が、前記回路デバイスに電力を供給する、回路デバイスと
    を備え、
    前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールはともに、銅より高い抵抗率を有する金属を含み、
    前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールが、前記回路デバイスの要素に電力を分配するための第１の電力入力及び第２の電力入力に接続された接点層相互接続に直接接続される、標準セル回路。
  2. 前記第１の縦軸および前記第２の縦軸とは異なる１つまたは複数の対応する縦軸に沿って、前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールに平行な前記第１の方向に延びる１つまたは複数の金属線をさらに備え、
    前記１つまたは複数の金属線の各金属線が、前記標準セル回路のプロセス技術の臨界寸法に等しい幅を有し、
    前記第１の高アスペクト比電圧レールが、前記１つまたは複数の金属線の各金属線の前記幅の２倍と３倍との間の幅を有し、
    前記第２の高アスペクト比電圧レールが、前記１つまたは複数の金属線の各金属線の前記幅の２倍と３倍との間の幅を有する、請求項１に記載の標準セル回路。
  3. 前記第１の高アスペクト比電圧レールの前記高さ対幅比が、４．０に等しく、
    前記第２の高アスペクト比電圧レールの前記高さ対幅比が、４．０に等しい、請求項２に記載の標準セル回路。
  4. 前記第１の高アスペクト比電圧レールの前記高さ対幅比が、３．０に等しく、
    前記第２の高アスペクト比電圧レールの前記高さ対幅比が、３．０に等しい、請求項２に記載の標準セル回路。
  5. 前記第１の高アスペクト比電圧レールの前記高さ対幅比が、２．０に等しく、
    前記第２の高アスペクト比電圧レールの前記高さ対幅比が、２．０に等しい、請求項２に記載の標準セル回路。
  6. 前記第１の縦軸および前記第２の縦軸とは異なる１つまたは複数の対応する縦軸に沿って、前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールに平行な前記第１の方向に延びる１つまたは複数の金属線をさらに備え、
    前記１つまたは複数の金属線の各金属線が、前記標準セル回路のプロセス技術の臨界寸法に等しい幅を有し、
    前記第１の高アスペクト比電圧レールが、金属層内に配設された前記１つまたは複数の金属線の各金属線の前記幅の１倍と２倍との間の幅を有し、
    前記第２の高アスペクト比電圧レールが、前記１つまたは複数の金属線のうちの１つの金属線の臨界寸法の１倍と２倍との間の幅を有する、請求項１に記載の標準セル回路。
  7. 前記第１の縦軸および前記第２の縦軸とは異なる１つまたは複数の対応する縦軸に沿って、前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールに平行な前記第１の方向に延びる１つまたは複数の金属線をさらに備え、
    前記１つまたは複数の金属線の各金属線が、前記標準セル回路のプロセス技術の臨界寸法に等しい幅を有し、
    前記第１の高アスペクト比電圧レールが、金属層内に配設された前記１つまたは複数の金属線の各金属線の前記幅に等しい幅を有し、
    前記第２の高アスペクト比電圧レールが、前記１つまたは複数の金属線の各金属線の前記幅に等しい幅を有する、請求項１に記載の標準セル回路。
  8. 前記第２の高アスペクト比電圧レールが、第２の供給電圧を受けるように構成される、請求項１に記載の標準セル回路。
  9. 前記第２の高アスペクト比電圧レールが、接地に電気的に結合される、請求項１に記載の標準セル回路。
  10. 集積回路ＩＣに組み込まれる、請求項１に記載の標準セル回路。
  11. 低減された抵抗のために高アスペクト比電圧レールを採用する標準セル回路を製造するための方法であって、
    第１の縦軸に沿って、垂直軸に直交する第１の方向に、第１の高アスペクト比電圧レールを配設するステップであって、前記第１の高アスペクト比電圧レールが、１．０より大きい、第１の高アスペクト比電圧レールのそれぞれの高さとそれぞれの幅との間の比として定義される高さ対幅比を有し、第１の供給電圧を受けるように構成される、ステップと、
    第２の縦軸に沿って、前記第１の高アスペクト比電圧レールに平行な前記第１の方向に延びる第２の高アスペクト比電圧レールを配設するステップであって、前記第２の高アスペクト比電圧レールが、１．０より大きい、第２の高アスペクト比電圧レールのそれぞれの高さとそれぞれの幅との間の比として定義される高さ対幅比を有する、ステップと、
    前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールに電気的に結合された回路デバイスを形成するステップであって、前記第１の高アスペクト比電圧レールと前記第２の高アスペクト比電圧レールとの間の電圧差が、前記回路デバイスに電力を供給する、ステップと
    を含み、
    前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールはともに、銅より高い抵抗率を有する金属を含み、
    前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールが、前記回路デバイスの要素に電力を分配するための第１の電力入力及び第２の電力入力に接続された接点層相互接続に直接接続される、方法。
  12. 前記第１の縦軸および前記第２の縦軸とは異なる１つまたは複数の対応する縦軸に沿って、前記第１の高アスペクト比電圧レールおよび前記第２の高アスペクト比電圧レールに平行な前記第１の方向に延びる１つまたは複数の金属線を配設するステップをさらに含み、前記１つまたは複数の金属線の各金属線が、前記標準セル回路のプロセス技術の臨界寸法に等しい幅を有する、請求項１１に記載の方法。
  13. 前記第１の高アスペクト比電圧レールを配設するステップが、前記１つまたは複数の金属線の各金属線の前記幅の２倍と３倍との間の幅を有する前記第１の高アスペクト比電圧レールを配設するステップを含み、
    前記第２の高アスペクト比電圧レールを配設するステップが、前記１つまたは複数の金属線の各金属線の前記幅の２倍と３倍との間の幅を有する前記第２の高アスペクト比電圧レールを配設するステップを含む、請求項１２に記載の方法。
  14. 前記第１の高アスペクト比電圧レールを配設するステップが、前記１つまたは複数の金属線の各金属線の前記幅の１倍と２倍との間の幅を有する前記第１の高アスペクト比電圧レールを配設するステップを含み、
    前記第２の高アスペクト比電圧レールを配設するステップが、前記１つまたは複数の金属線の各金属線の前記幅の１倍と２倍との間の幅を有する前記第２の高アスペクト比電圧レールを配設するステップを含む、請求項１２に記載の方法。
  15. 前記第１の高アスペクト比電圧レールを配設するステップが、前記１つまたは複数の金属線の各金属線の前記幅に等しい幅を有する前記第１の高アスペクト比電圧レールを配設するステップを含み、
    前記第２の高アスペクト比電圧レールを配設するステップが、前記１つまたは複数の金属線の各金属線の前記幅に等しい幅を有する前記第２の高アスペクト比電圧レールを配設するステップを含む、請求項１２に記載の方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11017146B2 (en) * 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
EP3723127A1 (en) 2019-04-10 2020-10-14 IMEC vzw A standard cell device and a method for forming an interconnect structure for a standard cell device
US11444029B2 (en) 2020-02-24 2022-09-13 International Business Machines Corporation Back-end-of-line interconnect structures with varying aspect ratios
US11290109B1 (en) * 2020-09-23 2022-03-29 Qualcomm Incorporated Multibit multi-height cell to improve pin accessibility
US20230128985A1 (en) * 2021-10-22 2023-04-27 International Business Machines Corporation Early backside first power delivery network

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838713B1 (en) 1999-07-12 2005-01-04 Virage Logic Corporation Dual-height cell with variable width power rail architecture
US6483131B1 (en) 2000-01-11 2002-11-19 Texas Instruments Incorporated High density and high speed cell array architecture
JP2002110805A (ja) 2000-09-28 2002-04-12 Toshiba Corp 半導体デバイス
JP2003303885A (ja) * 2002-04-08 2003-10-24 Mitsubishi Electric Corp 集積回路及びその設計方法
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
CN100559576C (zh) * 2006-10-24 2009-11-11 株式会社电装 半导体器件
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法
US8102059B2 (en) * 2008-03-15 2012-01-24 Kabushiki Kaisha Toshiba Interconnect structure for high frequency signal transmissions
JP2009260158A (ja) * 2008-04-21 2009-11-05 Toshiba Corp 半導体集積回路装置における配線方法及び半導体集積回路装置
US7821039B2 (en) 2008-06-23 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Layout architecture for improving circuit performance
JP2011082223A (ja) * 2009-10-02 2011-04-21 Renesas Electronics Corp 半導体集積回路装置
US8212321B2 (en) * 2009-10-30 2012-07-03 Freescale Semiconductor, Inc. Semiconductor device with feedback control
US8336018B2 (en) 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
JP2012039073A (ja) * 2010-07-13 2012-02-23 Renesas Electronics Corp 半導体装置
US8513978B2 (en) 2011-03-30 2013-08-20 Synopsys, Inc. Power routing in standard cell designs
US9026977B2 (en) 2013-08-16 2015-05-05 Globalfoundries Inc. Power rail layout for dense standard cell library
US9070552B1 (en) 2014-05-01 2015-06-30 Qualcomm Incorporated Adaptive standard cell architecture and layout techniques for low area digital SoC
US9887209B2 (en) * 2014-05-15 2018-02-06 Qualcomm Incorporated Standard cell architecture with M1 layer unidirectional routing
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US9337149B2 (en) * 2014-07-29 2016-05-10 Samsung Electronics Co, Ltd. Semiconductor devices and methods of fabricating the same
US10510688B2 (en) * 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration

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