KR20230071197A - 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들 - Google Patents

감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들 Download PDF

Info

Publication number
KR20230071197A
KR20230071197A KR1020237016276A KR20237016276A KR20230071197A KR 20230071197 A KR20230071197 A KR 20230071197A KR 1020237016276 A KR1020237016276 A KR 1020237016276A KR 20237016276 A KR20237016276 A KR 20237016276A KR 20230071197 A KR20230071197 A KR 20230071197A
Authority
KR
South Korea
Prior art keywords
aspect ratio
high aspect
width
voltage rail
ratio voltage
Prior art date
Application number
KR1020237016276A
Other languages
English (en)
Other versions
KR102693848B1 (ko
Inventor
제프릿 준하오 수
무스타파 바다로그루
다 양
페리아난 치담바람
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20230071197A publication Critical patent/KR20230071197A/ko
Application granted granted Critical
Publication of KR102693848B1 publication Critical patent/KR102693848B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Medicinal Preparation (AREA)

Abstract

감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들이 개시된다. 일 양상에서, 제1 공급 전압을 수신하도록 구성된 제1 고 종횡비 전압 레일을 사용하는 표준 셀 회로가 제공된다. 제1 고 종횡비 전압 레일과 실질적으로 평행하게 배치된 제2 고 종횡비 전압 레일이 사용된다. 제1 및 제2 고 종횡비 전압 레일들 간의 전압 차는 표준 셀 회로 내의 회로 디바이스에 전력을 공급하기 위해 사용된다. 제1 및 제2 고 종횡비 전압 레일들은 각각 1.0보다 큰 높이-대-폭 비를 갖는다. 각각의 개개의 제1 및 제2 고 종횡비 전압 레일의 높이는 각각의 개개의 폭보다 크다. 제1 및 제2 고 종횡비 전압 레일들을 사용하는 것은, 그 각각이, 저항 및 대응하는 IR 강하를 제한하는 단면 면적을 가질 수 있게 한다.

Description

감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들{STANDARD CELL CIRCUITS EMPLOYING HIGH ASPECT RATIO VOLTAGE RAILS FOR REDUCED RESISTANCE}
[0001] 본 출원은 "STANDARD CELL CIRCUITS EMPLOYING HIGH ASPECT RATIO VOLTAGE RAILS FOR REDUCED RESISTANCE"라는 명칭으로 2016년 7월 27일자로 출원된 미국 가특허 출원 일련 번호 제 62/367,230 호에 대한 우선권을 주장하며, 상기 출원의 내용들은 그 전체가 인용에 의해 본원에 포함된다.
[0002] 본 출원은 또한 "STANDARD CELL CIRCUITS EMPLOYING HIGH ASPECT RATIO VOLTAGE RAILS FOR REDUCED RESISTANCE"라는 명칭으로 2017년 6월 27일자로 출원된 미국 특허 출원 일련 번호 제 15/634,039 호에 대한 우선권을 주장하며, 상기 출원의 내용들은 그 전체가 인용에 의해 본원에 포함된다.
[0003] 본 개시내용의 기술은 일반적으로 표준 셀 회로들에 관한 것으로, 상세하게는, 표준 셀 회로 사이즈를 감소시켜 밀도를 증가시키기 위해 표준 셀 회로들에서 사용되는 전압 레일들의 스케일링 다운에 관한 것이다.
[0004] 프로세서-기반 컴퓨터 시스템들은 IC(integrated circuit)들의 광대한 어레이를 포함할 수 있다. 각각의 IC는 다수의 IC 디바이스들로 구성된 복잡한 레이아웃 설계를 갖는다. 표준 셀 회로들은 IC들의 설계를 덜 복잡하고 보다 관리하기 쉽게 만드는 것을 돕기 위해 종종 사용된다. 특히, 표준 셀 회로들은 선택된 기술의 특정 설계 규칙들을 따르는 통상적으로 사용되는 IC 디바이스들에 대응하는 사전-설계된 셀들을 설계자에게 제공한다. 비-제한적 예들로서, 표준 셀 회로들은 게이트들, 인버터들, 멀티플렉서들 및 가산기들을 포함할 수 있다. 표준 셀 회로들을 사용하는 것은 설계자가 일관된 레이아웃 설계들을 갖는 IC들을 생성하는 것을 가능하게 하며, 그에 의해, 각각의 회로를 맞춤 설계하는 것에 비해, 다수의 IC들에 걸쳐 보다 균일하고 덜 복잡한 레이아웃 설계를 생성한다.
[0005] 종래의 표준 셀 회로들은 VDD 및 VSS 공급 전압들과 같은 공급 전압들을 수신하도록 구성된 전압 레일들을 사용하며, 공급 전압들은 표준 셀 회로 내의 대응하는 회로 디바이스들에 전력을 공급하는 데 사용된다. 예컨대, 전압 레일들은 VDD 및 VSS 공급 전압들을 수신하도록 구성될 수 있으며, 여기서, 전압 레일들은 트랜지스터들이 대응하는 공급 전압들을 수신하도록 종래의 표준 셀 회로 내의 트랜지스터들의 드레인 및 소스 영역들에 커플링된다. 종래의 표준 셀 회로들에서 사용되는 전압 레일들은 전압 레일들의 저항을 최소화하는 폭을 갖도록 사이징될 수 있다. 예컨대, 정의된 비저항을 갖는 전도성 재료로 형성된 전압 레일은 전압 레일의 단면 면적에 반비례하는 저항을 갖는다. 이러한 방식으로, 보다 큰 폭을 갖고, 따라서, 보다 큰 단면 면적을 갖는 전압 레일은 보다 작은 저항을 갖는다. 보다 낮은 저항은 각각의 전압 레일의 보다 낮은 전류-저항(IR) 강하(즉, 전압 강하)에 대응한다. 이러한 방식으로, 보다 높은 비율의 전압이 각각의 회로 디바이스에 제공되어 표준 셀 회로의 성능이 증가하며, 여기서, 성능은 IR 강하와 반비례로 상관된다.
[0006] 표준 셀 회로들의 신호 라인들 및/또는 전압 레일들의 폭은 표준 셀 회로들의 사이즈를 감소시키도록 스케일링 다운된다. 그러나, 신호 라인들 및 전압 레일들은 금속(즉, 전도성 재료)으로 형성되기 때문에, 그러한 신호 라인들 및 전압 레일들의 폭의 감소는 저항의 증가를 야기하는 단면 면적의 감소를 초래한다. 예컨대, 구리(Cu)와 같은 금속으로 형성된 신호 라인들 및/또는 전압 레일들은, 폭 및 그에 따른 단면 면적이 감소함에 따라 저항의 증가를 경험한다. 부가적으로, 구리(Cu)로 형성된 신호 라인들 및/또는 전압 레일들은 구리(Cu) 배리어 및 라이너 층을 요구한다. 그러한 배리어 및 라이너 층들은 실제 구리(Cu) 신호 라인 및/또는 전압 레일에 대해 이용가능한 단면 면적을 제한하며, 따라서, 전류 흐름에 이용가능한 면적을 감소시키고, 훨씬 더 높은 저항을 야기한다. 대안적으로, 알루미늄(Al), 코발트(Co) 또는 루테늄(Ru)과 같은, 배리어 및/또는 라이너 층을 필요로 하지 않을 수 있는 금속들이 구리(Cu) 대신에 사용될 수 있으며, 여기서, 배리어 및/또는 라이너 층의 부재는 신호 라인 및/또는 전압 레일에 이용가능한 보다 많은 단면 면적을 제공하며, 따라서, 전도성 재료의 감소된 단면 면적에 기인하는 저항의 증가를 제한한다. 그러나, 그러한 금속들은 보다 높은 비저항을 가지며, 따라서, 종래의 전압 레일 폭에서 구리(Cu)보다 높은 저항을 가져서, 구리(Cu)에 비해 더 높은 IR 강하를 초래한다. 전압 레일들의 보다 높은 IR 강하들은, 전압 레일에 의해 전달되는 전압을 회로 활성화 전압 레벨들(예컨대, 임계 전압들) 미만의 전압 레벨로 감소시킬 수 있으며, 이는 회로 엘리먼트들의 활성화를 의도치 않게 막을 수 있고, 따라서, 표준 셀 회로로 하여금, 잘못된 출력을 생성하게 할 수 있다.
[0007] 본원에서 개시되는 양상들은 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들을 포함한다. 일 양상에서, 표준 셀 회로가 제공된다. 본원에서 사용되는 바와 같이, 표준 셀 회로는, IC(integrated circuit) 기능을 제공하고, 선택된 제조 기술의 특정 설계 규칙들을 따르는 회로 디바이스들의 집합이다. 표준 셀 회로는 제1 공급 전압(예컨대, VDD)을 수신하도록 구성된 제1 고 종횡비 전압 레일을 사용한다. 표준 셀 회로는 또한, 제2 공급 전압(예컨대, VSS)을 수신하도록 구성되거나 또는 접지에 커플링될 수 있는, 제1 고 종횡비 전압 레일에 실질적으로 평행하게 연장되는 제2 고 종횡비 전압 레일을 사용한다. 이러한 방식으로, 제1 및 제2 고 종횡비 전압 레일들 간의 전압 차(voltage differential)는 표준 셀 회로 내의 회로 디바이스에 전력을 공급하기 위해 사용된다. 본원에서 사용되는 바와 같이, 고 종횡비는 1.0보다 큰 높이-대-폭 비이며, 여기서, 제1 및 제2 고 종횡비 전압 레일들은 각각 1.0보다 큰 높이-대-폭 비를 갖는다. 다시 말해서, 제1 고 종횡비 전압 레일의 높이는 제1 고 종횡비 전압 레일의 폭보다 크다. 유사하게, 제2 고 종횡비 전압 레일의 높이는 제2 고 종횡비 전압 레일의 폭보다 크다. 이러한 방식으로 폭보다 큰 높이를 갖는 제1 및 제2 고 종횡비 전압 레일들을 사용하는 것은, 제1 및 제2 고 종횡비 전압 레일들 각각이, 유사한 폭의 전압 레일들(그러나, 이들은 고 종횡비를 갖지 않음)에 비해, 특정한 보다 낮은 전류-저항(IR) 강하(즉, 전압 강하)에 대응하는 보다 낮은 저항을 달성하기에 충분히 큰 단면 면적을 가질 수 있게 한다. 따라서, 상대적으로 더 높은 비저항을 갖는 금속 재료가 표준 셀 회로 내의 제1 및 제2 고 종횡비 전압 레일들에 사용되는 경우에도, 제1 및 제2 고 종횡비 전압 레일들은, IR 강하 에너지 손실들로 인해 의도치 않은 감소된 전압 레벨들로부터 발생하는 표준 셀 회로의 에러들을 감소시키거나 또는 회피하기 위해 저항 및 대응하는 IR 강하를 제한하는 단면 면적을 각각 갖도록 설계될 수 있다.
[0008] 이와 관련하여, 일 양상에서, 표준 셀 회로가 제공된다. 표준 셀 회로는 제1 방향으로 제1 길이 방향 축을 따라 연장되는 제1 고 종횡비 전압 레일을 포함한다. 제1 고 종횡비 전압 레일은 1.0보다 큰 높이-대-폭 비를 가지며, 제1 공급 전압을 수신하도록 구성된다. 표준 셀 회로는 제1 고 종횡비 전압 레일에 실질적으로 평행하게, 제1 방향으로 제2 길이 방향 축을 따라 연장되는 제2 고 종횡비 전압 레일을 더 포함한다. 제2 고 종횡비 전압 레일은 1.0보다 큰 높이-대-폭 비를 갖는다. 표준 셀 회로는, 제1 고 종횡비 전압 레일 및 제2 고 종횡비 전압 레일에 전기적으로 커플링된 회로 디바이스를 더 포함하며, 여기서, 제1 고 종횡비 전압 레일과 제2 고 종횡비 전압 레일 간의 전압 차는 회로 디바이스에 전력을 제공한다.
[0009] 다른 양상에서, 표준 셀 회로가 제공된다. 표준 셀 회로는, 제1 방향으로 제1 길이 방향 축을 따라 연장되는, 표준 셀 회로에 제1 공급 전압을 제공하기 위한 수단을 포함한다. 제1 공급 전압을 제공하기 위한 수단은 1.0보다 큰 높이-대-폭 비를 갖는다. 표준 셀 회로는, 제1 공급 전압을 제공하기 위한 수단에 실질적으로 평행하게, 제1 방향으로 제2 길이 방향 축을 따라 연장되는, 표준 셀 회로에 제2 공급 전압을 제공하기 위한 수단을 더 포함한다. 제2 공급 전압을 제공하기 위한 수단은 1.0보다 큰 높이-대-폭 비를 갖는다. 표준 셀 회로는, 제1 공급 전압을 제공하기 위한 수단 및 제2 공급 전압을 제공하기 위한 수단에 전기적으로 커플링된, 회로 기능을 제공하기 위한 수단을 더 포함하며, 여기서, 제1 공급 전압을 제공하기 위한 수단과 제2 공급 전압을 제공하기 위한 수단 간의 전압 차는 회로 기능을 제공하기 위한 수단에 전력을 제공한다.
[0010] 또 다른 양상에서, 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 제조하기 위한 방법이 제공된다. 방법은, 제1 방향으로 제1 길이 방향 축을 따라 제1 고 종횡비 전압 레일을 배치하는 단계를 포함하며, 여기서, 제1 고 종횡비 전압 레일은 1.0보다 큰 높이-대-폭 비를 가지며, 제1 공급 전압을 수신하도록 구성된다. 방법은, 제1 고 종횡비 전압 레일에 실질적으로 평행하게, 제1 방향으로 제2 길이 방향 축을 따라 연장되는 제2 고 종횡비 전압 레일을 배치하는 단계를 더 포함한다. 제2 고 종횡비 전압 레일은 1.0보다 큰 높이-대-폭 비를 갖는다. 방법은, 제1 고 종횡비 전압 레일 및 제2 고 종횡비 전압 레일에 전기적으로 커플링된 회로 디바이스를 형성하는 단계를 더 포함하며, 여기서, 제1 고 종횡비 전압 레일과 제2 고 종횡비 전압 레일 간의 전압 차는 회로 디바이스에 전력을 제공한다.
[0011] 도 1a는 종래의 표준 셀 회로의 평면 다이어그램이다.
[0012] 도 1b는 도 1a의 라인 A-A를 따라 일반적으로 취해진 표준 셀 회로의 단면 다이어그램이다.
[0013] 도 2a는, 전류-저항(IR) 강하를 감소시키기 위한 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 예시적 표준 셀 회로의 평면 다이어그램이다.
[0014] 도 2b는, IR 강하를 감소시키기 위한 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는, 도 2a의 라인 B-B를 따라 일반적으로 취해진 표준 셀 회로의 단면 다이어그램이다.
[0015] 도 3은, 도 2a-도 2b의 IR 강하를 감소시키기 위한 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 제조하는 예시적 프로세스를 예시하는 흐름도이다.
[0016] 도 4a는, IR 강하를 감소시키기 위한 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 다른 예시적 표준 셀 회로의 평면 다이어그램이다.
[0017] 도 4b는 2.0과 대략 동일한 높이-대-폭 비를 갖는 고 종횡비 전압 레일들을 사용하는, 도 4a의 라인 C-C를 따라 일반적으로 취해진 표준 셀 회로의 예시적 단면 다이어그램이다.
[0018] 도 4c는 3.0과 대략 동일한 높이-대-폭 비를 갖는 고 종횡비 전압 레일들을 사용하는, 도 4a의 라인 C-C를 따라 일반적으로 취해진 표준 셀 회로의 다른 예시적 단면 다이어그램이다.
[0019] 도 4d는 4와 대략 동일한 높이-대-폭 비를 갖는 고 종횡비 전압 레일들을 사용하는, 도 4a의 라인 C-C를 따라 일반적으로 취해진 표준 셀 회로의 또 다른 예시적 단면 다이어그램이다.
[0020] 도 5는, 도 2a-도 2b 및 도 4a-도 4d의 IR 강하를 감소시키기 위한 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들을 사용하는 엘리먼트들을 포함할 수 있는 예시적 프로세서-기반 시스템의 블록 다이어그램이다.
[0021] 도 6은 IC(integrated circuit)에서 형성된 RF(radio frequency) 컴포넌트들을 포함하는 예시적 무선 통신 디바이스의 블록 다이어그램이며, 여기서, RF 컴포넌트들은, 도 2a-도 2b 및 도 4a-도 4d의 IR 강하를 감소시키기 위한 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들을 사용하는 엘리먼트들을 포함할 수 있다.
[0022] 이제 도시된 도면들을 참조하여, 본 개시내용의 몇몇 예시적 양상들이 설명된다. "예시적"이라는 용어는, "예, 사례 또는 예시로서 제공되는"을 의미하는 것으로 본원에서 사용된다. "예시적"으로서 본원에서 설명되는 임의의 양상은 반드시 다른 양상들에 비해 바람직하거나 또는 유리한 것으로서 해석되는 것은 아니다.
[0023] 본원에서 개시되는 양상들은 감소된 저항에 대한 높은 종횡비 전압 레일들을 사용하는 표준 셀 회로들을 포함한다. 일 양상에서, 표준 셀 회로가 제공된다. 본원에서 사용되는 바와 같이, 표준 셀 회로는, IC(integrated circuit) 기능을 제공하고, 선택된 제조 기술의 특정 설계 규칙들을 따르는 회로 디바이스들의 집합이다. 표준 셀 회로는 제1 공급 전압(예컨대, VDD)을 수신하도록 구성된 제1 고 종횡비 전압 레일을 사용한다. 표준 셀 회로는 또한, 제2 공급 전압(예컨대, VSS)을 수신하도록 구성되거나 또는 접지에 커플링될 수 있는, 제1 고 종횡비 전압 레일에 실질적으로 평행하게 연장되는 제2 고 종횡비 전압 레일을 사용한다. 이러한 방식으로, 제1 및 제2 고 종횡비 전압 레일들 간의 전압 차는 표준 셀 회로 내의 회로 디바이스에 전력을 공급하기 위해 사용된다. 본원에서 사용되는 바와 같이, 고 종횡비는 1.0보다 큰 높이-대-폭 비이며, 여기서, 제1 및 제2 고 종횡비 전압 레일들은 각각 1.0보다 큰 높이-대-폭 비를 갖는다. 다시 말해서, 제1 고 종횡비 전압 레일의 높이는 제1 고 종횡비 전압 레일의 폭보다 크다. 유사하게, 제2 고 종횡비 전압 레일의 높이는 제2 고 종횡비 전압 레일의 폭보다 크다. 이러한 방식으로 폭보다 큰 높이를 갖는 제1 및 제2 고 종횡비 전압 레일들을 사용하는 것은, 제1 및 제2 고 종횡비 전압 레일들 각각이, 유사한 폭의 전압 레일들(그러나, 이들은 고 종횡비를 갖지 않음)에 비해, 특정한 보다 낮은 전류-저항(IR) 강하(즉, 전압 강하)에 대응하는 보다 낮은 저항을 달성하기에 충분히 큰 단면 면적을 가질 수 있게 한다. 따라서, 상대적으로 더 높은 비저항을 갖는 금속 재료가 표준 셀 회로 내의 제1 및 제2 고 종횡비 전압 레일들에 사용되는 경우에도, 제1 및 제2 고 종횡비 전압 레일들은, IR 강하 에너지 손실들로 인해 의도치 않은 감소된 전압 레벨들로부터 발생하는 표준 셀 회로의 에러들을 감소시키거나 또는 회피하기 위해 저항 및 대응하는 IR 강하를 제한하는 단면 면적을 각각 갖도록 설계될 수 있다.
[0024] 도 2a에서 시작하여, IR 강하를 감소시키기 위한 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 논의하기 이전에, 종래의 표준 셀 회로가 먼저 설명된다. 이와 관련하여, 도 1a 및 도 1b는 표준 전압 레일들을 사용하는 종래의 표준 셀 회로(100)를 예시한다. 도 1a는 종래의 표준 셀 회로(100)의 평면 다이어그램을 예시하는 반면, 도 1b는 도 1a의 라인 A-A를 따라 일반적으로 취해진 종래의 표준 셀 회로(100)의 단면도를 예시한다.
[0025] 도 1a 및 도 1b를 참조하면, 종래의 표준 셀 회로(100)는 제1 방향(X)의 제1 길이 방향 축(A1)을 따라 연장되는 제1 전압 레일(102)을 포함한다. 종래의 표준 셀 회로(100)는 또한, 제1 전압 레일(102)에 실질적으로 평행하게, 제1 방향(X)의 제2 길이 방향 축(A2)을 따라 연장되는 제2 전압 레일(104)을 포함한다. 종래의 표준 셀 회로(100)는 또한, 제2 방향(Z)으로 제1 및 제2 전압 레일들(102, 104) 아래에 배치된 다수의 회로 엘리먼트들(예컨대, 트랜지스터 엘리먼트들)로 형성된 회로 디바이스(106)를 포함한다. 추가로, 제1 및 제2 전압 레일들(102, 104) 간의 전압 차는 회로 디바이스(106)에 전력을 공급하기 위해 사용된다. 예컨대, 제1 전압 레일(102)은 제1 공급 전압(예컨대, VDD)을 수신할 수 있는 반면, 제2 전압 레일(104)은 제2 공급 전압(예컨대, VSS)을 수신하거나 또는 접지에 커플링될 수 있다. 추가로, 제1 및 제2 전압 레일들(102, 104)로부터 회로 디바이스(106)로 제1 및 제2 공급 전압들(VDD, VSS)을 분배하기 위해 종래의 표준 셀 회로(100) 내의 연결 엘리먼트들이 사용될 수 있다. 특히, 제1 전압 레일(102)은 비아(110) 및 컨택 층 상호연결부(112)를 통해 제1 전력 입력부(108)에 전기적으로 커플링된다. 부가적으로, 제2 전압 레일(104)은 비아(116) 및 컨택 층 상호연결부(118)를 통해 제2 전력 입력부(114)에 전기적으로 커플링된다. 제1 및 제2 전력 입력부들(108, 114)은 제1 및 제2 공급 전압들(VDD, VSS)을 회로 디바이스(106)에 분배하도록 회로 디바이스(106)의 대응하는 엘리먼트들(120(1), 120(2))에 전기적으로 커플링된다.
[0026] 도 1a 및 도 1b를 계속 참조하면, 제1 및 제2 전압 레일들(102, 104)은 각각, 종래의 표준 셀 회로(100)의 금속 라인들(이를테면, 제1 및 제2 전압 레일들(102, 104)에 실질적으로 평행하게, 제1 방향(X)을 따라 축들(A3, A4) 각각을 따라 연장되는 금속 라인들(122(1), 122(2)))의 폭의 3배와 대략 동일한 폭(W1)을 갖는다. 이러한 방식으로, 금속 라인들(122(1), 122(2))의 폭은 종래의 표준 셀 회로(100)를 제조하기 위해 사용되는 프로세스 기술의 임계 치수(CD: critical dimension)와 대략 동일할 수 있다. 본원에서 사용되는 바와 같이, 프로세스 기술의 임계 치수(CD)는, 잘못된 회로 기능을 회피하도록 대응하는 설계 규칙들을 여전히 만족시키면서 프로세스 기술에서 금속 라인이 제조될 수 있는 가장 작은 폭이다. 부가적으로, 제1 및 제2 전압 레일들(102, 104)은 각각, 폭(W1)보다 작은 높이(H1)를 갖는다. 이러한 방식으로, 제1 및 제2 전압 레일들(102, 104)의 높이-대-폭 비가 1.0보다 작다(즉, 높이-대-폭 비(H1:W1) <1). 이러한 예에서, 제1 및 제2 전압 레일들(102, 104)은, 각각이 금속 층(M0)에 대응하도록 높이(H1)를 각각 가지기 때문에, 비아 레벨(V0)의 비아들, 금속 층(M1)의 상호연결부들, 및 비아 레벨(V1)의 비아들은, 종래의 표준 셀 회로(100) 전반에 걸쳐 제1 및 제2 공급 전압들(VDD, VSS)을 라우팅하도록 제1 및 제2 전압 레일들(102, 104)을 금속 층(M2)의 라우팅 상호연결부들에 각각 전기적으로 커플링시키기 위해 사용될 필요가 있을 것이다. 제1 및 제2 전압 레일들(102, 104)을 금속 층(M2) 내의 라우팅 상호연결부들에 전기적으로 커플링시키기 위해 사용되는 엘리먼트들이 대응하는 저항을 종래의 표준 셀 회로(100)에 부가하며, 따라서, IR 강하를 증가시키고, 성능을 감소시킨다는 점에 주목할 만하다.
[0027] 도 1a 및 도 1b를 계속 참조하면, 제1 및 제2 전압 레일들(102, 104)의 IR 강하는 또한, 제1 및 제2 전압 레일들(102, 104)을 형성하기 위해 사용되는 재료의 비저항뿐만 아니라 폭(W1) 및 높이(H1)에 의해 영향을 받는다. 이러한 방식으로, 제1 및 제2 전압 레일들(102, 104)은 루테늄(Ru) 또는 코발트(Co)와 같은, 구리(Cu)보다 더 스케일러블한 금속을 이용하여 사용될 수 있다. 그러나, 보다 스케일러블한 금속들이 구리(Cu)보다 높은 비저항을 가지면, 그러한 금속들을 사용하는 제1 및 제2 전압 레일들(102, 104)을 사용하는 것은, 구리(Cu)를 사용하는 것에 비해 제1 및 제2 전압 레일들(102, 104)이 더 높은 저항을 각각 갖게 한다. 추가로, 표준 셀 회로(100)의 면적 소비를 감소시키기 위해 폭(W1)을 감소시키는 것은 제1 및 제2 전압 레일들(102, 104)의 전도성 면적을 감소시키며, 이는 추가로, 제1 및 제2 전압 레일들(102, 104)의 저항 및 그에 따른 IR 강하를 증가시킨다. 증가된 IR 강하는 제1 및 제2 전압 레일들(102, 104)에 의해 분배된 전압을 회로 디바이스(106)의 활성화를 방지하기에 충분히 낮은 레벨로 감소시킬 수 있으며, 따라서, 종래의 표준 셀 회로(100)로 하여금, IR 강하 에너지 손실들로 인해 의도치 않은 감소된 전압 레벨들로부터 발생하는 잘못된 출력을 생성하게 할 수 있다.
[0028] 이와 관련하여, 도 2a 및 도 2b는 IR 강하를 감소시키기 위한 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 예시적 표준 셀 회로(200)를 예시한다. 도 2a는 표준 셀 회로(200)의 평면 다이어그램을 예시하는 반면, 도 2b는 도 2a의 라인 B-B를 따라 일반적으로 취해진 표준 셀 회로(200)의 단면도를 예시한다.
[0029] 도 2a 및 도 2b를 참조하면, 표준 셀 회로(200)는, 제1 방향(X)의 제1 길이 방향 축(A1)을 따라 연장되고, 제1 공급 전압(예컨대, VDD)을 수신하도록 구성된 제1 고 종횡비 전압 레일(202)을 사용한다. 표준 셀 회로(200)는 또한, 제1 고 종횡비 전압 레일(202)에 실질적으로 평행하게, 제1 방향(X)의 제2 길이 방향 축(A2)을 따라 연장되는 제2 고 종횡비 전압 레일(204)을 사용한다. 제2 고 종횡비 전압 레일(204)은 제2 공급 전압(예컨대, VSS)을 수신하도록 구성되거나 또는 접지에 커플링될 수 있다. 이러한 방식으로, 제1 및 제2 고 종횡비 전압 레일들(202, 204) 간의 전압 차는 표준 셀 회로(200) 내의 회로 디바이스(206)에 전력을 공급하기 위해 사용된다. 예컨대, 제1 및 제2 고 종횡비 전압 레일들(202, 204)은 각각, 제1 공급 전압(VDD) 및 제2 공급 전압(VSS)을 수신하고, 그리고 제2 방향(Z)으로 제1 및 제2 고 종횡비 전압 레일들(202, 204) 아래에 배치된 다수의 회로 엘리먼트들(예컨대, 트랜지스터 엘리먼트들)로 형성된 회로 디바이스(206)에 제1 및 제2 공급 전압들(VDD, VSS)을 분배하도록 구성된다. 이러한 양상에서, 제1 고 종횡비 전압 레일(202)은 컨택 층 상호연결부(210)를 통해 제1 전력 입력부(208)에 전기적으로 커플링되고, 제2 고 종횡비 전압 레일(204)은 컨택 층 상호연결부(214)를 통해 제2 전력 입력부(212)에 전기적으로 커플링된다. 제1 및 제2 전력 입력부들(208, 212)은 제1 및 제2 공급 전압들(VDD, VSS)을 회로 디바이스(206)에 분배하도록 회로 디바이스(206)의 대응하는 엘리먼트들(216(1), 216(2))에 전기적으로 커플링된다.
[0030] 도 2a 및 도 2b를 계속 참조하면, 제1 및 제2 고 종횡비 전압 레일들(202, 204)은 각각, 표준 셀 회로(200)의 금속 층의 하나 또는 그 초과의 금속 라인들 중 하나의 금속 라인(이를테면, 제1 및 제2 고 종횡비 전압 레일들(202, 204)에 실질적으로 평행하게, 제1 방향(X)을 따라 축들(A3, A4) 각각을 따라 연장되는 금속 라인들(218(1), 218(2)))의 폭의 3배와 대략 동일한 폭(W2)을 갖는다. 도 2a에 예시되는 바와 같이, 길이 방향 축들(A3, A4)은 제1 및 제2 길이 방향 축들(A1, A2)과 상이하다. 금속 라인들(218(1), 218(2))의 폭은 표준 셀 회로(200)를 제조하기 위해 사용되는 프로세스 기술의 임계 치수(CD)와 대략 동일할 수 있다. 추가로, 제1 및 제2 고 종횡비 전압 레일들(202, 204)은 각각 1.0보다 큰 높이-대-폭 비를 갖는다. 보다 구체적으로, 제1 고 종횡비 전압 레일(202)의 높이(H2)는 제1 고 종횡비 전압 레일(202)의 폭(W2)보다 크다. 유사하게, 제2 고 종횡비 전압 레일(204)의 높이(H2)는 제2 고 종횡비 전압 레일(204)의 폭(W2)보다 크다. 이러한 예에서, 높이(H2)는 폭(W2)의 2배여서, 제1 및 제2 고 종횡비 전압 레일들(202, 204)의 높이-대-폭 비가 2와 동일하다. 결과적으로, 제1 및 제2 고 종횡비 전압 레일들(202, 204)은 각각, 금속 층(M0)으로부터 비아 레벨(V0) 및 금속 층(M1)으로 연장된다. 다시 말해서, 제1 및 제2 고 종횡비 전압 레일들(202, 204)의 높이(H2)로 인해, 비아 레벨(V0) 및 금속 층(M1)의 엘리먼트들은, 금속 층(M2)의 라우팅 상호연결부들에 제1 및 제2 고 종횡비 전압 레일들(202, 204)을 전기적으로 커플링시키기 위해 비아 레벨(V1)의 비아들에 부가하여 필요하지 않다. 부가적으로, 이러한 양상에서, 금속 층(M0) 아래의 비아 레벨(V-1)의 엘리먼트들은, 제1 및 제2 고 종횡비 전압 레일들(202, 204)을 대응하는 컨택 층 상호연결부들(210, 214)에 커플링시키기 위해 필요하지 않다.
[0031] 도 2a 및 도 2b를 계속 참조하면, 비아 레벨들(V-1 및 V0) 및 금속 층(M1)의 엘리먼트들의 부재는 표준 셀 회로(200)의 저항을 감소시키며, 이는 도 1a 및 도 1b의 종래의 표준 셀 회로(100)에 비해 IR 강하를 감소시키고, 성능을 증가시킨다. 부가적으로, 이러한 방식으로 폭(W2)보다 큰 높이(H2)를 갖는 제1 및 제2 고 종횡비 전압 레일들(202, 204)을 사용하는 것은, 그 각각이, 특정 IR 강하(예컨대, 전압 강하)에 대응하는 상대적으로 더 낮은 저항을 달성하기에 충분히 큰 단면 면적을 가질 수 있게 한다. 따라서, 예컨대, 구리(Cu)보다 높은 비저항을 갖는 금속, 이를테면, 루테늄(Ru) 또는 코발트(Co)가 사용되는 경우에도, 제1 및 제2 고 종횡비 전압 레일들(202, 204)은, 결과적 단면 면적이 IR 강하 에너지 손실들로 인해 의도치 않은 감소된 전압 레벨들로부터 발생하는 표준 셀 회로(200)의 에러들을 감소시키거나 또는 회피하기 위해 저항 및 대응하는 IR 강하를 제한하도록, 높이(H2)를 각각 갖도록 설계될 수 있다.
[0032] 도 3은, 도 2a-도 2b에서 감소된 저항을 위해 제1 및 제2 고 종횡비 전압 레일들(202, 204)을 사용하는 표준 셀 회로(200)에 대한 예시적 제조 프로세스(300)를 예시한다. 제조 프로세스(300)는, 제1 방향(X)의 제1 길이 방향 축(A1)을 따라 제1 고 종횡비 전압 레일(202)을 배치하는 단계를 포함하며, 여기서, 제1 고 종횡비 전압 레일(202)은 1.0보다 큰 높이-대-폭 비를 가지며, 제1 공급 전압(예컨대, VDD)을 수신하도록 구성된다(블록(302)). 제조 프로세스(300)는 또한, 제1 고 종횡비 전압 레일(202)에 실질적으로 평행하게, 제1 방향(X)의 제2 길이 방향 축(A2)을 따라 연장되는 제2 고 종횡비 전압 레일(204)을 배치하는 단계(블록(304))를 포함한다. 제2 고 종횡비 전압 레일(204)은 1.0보다 큰 높이-대-폭 비를 갖는다. 제조 프로세스(300)는 또한, 제1 고 종횡비 전압 레일(202) 및 제2 고 종횡비 전압 레일(204)에 전기적으로 커플링된 회로 디바이스(206)를 형성하는 단계(블록(306))를 포함한다. 제1 고 종횡비 전압 레일(202)과 제2 고 종횡비 전압 레일(204) 간의 전압 차는 회로 디바이스(206)에 전력을 제공한다. 부가적으로, 제조 프로세스(300)는 금속 라인들(218(1), 218(2))을 사용하기 위한 단계들을 포함할 수 있다. 예컨대, 제조 프로세스(300)는 제1 및 제2 고 종횡비 전압 레일들(202, 204)에 실질적으로 평행하게, 제1 방향(X)의 대응하는 길이 방향 축들(A3, A4)을 따라 금속 라인들(218(1), 218(2))을 배치하는 단계를 포함하며, 여기서, 각각의 금속 라인(218(1), 218(2))은 표준 셀 회로(200)의 프로세스 기술의 임계 치수(CD)와 대략 동일한 폭을 갖는다(블록(308)). 위에서 논의된 바와 같이, 제1 및 제2 고 종횡비 전압 레일들(202, 204)은 각각, 금속 라인들(218(1), 218(2))의 폭(예컨대, CD)의 3배와 대략 동일하거나, 금속 라인들(218(1), 218(2))의 폭(예컨대, CD)의 2배와 대략 동일하거나, 금속 라인들(218(1), 218(2))의 폭(예컨대, CD)과 대략 동일하거나, 또는 금속 라인들(218(1), 218(2))의 폭(예컨대, CD)과 폭(예컨대, CD)의 3배 사이의 범위의 임의의 값의 폭(W2)을 가질 수 있다.
[0033] 도 2a 및 도 2b의 표준 셀 회로(200)에 부가하여, 다른 양상들은, 저항의 감소를 또한 달성하면서도, 면적 소비를 감소시키기 위해, 감소된 폭을 갖는 고 종횡비 전압 레일들을 사용할 수 있다. 이와 관련하여, 도 4a-도 4d는 감소된 저항을 위해 고 종횡비 전압 레일을 사용하는 예시적 표준 셀 회로(400)를 예시한다. 도 4a는 표준 셀 회로(400)의 평면 다이어그램을 예시하는 반면, 도 4b-도 4d는 도 4a의 라인 C-C를 따라 일반적으로 취해진 표준 셀 회로(400)의 상이한 경우들의 단면도들을 예시한다. 아래에서 더 상세하게 논의되는 바와 같이, 도 4a- 도 4d는 각각, 특정 설계 선택들에 따라 가변 높이들에서 고 종횡비 전압 레일들을 사용하는 표준 셀 회로(400)를 예시한다. 추가로, 표준 셀 회로(400)는, 도 2a, 도 2b 및 도 4a-도 4d 간의 유사한 엘리먼트 번호들에 의해 도시되는 바와 같은, 도 2a 및 도 2b의 표준 셀 회로(200)와 특정 공통 컴포넌트들을 포함하며, 따라서, 본원에서 재설명되지 않을 것이다.
[0034] 도 4a-도 4d를 참조하면, 표준 셀 회로(400)는, 제1 방향(X)의 제1 길이 방향 축(A1)을 따라 연장되고, 제1 공급 전압(예컨대, VDD)을 수신하도록 구성된 제1 고 종횡비 전압 레일(402)을 사용한다. 표준 셀 회로(400)는 또한, 제1 고 종횡비 전압 레일(402)에 실질적으로 평행하게, 제1 방향(X)의 제2 길이 방향 축(A2)을 따라 연장되는 제2 고 종횡비 전압 레일(404)을 사용한다. 제2 고 종횡비 전압 레일(404)은 제2 공급 전압(예컨대, VSS)을 수신하도록 구성되거나 또는 접지에 커플링될 수 있다. 이러한 방식으로, 제1 및 제2 고 종횡비 전압 레일들(402, 404) 간의 전압 차는 표준 셀 회로(400) 내의 회로 디바이스(206)에 전력을 공급하기 위해 사용된다. 도 4b 및 도 4d에 예시되는 양상들의 제1 및 제2 고 종횡비 전압 레일들(402B, 402D, 404B, 404D)은 각각, 컨택 층 상호연결부들(210, 214)을 통해 제1 및 제2 전력 입력부들(208, 212)에 전기적으로 커플링된다. 그러나, 도 4c에 예시되는 양상의 제1 및 제2 고 종횡비 전압 레일들(402C, 404C)은 각각, 비아들(406, 408) 및 컨택 층 상호연결부들(210, 214)을 통해 제1 및 제2 전력 입력부들(208, 212)에 전기적으로 커플링된다.
[0035] 도 4a를 계속 참조하면, 제1 및 제2 고 종횡비 전압 레일들(402, 404)은 각각, 표준 셀 회로(400)의 금속 층에 배치된 하나 또는 그 초과의 금속 라인들 중 하나의 금속 라인(이를테면, 금속 라인들(218(1), 218(2)))의 임계 치수(CD)(예컨대, 폭)의 3배 미만의 폭(W3)을 갖는다. 이러한 예에서, 폭(W3)은 금속 라인들(218(1), 218 (2))의 임계 치수(CD)의 2배와 대략 동일하다. 예컨대, 표준 셀 회로(400)가 28 나노미터(nm)와 대략 동일한 금속 라인 피치를 가지면, 금속 라인(218(1))의 임계 치수(CD)는 14 nm와 대략 동일할 수 있다. 따라서, 폭(W3)은 28nm와 대략 동일하다. 그러나, 다른 양상들은 임계 치수(CD)(예컨대, 14 nm)와 대략 동일한 폭을 갖는 제1 및 제2 고 종횡비 전압 레일들(402, 404)을 사용할 수 있다.
[0036] 도 4b-도 4d를 참조하면, 제1 및 제2 고 종횡비 전압 레일들(402B-402D, 404B-404D)은 표준 셀 회로(400)의 특정 경우의 설계 사양들에 따라 상이한 높이들로 설계될 수 있다. 도 4b-도 4d의 제1 및 제2 고 종횡비 전압 레일들(402, 404)의 각각의 경우를 구별하기 위해, B, C 또는 D가 도 4b-도 4d의 엘리먼트 번호에 각각 첨부된다.
[0037] 이와 관련하여, 특히, 도 4b를 참조하면, 제1 및 제2 고 종횡비 전압 레일들(402B, 404B)의 높이(H3B)는 폭(W3)의 2배여서, 제1 및 제2 고 종횡비 전압 레일들(402B, 404B)의 높이-대-폭 비가 2와 동일하다. 제1 및 제2 고 종횡비 전압 레일들(402B, 404B)이 높이(H3B)를 갖기 때문에, 비아 레벨(V0)의 비아들 및 금속 층(M1)의 상호연결부들이, 금속 층(M2)의 라우팅 상호연결부들에 제1 및 제2 고 종횡비 전압 레일들(402B, 404B)을 전기적으로 커플링시키기 위해 비아 레벨(V1)의 비아들에 부가하여 필요할 것이다. 대안적으로, 특히, 도 4c를 참조하면, 제1 및 제2 고 종횡비 전압 레일들(402C, 404C)의 높이(H3C)는 폭(W3)의 3배여서, 제1 및 제2 고 종횡비 전압 레일들(402C, 404C)의 높이-대-폭 비가 3과 동일하다. 제1 및 제2 고 종횡비 전압 레일들(402C, 404C)이 높이(H3C)를 갖기 때문에, 비아 레벨(V0) 및 금속 층(M1)의 어떠한 엘리먼트들도, 금속 층(M2)의 라우팅 상호연결부들에 제1 및 제2 고 종횡비 전압 레일들(402C, 404C)을 전기적으로 커플링시키기 위해 비아 레벨(V1)의 비아들에 부가하여 필요하지 않을 것이다. 부가적으로, 특히, 도 4d를 참조하면, 제1 및 제2 고 종횡비 전압 레일들(402D, 404D)의 높이(H3D)는 폭(W3)의 4배여서, 제1 및 제2 고 종횡비 전압 레일들(402D, 404D)의 높이-대-폭 비가 4와 동일하다. 제1 및 제2 고 종횡비 전압 레일들(402D, 404D)이 높이(H3D)를 갖기 때문에, 비아 레벨(V0) 및 금속 층(M1)의 어떠한 엘리먼트들도, 금속 층(M2)의 라우팅 상호연결부들에 제1 및 제2 고 종횡비 전압 레일들(402D, 404D)을 전기적으로 커플링시키기 위해 비아 레벨(V1)의 비아들에 부가하여 필요하지 않을 것이다.
[0038] 도 4a-도 4d에 예시되는 표준 셀 회로(400)의 각각의 경우가 상이한 속성들을 포함하지만, 이러한 방식으로 임계 치수(CD)의 3배 미만의 폭(W3) 및 1.0보다 큰 높이-대-폭 비를 갖는 제1 및 제2 고 종횡비 전압 레일들(402, 404)을 사용하는 것은, 표준 셀 회로(400)의 풋프린트(footprint)를 감소시킨다. 부가적으로, 1.0보다 큰 높이-대-폭 비를 갖는 제1 및 제2 고 종횡비 전압 레일들(402, 404)을 사용하는 것은, 제1 및 제2 고 종횡비 전압 레일들(402, 404)이, 특정 IR 강하에 대응하는 저항을 달성하기에 충분히 큰 단면 면적을 가질 수 있게 한다. 따라서, 예컨대, 루테늄(Ru) 또는 코발트(Co)와 같은 비교적 높은 비저항을 갖는 금속 및/또는 감소된 폭(W3)을 갖더라도, 제1 및 제2 고 종횡비 전압 레일들(402, 404)은, 면적 소비를 또한 제한하면서도, 표준 셀 회로(400)의 에러들을 감소시키거나 또는 회피하기 위해 대응하는 IR 강하를 최소화시키는 개개의 높이(H3B, H3C, H3D)를 각각 갖도록 설계될 수 있다.
[0039] 부가적으로, 도 4a-도 4d를 계속 참조하면, 표준 셀 회로(400)는 또한, 표준 셀 회로(400)의 다른 부분들에 대해 대안적인, 보다 스케일러블한 금속을 사용하면서, 특정 IR 강하를 달성하기 위해 제1 및 제2 고 종횡비 전압 레일들(402, 404)에 구리(Cu)를 사용할 필요성을 회피한다. 대신에, 표준 셀 회로(400)는 제1 및 제2 고 종횡비 전압 레일들(402, 404)뿐만 아니라 표준 셀 회로(400)의 다른 부분들에 단일 금속을 사용하고, 1.0보다 큰 제1 및 제2 고 종횡비 전압 레일들(402, 404)의 높이-대-폭 비로 인해 원하는 IR 강하를 여전히 달성할 수 있다. 보다 구체적으로, 1.0보다 큰 높이-대-폭 비에 의해 달성되는 감소된 저항으로 인해, 구리(Cu)보다 더 스케일러블한 금속이 구리(Cu)보다 높은 비저항을 갖는 경우에도, 표준 셀 회로(400)는, 제1 및 제2 고 종횡비 전압 레일들(402, 404) 및 표준 셀 회로(400)의 다른 부분들(예컨대, 금속 라인들(218(1), 218(2))에 그러한 금속을 사용할 수 있다. 이러한 방식으로 단일 금속을 사용하는 것은, 표준 셀 회로(400)가, 제한된 프로세스 복잡성 및 웨이퍼 비용들로 제조되게 할 수 있다.
[0040] 본원에서 설명되는 엘리먼트들은 때때로 특정 기능들을 수행하기 위한 수단으로 지칭된다. 이와 관련하여, 제1 고 종횡비 전압 레일들(202, 402)은 본원에서 때때로, "제1 방향으로 제1 길이 방향 축을 따라 연장되는, 표준 셀 회로에 제1 공급 전압을 제공하기 위한 수단 ― 제1 공급 전압을 제공하기 위한 수단은 1.0보다 큰 높이-대-폭 비를 가짐 ― "으로 지칭된다. 부가적으로, 제2 고 종횡비 전압 레일들(204, 404)은 본원에서 때때로, "제1 공급 전압을 제공하기 위한 수단에 실질적으로 평행하게, 제1 방향으로 제2 길이 방향 축을 따라 연장되는, 표준 셀 회로에 제2 공급 전압을 제공하기 위한 수단 ― 제2 공급 전압을 제공하기 위한 수단은 1.0보다 큰 높이-대-폭 비를 가짐 ― "으로 지칭된다. 회로 디바이스(206)는 본원에서 때때로, "제1 공급 전압을 제공하기 위한 수단 및 제2 공급 전압을 제공하기 위한 수단에 전기적으로 커플링된, 회로 기능을 제공하기 위한 수단 ― 제1 공급 전압을 제공하기 위한 수단과 제2 공급 전압을 제공하기 위한 수단 간의 전압 차는 회로 기능을 제공하기 위한 수단에 전력을 제공함 ― 으로 지칭된다.
[0041] 본원에서 개시되는 양상들에 따른, 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들은, 임의의 프로세서-기반 디바이스에서 제공되거나 또는 임의의 프로세서-기반 디바이스에 통합될 수 있다. 예들은, 제한 없이, 셋탑 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, GPS(global positioning system) 디바이스, 모바일 폰, 셀룰러 폰, 스마트폰, SIP(session initiation protocol) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스(예컨대, 스마트 와치(smart watch), 헬스 또는 피트니스 트랙커(health or fitness tracker), 안경류(eyewear) 등), 데스크탑 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 컴포넌트, 항공 전자 공학 시스템들, 드론, 및 멀티콥터를 포함한다.
[0042] 이와 관련하여, 도 5는, 도 2a-도 2b 및 도 4a-도 4d 각각에서 감소된 저항을 위해 고 종횡비 전압 레일들(202, 204, 402, 404)을 사용하는 표준 셀 회로들(200, 400)을 사용하는 엘리먼트들을 포함할 수 있는 프로세서-기반 시스템(500)의 예를 예시한다. 이 예에서, 프로세서-기반 시스템(500)은, 각각이 하나 또는 그 초과의 프로세서들(504)을 포함하는 하나 또는 그 초과의 CPU(central processing unit)(들)(502)를 포함한다. CPU(들)(502)는, 일시적으로 저장된 데이터로의 급속한 액세스를 위해 프로세서(들)(504)에 커플링된 캐시 메모리(506)를 가질 수 있다. CPU(들)(502)는 시스템 버스(508)에 커플링되며, 프로세서-기반 시스템(500)에 포함된 마스터 및 슬래이브 디바이스들을 상호 커플링할 수 있다. 잘 알려져 있는 바와 같이, CPU(들)(502)는 시스템 버스(508)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예컨대, CPU(들)(502)는 슬래이브 디바이스의 예로서 메모리 제어기(510)에 버스 트랜잭션 요청들을 전달할 수 있다. 도 5에서 예시되지 않지만, 다수의 시스템 버스들(508)이 제공될 수 있으며, 여기서, 각각의 시스템 버스(508)는 상이한 패브릭(fabric)을 구성한다.
[0043] 다른 마스터 및 슬래이브 디바이스들은 시스템 버스(508)에 연결될 수 있다. 도 5에서 예시되는 바와 같이, 이 디바이스들은, 예들로서, 메모리 시스템(512), 하나 또는 그 초과의 입력 디바이스들(514), 하나 또는 그 초과의 출력 디바이스들(516), 하나 또는 그 초과의 네트워크 인터페이스 디바이스들(518) 및 하나 또는 그 초과의 디스플레이 제어기들(520)을 포함할 수 있다. 입력 디바이스(들)(514)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나, 이들로 제한되는 것은 아님) 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(516)는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하는(그러나, 이들로 제한되는 것은 아님) 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(518)는 네트워크(522)로의 그리고 네트워크(522)로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스일 수 있다. 네트워크(522)는, 유선 또는 무선 네트워크, 사설 또는 공공 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), BLUETOOTH™ 네트워크 또는 인터넷을 포함하는(그러나, 이들로 제한되는 것은 아님) 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(518)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 메모리 시스템(512)은 하나 또는 그 초과의 메모리 유닛들(524(0)-524(M))을 포함할 수 있다.
[0044] CPU(들)(502)는 또한, 하나 또는 그 초과의 디스플레이들(526)에 전송되는 정보를 제어하기 위해 시스템 버스(508)를 통해 디스플레이 제어기(들)(520)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(520)는 하나 또는 그 초과의 비디오 프로세서들(528)을 통해 디스플레이될 정보를 디스플레이(들)(526)에 전송하고, 이 비디오 프로세서들(528)은 디스플레이(들)(526)에 적합한 포맷으로 디스플레이될 정보를 프로세싱한다. 디스플레이(들)(526)는, CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이, LED(light emitting diode) 디스플레이 등을 포함하는(그러나, 이들로 제한되는 것은 아님) 임의의 타입의 디스플레이를 포함할 수 있다.
[0045] 도 6은 IC(integrated circuit)(602)에서 형성된 RF(radio frequency) 컴포넌트들을 포함하는 예시적 무선 통신 디바이스(600)를 예시하며, 여기서, RF 컴포넌트들은, 도 2a-도 2b 및 도 4a-도 4d 각각에서 감소된 저항을 위해 고 종횡비 전압 레일들(202, 204, 402, 404)을 사용하는 표준 셀 회로들(200, 400)을 사용하는 엘리먼트들을 포함할 수 있다. 이와 관련하여, 무선 통신 디바이스(600)는 IC(602)에 제공될 수 있다. 무선 통신 디바이스(600)는, 예들로서, 위에서 언급된 디바이스들 중 임의의 디바이스를 포함하거나 또는 위에서 언급된 디바이스들 중 임의의 디바이스에서 제공될 수 있다. 도 6에 도시되는 바와 같이, 무선 통신 디바이스(600)는 트랜시버(604) 및 데이터 프로세서(606)를 포함한다. 데이터 프로세서(606)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리를 포함할 수 있다. 트랜시버(604)는 양방향 통신을 지원하는 송신기(608) 및 수신기(610)를 포함한다. 일반적으로, 무선 통신 디바이스(600)는 임의의 수의 통신 시스템들 및 주파수 대역들에 대한 임의의 수의 송신기들 및/또는 수신기들을 포함할 수 있다. 트랜시버(604) 전부 또는 그 일부분은 하나 또는 그 초과의 아날로그 IC들, RF IC(RFIC)들, 믹싱된-신호 IC들 등 상에서 구현될 수 있다.
[0046] 송신기(608) 또는 수신기(610)는 수퍼-헤테로다인 아키텍처 또는 직접-변환 아키텍처로 구현될 수 있다. 수퍼-헤테로다인 아키텍처에서, 신호는 수신기(610)에 대해, 다수의 스테이지들로 RF와 기저대역 사이에서, 예컨대, 하나의 스테이지에서 RF로부터 중간 주파수(IF)로, 그런 다음, 다른 스테이지에서 IF로부터 기저대역으로, 주파수-변환된다. 직접-변환 아키텍처에서, 신호는 하나의 스테이지에서 RF와 기저대역 사이에서 주파수-변환된다. 수퍼-헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 사용하고 그리고/또는 상이한 요건들을 가질 수 있다. 도 6의 무선 통신 디바이스(600)에서, 송신기(608) 및 수신기(610)는 직접-변환 아키텍처로 구현된다.
[0047] 송신 경로에서, 데이터 프로세서(606)는 송신될 데이터를 프로세싱하며, I 및 Q 아날로그 출력 신호들을 송신기(608)에 제공한다. 예시적 무선 통신 디바이스(600)에서, 데이터 프로세서(606)는 추가적 프로세싱을 위해, 데이터 프로세서(606)에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예컨대, I 및 Q 출력 전류들로 변환하기 위한 디지털-투-아날로그 변환기(DAC: digital-to-analog-converter)들(612(1), 612(2))를 포함한다.
[0048] 송신기(608) 내에서, 저역 통과 필터(614(1), 614(2))는 이전의 디지털-투-아날로그 변환에 의해 야기되는 원하지 않는 신호들을 제거하기 위해 I 및 Q 아날로그 출력 신호들을 각각 필터링한다. 증폭기(AMP)들(616(1), 616(2))은 각각 저역 통과 필터들(614(1), 614(2))로부터의 신호들을 증폭시키며, I 및 Q 기저대역 신호들을 제공한다. 상향 변환기(upconverter)(618)는, 송신(TX) LO(local oscillator) 신호 생성기(622)로부터 믹서들(620(1), 620(2))을 통해 I 및 Q TX LO 신호들을 이용하여 I 및 Q 기저대역 신호들을 상향 변환하여 상향 변환된 신호(624)를 제공한다. 필터(626)는, 주파수 상향 변환에 의해 야기된 원하지 않는 신호들뿐만 아니라 수신 주파수 대역에서의 잡음을 제거하기 위해, 상향 변환된 신호(624)를 필터링한다. 전력 증폭기(PA)(628)는, 원하는 출력 전력 레벨을 획득하고 송신 RF 신호를 제공하기 위해, 필터(626)로부터의 상향 변환된 신호(624)를 증폭시킨다. 송신 RF 신호는 듀플렉서 또는 스위치(630)를 통해 라우팅되며, 안테나(632)를 통해 송신된다.
[0049] 수신 경로에서, 안테나(632)는 기지국들에 의해 송신된 신호들을 수신하고, 수신된 RF 신호를 제공하며, 수신된 RF 신호는 듀플렉서 또는 스위치(630)를 통해 라우팅되어 저 잡음 증폭기(LNA)(634)에 제공된다. 듀플렉서 또는 스위치(630)는 수신(RX) 신호들이 TX 신호들로부터 격리되도록, 특정 RX-to-TX 듀플렉서 주파수 분리로 동작하도록 설계된다. 수신된 RF 신호는, 원하는 RF 입력 신호를 획득하기 위해, LNA(634)에 의해 증폭되고 필터(636)에 의해 필터링된다. 하향 변환 믹서들(638(1), 638(2))은 I 및 Q 기저대역 신호들을 생성하기 위해 RX LO 신호 생성기(640)로부터 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 필터(636)의 출력을 믹싱한다. I 및 Q 아날로그 입력 신호들을 획득하기 위해, I 및 Q 기저대역 신호들이 증폭기(AMP)들(642(1), 642(2))에 의해 증폭되고, 저역 통과 필터들(644(1), 644(2))에 의해 추가로 필터링되며, I 및 Q 아날로그 입력 신호들은 데이터 프로세서(606)에 제공된다. 이러한 예에서, 데이터 프로세서(606)는 아날로그 입력 신호들을 데이터 프로세서(606)에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 아날로그-투-디지털 변환기(ADC)들(646(1), 646(2))을 포함한다.
[0050] 도 6의 무선 통신 디바이스(600)에서, TX LO 신호 생성기(622)는 주파수 상향 변환에 사용되는 I 및 Q TX LO 신호들을 생성하는 반면, RX LO 신호 생성기(640)는 주파수 하향 변환에 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정 기본 주파수를 갖는 주기 신호이다. TX PLL(phase-locked loop) 회로(648)는 데이터 프로세서(606)로부터 타이밍 정보를 수신하고, TX LO 신호 생성기(622)로부터 TX LO 신호들의 주파수 및/또는 위상을 조절하기 위해 사용되는 제어 신호를 생성한다. 유사하게, RX PLL 회로(650)는 데이터 프로세서(606)로부터 타이밍 정보를 수신하고, RX LO 신호 생성기(640)로부터 RX LO 신호들의 주파수 및/또는 위상을 조절하기 위해 사용되는 제어 신호를 생성한다.
[0051] 당업자들은 본원에서 개시되는 양상들과 관련하여 설명되는 다양한 예시적인 논리적 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리에 또는 다른 컴퓨터 판독가능한 매체에 저장되어 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘 모두의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 본원에서 설명되는 마스터 및 슬래이브 디바이스들은, 예들로서, 임의의 회로, 하드웨어 컴포넌트, IC(integrated circuit) 또는 IC 칩에서 사용될 수 있다. 본원에서 개시되는 메모리는 임의의 타입 및 사이즈의 메모리일 수 있으며, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 교환가능성을 명확하게 예시하기 위해, 다양한 예시적 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 일반적으로 그들의 기능성의 측면에서 위에서 설명되었다. 그러한 기능성이 어떻게 구현되는지는 특정 애플리케이션, 설계 선택들 및/또는 전체 시스템 상에 부과되는 설계 제약들에 의존한다. 당업자들은 설명되는 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 판정들이 본 개시내용의 범위로부터의 이탈을 야기하는 것으로 해석되지 않아야 한다.
[0052] 본원에서 개시되는 양상들과 관련하여 설명되는 다양한 예시적 논리 블록들, 모듈들 및 회로들이 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트들, 또는 본원에서 설명되는 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현되거나 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신(state machine)일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합(예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그러한 구성)으로서 구현될 수 있다.
[0053] 본원에서 개시되는 양상들은, 하드웨어 및 하드웨어에 저장된 명령들로 구현될 수 있으며, 예컨대, RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 탈착가능한(removable) 디스크, CD-ROM, 또는 당해 기술 분야에서 알려져 있는 임의의 다른 형태의 컴퓨터 판독가능한 매체에 상주할 수 있다. 예시적 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC는 원격국 내에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격국, 기지국 또는 서버 내에 개별 컴포넌트들로서 상주할 수 있다.
[0054] 또한, 본원에서의 예시적 양상들 중 임의의 양상에서 설명되는 동작 단계들이 예들 및 논의를 제공하기 위해 설명된다는 점이 주목된다. 설명되는 동작들은 예시되는 시퀀스들 이외의 다수의 상이한 시퀀스들로 수행될 수 있다. 게다가, 단일 동작 단계로 설명되는 동작들은 실제로, 다수의 상이한 단계들로 수행될 수 있다. 부가적으로, 예시적 양상들에서 논의되는 하나 또는 그 초과의 동작 단계들이 조합될 수 있다. 흐름 다이어그램들에서 예시되는 동작 단계들은 당업자에게 용이하게 명백해질 바와 같은 다수의 상이한 수정들이 행해질 수 있다는 것이 이해될 것이다. 당업자들은 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
[0055] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용을 실시하거나 또는 사용하는 것을 가능하게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 자명할 것이고, 본원에서 정의되는 일반적 원리들은 개시내용의 사상 또는 범위로부터 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에서 설명되는 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 본원에서 개시되는 원리들 및 신규한 특징들과 일관되는 가장 넓은 범위를 따를 것이다.

Claims (26)

  1. 표준 셀 회로로서,
    제1 방향으로 제1 길이방향(longitudinal) 축을 따라 연장되는 제1 고 종횡비 전압 레일 ― 상기 제1 고 종횡비 전압 레일은, 1.0보다 큰, 상기 제1 고 종횡비 전압 레일의 개개의 높이와 개개의 폭 간의 비로서 정의되는 높이-대-폭 비를 갖고, 그리고 제1 공급 전압을 수신하도록 구성됨 ―;
    상기 제1 고 종횡비 전압 레일에 실질적으로 평행하게 상기 제1 방향으로 제2 길이방향 축을 따라 연장되는 제2 고 종횡비 전압 레일 ― 상기 제2 고 종횡비 전압 레일은, 1.0보다 큰, 상기 제2 고 종횡비 전압 레일의 개개의 높이와 개개의 폭 간의 비로서 정의되는 높이-대-폭 비를 가짐 ―; 및
    상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일에 전기적으로 커플링된 회로 디바이스를 포함하고,
    상기 제1 고 종횡비 전압 레일과 상기 제2 고 종횡비 전압 레일 간의 전압 차(voltage differential)는 상기 회로 디바이스에 전력을 제공하고,
    상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일은, 어떠한 비아 레벨 엘리먼트들도 사용함이 없이, 상기 회로 디바이스의 회로 엘리먼트들에 상기 제1 공급 전압 및 제2 공급 전압을 분배하기 위한 제1 및 제2 전력 입력부들에 커플링된 제1 및 제2 컨택 층 상호연결부들에 각각 직접 연결되고, 그리고
    상기 제1 및 제2 고 종횡비 전압 레일들을 대응하는 상호연결부들에 커플링시키는 데 적어도 하나의 비아 레벨 및 적어도 하나의 금속 층의 엘리먼트들이 필요하지 않도록, 상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일 각각은 상기 적어도 하나의 비아 레벨 및 상기 적어도 하나의 금속 층에 걸쳐 있는, 표준 셀 회로.
  2. 제1 항에 있어서,
    상기 표준 셀 회로는, 상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일에 실질적으로 평행하게 상기 제1 방향으로 상기 제1 길이방향 축 및 상기 제2 길이방향 축과 상이한 하나 이상의 대응하는 길이방향 축들을 따라 연장되는 하나 이상의 금속 라인들을 더 포함하고,
    상기 하나 이상의 금속 라인들의 각각의 금속 라인은 상기 표준 셀 회로의 프로세스 기술의 임계 치수와 동일한 폭을 갖고;
    상기 제1 고 종횡비 전압 레일은 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭의 2배 내지 3배의 폭을 갖고; 그리고
    상기 제2 고 종횡비 전압 레일은 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭의 2배 내지 3배의 폭을 갖는, 표준 셀 회로.
  3. 제2 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 4.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 4.0과 동일한, 표준 셀 회로.
  4. 제2 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 3.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 3.0과 동일한, 표준 셀 회로.
  5. 제2 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 2.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 2.0과 동일한, 표준 셀 회로.
  6. 제1 항에 있어서,
    상기 표준 셀 회로는, 상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일에 실질적으로 평행하게 상기 제1 방향으로 상기 제1 길이방향 축 및 상기 제2 길이방향 축과 상이한 하나 이상의 대응하는 길이방향 축들을 따라 연장되는 하나 이상의 금속 라인들을 더 포함하고,
    상기 하나 이상의 금속 라인들의 각각의 금속 라인은 상기 표준 셀 회로의 프로세스 기술의 임계 치수와 동일한 폭을 갖고;
    상기 제1 고 종횡비 전압 레일은 금속 층에 배치된 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭의 1배 내지 2배의 폭을 갖고; 그리고
    상기 제2 고 종횡비 전압 레일은 상기 하나 이상의 금속 라인들 중 하나의 금속 라인의 임계 치수의 1배 내지 2배의 폭을 갖는, 표준 셀 회로.
  7. 제6 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 4.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 4.0과 동일한, 표준 셀 회로.
  8. 제6 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 3.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 3.0과 동일한, 표준 셀 회로.
  9. 제6 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 2.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 2.0과 동일한, 표준 셀 회로.
  10. 제1 항에 있어서,
    상기 표준 셀 회로는, 상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일에 실질적으로 평행하게 상기 제1 방향으로 상기 제1 길이방향 축 및 상기 제2 길이방향 축과 상이한 하나 이상의 대응하는 길이방향 축들을 따라 연장되는 하나 이상의 금속 라인들을 더 포함하고,
    상기 하나 이상의 금속 라인들의 각각의 금속 라인은 상기 표준 셀 회로의 프로세스 기술의 임계 치수와 동일한 폭을 갖고;
    상기 제1 고 종횡비 전압 레일은 금속 층에 배치된 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭과 동일한 폭을 갖고; 그리고
    상기 제2 고 종횡비 전압 레일은 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭과 동일한 폭을 갖는, 표준 셀 회로.
  11. 제10 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 4.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 4.0과 동일한, 표준 셀 회로.
  12. 제10 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 3.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 3.0과 동일한, 표준 셀 회로.
  13. 제10 항에 있어서,
    상기 제1 고 종횡비 전압 레일의 높이-대-폭 비는 2.0과 동일하고; 그리고
    상기 제2 고 종횡비 전압 레일의 높이-대-폭 비는 2.0과 동일한, 표준 셀 회로.
  14. 제1 항에 있어서,
    상기 제2 고 종횡비 전압 레일은 상기 제2 공급 전압을 수신하도록 구성되는, 표준 셀 회로.
  15. 제1 항에 있어서,
    상기 제2 고 종횡비 전압 레일은 접지에 전기적으로 커플링되는, 표준 셀 회로.
  16. 제1 항에 있어서
    상기 표준 셀 회로는 IC(integrated circuit)에 통합되는, 표준 셀 회로.
  17. 제1 항에 있어서,
    상기 표준 셀 회로는, 셋탑 박스; 엔터테인먼트 유닛; 네비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; GPS(global positioning system) 디바이스; 모바일 폰; 셀룰러 폰; 스마트폰; SIP(session initiation protocol) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; PDA(personal digital assistant); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; DVD(digital video disc) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공 전자 공학 시스템들; 드론; 및 멀티콥터로 구성된 그룹으로부터 선택된 디바이스에 통합되는, 표준 셀 회로.
  18. 표준 셀 회로로서,
    제1 방향으로 제1 길이방향 축을 따라 연장되는, 상기 표준 셀 회로에 제1 공급 전압을 제공하기 위한 수단 ― 상기 제1 공급 전압을 제공하기 위한 수단은, 1.0보다 큰, 상기 제1 공급 전압을 제공하기 위한 수단의 개개의 높이와 개개의 폭 간의 비로서 정의되는 높이-대-폭 비를 가짐 ―;
    상기 제1 공급 전압을 제공하기 위한 수단에 실질적으로 평행하게 상기 제1 방향으로 제2 길이방향 축을 따라 연장되는, 상기 표준 셀 회로에 제2 공급 전압을 제공하기 위한 수단 ― 상기 제2 공급 전압을 제공하기 위한 수단은, 1.0보다 큰, 상기 제2 공급 전압을 제공하기 위한 수단의 개개의 높이와 개개의 폭 간의 비로서 정의되는 높이-대-폭 비를 가짐 ―; 및
    상기 제1 공급 전압을 제공하기 위한 수단 및 상기 제2 공급 전압을 제공하기 위한 수단에 전기적으로 커플링된, 회로 기능을 제공하기 위한 수단을 포함하고,
    상기 제1 공급 전압을 제공하기 위한 수단과 상기 제2 공급 전압을 제공하기 위한 수단 간의 전압 차는 상기 회로 기능을 제공하기 위한 수단에 전력을 제공하고,
    상기 제1 공급 전압을 제공하기 위한 수단 및 상기 제2 공급 전압을 제공하기 위한 수단은, 어떠한 비아 레벨 엘리먼트들도 사용함이 없이, 상기 회로 기능을 제공하기 위한 수단의 엘리먼트들에 상기 제1 공급 전압 및 상기 제2 공급 전압을 분배하기 위한 제1 및 제2 전력 입력부들에 커플링된 제1 및 제2 컨택 층 상호연결부들에 각각 직접 연결되고, 그리고
    상기 제1 공급 전압을 제공하기 위한 수단 및 상기 제2 공급 전압을 제공하기 위한 수단을 대응하는 상호연결부들에 커플링시키는 데 적어도 하나의 비아 레벨 및 적어도 하나의 금속 층의 엘리먼트들이 필요하지 않도록, 상기 제1 공급 전압을 제공하기 위한 수단 및 상기 제2 공급 전압을 제공하기 위한 수단 각각은 상기 적어도 하나의 비아 레벨 및 상기 적어도 하나의 금속 층에 걸쳐 있는, 표준 셀 회로.
  19. 제18 항에 있어서,
    상기 표준 셀 회로는, 상기 제1 공급 전압을 제공하기 위한 수단 및 상기 제2 공급 전압을 제공하기 위한 수단에 실질적으로 평행하게 상기 제1 방향으로 상기 제1 길이방향 축 및 상기 제2 길이방향 축과 상이한 하나 이상의 대응하는 길이방향 축들을 따라 연장되는, 하나 이상의 전류를 전달하기 위한 수단들을 더 포함하고,
    상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단은 상기 표준 셀 회로의 프로세스 기술의 임계 치수와 동일한 폭을 갖고;
    상기 제1 공급 전압을 제공하기 위한 수단은 상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단의 폭의 2배 내지 3배의 폭을 갖고; 그리고
    상기 제2 공급 전압을 제공하기 위한 수단은 상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단의 폭의 2배 내지 3배의 폭을 갖는, 표준 셀 회로.
  20. 제18 항에 있어서,
    상기 표준 셀 회로는, 상기 제1 공급 전압을 제공하기 위한 수단 및 상기 제2 공급 전압을 제공하기 위한 수단에 실질적으로 평행하게 상기 제1 방향으로 상기 제1 길이방향 축 및 상기 제2 길이방향 축과 상이한 하나 이상의 대응하는 길이방향 축들을 따라 연장되는, 하나 이상의 전류를 전달하기 위한 수단들을 더 포함하고,
    상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단은 상기 표준 셀 회로의 프로세스 기술의 임계 치수와 동일한 폭을 갖고;
    상기 제1 공급 전압을 제공하기 위한 수단은 상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단의 폭의 1배 내지 2배의 폭을 갖고; 그리고
    상기 제2 공급 전압을 제공하기 위한 수단은 상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단의 폭의 1배 내지 2배의 폭을 갖는, 표준 셀 회로.
  21. 제18 항에 있어서,
    상기 표준 셀 회로는, 상기 제1 공급 전압을 제공하기 위한 수단 및 상기 제2 공급 전압을 제공하기 위한 수단에 실질적으로 평행하게 상기 제1 방향으로 상기 제1 길이방향 축 및 상기 제2 길이방향 축과 상이한 하나 이상의 대응하는 길이방향 축들을 따라 연장되는, 하나 이상의 전류를 전달하기 위한 수단들을 더 포함하고,
    상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단은 상기 표준 셀 회로의 프로세스 기술의 임계 치수와 동일한 폭을 갖고;
    상기 제1 공급 전압을 제공하기 위한 수단은 상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단의 폭과 동일한 폭을 갖고; 그리고
    상기 제2 공급 전압을 제공하기 위한 수단은 상기 하나 이상의 전류를 전달하기 위한 수단들의 각각의 전류를 전달하기 위한 수단의 폭과 동일한 폭을 갖는, 표준 셀 회로.
  22. 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 제조하기 위한 방법으로서,
    제1 방향으로 제1 길이방향 축을 따라 제1 고 종횡비 전압 레일을 배치하는 단계 ― 상기 제1 고 종횡비 전압 레일은, 1.0보다 큰, 제1 고 종횡비 전압 레일의 개개의 높이와 개개의 폭 간의 비로서 정의되는 높이-대-폭 비를 갖고, 그리고 제1 공급 전압을 수신하도록 구성됨 ―;
    상기 제1 고 종횡비 전압 레일에 실질적으로 평행하게 상기 제1 방향으로 제2 길이방향 축을 따라 연장되는 제2 고 종횡비 전압 레일을 배치하는 단계 ― 상기 제2 고 종횡비 전압 레일은, 1.0보다 큰, 제2 고 종횡비 전압 레일의 개개의 높이와 개개의 폭 간의 비로서 정의되는 높이-대-폭 비를 가짐 ―; 및
    상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일에 전기적으로 커플링되는 회로 디바이스를 형성하는 단계를 포함하고,
    상기 제1 고 종횡비 전압 레일과 상기 제2 고 종횡비 전압 레일 간의 전압 차는 상기 회로 디바이스에 전력을 제공하고,
    상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일은, 어떠한 비아 레벨 엘리먼트들도 사용함이 없이, 상기 회로 디바이스의 회로 엘리먼트들에 상기 제1 공급 전압 및 제2 공급 전압을 분배하기 위한 제1 및 제2 전력 입력부들에 커플링된 제1 및 제2 컨택 층 상호연결부들에 각각 직접 연결되고, 그리고
    상기 제1 및 제2 고 종횡비 전압 레일들을 대응하는 상호연결부들에 커플링시키는 데 적어도 하나의 비아 레벨 및 적어도 하나의 금속 층의 엘리먼트들이 필요하지 않도록, 상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일 각각은 상기 적어도 하나의 비아 레벨 및 상기 적어도 하나의 금속 층에 걸쳐 있는, 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 제조하기 위한 방법.
  23. 제22 항에 있어서,
    상기 방법은, 상기 제1 고 종횡비 전압 레일 및 상기 제2 고 종횡비 전압 레일에 실질적으로 평행하게 상기 제1 방향으로 상기 제1 길이방향 축 및 상기 제2 길이방향 축과 상이한 하나 이상의 대응하는 길이방향 축들을 따라 연장되는 하나 이상의 금속 라인들을 배치하는 단계를 더 포함하고,
    상기 하나 이상의 금속 라인들의 각각의 금속 라인은 상기 표준 셀 회로의 프로세스 기술의 임계 치수와 동일한 폭을 갖는, 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 제조하기 위한 방법.
  24. 제23 항에 있어서,
    상기 제1 고 종횡비 전압 레일을 배치하는 단계는 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭의 2배 내지 3배의 폭을 갖는 상기 제1 고 종횡비 전압 레일을 배치하는 단계를 포함하고; 그리고
    상기 제2 고 종횡비 전압 레일을 배치하는 단계는 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭의 2배 내지 3배의 폭을 갖는 상기 제2 고 종횡비 전압 레일을 배치하는 단계를 포함하는, 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 제조하기 위한 방법.
  25. 제23 항에 있어서,
    상기 제1 고 종횡비 전압 레일을 배치하는 단계는 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭의 1배 내지 2배의 폭을 갖는 상기 제1 고 종횡비 전압 레일을 배치하는 단계를 포함하고; 그리고
    상기 제2 고 종횡비 전압 레일을 배치하는 단계는 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭의 1배 내지 2배의 폭을 갖는 상기 제2 고 종횡비 전압 레일을 배치하는 단계를 포함하는, 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 제조하기 위한 방법.
  26. 제23 항에 있어서,
    상기 제1 고 종횡비 전압 레일을 배치하는 단계는 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭과 동일한 폭을 갖는 상기 제1 고 종횡비 전압 레일을 배치하는 단계를 포함하고; 그리고
    상기 제2 고 종횡비 전압 레일을 배치하는 단계는 상기 하나 이상의 금속 라인들의 각각의 금속 라인의 폭과 동일한 폭을 갖는 상기 제2 고 종횡비 전압 레일을 배치하는 단계를 포함하는, 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로를 제조하기 위한 방법.
KR1020237016276A 2016-07-27 2017-06-29 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들 KR102693848B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662367230P 2016-07-27 2016-07-27
US62/367,230 2016-07-27
US15/634,039 2017-06-27
US15/634,039 US10090244B2 (en) 2016-07-27 2017-06-27 Standard cell circuits employing high aspect ratio voltage rails for reduced resistance
PCT/US2017/039870 WO2018022244A1 (en) 2016-07-27 2017-06-29 Standard cell circuits employing high aspect ratio voltage rails for reduced resistance
KR1020197000950A KR20190030686A (ko) 2016-07-27 2017-06-29 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197000950A Division KR20190030686A (ko) 2016-07-27 2017-06-29 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들

Publications (2)

Publication Number Publication Date
KR20230071197A true KR20230071197A (ko) 2023-05-23
KR102693848B1 KR102693848B1 (ko) 2024-08-08

Family

ID=61010100

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020197000950A KR20190030686A (ko) 2016-07-27 2017-06-29 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들
KR1020237016276A KR102693848B1 (ko) 2016-07-27 2017-06-29 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020197000950A KR20190030686A (ko) 2016-07-27 2017-06-29 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들

Country Status (9)

Country Link
US (1) US10090244B2 (ko)
EP (1) EP3491668A1 (ko)
JP (1) JP6985366B2 (ko)
KR (2) KR20190030686A (ko)
CN (2) CN118039636A (ko)
BR (1) BR112019001429B1 (ko)
SG (1) SG11201810982UA (ko)
TW (1) TWI742103B (ko)
WO (1) WO2018022244A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11017146B2 (en) * 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
EP3723127A1 (en) 2019-04-10 2020-10-14 IMEC vzw A standard cell device and a method for forming an interconnect structure for a standard cell device
US11444029B2 (en) 2020-02-24 2022-09-13 International Business Machines Corporation Back-end-of-line interconnect structures with varying aspect ratios
US11290109B1 (en) * 2020-09-23 2022-03-29 Qualcomm Incorporated Multibit multi-height cell to improve pin accessibility
US11778803B2 (en) * 2021-09-29 2023-10-03 Advanced Micro Devices, Inc. Cross FET SRAM cell layout
US20230128985A1 (en) * 2021-10-22 2023-04-27 International Business Machines Corporation Early backside first power delivery network

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838713B1 (en) 1999-07-12 2005-01-04 Virage Logic Corporation Dual-height cell with variable width power rail architecture
US6483131B1 (en) 2000-01-11 2002-11-19 Texas Instruments Incorporated High density and high speed cell array architecture
JP2002110805A (ja) 2000-09-28 2002-04-12 Toshiba Corp 半導体デバイス
JP2003303885A (ja) * 2002-04-08 2003-10-24 Mitsubishi Electric Corp 集積回路及びその設計方法
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
CN100559576C (zh) * 2006-10-24 2009-11-11 株式会社电装 半导体器件
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法
US8102059B2 (en) * 2008-03-15 2012-01-24 Kabushiki Kaisha Toshiba Interconnect structure for high frequency signal transmissions
JP2009260158A (ja) * 2008-04-21 2009-11-05 Toshiba Corp 半導体集積回路装置における配線方法及び半導体集積回路装置
US7821039B2 (en) 2008-06-23 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Layout architecture for improving circuit performance
JP2011082223A (ja) * 2009-10-02 2011-04-21 Renesas Electronics Corp 半導体集積回路装置
US8212321B2 (en) * 2009-10-30 2012-07-03 Freescale Semiconductor, Inc. Semiconductor device with feedback control
US8336018B2 (en) 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
JP2012039073A (ja) * 2010-07-13 2012-02-23 Renesas Electronics Corp 半導体装置
US8513978B2 (en) 2011-03-30 2013-08-20 Synopsys, Inc. Power routing in standard cell designs
US9026977B2 (en) 2013-08-16 2015-05-05 Globalfoundries Inc. Power rail layout for dense standard cell library
US9070552B1 (en) 2014-05-01 2015-06-30 Qualcomm Incorporated Adaptive standard cell architecture and layout techniques for low area digital SoC
US9887209B2 (en) * 2014-05-15 2018-02-06 Qualcomm Incorporated Standard cell architecture with M1 layer unidirectional routing
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US9337149B2 (en) * 2014-07-29 2016-05-10 Samsung Electronics Co, Ltd. Semiconductor devices and methods of fabricating the same
US10510688B2 (en) * 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration

Also Published As

Publication number Publication date
JP2019522376A (ja) 2019-08-08
BR112019001429B1 (pt) 2023-04-18
US10090244B2 (en) 2018-10-02
WO2018022244A1 (en) 2018-02-01
KR20190030686A (ko) 2019-03-22
TWI742103B (zh) 2021-10-11
CN109478551B (zh) 2024-03-26
CN118039636A (zh) 2024-05-14
JP6985366B2 (ja) 2021-12-22
SG11201810982UA (en) 2019-02-27
BR112019001429A2 (ko) 2019-07-23
TW201812873A (zh) 2018-04-01
US20180033729A1 (en) 2018-02-01
KR102693848B1 (ko) 2024-08-08
EP3491668A1 (en) 2019-06-05
CN109478551A (zh) 2019-03-15

Similar Documents

Publication Publication Date Title
KR102693848B1 (ko) 감소된 저항을 위해 고 종횡비 전압 레일들을 사용하는 표준 셀 회로들
CN110036478B (zh) 采用电耦合到金属分流器的电压轨以减少或避免电压降的增加的标准单元电路
US10497702B2 (en) Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells
US20200105670A1 (en) MIDDLE-OF-LINE (MOL) COMPLEMENTARY POWER RAIL(S) IN INTEGRATED CIRCUITS (ICs) FOR REDUCED SEMICONDUCTOR DEVICE RESISTANCE
TWI661514B (zh) 在用於路由之第一金屬層中採用金屬線之互補金氧半導體標準單元電路及其相關方法
CN116034470A (zh) 有正侧beol i/o路由和背侧beol功率路由的集成电路及相关方法
KR20230025669A (ko) 구부러진 신호 라인들을 차폐하기 위한 시스템들
CN110178222B (zh) 使用切割图案掩模来制造面积减小的集成电路（ic）单元的修改的自对准四重图案化（saqp）工艺
US20190319022A1 (en) Cell circuits formed in circuit cells employing offset gate cut areas in a non-active area for routing transistor gate cross-connections
US20230335489A1 (en) Integrated circuits (ics) employing multi-pattern metallization to optimize metal interconnect spacing for improved performance and related fabrication methods
US12057394B2 (en) Three-dimensional (3D) interconnect structures employing via layer conductive structures in via layers and related fabrication methods
US11791272B2 (en) Integrated circuits (ICs) with multi-row columnar die interconnects and IC packages including high density die-to-die (D2D) interconnects
US12074109B2 (en) Trench power rail in cell circuits to reduce resistance and related power distribution networks and fabrication methods
CN117916880A (zh) 在垂直相邻互连层之间采用直接耦合的金属线以减小耦合电阻的集成电路（ic）及相关方法
CN116529816A (zh) 各自被布置在存内计算（cim）位单元阵列电路中包括读取字线（rwl）电路的cim位单元电路布局的定向上的cim位单元电路

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E601 Decision to refuse application
X701 Decision to grant (after re-examination)
GRNT Written decision to grant