CN118039636A - 采用高纵横比电压轨以减小电阻的标准单元电路 - Google Patents

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Abstract

公开了采用高纵横比电压轨以减小电阻的标准单元电路。在一个方面，提供了一种标准单元电路，其采用被配置为接收第一供应电压的第一高纵横比电压轨。第二高纵横比电压轨被采用，其基本上平行于第一高纵横比电压轨被设置。第一和第二高纵横比电压轨之间的电压差用于为标准单元电路中的电路器件供电。第一和第二高纵横比电压轨每个具有大于1.0的高宽比。每个相应的第一和第二高纵横比电压轨的高度大于每个相应的宽度。采用第一和第二高纵横比电压轨允许每个电压轨具有限制电阻和对应IR下降的横截面积。

Description

采用高纵横比电压轨以减小电阻的标准单元电路
分案申请说明
本申请是申请日为2017年06月29日、申请号为201780045998.9、名称为“采用高纵横比电压轨以减小电阻的标准单元电路”的中国专利申请的分案申请。
技术领域
本公开的技术一般地涉及标准单元电路，并且特别地涉及缩小标准单元电路中采用的电压轨来减小标准单元电路尺寸，以增大密度。
背景技术
基于处理器的计算机系统可以包括巨大阵列的集成电路(IC)。每个IC具有由多个IC器件组成的复杂布局设计。标准单元电路经常用来帮助使IC的设计较不复杂和更加可管理。特别地，标准单元电路为设计者提供与通常使用的IC器件相对应的预先设计的单元，这些预先设计的单元符合所选择的技术的特定设计规则。作为非限制性的示例，标准单元电路可以包括门、反相器、复用器和加法器。使用标准单元电路使得设计者能够创建具有一致布局设计的IC，由此与定制设计每个电路相比，而跨多个IC创建更均匀和较不复杂的布局设计。
常规的标准单元电路采用电压轨，电压轨被配置为接收供应电压，诸如VDD和VSS供应电压，它们用于为标准单元电路中的对应电路器件供电。例如，电压轨可以被配置为接收VDD和VSS供应电压，其中电压轨耦合到常规标准单元电路内的晶体管的漏极区域和源极区域，使得晶体管接收对应的供应电压。常规标准单元电路中采用的电压轨可以被确定尺寸以具有使电压轨的电阻最小化的宽度。例如，由具有所定义的电阻率的导电材料形成的电压轨具有与电压轨的横截面积成反比的电阻。以这种方式，具有较大宽度并且因此具有较大横截面积的电压轨具有较小的电阻。较低的电阻对应于每个电压轨的较低的电流-电阻(IR)下降(即，电压降)。以这种方式，更高百分比的电压被提供给每个电路器件，使得标准单元电路的性能提高，其中性能与IR下降相反地相关。
标准单元电路中的信号线和/或电压轨的宽度被缩小，以减小标准单元电路的尺寸。然而，因为信号线和电压轨由金属(即，导电材料)形成，所以这种信号线和电压轨的宽度的减小导致横截面积的减小，这引起电阻的增大。例如，由金属(诸如铜(Cu))形成的信号线和/或电压轨随着宽度(并且因此横截面积)的减小，而经历电阻的增大。另外，由铜(Cu)形成的信号线和/或电压轨要求铜(Cu)阻挡物和衬里的层。这样的阻挡物和衬里层限制了可用于实际铜(Cu)信号线和/或电压轨的横截面积，因此减小了可用于电流流动的面积并且引起甚至更高的电阻。替换地，可以采用可能不需要阻挡物和/或衬里层的金属(诸如铝(Al)、钴(Co)或钌(Ru))来代替铜(Cu)，其中阻挡物和/或衬里层的不存在提供了可用于信号线和/或电压轨的更多横截面积，因此限制了可归因于导电材料的横截面积减小的电阻增大。然而，在常规的电压轨宽度下，这样的金属与铜(Cu)相比具有更高的电阻率并且因此具有更高的电阻，导致与铜(Cu)相比更高的IR下降。电压轨中的较高IR下降可能将电压轨递送的电压减小到低于电路激活电压电平(例如，阈值电压)的电压电平，这可能意外地阻止电路元件的激活，因此使标准单元电路产生错误的输出。
发明内容
本文公开的各方面包括采用高纵横比电压轨以减小电阻的标准单元电路。在一个方面，提供了一种标准单元电路。如本文中使用的，标准单元电路是电路器件的集合，其提供集成电路(IC)功能并且符合所选择的制造技术的特定设计规则。标准单元电路采用被配置为接收第一供应电压(例如，VDD)的第一高纵横比电压轨。标准单元电路还采用基本上平行于第一高纵横比电压轨延伸的第二高纵横比电压轨，其可以被配置为接收第二供应电压(例如，VSS)或者耦合到地。以这种方式，第一和第二高纵横比电压轨之间的电压差用于为标准单元电路中的电路器件供电。如本文中使用的，高纵横比是大于1.0的高宽比，其中第一和第二高纵横比电压轨每个具有大于1.0的高宽比。换言之，第一高纵横比电压轨的高度大于第一高纵横比电压轨的宽度。类似地，第二高纵横比电压轨的高度大于第二高纵横比电压轨的宽度。以这种方式采用高度大于宽度的第一和第二高纵横比电压轨，与具有类似宽度但不具有高纵横比的电压轨相比，允许第一和第二高纵横比电压轨中的每个具有足够大的横截面积，以实现与特定的较低电流-电阻(IR)下降(即，电压降)相对应的较低电阻。因此，即使具有相对较高电阻率的金属材料被用于标准单元电路中的第一和第二高纵横比电压轨，第一和第二高纵横比电压轨也可以被设计为每个具有如下的横截面积，该横截面积限制电阻和对应的IR下降，以减少或避免标准单元电路中的错误，这些错误起因于由IR下降能量损失所致的意外减小的电压电平。
在这一点上，在一个方面，提供了一种标准单元电路。标准单元电路包括在第一方向上沿着第一纵向轴线延伸的第一高纵横比电压轨。第一高纵横比电压轨具有大于1.0的高宽比并且被配置为接收第一供应电压。标准单元电路还包括第二高纵横比电压轨，第二高纵横比电压轨基本上平行于第一高纵横比电压轨而在第一方向上沿着第二纵向轴线延伸。第二高纵横比电压轨具有大于1.0的高宽比。标准单元电路还包括电耦合到第一高纵横比电压轨和第二高纵横比电压轨的电路器件，其中第一高纵横比电压轨与第二高纵横比电压轨之间的电压差向电路器件提供电力。
在另一方面，提供了一种标准单元电路。标准单元电路包括用于向标准单元电路提供第一供应电压的部件，该部件在第一方向上沿着第一纵向轴线延伸。用于提供第一供应电压的部件具有大于1.0的高宽比。标准单元电路还包括用于向标准单元电路提供第二供应电压的部件，该部件基本上平行于用于提供第一供应电压的部件而在第一方向上沿着第二纵向轴线延伸。用于提供第二供应电压的部件具有大于1.0的高宽比。标准单元电路还包括用于提供电路功能的部件，该部件电耦合到用于提供第一供应电压的部件和用于提供第二供应电压的部件，其中用于提供第一供应电压的部件与用于提供第二供应电压的部件之间的电压差向用于提供电路功能的部件提供电力。
在另一方面，提供了一种用于制造采用高纵横比电压轨以减小电阻的标准单元电路的方法。该方法包括在第一方向上沿着第一纵向轴线设置第一高纵横比电压轨，其中第一高纵横比电压轨具有大于1.0的高宽比并且被配置为接收第一供应电压。该方法还包括设置第二高纵横比电压轨，第二高纵横比电压轨基本上平行于第一高纵横比电压轨而在第一方向上沿着第二纵向轴线延伸。第二高纵横比电压轨具有大于1.0的高宽比。该方法还包括形成电耦合到第一高纵横比电压轨和第二高纵横比电压轨的电路器件，其中第一高纵横比电压轨与第二高纵横比电压轨之间的电压差向电路器件提供电力。
附图说明
图1A是常规的标准单元电路的顶视图；
图1B是大体上沿着图1A中的线A-A截取的标准单元电路的横截面图；
图2A是采用高纵横比电压轨来减小电阻以减小电流-电阻(IR)下降的示例性标准单元电路的顶视图；
图2B是采用高纵横比电压轨来减小电阻以减小IR下降的大体上沿着图2A中的线B-B截取的标准单元电路的横截面图；
图3是流程图，其图示了制造图2A-图2B中的采用高纵横比电压轨来减小电阻以减小IR下降的标准单元电路的示例性过程；
图4A是采用高纵横比电压轨来减小电阻以减小IR下降的另一示例性标准单元电路的顶视图；
图4B是采用高纵横比电压轨的大体上沿着图4A中的线C-C截取的标准单元电路的示例性横截面图，其具有近似等于2.0的高宽比；
图4C是采用高纵横比电压轨的大体上沿着图4A中的线C-C截取的标准单元电路的另一示例性横截面图，其具有近似等于3.0的高宽比；
图4D是采用高纵横比电压轨的大体上沿着图4A中的线C-C截取的标准单元电路的另一示例性横截面图，其具有近似等于四(4)的高宽比；
图5是示例性的基于处理器的系统的框图，该系统可以包括采用图2A-图2B和图4A-图4D中的标准单元电路的元件，标准单元电路采用高纵横比电压轨来减小电阻以减小IR下降；以及
图6是包括在集成电路(IC)中形成的射频(RF)组件的示例性无线通信设备的框图，其中RF组件可以包括采用图2A-图2B和图4A-图4D中的标准单元电路的元件，标准单元电路采用高纵横比电压轨来减小电阻以减小IR下降。
具体实施方式
现在参考附图，描述了本公开的若干示例性方面。本文中使用的词语“示例性”来意指“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必然被解释为比其他方面优选或有利。
本文公开的各方面包括采用高纵横比电压轨以减小电阻的标准单元电路。在一个方面，提供了一种标准单元电路。如本文中使用的，标准单元电路是电路器件的集合，其提供集成电路(IC)功能并且符合所选择的制造技术的特定设计规则。标准单元电路采用被配置为接收第一供应电压(例如，VDD)的第一高纵横比电压轨。标准单元电路还采用基本上平行于第一高纵横比电压轨延伸的第二高纵横比电压轨，其可以被配置为接收第二供应电压(例如，VSS)或者耦合到地。以这种方式，第一和第二高纵横比电压轨之间的电压差用于为标准单元电路中的电路器件供电。如本文中使用的，高纵横比是大于1.0的高宽比，其中第一和第二高纵横比电压轨每个具有大于1.0的高宽比。换言之，第一高纵横比电压轨的高度大于第一高纵横比电压轨的宽度。类似地，第二高纵横比电压轨的高度大于第二高纵横比电压轨的宽度。以这种方式采用高度大于宽度的第一和第二高纵横比电压轨，与具有类似宽度但不具有高纵横比的电压轨相比，允许第一和第二高纵横比电压轨中的每个具有足够大的横截面积，以实现与特定的较低电流-电阻(IR)下降(即，电压降)相对应的较低电阻。因此，即使具有相对较高电阻率的金属材料被用于标准单元电路中的第一和第二高纵横比电压轨，第一和第二高纵横比电压轨也可以被设计为每个具有如下的横截面积，该横截面积限制电阻和对应的IR下降，以减少或避免标准单元电路中的错误，这些错误起因于由IR下降能量损失所致的意外减小的电压电平。
在讨论图2A中开始的采用高纵横比电压轨来减小电阻以减小IR下降的标准单元电路之前，首先描述常规的标准单元电路。在这个方面，图1A和图1B图示了采用标准电压轨的常规的标准单元电路100。图1A图示了常规的标准单元电路100的顶视图，而图1B图示了大体上沿着图1A中的线A-A截取的常规的标准单元电路100的横截面视图。
参考图1A和图1B，常规的标准单元电路100包括在第一方向X上沿着第一纵向轴线A1延伸的第一电压轨102。常规的标准单元电路100还包括基本上平行于第一电压轨102在第一方向X上沿着第二纵向轴线A2延伸的第二电压轨104。常规的标准单元电路100还包括电路器件106，电路器件106由在第二方向Z上设置在第一和第二电压轨102、104下方的多个电路元件(例如，晶体管元件)形成。此外，第一和第二电压轨102、104之间的电压差用于为电路器件106供电。例如，第一电压轨102可以接收第一供应电压(例如，VDD)，而第二电压轨104可以接收第二供应电压(例如，VSS)或者耦合到地。此外，常规的标准单元电路100内的连接元件可以用来将第一和第二供应电压VDD、VSS从第一和第二电压轨102、104分发到电路器件106。特别地，第一电压轨102通过过孔110和接触层互连部112电耦合到第一电力输入108。另外，第二电压轨104通过过孔116和接触层互连部118电耦合到第二电力输入114。第一和第二电力输入108、114电耦合到电路器件106的对应元件120(1)、120(2)，以便将第一和第二供应电压VDD、VSS分发到电路器件106。
继续参考图1A和图1B，第一和第二电压轨102、104每个具有宽度W1，宽度W1近似等于常规的标准单元电路100中的金属线的宽度的三(3)倍，金属线诸如基本上平行于第一和第二电压轨102、104沿着第一方向X分别沿着轴线A3、A4延伸的金属线122(1)、122(2)。以这种方式，金属线122(1)、122(2)的宽度可以近似等于用来制造常规的标准单元电路100的工艺技术的临界尺寸(CD)。如本文中使用的，工艺技术的临界尺寸(CD)是在工艺技术中可以制造金属线同时仍然满足对应的设计规则以避免错误电路功能的最小宽度。另外，第一和第二电压轨102、104每个具有小于宽度W1的高度H1。以这种方式，第一和第二电压轨102、104的高宽比小于1.0(即，高宽比(H1:W1)<1)。在该示例中，因为第一和第二电压轨102、104每个具有高度H1以使得每个对应于金属层M0，所以过孔层面V0中的过孔、金属层M1中的互连部、以及过孔层面V1中的过孔将需要用来分别将第一和第二电压轨102、104电耦合到金属层M2中的布线互连部，以便贯穿常规的标准单元电路100来对第一和第二供应电压VDD、VSS布线。值得注意的是，用于将第一和第二电压轨102、104电耦合到金属层M2中的布线互连部的元件向常规的标准单元电路100增加对应的电阻，因此增大IR下降并且降低性能。
继续参考图1A和图1B，第一和第二电压轨102、104的IR下降也由用于形成第一和第二电压轨102、104的材料的电阻率、以及宽度W1和高度H1所影响。以这种方式，可以使用比铜(Cu)更加可伸缩的金属(诸如钌(Ru)或钴(Co))来采用第一和第二电压轨102、104。然而，如果更加可伸缩的金属具有比铜(Cu)更高的电阻率，则使用这样的金属来采用第一和第二电压轨102、104导致第一和第二电压轨102、104每个具有相比使用铜(Cu)更高的电阻。此外，减小宽度W1以减小标准单元电路100的面积消耗减小了第一和第二电压轨102、104的导电面积，这进一步增大第一和第二电压轨102、104的电阻，并且因此增大第一和第二电压轨102、104的IR下降。增大的IR下降可能将第一和第二电压轨102、104分发的电压减小到足够低的水平而阻止电路器件106的激活，因此使常规的标准单元电路100产生错误的输出，错误的输出起因于由IR下降能量损失所致的意外减小的电压电平。
在这个方面，图2A和图2B图示了采用高纵横比电压轨来减小电阻以减小IR下降的示例性标准单元电路200。图2A图示了标准单元电路200的顶视图，而图2B图示了大体上沿着图2A中的线B-B截取的标准单元电路200的横截面视图。
参考图2A和图2B，标准单元电路200采用第一高纵横比电压轨202，第一高纵横比电压轨202在第一方向X上沿着第一纵向轴线A1延伸并且被配置为接收第一供应电压(例如，VDD)。标准单元电路200还采用第二高纵横比电压轨204，第二高纵横比电压轨204基本上平行于第一高纵横比电压轨202在第一方向X上沿着第二纵向轴线A2延伸。第二高纵横比电压轨204可以被配置为接收第二供应电压(例如，VSS)或者耦合到地。以这种方式，第一和第二高纵横比电压轨202、204之间的电压差用于为标准单元电路200中的电路器件206供电。例如，第一和第二高纵横比电压轨202、204被配置为分别接收第一供应电压VDD和第二供应电压VSS，并且将第一和第二供应电压VDD、VSS分发到电路器件206，电路器件206由在第二方向Z上设置在第一和第二高纵横比电压轨202、204下方的多个电路元件(例如，晶体管元件)形成。在这个方面，第一高纵横比电压轨202通过接触层互连部210电耦合到第一电力输入208，并且第二高纵横比电压轨204通过接触层互连部214电耦合到第二电力输入212。第一和第二电力输入208、212电耦合到电路器件206的对应元件216(1)、216(2)，以便将第一和第二供应电压VDD、VSS分发到电路器件206。
继续参考图2A和图2B，第一和第二高纵横比电压轨202、204每个具有宽度W2，宽度W2近似等于标准单元电路200中的金属层中的一个或多个金属线中的金属线的宽度的三(3)倍，金属线诸如基本上平行于第一和第二高纵横比电压轨202、204沿着第一方向X分别沿着轴线A3、A4延伸的金属线218(1)、218(2)。如图2A中图示的，纵向轴线A3、A4与第一和第二纵向轴线A1、A2不同。金属线218(1)、218(2)的宽度可以近似等于用来制造标准单元电路200的工艺技术的临界尺寸(CD)。此外，第一和第二高纵横比电压轨202、204每个具有大于1.0的高宽比。更具体地，第一高纵横比电压轨202的高度H2大于第一高纵横比电压轨202的宽度W2。类似地，第二高纵横比电压轨204的高度H2大于第二高纵横比电压轨204的宽度W2。在该示例中，高度H2是宽度W2的两(2)倍，使得第一和第二高纵横比电压轨202、204的高宽比等于二(2)。作为结果，第一和第二高纵横比电压轨202、204每个从金属层M0延伸到过孔层面V0和金属层M1中。换言之，归因于第一和第二高纵横比电压轨202、204的高度H2，除了过孔层面V1中的过孔之外，不需要过孔层面V0和金属层M1中的元件来将第一和第二高纵横比电压轨202、204电耦合到金属层M2中的布线互连部。另外，在这个方面，不需要金属层M0下方的过孔层面V-1中的元件来将第一和第二高纵横比电压轨202、204耦合到对应的接触层互连部210、214。
继续参考图2A和图2B，与图1A和图1B中的常规的标准单元电路100相比，过孔层面V-1和V0以及金属层M1中的元件的不存在减小了标准单元电路200的电阻，这减小IR下降并且提高性能。另外，以这种方式采用高度H2大于宽度W2的第一和第二高纵横比电压轨202、204允许每个具有足够大的横截面积，以实现与特定IR下降(例如，电压降)相对应的相对较低的电阻。因此，即使采用电阻率高于铜(Cu)的金属，例如，诸如钌(Ru)或钴(Co)，第一和第二高纵横比电压轨202、204也可以被设计为具有高度H2，使得所得到的横截面积限制电阻和对应的IR下降，以减少或避免标准单元电路200中的错误，这些错误起因于由IR下降能量损失所致的意外减小的电压电平。
图3图示了用于图2A-图2B中的采用第一和第二高纵横比电压轨202、204以减小电阻的标准单元电路200的示例性制造过程300。制造过程300包括：在第一方向X上沿着第一纵向轴线A1来设置第一高纵横比电压轨202，其中第一高纵横比电压轨202具有大于1.0的高宽比并且被配置为接收第一供应电压(例如，VDD)(框302)。制造过程300还包括：设置第二高纵横比电压轨204，第二高纵横比电压轨204基本上平行于第一高纵横比电压轨202在第一方向X上沿着第二纵向轴线A2延伸(框304)。第二高纵横比电压轨204具有大于1.0的高宽比。制造过程300还包括：形成电耦合到第一高纵横比电压轨202和第二高纵横比电压轨204的电路器件206(框306)。第一高纵横比电压轨202与第二高纵横比电压轨204之间的电压差向电路器件206提供电力。另外，制造过程300可以包括步骤以采用金属线218(1)、218(2)。例如，制造过程300可以包括：基本上平行于第一和第二高纵横比电压轨202、204在第一方向X上沿着对应的纵向轴线A3、A4来设置金属线218(1)、218(2)，其中每个金属线218(1)、218(2)具有近似等于标准单元电路200的工艺技术的临界尺寸(CD)的宽度(框308)。如上文所讨论的，第一和第二高纵横比电压轨202、204每个可以具有宽度W2，宽度W2近似等于金属线218(1)、218(2)的宽度(例如，CD)的三(3)倍，金属线218(1)、218(2)的宽度(例如，CD)的两(2)倍，近似等于金属线218(1)、218(2)的宽度(例如，CD)，或者在金属线218(1)、218(2)的宽度(例如，CD)与该宽度(例如，CD)的三(3)倍之间的范围中的任何值。
除了图2A和图2B中的标准单元电路200之外，其他方面可以采用具有减小的宽度的高纵横比电压轨，以减少面积消耗同时还实现电阻减小。在这个方面，图4A-图4D图示了采用高纵横比电压轨以减小电阻的示例性标准单元电路400。图4A图示了标准单元电路400的顶视图，而图4B-图4D图示了大体上沿着图4A中的线C-C截取的标准单元电路400的不同实例的横截面视图。如下面进一步详细讨论的，图4A-图4D每个图示了根据特定设计选择的在不同高度的采用高纵横比电压轨的标准单元电路400。此外，标准单元电路400包括与图2A和图2B中的标准单元电路200的某些共有组件，如图2A、图2B和图4A-图4D之间的类似元件编号所示出，并且因此本文将不重新描述。
参考图4A-图4D，标准单元电路400采用第一高纵横比电压轨402，第一高纵横比电压轨402在第一方向X上沿着第一纵向轴线A1延伸并且被配置为接收第一供应电压(例如，VDD)。标准单元电路400还采用第二高纵横比电压轨404，第二高纵横比电压轨404基本上平行于第一高纵横比电压轨402在第一方向X上沿着第二纵向轴线A2延伸。第二高纵横比电压轨404可以被配置为接收第二供应电压(例如，VSS)或者耦合到地。以这种方式，第一和第二高纵横比电压轨402、404之间的电压差用于为标准单元电路400中的电路器件206供电。图4B和图4D中图示的方面中的第一和第二高纵横比电压轨402B、402D、404B、404D分别通过接触层互连部210、214电耦合到第一和第二电力输入208、212。然而，图4C中图示的方面中的第一和第二高纵横比电压轨402C、404C分别通过过孔406、408和接触层互连部210、214电耦合到第一和第二电力输入208、212。
继续参考图4A，第一和第二高纵横比电压轨402、404每个具有宽度W3，宽度W3小于在标准单元电路400中的金属层中设置的一个或多个金属线中的金属线(诸如金属线218(1)、218(2))的临界尺寸(CD)(例如，宽度)的三(3)倍。在该示例中，宽度W3近似等于金属线218(1)、218(2)的临界尺寸(CD)的两(2)倍。例如，如果标准单元电路400具有近似等于二十八(28)纳米(nm)的金属线间距，则金属线218(1)的临界尺寸(CD)可以近似等于十四(14)nm。因此，宽度W3近似等于28nm。然而，其他方面可以采用宽度近似等于临界尺寸(CD)(例如，14nm)的第一和第二高纵横比电压轨402、404。
参考图4B-图4D，根据标准单元电路400的特定实例的设计规范，第一和第二高纵横比电压轨402B-402D、404B-404D可以被设计为具有不同的高度。为了在图4B-图4D中的第一和第二高纵横比电压轨402、404的每个实例之间进行区分，B、C或D分别被附加到图4B-图4D中的元件编号。
在这个方面，特别参考图4B，第一和第二高纵横比电压轨402B、404B的高度H3B是宽度W3的两(2)倍，使得第一和第二高纵横比电压轨402B、404B的高宽比等于二(2)。因为第一和第二高纵横比电压轨402B、404B具有高度H3B，所以除了过孔层面V1中的过孔之外，还将需要过孔层面V0中的过孔和金属层M1中的互连部，以将第一和第二高纵横比电压轨402B、404B电耦合到金属层M2中的布线互连部。替换地，特别参考图4C，第一和第二高纵横比电压轨402C、404C的高度H3C是宽度W3的三(3)倍，使得第一和第二高纵横比电压轨402C、404C的高宽比等于三(3)。因为第一和第二高纵横比电压轨402C、404C具有高度H3C，所以除了过孔层面V1中的过孔之外，将不需要过孔层面V0和金属层M1中的元件，以将第一和第二高纵横比电压轨402C、404C电耦合到金属层M2中的布线互连部。另外，特别参考图4D，第一和第二高纵横比电压轨402D、404D的高度H3D是宽度W3的四(4)倍，使得第一和第二高纵横比电压轨402D、404D的高宽比等于四(4)。因为第一和第二高纵横比电压轨402D、404D具有高度H3D，所以除了过孔层面V1中的过孔之外，将不需要过孔层面V0和金属层M1中的元件，以将第一和第二高纵横比电压轨402D、404D电耦合到金属层M2中的布线互连部。
尽管图4A-图4D中图示的标准单元电路400的每个实例包括不同的属性，但是以这种方式采用具有小于三(3)倍临界尺寸(CD)的宽度W3和大于1.0的高宽比的第一和第二高纵横比电压轨402、404减小了标准单元电路400的占用空间。另外，采用具有大于1.0的高宽比的第一和第二高纵横比电压轨402、404允许第一和第二高纵横比电压轨402、404具有足够大的横截面积，以实现与特定IR下降相对应的电阻。因此，即使利用减小的宽度W3和/或具有相对高电阻率的金属，例如，诸如钌(Ru)或钴(Co)，第一和第二高纵横比电压轨402、404也可以被设计为每个具有相应高度H3B、H3C、H3D，该相应高度使对应的IR下降最小化，以减少或避免标准单元电路400中的错误同时还限制面积消耗。
另外，继续参考图4A-图4D，标准单元电路400还避免了针对第一和第二高纵横比电压轨402、404采用铜(Cu)以实现特定IR下降的需要，同时针对标准单元电路400的其他部分使用替代的更加可伸缩的金属。替代地，标准单元电路400可以针对第一和第二高纵横比电压轨402、404、以及针对标准单元电路400的其他部分采用单一金属，并且仍然实现期望的IR下降，这归因于第一和第二高纵横比电压轨402、404的高宽比大于1.0。更具体地，标准单元电路400可以针对第一和第二高纵横比电压轨402、404以及标准单元电路400的其他部分(例如，金属线218(1)、218(2))采用比铜(Cu)更加可伸缩的金属，即使这种金属具有比铜(Cu)高的电阻率，这归因于由大于1.0的高宽比实现的减小的电阻。以这种方式采用单一金属允许标准单元电路400以有限的工艺复杂性和晶片成本被制造。
本文描述的元件有时称为用于执行特定功能的部件。在这个方面，第一高纵横比电压轨202、402在本文中有时称为“用于向标准单元电路提供第一供应电压的部件，在第一方向上沿着第一纵向轴线延伸，其中用于提供第一供应电压的部件具有大于1.0的高宽比”。另外，第二高纵横比电压轨204、404在本文中有时称为“用于向标准单元电路提供第二供应电压的部件，基本上平行于用于提供第一供应电压的部件而在第一方向上沿着第二纵向轴线延伸，其中用于提供第二供应电压的部件具有大于1.0的高宽比”。电路器件206在本文中有时称为“用于提供电路功能的部件，电耦合到用于提供第一供应电压的部件和用于提供第二供应电压的部件，其中用于提供第一供应电压的部件与用于提供第二供应电压的部件之间的电压差向用于提供电路功能的部件提供电力”。
根据本文公开的各方面的采用高纵横比电压轨以减小电阻的标准单元电路可以提供在或集成到任何基于处理器的设备中。不带限制的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身追踪器、眼镜等)、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电部、卫星无线电部、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机和多旋翼飞行器。
在这个方面，图5图示了基于处理器的系统500的示例，其可以包括采用图2A-图2B和图4A-图4D中的标准单元电路200、400的元件，标准单元电路200、400分别采用高纵横比电压轨202、204、402、404以减小电阻。在该示例中，基于处理器的系统500包括一个或多个中央处理单元(CPU)502，每个包括一个或多个处理器504。(多个)CPU 502可以具有缓存存储器506，缓存存储器506耦合到(多个)处理器504以用于快速访问临时存储的数据。(多个)CPU 502耦合到系统总线508，并且可以将基于处理器的系统500中包括的主设备和从设备相互耦合。如公知的，(多个)CPU 502通过在系统总线508上交换地址信息、控制信息和数据信息来与这些其他设备通信。例如，(多个)CPU 502可以将总线事务请求传送到作为从设备的示例的存储器控制器510。尽管未在图5中图示，但是可以提供多个系统总线508，其中每个系统总线508构成不同的结构。
其他主设备和从设备可以连接到系统总线508。如图5中图示的，作为示例，这些设备可以包括存储器系统512、一个或多个输入设备514、一个或多个输出设备516、一个或多个网络接口设备518、以及一个或多个显示控制器520。(多个)输入设备514可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(多个)输出设备516可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(多个)网络接口设备518可以是被配置为允许去往和来自网络522的数据交换的任何设备。网络522可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)，蓝牙TM网络、或互联网。(多个)网络接口设备518可以被配置为支持期望的任何类型的通信协议。存储器系统512可以包括一个或多个存储器单元524(0)-524(M)。
(多个)CPU 502还可以被配置为通过系统总线508来访问(多个)显示控制器520，以控制发送到一个或多个显示器526的信息。(多个)显示控制器520将信息发送到(多个)显示器526以经由一个或多个视频处理器528来显示，一个或多个视频处理器528把将要显示的信息处理成适合于(多个)显示器526的格式。(多个)显示器526可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
图6图示了示例性无线通信设备600，其包括在集成电路(IC)602中形成的射频(RF)组件，其中RF组件可以包括采用图2A-图2B和图4A-图4D中的标准单元电路200、400的元件，标准单元电路200、400分别采用高纵横比电压轨202、204、402、404以减小电阻。在这个方面，无线通信设备600可以提供在IC 602中。作为示例，无线通信设备600可以包括或被提供在上面引用的设备中的任何设备中。如图6中示出的，无线通信设备600包括收发器604和数据处理器606。数据处理器606可以包括存储数据和程序代码的存储器。收发器604包括支持双向通信的发射器608和接收器610。通常，无线通信设备600可以包括用于任何数目的通信系统和频带的任何数目的发射器和/或接收器。收发器604的全部或一部分可以实施在一个或多个模拟IC、RF IC(RFIC)、混合信号IC等上。
发射器608或接收器610可以利用超外差架构或直接转换架构来实施。在超外差架构中，信号在多个级中在RF与基带之间频率转换，例如，对于接收器610，在一个级中从RF到中频(IF)，并且然后在另一级中从IF到基带。在直接转换架构中，信号在一个级中在RF与基带之间频率转换。超外差架构和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图6中的无线通信设备600中，发射器608和接收器610利用直接转换架构来实施。
在发射路径中，数据处理器606处理要发射的数据，并且将I和Q模拟输出信号提供给发射器608。在示例性无线通信设备600中，数据处理器606包括用于将由数据处理器606生成的数字信号转换成I和Q模拟输出信号(例如，I和Q输出电流)以用于进一步处理的数模转换器(DAC)612(1)、612(2)。
在发射器608内，低通滤波器614(1)、614(2)分别对I和Q模拟输出信号进行滤波，以去除由在前的数模转换引起的不期望的信号。放大器(AMP)616(1)、616(2)分别放大来自低通滤波器614(1)、614(2)的信号，并且提供I和Q基带信号。上变频器618通过混频器620(1)、620(2)，利用来自发射(TX)本地振荡器(LO)信号发生器622的I和Q TX LO信号，对I和Q基带信号进行上变频，以提供上变频信号624。滤波器626对上变频信号624进行滤波，以去除由频率上变频以及接收频带中的噪声引起的不期望的信号。功率放大器(PA)628放大来自滤波器626的上变频信号624，以获得期望的输出功率电平并且提供发射RF信号。发射RF信号被路由通过双工器或开关630，并且经由天线632发射。
在接收路径中，天线632接收由基站发射的信号并且提供接收的RF信号，该RF信号被路由通过双工器或开关630并且提供给低噪声放大器(LNA)634。双工器或开关630被设计成以特定接收(RX)与TX双工器频率分离进行操作，使得RX信号与TX信号隔离。接收的RF信号由LNA 634放大，并且由滤波器636滤波以获得期望的RF输入信号。下变频混频器638(1)、638(2)将滤波器636的输出与来自RX LO信号发生器640的I和Q RX LO信号(即，LO_I和LO_Q)进行混频，以生成I和Q基带信号。I和Q基带信号由放大器(AMP)642(1)、642(2)放大，并且进一步由低通滤波器644(1)、644(2)滤波以获得I和Q模拟输入信号，I和Q模拟输入信号被提供给数据处理器606。在该示例中，数据处理器606包括用于将模拟输入信号转换为数字信号以由数据处理器606进一步处理的模数转换器(ADC)646(1)、646(2)。
在图6的无线通信设备600中，TX LO信号发生器622生成用于频率上变频的I和QTX LO信号，而RX LO信号发生器640生成用于频率下变频的I和Q RX LO信号。每个LO信号是具有特定基频的周期性信号。TX锁相环(PLL)电路648从数据处理器606接收定时信息，并且生成用于调节来自TX LO信号发生器622的TX LO信号的频率和/或相位的控制信号。类似地，RX PLL电路650从数据处理器606接收定时信息，并且生成用于调节来自RX LO信号发生器640的RX LO信号的频率和/或相位的控制信号。
本领域的技术人员将进一步明白，关于本文公开的各方面所描述的各种说明性逻辑块、模块、电路和算法可以实施为电子硬件、存储器中或另一计算机可读介质中存储并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以使用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，各种说明性的组件、块、模块、电路和步骤已经在上面一般性地按照它们的功能被描述。这样的功能如何实施取决于特定应用、设计选择、和/或施加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式来实施所描述的功能，但是这样的实施决策不应当被解释为引起从本公开的范围的偏离。
关于本文公开的各方面所描述的各种说明性逻辑块、模块、和电路可以利用被设计为执行本文描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件、或其任何组合来实施或执行。处理器可以是微处理器，但是在替代方式中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以实施为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这样的配置)。
本文公开的各方面可以具体化在硬件中和存储在硬件中的指令中，并且可以存在于例如随机访问存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移除盘、CD-ROM、或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方式中，存储介质可以与处理器形成整体。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方式中，处理器和存储介质可以作为分立组件驻留在远程站、基站、或服务器中。
还注意到，本文中的任何示例性方面中描述的操作步骤被描述以提供示例和讨论。所描述的操作可以按除了所图示的次序之外的许多不同次序来执行。此外，在单个操作步骤中描述的操作实际上可以在多个不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以被组合。将理解，流程图中图示的操作步骤可以经历许多不同的修改，这对于本领域的技术人员将容易是明显的。本领域的技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何技术和技艺来表示。例如，贯穿上文描述可以参考的数据、指令、命令、信息、信号、比特、符号和码片可以用电压、电流、电磁波、磁场或粒子、光场或粒子、或其任何组合来表示。
提供本公开的先前描述以使得本领域的任何技术人员能够制作或使用本公开。对本公开的各种修改对于本领域的技术人员将容易是明显的，并且不偏离本公开的精神或范围，本文定义的一般原理可以应用到其他变型。因此，本公开不旨在限于本文描述的示例和设计，而是符合与本文公开的原理和新颖特征相一致的最宽范围。

Claims (15)

1.一种标准单元电路，包括：
第一高纵横比电压轨(202)，在第一方向上沿着垂直于垂直轴的第一纵向轴线延伸，所述第一高纵横比电压轨(202)具有被定义为所述第一高纵横比电压轨(202)的相应高度(H2)和相应宽度(W2)之间比率的、大于1.0的高宽比，并且被配置为接收第一供应电压；
第二高纵横比电压轨(204)，基本上平行于所述第一高纵横比电压轨(202)在所述第一方向上沿着垂直于所述垂直轴的第二纵向轴线延伸，所述第二高纵横比电压轨(204)具有被定义为所述第二高纵横比电压轨(204)的相应高度(H2)和相应宽度(W2)之间比率的、大于1.0的高宽比；以及
电路器件(206)，电耦合到所述第一高纵横比电压轨(202)和所述第二高纵横比电压轨(204)，其中所述第一高纵横比电压轨(202)与所述第二高纵横电压轨(204)之间的电压差向所述电路器件(206)提供电力，其中：
所述第一高纵横比电压轨(202)和所述第二高纵横比电压轨(204)各自的高度(H2)使得所述第一高纵横比电压轨(202)和所述第二高纵横比电压轨(204)从第一金属层(M0)延伸到第二金属层(M1)中和布置在所述第一金属层和所述第二金属层之间的过孔层(V0)中；以及
所述第一高纵横比电压轨(202)和所述第二高纵横比电压轨(204)均由电阻率高于铜的金属组成。
2.根据权利要求1所述的标准单元电路，还包括一个或多个金属线，所述一个或多个金属线基本上平行于所述第一高纵横比电压轨和所述第二高纵横比电压轨而在所述第一方向上沿着与所述第一纵向轴线和所述第二纵向轴线不同的一个或多个对应的纵向轴线延伸，其中：
所述一个或多个金属线中的每个金属线具有宽度，所述宽度近似等于所述标准单元电路的工艺技术的临界尺寸；
所述第一高纵横比电压轨具有宽度，所述宽度在所述一个或多个金属线中的每个金属线的宽度的近似两倍和三倍之间；并且
所述第二高纵横比电压轨具有宽度，所述宽度近似在所述一个或多个金属线中的每个金属线的宽度的两(2)倍和三(3)倍之间。
3.根据权利要求2所述的标准单元电路，其中：
所述第一高纵横比电压轨的高宽比近似等于4.0；并且
所述第二高纵横比电压轨的高宽比近似等于4.0。
4.根据权利要求2所述的标准单元电路，其中：
所述第一高纵横比电压轨的高宽比近似等于3.0；并且
所述第二高纵横比电压轨的高宽比近似等于3.0。
5.根据权利要求2所述的标准单元电路，其中：
所述第一高纵横比电压轨的高宽比近似等于2.0；并且
所述第二高纵横比电压轨的高宽比近似等于2.0。
6.根据权利要求1所述的标准单元电路，还包括一个或多个金属线，所述一个或多个金属线基本上平行于所述第一高纵横比电压轨和所述第二高纵横比电压轨而在所述第一方向上沿着与所述第一纵向轴线和所述第二纵向轴线不同的一个或多个对应的纵向轴线延伸，其中：
所述一个或多个金属线中的每个金属线具有宽度，所述宽度近似等于所述标准单元电路的工艺技术的临界尺寸；
所述第一高纵横比电压轨具有宽度，所述宽度在金属层中设置的所述一个或多个金属线中的每个金属线的宽度的近似一倍和两倍之间；并且
所述第二高纵横比电压轨具有宽度，所述宽度在所述一个或多个金属线中的金属线的临界尺寸的近似一倍和两倍之间。
7.根据权利要求1所述的标准单元电路，还包括一个或多个金属线，所述一个或多个金属线基本上平行于所述第一高纵横比电压轨和所述第二高纵横比电压轨而在所述第一方向上沿着与所述第一纵向轴线和所述第二纵向轴线不同的一个或多个对应的纵向轴线延伸，其中：
所述一个或多个金属线中的每个金属线具有宽度，所述宽度近似等于所述标准单元电路的工艺技术的临界尺寸；
所述第一高纵横比电压轨具有宽度，所述宽度近似等于在金属层中设置的所述一个或多个金属线中的每个金属线的宽度；并且
所述第二高纵横比电压轨具有宽度，所述宽度近似等于所述一个或多个金属线中的每个金属线的宽度。
8.根据权利要求1所述的标准单元电路，其中所述第二高纵横比电压轨被配置为接收第二供应电压。
9.根据权利要求1所述的标准单元电路，其中所述第二高纵横比电压轨被电耦合到地。
10.根据权利要求1所述的标准单元电路，被集成到集成电路IC中。
11.一种用于制造采用高纵横比电压轨以减小电阻的标准单元电路的方法(300)，包括：
沿垂直轴平行设置多个金属层；
在垂直于所述垂直轴的第一方向上沿着第一纵向轴线设置(302)第一高纵横比电压轨，其中所述第一高纵横比电压轨具有被定义为所述第一高纵横比电压轨的相应高度和相应宽度之间比率的、大于1.0的高宽比，并且被配置为接收第一供应电压；
设置(304)第二高纵横比电压轨，所述第二高纵横比电压轨基本上平行于所述第一高纵横比电压轨而在所述第一方向上沿着第二纵向轴线延伸，其中所述第二高纵横比电压轨具有被定义为所述第二高纵横比电压轨的相应高度和相应宽度之间比率的、大于1.0的高宽比；以及
形成(306)电耦合到所述第一高纵横比电压轨和所述第二高纵横比电压轨的电路器件，其中所述第一高纵横比电压轨与所述第二高纵横比电压轨之间的电压差向所述电路器件提供电力，其中：
所述第一高纵横比电压轨和所述第二高纵横比电压轨各自的高度(H2)使得所述第一高纵横比电压轨(202)和所述第二高纵横比电压轨(204)从第一金属层(M0)延伸到第二金属层(M1)中和布置在所述第一金属层和所述第二金属层之间的过孔层(V0)中；以及
所述第一高纵横比电压轨(202)和所述第二高纵横比电压轨(204)均由电阻率高于铜的金属组成。
12.根据权利要求11所述的方法，还包括：设置一个或多个金属线，所述一个或多个金属线基本上平行于所述第一高纵横比电压轨和所述第二高纵横比电压轨而在所述第一方向上沿着与所述第一纵向轴线和所述第二纵向轴线不同的一个或多个对应的纵向轴线延伸，其中所述一个或多个金属线中的每个金属线具有宽度，所述宽度近似等于所述标准单元电路的工艺技术的临界尺寸。
13.根据权利要求12所述的方法，其中：
设置所述第一高纵横比电压轨包括：设置具有在所述一个或多个金属线中的每个金属线的宽度的近似两倍和三倍之间的宽度的所述第一高纵横比电压轨；并且
设置所述第二高纵横比电压轨包括：设置具有在所述一个或多个金属线中的每个金属线的宽度的近似两倍和三倍之间的宽度的所述第二高纵横比电压轨。
14.根据权利要求12所述的方法，其中：
设置所述第一高纵横比电压轨包括：设置具有在所述一个或多个金属线中的每个金属线的宽度的近似一倍和两倍之间的宽度的所述第一高纵横比电压轨；并且
设置所述第二高纵横比电压轨包括：设置具有在所述一个或多个金属线中的每个金属线的宽度的近似一倍和两倍之间的宽度的所述第二高纵横比电压轨。
15.根据权利要求12所述的方法，其中：
设置所述第一高纵横比电压轨包括：设置具有近似等于所述一个或多个金属线中的每个金属线的宽度的宽度的所述第一高纵横比电压轨；并且
设置所述第二高纵横比电压轨包括：设置具有近似等于所述一个或多个金属线中的每个金属线的宽度的宽度的所述第二高纵横比电压轨。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11017146B2 (en) * 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
EP3723127A1 (en) 2019-04-10 2020-10-14 IMEC vzw A standard cell device and a method for forming an interconnect structure for a standard cell device
US11444029B2 (en) 2020-02-24 2022-09-13 International Business Machines Corporation Back-end-of-line interconnect structures with varying aspect ratios
US11290109B1 (en) * 2020-09-23 2022-03-29 Qualcomm Incorporated Multibit multi-height cell to improve pin accessibility
US11778803B2 (en) * 2021-09-29 2023-10-03 Advanced Micro Devices, Inc. Cross FET SRAM cell layout
US20230128985A1 (en) * 2021-10-22 2023-04-27 International Business Machines Corporation Early backside first power delivery network

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838713B1 (en) 1999-07-12 2005-01-04 Virage Logic Corporation Dual-height cell with variable width power rail architecture
US6483131B1 (en) 2000-01-11 2002-11-19 Texas Instruments Incorporated High density and high speed cell array architecture
JP2002110805A (ja) 2000-09-28 2002-04-12 Toshiba Corp 半導体デバイス
JP2003303885A (ja) * 2002-04-08 2003-10-24 Mitsubishi Electric Corp 集積回路及びその設計方法
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
CN100559576C (zh) * 2006-10-24 2009-11-11 株式会社电装 半导体器件
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法
US8102059B2 (en) * 2008-03-15 2012-01-24 Kabushiki Kaisha Toshiba Interconnect structure for high frequency signal transmissions
JP2009260158A (ja) * 2008-04-21 2009-11-05 Toshiba Corp 半導体集積回路装置における配線方法及び半導体集積回路装置
US7821039B2 (en) 2008-06-23 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Layout architecture for improving circuit performance
JP2011082223A (ja) * 2009-10-02 2011-04-21 Renesas Electronics Corp 半導体集積回路装置
US8212321B2 (en) * 2009-10-30 2012-07-03 Freescale Semiconductor, Inc. Semiconductor device with feedback control
US8336018B2 (en) 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
JP2012039073A (ja) * 2010-07-13 2012-02-23 Renesas Electronics Corp 半導体装置
US8513978B2 (en) 2011-03-30 2013-08-20 Synopsys, Inc. Power routing in standard cell designs
US9026977B2 (en) 2013-08-16 2015-05-05 Globalfoundries Inc. Power rail layout for dense standard cell library
US9070552B1 (en) 2014-05-01 2015-06-30 Qualcomm Incorporated Adaptive standard cell architecture and layout techniques for low area digital SoC
US9887209B2 (en) * 2014-05-15 2018-02-06 Qualcomm Incorporated Standard cell architecture with M1 layer unidirectional routing
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US9337149B2 (en) * 2014-07-29 2016-05-10 Samsung Electronics Co, Ltd. Semiconductor devices and methods of fabricating the same
US10510688B2 (en) * 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration

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