CN116529816A - 各自被布置在存内计算（cim）位单元阵列电路中包括读取字线（rwl）电路的cim位单元电路布局的定向上的cim位单元电路 - Google Patents

Abstract

存内计算(CIM)位单元阵列电路包括用于乘法累加运算的CIM位单元电路。CIM位单元电路包括存储器位单元电路，用于以真实和互补形式存储权重数据。CIM位单元电路包括真实传输门电路和互补传输门电路，用于在乘积节点上生成权重数据与激活输入的二进制乘积。RWL电路将乘积节点耦合到接地电压以进行初始化。CIM位单元电路还包括多个连续栅极，每个栅极耦合到存储器位单元电路、真实传输门电路、互补传输门电路和RWL电路中的至少一个电路。CIM位单元阵列电路中的CIM位单元电路中的每个CIM位单元电路被布置在包括RWL电路的CIM位单元电路布局的定向上。

Description

各自被布置在存内计算(CIM)位单元阵列电路中包括读取字 线(RWL)电路的CIM位单元电路布局的定向上的CIM位单元 电路

优先权申请

本申请要求2020年12月02日提交的、题目为“COMPUTE-IN-MEMORY(CIM)BIT CELLCIRCUITS EACH DISPOSED IN AN ORIENTATION OF A CIM BIT CELL CIRCUIT LAYOUTINCLUDING A READ WORD LINE(RWL)CIRCUIT IN A CIM BIT CELL ARRAY CIRCUIT”的美国临时专利申请序列号63/120582的优先权，通过引用以其整体并入本文。

本申请还要求2021年08月17日提交的、题目为“COMPUTE-IN-MEMORY(CIM)BITCELL CIRCUITS EACH DISPOSED IN AN ORIENTATION OF A CIM BIT CELL CIRCUITLAYOUT INCLUDING A READ WORD LINE(RWL)CIRCUIT IN A CIM BIT CELL ARRAYCIRCUIT”的美国专利申请序列号17/404378的优先权，通过引用以其整体并入本文。

技术领域

本公开的领域总体涉及在用于高速并行数据处理(诸如神经网络)的电路中使用的存内计算(CIM)阵列。

背景技术

机器学习是可以用来改进处理设备中的一些应用的性能的人工智能(AI)的一个示例。神经网络是一种类型的处理器配置，其中应用可以通过基于历史信息来评估输入数据、接收关于评估准确性的反馈，并且相应地调整历史信息来进行学习。实现机器学习的神经网络的运算由节点的阵列执行，每个节点类似于大脑突触。每个节点执行乘法累加(MAC)运算，其中输入集合中的每个输入在乘法运算中乘以权重数据，并且表示加权输入的乘积被相加在一起。每次评估可以包括数千个计算。基于反馈来修改初始权重数据，以增加应用的准确性。

图1是神经网络的被配置为执行MAC运算的节点100的图示。节点100接收输入集合X₀-X_M，输入集合中的每个输入乘以权重值W₀-W_M中的对应的一个权重值。权重值W_0-W_M是基于来自先前计算的反馈，并且被更新，以随着时间改进关于特定类型的输入数据的计算的准确性。乘法的乘积P₀-P_M在累加函数∑中被累加(例如，相加)，以生成总和SUM，并且节点100生成作为总和SUM的函数AF(例如，激活函数)的输出OUT。

在存内计算(CIM)阵列中，输入数据和权重数据可以各自由二进制数据的比特来表示。阵列的每个位单元包括乘法电路和用于存储权重数据的存储器位单元。CIM位单元中两个一比特二进制数据值的乘法可以被实现为基于逻辑与的运算(例如，与(AND)或与非(NAND))或基于逻辑或的运算(例如，或(OR)、或非(NOR)或异或非(XNOR))。图2是真值表，其图示了接收的输入X和输入W的乘法，以在CIM位单元电路中产生XNOR输出。输入X是激活输入，并且输入W是存储的权重数据。在处理电路中执行MAC指令的CIM阵列位单元电路改进了机器学习应用的性能，但占用了集成电路(IC)的较大面积。CIM阵列中的CIM位单元电路的布局确定了CIM阵列占用的总面积和相应CIM位单元电路的运算的一致性两者。

发明内容

本文公开的方面包括存内计算(CIM)位单元电路，存内计算(CIM)位单元电路各自被布置在CIM位单元阵列电路中包括读取字线(RWL)电路的CIM位单元电路布局的定向上。还公开了相关方法。示例性CIM位单元阵列电路(“CIM阵列电路”)包括用以执行乘法累加(MAC)运算的示例性CIM位单元电路。CIM位单元电路包括存储器位单元电路，用于以真实和互补形式存储权重数据。CIM位单元电路还包括真实传输门电路和互补传输门电路，以用于在乘积节点上生成权重数据和激活输入的乘积。在一个示例中，乘积是真实权重数据和激活输入的异或非(XNOR)。CIM位单元电路还包括RWL电路，RWL电路耦合到乘积节点和接地电压轨，以用于初始化乘积数据。CIM位单元电路还包括多个栅极，该多个栅极在第一轴线方向上延伸，并且在与第一轴线方向正交的第二轴线方向上彼此分离。多个栅极包括在第二轴线方向上的连续栅极，并且连续栅极中的每个栅极耦合到存储器位单元电路、真实传输门电路、互补传输门电路和RWL电路中的至少一个电路。在CIM阵列电路(其中个体CIM位单元电路包括RWL电路，并且被布置在示例性CIM位单元电路布局的定向上)中，相应CIM位单元电路以增加的一致性操作，这改进了CIM阵列电路的性能和可靠性。

在一个示例性方面，公开了一种CIM位单元电路，CIM位单元电路包括存储器位单元电路、真实传输门电路、互补传输门电路和RWL电路。存储器位单元电路包括耦合到供电电压轨和真实输出节点的真实上拉晶体管以及耦合到真实输出节点和接地电压轨的真实下拉晶体管。存储器位单元电路包括耦合到供电电压轨和互补输出节点的互补上拉晶体管以及耦合到互补输出节点和接地电压轨的互补下拉晶体管。真实传输门电路包括耦合到真实输出节点和乘积节点的第一真实晶体管以及耦合到真实输出节点和乘积节点的第二真实晶体管。互补传输门电路包括耦合到互补输出节点和乘积节点的第一互补晶体管以及耦合到互补输出节点和乘积节点的第二互补晶体管。RWL电路包括耦合到接地电压轨和乘积节点的RWL晶体管。CIM位单元电路还包括多个栅极，多个栅极在第一轴线方向上延伸并且在与第一轴线方向正交的第二轴线方向上彼此分离，其中多个栅极包括在第二轴线方向上的连续栅极，连续栅极中的每个栅极耦合到存储器位单元电路、真实传输门电路、互补传输门电路和RWL电路中的至少一个电路。

在另一个示例性方面，公开了一种CIM位单元电路，CIM位单元电路包括半导体衬底、半导体衬底中的P型扩散区域和半导体衬底中的N型扩散区域。CIM位单元电路包括存储器位单元电路、真实传输门电路、互补传输门电路和RWL晶体管。存储器位单元电路包括耦合到供电电压轨和真实输出节点的真实上拉晶体管以及耦合到真实输出节点和接地电压轨的真实下拉晶体管。存储器位单元电路包括耦合到供电电压轨和互补输出节点的互补上拉晶体管，以及耦合到互补输出节点和接地电压轨的互补下拉晶体管。真实传输门电路包括耦合到真实输出节点和乘积节点的第一真实晶体管以及耦合到真实输出节点和乘积节点的第二真实晶体管。互补传输门电路包括耦合到互补输出节点和乘积节点的第一互补晶体管以及耦合到互补输出节点和乘积节点的第二互补晶体管。RWL晶体管耦合到接地电压轨和乘积节点。真实下拉晶体管、互补下拉晶体管、第一真实晶体管、第一互补晶体管和RWL晶体管各自包括N型扩散区域的一部分。

在另一个示例性方面，公开了一种CIM位单元阵列电路，CIM位单元阵列电路包括半导体衬底和半导体衬底上的多个CIM位单元电路。多个CIM位单元电路中的每个CIM位单元电路包括被布置在半导体衬底中的P型扩散区域和被布置在半导体衬底中的N型扩散区域。多个CIM位单元电路中的每个CIM位单元电路还包括存储器位单元电路、真实传输门电路、互补传输门电路、RWL电路和多个栅极。存储器位单元电路包括耦合到供电电压轨和真实输出节点的真实上拉晶体管以及耦合到真实输出节点和接地电压轨的真实下拉晶体管。存储器位单元电路包括耦合到供电电压轨和互补输出节点的互补上拉晶体管以及耦合到互补输出节点和接地电压轨的互补下拉晶体管。真实传输门电路包括耦合到真实输出节点和乘积节点的第一真实晶体管以及耦合到真实输出节点和乘积节点的第二真实晶体管。互补传输门电路包括耦合到互补输出节点和乘积节点的第一互补晶体管以及耦合到互补输出节点和乘积节点的第二互补晶体管。RWL电路包括耦合到接地电压轨和乘积节点的RWL晶体管。多个栅极在第一轴线方向上延伸，并且在与第一轴线方向正交的第二轴线方向上彼此分离，其中存储器位单元电路、真实传输门电路和互补传输门电路中的每个电路包括：被布置在P型扩散区域中的至少一个晶体管和被布置在N型扩散区域中的至少一个晶体管，并且多个栅极包括在第二轴线方向上的连续栅极，连续栅极中的每个栅极耦合到存储器位单元电路、真实传输门电路、互补传输门电路和RWL电路中的至少一个电路。

在另一个示例性方面，公开了一种在半导体衬底上制造包括多个CIM位单元电路的CIM位单元阵列电路的方法。方法包括在半导体衬底中形成P型扩散区域和N型扩散区域。方法包括形成存储器位单元电路，该存储器位单元电路包括耦合到供电电压轨和真实输出节点的真实上拉晶体管、耦合到真实输出节点和接地电压轨的真实下拉晶体管、耦合到供电电压轨和互补输出节点的互补上拉晶体管，以及耦合到互补输出节点和接地电压轨的互补下拉晶体管。方法包括形成真实传输门电路，该真实传输门电路包括耦合到真实输出节点和乘积节点的第一真实晶体管以及耦合到真实输出节点和乘积节点的第二真实晶体管。方法包括形成互补传输门电路，该互补传输门电路包括耦合到互补输出节点和乘积节点的第一互补晶体管以及耦合到互补输出节点和乘积节点的第二互补晶体管。方法包括形成包括耦合到接地电压轨和乘积节点的RWL晶体管的RWL电路，以及形成在第一轴线方向上延伸并且在与第一轴线方向正交的第二轴线方向上彼此分离的多个栅极，其中多个栅极包括在第二轴线方向上的连续栅极，并且连续栅极中的每个栅极耦合到存储器位单元电路、真实传输门电路、互补传输门电路和RWL电路中的至少一个电路。

附图说明

图1是用于执行乘法累加(MAC)运算的神经网络节点的框图；

图2是图示在针对两个二进制输入的值的每种组合的异或非(XNOR)运算中生成的二进制乘积的真值表；

图3是可以执行MAC运算的存内计算(CIM)阵列电路的CIM位单元电路的示意图；

图4A是四个如图3中图示的示例性CIM位单元电路的俯视图，每个CIM位单元电路在包括读取字线(RWL)晶体管的CIM位单元电路布局的相应定向上，以最小化性能变化；

图4B是在图4A中的CIM位单元电路布局的定向中的一个定向上的CIM位单元电路的俯视图；

图5是三(3)个CIM位单元电路的示意图，每个CIM位单元电路用于存储真实权重数据和互补权重数据，并且用于基于激活输入数据生成XNOR乘积数据；

图6是三(3)个CIM位单元电路(各自被配置为执行对应于图1中的神经网络节点的MAC运算)的集合，以及三(3)个RWL晶体管的集群(对应于常规CIM位单元阵列电路中的三(3)个CIM位单元电路)的俯视图；

图7是被布置在图5中的CIM位单元电路的子阵列中的半导体衬底中的N阱区域(包括P型扩散区域)和P阱区域(包括N型扩散区域)的布局俯视图，N阱区域被限制为对应于六(6)个CIM位单元电路的距离；

图8是被布置在根据图4A中的CIM位单元阵列电路的半导体衬底中的N阱区域(包括P型扩散区域)和P阱区域(包括N型扩散区域)的俯视图，N阱区域在第一轴线方向上延伸对应于至少七(7)个CIM位单元电路的距离；

图9是图示CIM位单元电路的P型扩散区域的时序图，该CIM位单元电路被布置在对应于图4A的阵列中的半导体衬底中，并且包括金属迹线，以用于向在第一轴线方向上布置的至少七(7)个连续CIM位单元电路提供供电电压和接地电压；

图10A和图10B是图示制造图4A中的CIM位单元阵列电路的方法的流程图；

图11是包括射频(RF)模块的示例性无线通信设备的框图，该射频(RF)模块包括图4A中的CIM位单元阵列电路；以及

图12是包括示例性CIM阵列电路的示例性集成电路(IC)封装件的框图，如图4A中所示并且根据本文公开的任一方面，CIM阵列电路包括CIM位单元电路，CIM位单元电路包括被布置在共用CIM位单元电路布局的定向上的存储器电路、真实传输门电路、互补传输门电路和RWL电路，以用于增加运算均匀性。

具体实施方式

现在参考附图，描述了本公开的几个示例性方面。“示例性”一词在本文中用于意指“用作示例、实例或说明”。在本文中被描述为“示例性”的任何方面不必被解释为比其他方面优选或有利。

本文公开的方面包括存内计算(CIM)位单元电路，存内计算(CIM)位单元电路各自被布置在CIM位单元阵列电路中包括读取字线(RWL)电路的CIM位单元电路布局的定向上。还公开了相关方法。示例性CIM位单元阵列电路(“CIM阵列电路”)包括示例性CIM位单元电路，以执行乘法累加(MAC)运算。CIM位单元电路包括存储器位单元电路，用于以真实和互补形式存储权重数据。CIM位单元电路还包括真实传输门电路和互补传输门电路，以用于在乘积节点上生成权重数据和激活输入的乘积。在一个示例中，乘积是真实权重数据和激活输入的异或非(XNOR)。CIM位单元电路还包括RWL电路，RWL电路耦合到乘积节点和接地电压轨，以用于初始化乘积数据。CIM位单元电路还包括多个栅极，该多个栅极在第一轴线方向上延伸，并且在与第一轴线方向正交的第二轴线方向上彼此分离。多个栅极包括在第二轴线方向上的连续栅极，并且连续栅极中的每个连续栅极耦合到存储器位单元电路、真实传输门电路、互补传输门电路和RWL电路中的至少一个电路。在CIM阵列电路(其中个体CIM位单元电路包括RWL电路，并且被布置在示例性CIM位单元电路布局的定向上)中，相应CIM位单元电路利用增加的一致性运算，这改进了CIM阵列电路的性能和可靠性。

图3是图示CIM位单元电路300的示意图，CIM位单元电路300执行真实权重数据TWD和激活数据AD的二进制乘法运算。激活数据AD用于生成激活数据AD(0)-AD(3)，激活数据AD(0)-AD(3)各自被提供给CIM位单元电路300。响应于激活数据AD(0)-AD(3)，用于MAC运算的二进制乘法由CIM位单元电路300执行，并且乘积数据PD被提供给读取位线RBL。多个CIM位单元电路300(未示出)生成乘积数据PD，乘积数据PD在读取位线RBL上进行累加，作为累加结果ACC。增加相应CIM位单元电路300的运算的一致性会增加MAC运算的可靠性和性能。

每个CIM位单元电路300内的乘法运算是真实权重数据TWD和激活数据AD的布尔XNOR运算。CIM位单元电路300在存储器位单元电路306的真实输出节点302处存储真实权重数据TWD，并且在互补输出节点304处存储互补权重数据CWD。响应于激活数据AD，CIM位单元电路300在通过电容器310耦合(例如，电容性耦合)到读取位线RBL的乘积节点308上生成乘积数据PD。

如所述的，CIM位单元电路300将真实权重数据TWD存储在存储器位单元电路306中。存储器位单元电路306包括交叉耦合配置的真实上拉晶体管312T、真实下拉晶体管314T、互补上拉晶体管312C和互补下拉晶体管314C。在图3中的CIM位单元电路300的示例中，晶体管312T、312C、314T和314C中的每个晶体管是金属氧化物半导体(MOS)场效应晶体管(FET)(MOSFET)。然而，CIM位单元电路300在这方面不受限制。

真实上拉晶体管312T耦合到供电电压轨316。在该上下文中，除非另有指定，否则将真实上拉晶体管312T耦合到供电电压轨316指代通过一个或多个电导体提供电连接或路径。通过这种耦合，真实上拉晶体管312T接收供电电压V_DD。在这方面，真实上拉晶体管312T也耦合到真实输出节点302。真实下拉晶体管314T耦合到真实输出节点302，并且还耦合到接收接地电压V_SS的接地电压轨318。互补上拉晶体管312C耦合到供电电压轨316，并且还耦合到互补输出节点304。互补下拉晶体管314C耦合到互补输出节点304和接地电压轨318。真实上拉晶体管312T和真实下拉晶体管314T由互补输出节点304控制，并且互补上拉晶体管312C和互补下拉晶体管314C由真实输出节点302控制。

由耦合到真实输出节点302的真实传输门电路320T和耦合到互补输出节点304的互补传输门电路320C在乘积节点308上生成乘积数据PD。真实传输门电路320T包括第一真实晶体管322P和第二真实晶体管322N，它们两个都耦合到真实输出节点302和乘积节点308。互补传输门电路320C包括第一互补晶体管324P和第二互补晶体管324N，它们两个都耦合到互补输出节点304和乘积节点308。第一真实晶体管322P、第二真实晶体管322N、第一互补晶体管324P和第二互补晶体管324N由激活数据AD(0：3)控制，激活数据AD(0：3)各自是乘以真实权重数据TWD的激活数据AD的真实版本或互补版本。以该方式，真实传输门电路320T和互补传输门电路320C在乘积节点308上生成XNOR运算的乘积数据PD。

激活数据AD作为单比特二进制值被提供，其中二进制“1”对应于正电压(例如，2伏特(V))，并且二进制“0”对应于地(例如，0V)。激活数据AD以真实形式被提供为AD(0)和AD(3)，并且以互补形式被提供为AD(1)和AD(2)。作为示例，在激活数据AD是二进制“1”的情况下，AD(0)和AD(3)是二进制“0”，并且AD(1)和AD(2)是二进制“1”。响应于AD(0)是“0”并且AD(1)是“1”，由真实传输门电路320T将真实权重数据TWD传递到乘积节点308。在激活数据AD是二进制“0”的情况下，由互补传输门电路320C将互补权重数据CWD传递到乘积节点308。在这方面，在CIM位单元电路300中生成的乘积数据PD对应于图2中的XNOR运算的真值表，其中输入是激活数据AD和真实权重数据TWD。

如上所述，电容器310将乘积节点308耦合到读取位线RBL。在电容器310的上下文中，耦合指代电容性耦合而不是提供电连接。乘积节点308还通过包括RWL晶体管328的RWL电路326被耦合(例如，通过导电路径上的电连接)接地电压轨318。响应于读取字线RWL被激活并且结合控制真实传输门电路320T和互补传输门电路320C的激活数据AD，真实权重数据TWD被复位/初始化为已知状态。

图4A是对应于图3中图示的CIM位单元电路300的示例性CIM位单元电路400(A)-400(D)的俯视平面图。CIM位单元电路400(A)-400(D)被布置在半导体衬底404上的CIM位单元阵列电路402中。CIM位单元阵列电路402在本文中也被称为“CIM阵列402”。CIM位单元电路400(A)-400(D)被布置在CIM位单元电路布局PL₄₀₀(“CIM单元布局PL₄₀₀”)的相应定向OA、OB、OC和OD上。CIM位单元电路400(A)-400(D)中的每个CIM位单元电路包括存储器位单元电路406(对应于图3中的存储器位单元电路306)和乘积节点408(对应于乘积节点308)。CIM位单元电路400(A)-400(D)还包括真实传输门电路410T和互补传输门电路410C，真实传输门电路410T和互补传输门电路410C对应于图3中的真实传输门电路320T和互补传输门电路320C。CIM位单元电路400(A)-400(D)中的每个CIM位单元电路还包括对应于图3中的RWL电路326的RWL电路412。

CIM位单元电路400(A)-400(D)的定向OA-OD是基于相对于X轴方向或Y轴方向翻转的CIM单元布局PL₄₀₀，使得存储器位单元电路406、真实传输门电路410T、互补传输门电路410C和RWL电路412的特征的相对位置在不同的定向OA-OD当中关于距离和相对位置保持一致。例如，在Y轴方向上的线LY₄₀₀的相对侧上，CIM位单元电路400(A)的定向OA与CIM位单元电路400(B)的定向OB镜像。换句话说，定向OB对应于在Y轴方向上跨线LY₄₀₀翻转(例如，像翻页)的定向OA，这使得定向OA中的特征与定向OB中的特征关于线LY₄₀₀对称。类似地，CIM位单元电路400(A)的定向OA与CIM位单元电路400(C)的定向OC关于X轴方向上的线LX₄₀₀镜像，并且定向OD是定向OB关于线LX₄₀₀的镜像图像。因此，RWL电路412在所有定向OA-OD上都在相同的相对位置中。

鉴于相应定向OA-OD的相似性，参考图4A的OA定向上的CIM位单元电路400(A)来描述CIM位单元电路400(A)-400(D)的特征，如图4B中图示的。存储器位单元电路406包括真实上拉晶体管414T，真实上拉晶体管414T耦合到供电电压节点415和真实输出节点416T。存储器位单元电路406包括真实下拉晶体管418T，真实下拉晶体管418T耦合到真实输出节点416T和接地电压节点420。存储器位单元电路406包括互补上拉晶体管414C，互补上拉晶体管414C耦合到供电电压节点415和互补输出节点416C。存储器位单元电路406还包括耦合到接地电压节点420的互补下拉晶体管418C。存储器位单元电路406在真实输出节点416T处存储真实权重数据TWD，并且在互补输出节点416C处存储互补权重数据CWD。供电电压节点415接收来自供电电压轨(未示出)的供电电压V_DD。接地电压节点420接收来自接地电压轨(未示出)的接地电压V_SS。

真实传输门电路410T(参见图4A)包括第一真实晶体管426P和第二真实晶体管426N，两者都耦合到真实输出节点416T和乘积节点PN。互补传输门电路410C包括第一互补晶体管428P和第二互补晶体管428N，两者都耦合到互补输出节点416C和乘积节点PN。RWL电路412(参见图4A)包括RWL晶体管422，RWL晶体管422耦合到接地电压节点420和乘积节点PN。RWL晶体管422通过金属迹线MTL(例如，在第二金属层中)耦合到CIM位单元电路400(A)-400(D)中的每个CIM位单元电路的乘积节点PN，金属迹线MTL将RWL晶体管422耦合到乘积节点PN的中心点P_CTR。金属迹线MTL仅在CIM位单元电路400(A)中被示出。

基于作为单个二进制数据比特的激活数据AD，第一真实晶体管426P和第二真实晶体管426N将真实输出节点416T耦合到乘积节点PN。激活数据AD以真实和互补形式被提供为AD(0)-AD(3)，并且在下文中被称为AD(0)-AD(3)。在图4B的示例中，第一真实晶体管426P和第二真实晶体管426N是不同类型的晶体管(例如，分别为P型FET(PFET)和N型FET(NFET))，并且分别接收相反极性的激活数据AD(0)和AD(1)，使得真实输出节点416T基于激活数据AD(0)为第一极性并且激活数据AD(1)为第二极性而被耦合到乘积节点PN。基于激活数据AD(2)和AD(3)，第一互补晶体管428P和第二互补晶体管428N也将互补输出节点416C耦合到乘积节点PN。在该示例中，第一互补晶体管428P和第二互补晶体管428N也是不同类型的晶体管，并且接收激活数据AD(2)和AD(3)，基于激活数据AD(2)为第一极性并且AD(3)为第二极性，激活数据AD(2)和AD(3)使得互补输出节点416C耦合到乘积节点PN。作为这种配置的结果，由真实传输门电路410T和互补传输门电路410C(参见图4A)提供给乘积节点PN的乘积电压PV对应于真实权重数据TWD和激活数据AD的XNOR。

进一步参考图4B，CIM单元布局PL₄₀₀包括P型扩散区域430P和N型扩散区域430N。P型扩散区域430P是用三价杂质(例如硼、镓、铟等)连续地掺杂的半导体衬底404(见图4A)的不间断区域，并且N型扩散区域430N是用五价杂质(例如，磷、砷、锑等)连续地掺杂的半导体衬底404的不间断区域。在图4B的示例中，真实上拉晶体管414T、互补上拉晶体管414C、第一真实晶体管426P和第一互补晶体管428P都是布置在P型扩散区域430P中的PFET。因此，真实上拉晶体管414T、互补上拉晶体管414C、第一真实晶体管426P和第一互补晶体管428P包括P型扩散区域430P的相应部分432P。

类似地，在图4B的示例中，真实下拉晶体管418T、互补下拉晶体管418C、第二真实晶体管426N、第二互补晶体管428N和RWL晶体管422都是布置在N型扩散区域430N中的NFET，并且包括N型扩散区域430N的相应部分432N。

图4B还示出了金属迹线434(例如，在第一金属层级中)，金属迹线434将存储器位单元电路406、真实传输门电路410T、互补传输门电路410C和RWL晶体管422中的相应晶体管互连。图4B还示出了CIM位单元电路400(A)中的在Y轴方向上延伸的栅极436(1)-436(5)。栅极436(1)-436(5)根据在X轴方向上从栅极436(1)-436(5)的中心到中心测量的栅极间距P_GATE彼此分离。X轴方向与Y轴方向正交。

在CIM单元布局PL₄₀₀内，栅极436(1)-436(5)是五(5)个连续栅极(即，在X轴方向上连续)。连续栅极436(1)-436(5)中的每个栅极耦合到以下电路中的每个电路中的至少一个晶体管：存储器位单元电路406、真实传输门电路410T、互补传输门电路410C和RWL电路412。换句话说，连续栅极436(1)-436(5)中的每个栅极耦合到以下晶体管中的至少一个晶体管并且对其进行控制：真实上拉晶体管414T、真实下拉晶体管418T、互补上拉晶体管414C、互补下拉晶体管418C、第一真实晶体管426P、第二真实晶体管426N、第一互补晶体管428P、第二互补晶体管428N和RWL晶体管422。

具体地，栅极436(1)耦合到CIM位单元电路400(A)中的RWL晶体管422，并且连续栅极436(1)-436(5)中的下一个栅极(即，栅极436(2))耦合到真实上拉晶体管414T和真实下拉晶体管418T。栅极436(3)耦合到真实传输门电路410T的第一真实晶体管426P和第二真实晶体管426N两者。然而，栅极436(3)被电拆分成耦合到第一真实晶体管426P的第一部分436(3A)和耦合到第二真实晶体管426N的第二部分436(3B)。在真实传输门电路410T中，利用第一部分436(3A)和第二部分436(3B)上的相反电压极性，来一致地激活第一真实晶体管426P和第二真实晶体管426N。

栅极436(4)耦合到互补传输门电路410C的第一互补晶体管428P和第二互补晶体管428N。栅极436(4)被电拆分成耦合到第一互补晶体管428P的第一部分436(4A)和耦合到第二互补晶体管428N的第二部分436(4B)。利用第一部分436(4A)和第二部分436(4B)上的相反电压极性，来一致地激活第一互补晶体管428P和第二互补晶体管428N。栅极436(5)耦合到互补上拉晶体管414C和互补下拉晶体管418C。

如上所述，RWL晶体管422距乘积节点PN的中心点P_CTR距离D_RWL，并且金属迹线MTL将RWL晶体管422(电)耦合到CIM位单元电路400(A)中的乘积节点PN。金属迹线MTL在X轴方向上延伸距离D_RWL，距离D_RWL小于栅极436(1)-436(5)的栅极间距P_GATE的四倍(即，<4X)。栅极间距P_GATE是在X轴方向上连续栅极436(1)-436(5)的中心到中心的距离。

CIM位单元电路400(A)-400(D)中的在线LY₄₀₀的一侧(例如，左侧)上的第一CIM位单元电路中(例如，在CIM位单元电路400(A)中)的P型扩散区域430P、N型扩散区域430N、存储器位单元电路406、真实传输门电路410T、互补传输门电路410C、RWL电路412和多个栅极436(1)-436(5)与CIM位单元电路400(A)-400(D)中的在线LY₄₀₀的另一侧(例如，右侧)上的第二CIM位单元电路中(例如，在CIM位单元电路400(B)中)的P型扩散区域430P、N型扩散区域430N、存储器位单元电路406、真实传输门电路410T、互补传输门电路410C、RWL电路412和多个栅极436(1)-436(5)镜像。

由于定向OA-OD的对称性，金属迹线MTL在CIM位单元电路400(A)-400(D)中的每个CIM位单元电路中延伸距离D_RWL。金属迹线MTL的电阻是基于CIM位单元电路400(A)-400(D)中的每个CIM位单元电路中的距离D_RWL。由于这种对称性，用于复位/初始化乘积节点PN的、在乘积节点PN与RWL晶体管422之间的金属迹线MTL中的电流ID_RWL的变化在CIM位单元电路400(A)-400(D)当中被最小化。因此，在CIM位单元电路400(A)-400(D)当中，乘积节点PN的复位/初始化时间的变化被最小化。将复位/初始化时间的变化最小化提供了更快、更可靠的复位/初始化操作。参考图5和图6，下面将图4A中的CIM位单元电路400(A)-400(D)当中的复位/初始化时序的一致性与图3的CIM位单元电路300的子阵列电路500的常规物理布局600进行对比。

图5是图示CIM子阵列电路500的一个示例的示意图，CIM子阵列电路500包括耦合到读取位线RBL的、三(3)个图3中CIM位单元电路300的行502。在MAC运算中，相应CIM位单元电路300中的每个CIM位单元电路的乘积数据PD在读取位线RBL上进行累加。CIM子阵列电路500是示出多个CIM位单元电路300在阵列(未示出)中如何进行互连的一个示例。提供图5以显示除了读取位线RBL耦合到所有的CIM位单元电路300之外，读取字线RWL还耦合到子阵列电路500中的所有CIM位单元电路300，以允许通过读取字线RWL的激活结合控制真实传输门电路320T和互补传输门电路320C的激活数据AD，来将行502中的CIM位单元电路300复位/初始化。

图6是对应于图5中的CIM子阵列电路500的子阵列602的物理布局600的俯视平面图。在图6中，子阵列602包括在X轴方向上布置在行603中的CIM CELL(0)、CIM CELL(1)、CIMCELL(2)。子阵列602还包括RWL电路604。在图6中，CIM CELL(0)-CIM CELL(2)和RWL电路604的与图3中的CIM位单元电路300的那些特征相对应的特征由与图3中使用的标记相同的标记指代。CIM CELL(0)-CIM CELL(2)中的每个CIM CELL类似于图3中所示的CIM位单元电路300。然而，CIM CELL(0)-CIM CELL(2)的RWL晶体管328与CIM CELL(0)-CIM CELL(2)分离，并且在RWL电路604中被组合在一起，因为RWL晶体管328由在相同栅极606上提供的读取字线RWL控制。RWL晶体管328被布置在Y轴方向上，Y轴方向是栅极608在物理布局600中被布置的方向，因此栅极606可以控制所有RWL晶体管328。此外，在较大阵列(未示出)中在Y轴方向上布置的多个子阵列602将RWL电路604对齐，使得它们相应的RWL晶体管328可以被相同栅极606一起激活。

尽管包括RWL电路604的物理布局600可以简化将读取字线RWL路由到CIM CELL(0)-CIM CELL(2)中的每个CIM CELL的RWL晶体管328，但是这种布局导致从RWL电路604到CIM CELL(0)-CIM CELL(2)的非对称距离D0-D2。在X轴方向上，从CIM CELL(0)到RWL电路604的距离D0大于从CIM CELL(1)到RWL电路604的距离D1，并且从CIM CELL(1)到RWL电路604的距离D1大于从CIM CELL(2)到RWL电路604的距离D2。距离D0-D2确定金属迹线(未示出)的长度，该金属迹线用于将CIM CELL(0)-CIM CELL(2)耦合到RWL电路604，来提供电流路径，以将相应乘积节点PN复位/初始化。金属迹线的电阻取决于长度，并且金属迹线中的电流随着电阻增加而减小。因此，由于更大的距离D0，所以CIM CELL(0)将具有比CIM CELL(2)更小的复位/初始化电流，导致更长的复位/初始化时间。因此，用于复位/初始化子阵列602中的所有CIM位单元电路300的时间被CIM CELL(2)延迟，这降低了处理器的性能。如果不允许CIM CELL(0)有足够的时间来复位/初始化，则复位/初始化操作可能不可靠。

因此，尽管在RWL电路604与CIM CELL(0)-CIM CELL(2)分离的情况下，物理布局600允许RWL晶体管328和栅极606的有效放置，但在物理布局600中，复位/初始化操作的性能和可靠性受到影响。图4A中的CIM阵列402包含RWL电路412，并且提供比具有图6中的物理布局600的常规阵列更高的性能和可靠性。

图7是基于图6中的常规物理布局600的CIM位单元阵列电路700的布局俯视图。图7中的布局俯视图图示了子阵列704(A)-704(D)的P型扩散区域702P和N型扩散区域702N，子阵列704(A)-704(D)各自对应于图6的子阵列602。P型扩散区域702P形成在沿X轴方向延伸的N阱706中。图7中还示出了用于对应于图6中的RWL电路604的RWL电路710(A)-710(D)的N型扩散区域708。RWL电路710(A)-710(D)与子阵列704(A)-704(D)中的相应子阵列相关联。N阱706被布置在X轴方向上，但RWL电路710(A)-710(D)中的N型扩散区域708被布置在Y轴方向上，以对应于栅极606(未示出)的方向。通过将RWL电路710(A)定位在子阵列704(A)的左端，并且将RWL电路710(B)定位在子阵列704(B)的右端，一个N阱706可以延伸穿过子阵列704(A)和704(B)两者。类似地，一个N阱706延伸穿过子阵列704(C)和704(D)两者。由于N型扩散区域708，所以N阱706在X轴方向上不能延伸超过两个子阵列704(各自包括CELL(0)-CIM CELL(2))，或在X轴方向上不能延伸超过总共六个(6)CIM CELL。因此，在X轴方向上，每两(2)个子阵列704就放置N阱结(tie)712。

与图7相比，图8是CIM位单元电路802的示例性CIM位单元阵列电路800的布局俯视图，CIM位单元电路802是基于图4A中的示例性CIM位单元电路400(A)-400(D)。图8中的布局俯视图图示了分别对应于图4A中的CIM阵列402中的P型扩散区域430P和N型扩散区域430N的P型扩散区域804P和N型扩散区域804N。如上面关于图4A和图4B讨论的，通过将RWL晶体管422与真实下拉晶体管418T、互补下拉晶体管418C、第二真实晶体管426N和第二互补晶体管428N一起包括到N型扩散区域430N中来将RWL电路412并入到CIM单元布局PL₄₀₀中。因此，N阱806穿过多个连续CIM位单元电路802在X轴方向上连续不间断。在这方面，N阱806包括CIM位单元电路400中的在X轴方向上连续地布置的七(7)个或七(7)个以上的CIM位单元电路400的P型扩散区域430P。

图9是图示对应于图8中的CIM位单元阵列800的示例性CIM位单元阵列电路900的另一视图的布局俯视图。图9示出了在多个CIM位单元电路904(0)-904(7)中的P型扩散区域902P(A)-902P(D))，CIM位单元电路904(0)-904(7)各自对应于图4A中的CIM阵列402中的CIM位单元电路400(A)-400(D)。图9还示出了在CIM位单元电路904(0)-904(7)中的N型扩散区域902N(A)-902N(D)。与其中示出N阱806的图8相比，图9示出了被布置在X轴方向上的金属迹线906，金属迹线906耦合到供电电压轨(未示出)，以用于向CIM位单元电路904(0)-904(7)提供供电电压V_DD。图9还示出了金属迹线908，金属迹线908被布置在X轴方向上，并且耦合到接地电压轨(未示出)以用于向CIM位单元电路904(0)-904(7)提供接地电压V_SS。图9还示出了被布置在X轴方向上的金属迹线910，用于向CIM位单元电路904(0)-904(7)提供读取字线RWL。

在RWL电路412被布置在CIM位单元电路904(0)-904(7)中的每个CIM位单元电路中、而不是被布置在图6中的RWL电路604中的情况下，金属迹线906、908和910可以不间断地延伸CIM位单元电路904(0)-904(7)中的六(6)个以上CIM位单元电路。因此，金属迹线906耦合到CIM位单元电路904(0)-904(7)中的、在X轴方向上连续地布置的至少七(7)个CIM位单元电路，并且被配置为向CIM位单元电路904(0)-904(7)中的至少七(7)个CIM位单元电路提供供电电压V_DD。金属迹线908也耦合到CIM位单元电路904(0)-904(7)中的、在X轴方向上连续地布置的至少七(7)个CIM位单元电路，并且被配置为向CIM位单元电路904(0)-904(7)中的至少七(7)个CIM位单元电路提供接地电压V_SS。

图10A和图10B是图示在半导体衬底404上制造包括多个CIM位单元电路400的CIM位单元阵列电路402的方法的流程图1000。方法包括在半导体衬底404中形成P型扩散区域430P和N型扩散区域430N(框1002)。方法包括形成存储器位单元电路406，存储器位单元电路406包括耦合到供电电压节点415和真实输出节点416T的真实上拉晶体管414T、耦合到真实输出节点416T和接地电压节点420的真实下拉晶体管418T、耦合到供电电压节点415和互补输出节点416C的互补上拉晶体管414C，以及耦合到互补输出节点416C和接地电压节点420的互补下拉晶体管418C(框1004)。方法包括形成真实传输门电路410T，真实传输门电路410T包括耦合到真实输出节点416T和乘积节点PN的第一真实晶体管426P以及耦合到真实输出节点416T和乘积节点PN的第二真实晶体管426N(框1006)。方法包括形成互补传输门电路410C，互补传输门电路410C包括耦合到互补输出节点416C和乘积节点PN的第一互补晶体管428P以及耦合到互补输出节点416C和乘积节点PN的第二互补晶体管428N(框1008)。方法包括形成RWL电路412，RWL电路412包括耦合到接地电压节点420和乘积节点PN的RWL晶体管422(框1010)。方法还包括形成多个栅极436(1)-436(5)，多个栅极436(1)-436(5)在第一轴线方向上延伸，并且在与第一轴线方向正交的第二轴线方向上彼此分离，其中多个栅极436(1)-436(5)包括第二轴线方向上的连续栅极436(1)-436(5)，并且连续栅极436(1)-436(5)中的每个栅极耦合到存储器位单元电路406、真实传输门电路410T、互补传输门电路410C和RWL电路412中的至少一个电路(框1012)。

图11图示了示例性无线通信设备1100，无线通信设备1100包括由一个或多个集成电路(IC)1102形成的射频(RF)元件，其中IC 1102中的任何IC可以包括示例性CIM位单元阵列电路，如图4A、图4B、图8和图9中的任何图中所示以及根据本文公开的任何方面，示例性CIM位单元阵列电路包括CIM位单元电路，CIM位单元电路各自包括读取字线电路并且各自被布置在CIM位单元电路布局的定向上，以增加一致性来获得改进的CIM位单元阵列电路性能和可靠性。作为示例，无线通信设备1100可以包括或被提供在上面提到的设备中的任何设备中。如图11中所示，无线通信设备1100包括收发器1104和数据处理器1106。数据处理器1106可以包括用于存储数据和程序代码的存储器。收发器1104包括支持双向通信的发射器1108和接收器1110。通常，无线通信设备1100可以包括用于任何数目的通信系统和频带的任何数目的发射器1108和/或接收器1110。收发器1104的全部或一部分可以被实现在一个或多个模拟IC、RFIC、混合信号IC等上。

发射器1108或接收器1110可以用超外差架构或直接转换架构来被实现。在超外差架构中，信号在RF与基带之间分多个阶段进行频率转换，例如，在一个阶段中从RF转换到中频(IF)，然后在另一阶段从IF转换到基带。在直接转换架构中，信号在一个阶段中在RF与基带之间进行频率转换。超外差转换架构和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图11中的无线通信设备1100中，发射器1108和接收器1110利用直接转换架构来被实现。

在发射路径中，数据处理器1106处理要被发射的数据，并且向发射器1108提供I和Q模拟输出信号。在示例性无线通信设备1100中，数据处理器1106包括数模转换器(DAC)1112(1)、1112(2)，以用于将由数据处理器1106生成的数字信号转换成I和Q模拟输出信号，例如I和Q输出电流，以进行进一步处理。

在发射器1108内，低通滤波器1114(1)、1114(2)分别对I和Q模拟输出信号进行滤波，以去除由先前的数模转换引起的不期望信号。放大器(AMP)1116(1)、1116(2)分别放大来自低通滤波器1114(1)、1114(2)的信号，并且提供I和Q基带信号。上转换器1118通过混频器1120(1)、1120(2)，利用来自发射(TX)本地振荡器(LO)信号生成器1122的I和Q TX LO信号，来对I和Q基带信号进行上转换，以提供上转换信号1124。滤波器1126对上转换信号1124进行滤波，以去除由频率上转换引起的不期望信号以及接收频带中的噪声。功率放大器(PA)1128放大来自滤波器1126的上转换信号1124，以获得期望的输出功率水平并且提供发射RF信号。发射RF信号通过双工器或交换机1130路由，并且经由天线1132发射。

在接收路径中，天线1132接收由基站发射的信号，并且提供接收的RF信号，该RF信号通过双工器或交换机1130路由，并且被提供给低噪声放大器(LNA)1134。双工器或交换机1130被设计成以特定的接收(RX)至TX双工器频率分离操作，使得RX信号与TX信号隔离。所接收的RF信号被LNA 1134放大，并且被滤波器1136滤波以获得期望的RF输入信号。下转换混频器1138(1)、1138(2)将滤波器1136的输出与来自RX LO信号生成器1140的I和Q RX LO信号(即，LO_I和LO_Q)混合，以生成I和Q基带信号。I和Q基带信号被AMP 1142(1)、1142(2)放大，并且被低通滤波器1144(1)、1144(2)进一步滤波，以获得I和Q模拟输入信号，I和Q模拟输入信号被提供给数据处理器1106。在该示例中，数据处理器1106包括ADC 1146(1)、1146(2)，以用于将模拟输入信号转换成数字信号，以供数据处理器1106进一步处理。

在图11的无线通信设备1100中，TX LO信号生成器1122生成用于频率上转换的I和Q TX LO信号，而RX LO信号生成器1140生成用于频率下转换的I和Q RX LO信号。每个LO信号是具有特定基频的周期信号。TX锁相环(PLL)电路1148从数据处理器1106接收定时信息，并且生成用于调整来自TX LO信号生成器1122的TX LO信号的频率和/或相位的控制信号。类似地，RX PLL电路1150从数据处理器1106接收定时信息，并且生成用于调整来自RX LO信号生成器1140的RX LO信号的频率和/或相位的控制信号

各自包括示例性CIM位单元阵列电路的无线通信设备1100可以被提供在或被集成到任何基于处理器的设备中，如图4A、图4B、图8和图9中的任何图中所示以及根据本文公开的任何方面，CIM位单元阵列电路包括各自包括读取字线电路并且各自被布置在CIM位单元电路布局的定向上的CIM位单元电路，以增加一致性来获得改进的CIM位单元阵列电路性能和可靠性。示例包括但不限于：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板电话、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、监控器、计算机监控器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴飞行器。

在这方面，图12图示了包括示例性CIM位单元阵列电路的基于处理器的系统1200的示例，如图4A、图4B、图8和图9中的任何图中所示以及根据本文公开的任何方面，CIM位单元阵列电路包括各自包括读取字线电路并且各自被布置在CIM位单元电路布局的定向上的CIM位单元电路，以增加一致性，以获得改进的CIM位单元阵列电路性能和可靠性。在该示例中，基于处理器的系统1200包括一个或多个中央处理器单元(CPU)1202，其也可以被称为CPU或处理器核，每个CPU或处理器核包括一个或多个处理器1204。(多个)CPU 1202可以具有高速缓存存储器1206，高速缓存存储器1206耦合到(多个)处理器1204，用于快速访问临时存储的数据。作为示例，(多个)处理器1204可以包括示例性CIM位单元阵列电路，如图4A、图4B、图8和图9中的任何图中所示以及根据本文公开的任何方面，CIM位单元阵列电路包括各自包括读取字线电路并且各自被布置在CIM位单元电路布局的定向上的CIM位单元电路，以增加一致性来获得改进的CIM位单元阵列电路性能和可靠性。(多个)CPU 1202耦合到系统总线1208，并且可以将基于处理器的系统1200中包括的主设备和从设备相互耦合。众所周知，(多个)CPU 1202通过在系统总线1208上交换地址信息、控制信息和数据信息来与这些其他设备通信。例如，(多个)CPU 1202可以将总线事务请求传输到作为从设备的示例的存储器控制器1210。尽管图12中未图示，但可以提供多个系统总线1208，其中每个系统总线1208构成不同的结构。

其他主设备和从设备可以连接到系统总线1208。如图12中所示，作为示例，这些设备可以包括存储器系统1212(其包括存储器控制器1210和一个或多个存储器阵列1214)、一个或多个输入设备1216、一个或多个输出设备1218、一个或多个网络接口设备1220和一个或多个显示器控制器1222。存储器系统1212、一个或多个输入设备1216、一个或多个输出设备1218、一个或多个网络接口设备1220和一个或多个显示器控制器1222中的每一个可以包括示例性CIM位单元阵列电路，如图4A、图4B、图8和图9中的任何图中所示以及根据本文公开的任何方面，CIM位单元阵列电路包括各自包括读取字线电路并且各自被布置在CIM位单元电路布局的定向上的CIM位单元电路，以增加一致性来获得改进的CIM位单元阵列电路性能和可靠性。(多个)输入设备1216可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(多个)输出设备1218可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(多个)网络接口设备1220可以是被配置为允许数据去往和来自网络1224的交换的任何设备。网络1224可以是任何类型的网络，包括但不包括限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTH^TM网络和因特网。(多个)网络接口设备1220可以被配置为支持所需的任何类型的通信协议。

(多个)CPU 1202还可以被配置为通过系统总线1208访问(多个)显示控制器1222，以控制发送到一个或多个显示器1226的信息。(多个)显示控制器1222向(多个)显示器1226发送信息，以经由一个或多个视频处理器1228进行显示，视频处理器1228将要被显示的信息处理成适于(多个)显示器1226的格式。(多个)显示器1226可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。(多个)显示器控制器1222、(多个)显示器1226和/或(多个)视频处理器1228可以包括示例性CIM位单元阵列电路，如图4A、图4B、图8和图9中的任何图中所示以及根据本文公开的任何方面，CIM位单元阵列电路包括各自包括读取字线电路并且各自被布置在CIM位单元电路布局的定向上的CIM位单元电路，以增加一致性，来获得改进的CIM位单元阵列电路性能和可靠性。

本领域技术人员将进一步理解，结合本文公开的方面描述的各种说明性的逻辑块、模块、电路和算法可以被实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令或两者的组合。作为示例，本文描述的主设备和从设备可以在任何电路、硬件组件、IC或IC芯片中被采用。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经大体上根据其功能描述了各种说明性的组件、框、模块、电路和步骤。如何实现这种功能取决于特定的应用、设计选择和/或施加于整个系统的设计约束。本领域技术人员可以针对每个特定应用以变化的方式来实现所描述的功能，但是这种实现决定不应当被解释为导致脱离本公开的范围。

结合本文公开的方面描述的各种说明性逻辑块、模块和电路可以利用被设计成执行本文所描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立的门或晶体管逻辑、分立的硬件组件或其任何组合来实施或执行。处理器可以是微处理器，但在备选方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可以被实现成计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核结合的一个或更多个微处理器或任何其他这种配置)。

本文公开的方面可以以硬件和被存储在硬件中的指令来体现，并且可以驻存在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器能够从该存储介质读取信息并且能够向该存储介质写入信息。在备选方案中，存储介质可以被整合到处理器。处理器和存储介质可以驻存在ASIC中。ASIC可以驻存在远程站中。在备选方案中，处理器和存储介质可以作为分立组件驻存在远程站、基站或服务器中。

还应当注意，描述了本文的示例性方面中的任何示例性方面中描述的操作性步骤以提供示例和讨论。所描述的操作可以以除了图示的顺序之外的许多不同的顺序执行。另外，在单个操作步骤中描述的操作实际上可以在许多不同的步骤中执行。附加地，可以组合示例性方面中讨论的一个或多个操作步骤。应当理解，流程图中图示的操作步骤可以进行许多不同的修改，这对于本领域技术人员来说是明显的。本领域技术人员还将理解，可以使用多种不同科技和技术中的任何一种来表示信息和信号。例如，在以上整个说明书中可能引用的数据、指令、命令、信息、信号、位、符号和码片可以由电压、电流、电磁波、磁场或粒子、光学场或粒子或其任何组合表示。

提供对本公开的之前描述以使本领域技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员而言将是明显的，并且本文中定义的一般原理可以应用于其他变型。因此，本公开内容不旨在限于本文描述的示例和设计，而是与符合本文公开的原理和新颖特征的最宽范围一致

在以下编号的条款中描述了实施方式示例：

1.一种存内计算(CIM)位单元电路，包括：

存储器位单元电路，包括：

真实上拉晶体管，耦合到供电电压轨和真实输出节点；

真实下拉晶体管，耦合到所述真实输出节点和接地电压轨；

互补上拉晶体管，耦合到所述供电电压轨和互补输出节点；以及

互补下拉晶体管，耦合到所述互补输出节点和所述接地电压轨；

真实传输门电路，包括：

第一真实晶体管，耦合到所述真实输出节点和乘积节点；以及

第二真实晶体管，耦合到所述真实输出节点和所述乘积节点；

互补传输门电路，包括：

第一互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

第二互补晶体管，耦合到所述互补输出节点和所述乘积节点；

读取字线(RWL)电路，包括耦合到所述接地电压轨和所述乘积节点的RWL晶体管；以及

多个栅极，在第一轴线方向上延伸，并且在与所述第一轴线方向正交的第二轴线方向上彼此分离；

其中所述多个栅极包括在所述第二轴线方向上的连续栅极，所述连续栅极中的每个栅极耦合到所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路和所述RWL电路中的至少一个电路。

2.根据条款1所述的CIM位单元电路，其中：

所述连续栅极中的每个栅极控制所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路和所述RWL电路中的至少一个电路。

3.根据条款1或2所述的CIM位单元电路，其中：

所述连续栅极中的每个栅极耦合到所述真实上拉晶体管、所述真实下拉晶体管、所述互补上拉晶体管、所述互补下拉晶体管、所述第一真实晶体管、所述第二真实晶体管、所述第一互补晶体管、所述第二互补晶体管和所述RWL晶体管中的至少一个晶体管。

4.根据条款3所述的CIM位单元电路，其中：

所述多个栅极中的耦合到所述RWL晶体管的一个栅极是所述多个栅极中的耦合到所述真实上拉晶体管和所述真实下拉晶体管的一个栅极的下一个连续的栅极。

5.根据条款1至4中任一项所述的CIM位单元电路，其中：

所述连续栅极在所述第二轴线方向上根据栅极间距彼此分离；并且

金属迹线耦合到所述RWL晶体管和所述乘积节点，并且在所述第二轴线方向上延伸小于所述栅极间距的四倍。

6.根据条款1至5中任一项所述的CIM位单元电路，其中：

所述存储器位单元电路被配置为在所述真实输出节点上存储对应于真实权重数据的真实电压；

所述多个栅极中的耦合到所述真实传输门电路的至少一个栅极和所述多个栅极中的耦合到所述互补传输门电路的至少一个栅极接收基于激活数据的电压；并且

提供给所述乘积节点的乘积电压对应于所述真实权重数据与所述激活数据的异或非(XNOR)。

7.一种存内计算(CIM)位单元电路，包括：

半导体衬底；

在所述半导体衬底中的P型扩散区域；

在所述半导体衬底中的N型扩散区域；

存储器位单元电路，包括：

真实上拉晶体管，耦合到供电电压轨和真实输出节点；

真实下拉晶体管，耦合到接地电压轨和所述真实输出节点；

互补上拉晶体管，耦合到所述供电电压轨和互补输出节点；以及

互补下拉晶体管，耦合到所述接地电压轨和所述互补输出节点；

真实传输门电路，包括：

第一真实晶体管，耦合到所述真实输出节点和乘积节点；以及

第二真实晶体管，耦合到所述真实输出节点和所述乘积节点；

互补传输门电路，包括：

第一互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

第二互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

读取字线(RWL)晶体管，耦合到所述乘积节点和所述接地电压轨；

其中所述真实下拉晶体管、所述互补下拉晶体管、所述第一真实晶体管、所述第一互补晶体管和所述RWL晶体管各自包括所述N型扩散区域的一部分。

8.根据条款7所述的CIM位单元电路，其中所述真实上拉晶体管、所述互补上拉晶体管、所述第二真实晶体管和所述第二互补晶体管中的每个晶体管包括所述P型扩散区域的一部分。

9.根据条款7或8所述的CIM位单元电路，其中：

所述存储器位单元电路被配置为在所述真实输出节点上存储对应于真实权重数据的真实电压；

所述真实传输门电路的所述第一真实晶体管和所述第二真实晶体管中的至少一个晶体管以及所述互补传输门电路的所述第一互补晶体管和所述第二互补晶体管中的至少一个晶体管接收基于激活数据的电压；并且

提供给所述乘积节点的乘积电压对应于所述真实权重数据与所述激活数据的异或非(XNOR)。

10.一种存内计算(CIM)位单元阵列电路，包括：

半导体衬底；以及

在所述半导体衬底上的多个CIM位单元电路，所述多个CIM位单元电路中的每个CIM位单元电路包括：

布置在所述半导体衬底中的P型扩散区域；

布置在所述半导体衬底中的N型扩散区域；

存储器位单元电路，包括：

真实上拉晶体管，耦合到供电电压轨和真实输出节点；

真实下拉晶体管，耦合到所述真实输出节点和接地电压轨；

互补上拉晶体管，耦合到所述供电电压轨和互补输出节点；以及

互补下拉晶体管，耦合到所述互补输出节点和所述接地电压轨；

真实传输门电路，包括：

第一真实晶体管，耦合到所述真实输出节点和乘积节点；以及

第二真实晶体管，耦合到所述真实输出节点和所述乘积节点；

互补传输门电路，包括：

第一互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

第二互补晶体管，耦合到所述互补输出节点和所述乘积节点；

读取字线(RWL)电路，包括耦合到所述接地电压轨和所述乘积节点的RWL晶体管；以及

多个栅极，在第一轴线方向上延伸，并且在与所述第一轴线方向正交的第二轴线方向上彼此分离；

其中：

所述存储器位单元电路、所述真实传输门电路和所述互补传输门电路中的每个电路包括：被布置在所述P型扩散区域中的至少一个晶体管和被布置在所述N型扩散区域中的至少一个晶体管；并且

所述多个栅极包括在所述第二轴线方向上的连续栅极，所述连续栅极中的每个栅极耦合到所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路和所述RWL电路中的至少一个电路。

11.根据条款10所述的CIM位单元阵列电路，其中在所述多个CIM位单元电路中的每个CIM位单元电路中：

所述存储器位单元电路被配置为在所述真实输出节点上存储对应于真实权重数据的真实电压；

所述多个栅极中的耦合到所述真实传输门电路的至少一个栅极和所述多个栅极中的耦合到所述互补传输门电路的至少一个栅极接收基于激活数据的电压；并且

提供给所述乘积节点的乘积电压对应于所述真实权重数据与所述激活数据的异或非(XNOR)。

12.根据条款10或11所述的CIM位单元阵列电路，其中：

在沿所述第二轴线方向延伸的第一线的相对侧上，所述多个CIM位单元电路中的第一CIM位单元电路与所述多个CIM位单元电路中的第二CIM位单元电路镜像。

13.根据条款12所述的CIM位单元阵列电路，其中：

所述多个CIM位单元电路中的、在所述第一线的第一侧上的所述第一CIM位单元电路的所述P型扩散区域、所述N型扩散区域、所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路、所述RWL电路和所述多个栅极与所述多个CIM位单元电路中的、在所述第一线的第二侧上的所述第二CIM位单元电路的所述P型扩散区域、所述N型扩散区域、所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路、所述RWL电路和所述多个栅极镜像。

14.根据条款12或13所述的CIM位单元阵列电路，其中：

在沿所述第一轴线方向延伸的第二线的相对侧上，所述多个CIM位单元电路中的第三CIM位单元电路与所述多个CIM位单元电路中的所述第二CIM位单元电路镜像。

15.根据条款10至14中任一项所述的CIM位单元阵列电路，还包括第一金属迹线，其中所述第一金属迹线耦合到所述多个CIM位单元电路中的、在所述第二轴线方向上被连续地布置的至少七(7)个CIM位单元电路，并且所述第一金属迹线被配置为提供供电电压。

16.根据条款15所述的CIM位单元阵列电路，还包括第二金属迹线，其中所述第二金属迹线耦合到所述多个CIM位单元电路中的所述至少七(7)个CIM位单元电路，并且所述第二金属迹线被配置为向所述至少七(7)个CIM位单元电路提供接地电压。

17.根据条款10至16中任一项所述的CIM位单元阵列电路，其中：

N阱区域包括所述多个CIM位单元电路中的、在所述第二轴线方向上被连续地布置的至少七(7)个CIM位单元电路的所述P型扩散区域。

18.根据条款10至17中任一项所述的CIM位单元阵列电路，所述CIM位单元阵列电路被集成到射频(RF)前端模块中。

19.根据条款10至17中任一项所述的CIM位单元阵列电路，所述CIM位单元阵列电路被集成到设备中，所述设备选自由以下项组成的组中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备、台式计算机、个人数字助理(PDA)、监控器、计算机监控器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴飞行器。

20.一种制造存内计算(CIM)位单元阵列电路的方法，所述存内计算(CIM)位单元阵列电路包括半导体衬底上的多个CIM位单元电路，所述方法包括：

在所述半导体衬底中形成P型扩散区域和N型扩散区域；

形成存储器位单元电路，所述存储器位单元电路包括：

真实上拉晶体管，耦合到供电电压轨和真实输出节点；

真实下拉晶体管，耦合到所述真实输出节点和接地电压轨；

互补上拉晶体管，耦合到所述供电电压轨和互补输出节点；以及

互补下拉晶体管，耦合到所述互补输出节点和所述接地电压轨；

形成真实传输门电路，所述真实传输门电路包括：

第一真实晶体管，耦合到所述真实输出节点和乘积节点；以及

第二真实晶体管，耦合到所述真实输出节点和所述乘积节点；

形成互补传输门电路，所述互补传输门电路包括：

第一互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

第二互补晶体管，耦合到所述互补输出节点和所述乘积节点；

形成读取字线(RWL)电路，所述读取字线(RWL)电路包括耦合到所述接地电压轨和所述乘积节点的RWL晶体管；以及

形成多个栅极，所述多个栅极在第一轴线方向上延伸，并且在与所述第一轴线方向正交的第二轴线方向上彼此分离；

其中所述多个栅极包括在所述第二轴线方向上的连续栅极，并且所述连续栅极中的每个栅极耦合到所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路和所述RWL电路中的至少一个电路。

Claims (20)

1.一种存内计算(CIM)位单元电路，包括：

存储器位单元电路，包括：

真实上拉晶体管，耦合到供电电压轨和真实输出节点；

真实下拉晶体管，耦合到所述真实输出节点和接地电压轨；

互补上拉晶体管，耦合到所述供电电压轨和互补输出节点；以及

互补下拉晶体管，耦合到所述互补输出节点和所述接地电压轨；

真实传输门电路，包括：

第一真实晶体管，耦合到所述真实输出节点和乘积节点；以及

第二真实晶体管，耦合到所述真实输出节点和所述乘积节点；

互补传输门电路，包括：

第一互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

第二互补晶体管，耦合到所述互补输出节点和所述乘积节点；

读取字线(RWL)电路，包括耦合到所述接地电压轨和所述乘积节点的RWL晶体管；以及

多个栅极，在第一轴线方向上延伸，并且在与所述第一轴线方向正交的第二轴线方向上彼此分离；

其中所述多个栅极包括在所述第二轴线方向上的连续栅极，所述连续栅极中的每个栅极耦合到所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路和所述RWL电路中的至少一个电路。

2.根据权利要求1所述的CIM位单元电路，其中：

所述连续栅极中的每个栅极控制所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路和所述RWL电路中的至少一个电路。

3.根据权利要求1所述的CIM位单元电路，其中：

所述连续栅极中的每个栅极耦合到所述真实上拉晶体管、所述真实下拉晶体管、所述互补上拉晶体管、所述互补下拉晶体管、所述第一真实晶体管、所述第二真实晶体管、所述第一互补晶体管、所述第二互补晶体管和所述RWL晶体管中的至少一个晶体管。

4.根据权利要求3所述的CIM位单元电路，其中：

所述多个栅极中的耦合到所述RWL晶体管的一个栅极是所述多个栅极中的耦合到所述真实上拉晶体管和所述真实下拉晶体管的一个栅极的下一个连续的栅极。

5.根据权利要求1所述的CIM位单元电路，其中：

所述连续栅极在所述第二轴线方向上根据栅极间距彼此分离；并且

金属迹线耦合到所述RWL晶体管和所述乘积节点，并且在所述第二轴线方向上延伸小于所述栅极间距的四倍。

6.根据权利要求1所述的CIM位单元电路，其中：

所述存储器位单元电路被配置为在所述真实输出节点上存储对应于真实权重数据的真实电压；

所述多个栅极中的耦合到所述真实传输门电路的至少一个栅极和所述多个栅极中的耦合到所述互补传输门电路的至少一个栅极接收基于激活数据的电压；并且

提供给所述乘积节点的乘积电压对应于所述真实权重数据与所述激活数据的异或非(XNOR)。

7.一种存内计算(CIM)位单元电路，包括：

半导体衬底；

在所述半导体衬底中的P型扩散区域；

在所述半导体衬底中的N型扩散区域；

存储器位单元电路，包括：

真实上拉晶体管，耦合到供电电压轨和真实输出节点；

真实下拉晶体管，耦合到接地电压轨和所述真实输出节点；

互补上拉晶体管，耦合到所述供电电压轨和互补输出节点；以及

互补下拉晶体管，耦合到所述接地电压轨和所述互补输出节点；

真实传输门电路，包括：

第一真实晶体管，耦合到所述真实输出节点和乘积节点；以及

第二真实晶体管，耦合到所述真实输出节点和所述乘积节点；

互补传输门电路，包括：

第一互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

第二互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

读取字线(RWL)晶体管，耦合到所述乘积节点和所述接地电压轨；

其中所述真实下拉晶体管、所述互补下拉晶体管、所述第一真实晶体管、所述第一互补晶体管和所述RWL晶体管各自包括所述N型扩散区域的一部分。

8.根据权利要求7所述的CIM位单元电路，其中所述真实上拉晶体管、所述互补上拉晶体管、所述第二真实晶体管和所述第二互补晶体管中的每个晶体管包括所述P型扩散区域的一部分。

9.根据权利要求7所述的CIM位单元电路，其中：

所述存储器位单元电路被配置为在所述真实输出节点上存储对应于真实权重数据的真实电压；

所述真实传输门电路的所述第一真实晶体管和所述第二真实晶体管中的至少一个晶体管以及所述互补传输门电路的所述第一互补晶体管和所述第二互补晶体管中的至少一个晶体管接收基于激活数据的电压；并且

提供给所述乘积节点的乘积电压对应于所述真实权重数据与所述激活数据的异或非(XNOR)。

10.一种存内计算(CIM)位单元阵列电路，包括：

半导体衬底；以及

在所述半导体衬底上的多个CIM位单元电路，所述多个CIM位单元电路中的每个CIM位单元电路包括：

布置在所述半导体衬底中的P型扩散区域；

布置在所述半导体衬底中的N型扩散区域；

存储器位单元电路，包括：

真实上拉晶体管，耦合到供电电压轨和真实输出节点；

真实下拉晶体管，耦合到所述真实输出节点和接地电压轨；

互补上拉晶体管，耦合到所述供电电压轨和互补输出节点；以及

互补下拉晶体管，耦合到所述互补输出节点和所述接地电压轨；

真实传输门电路，包括：

第一真实晶体管，耦合到所述真实输出节点和乘积节点；以及

第二真实晶体管，耦合到所述真实输出节点和所述乘积节点；

互补传输门电路，包括：

第一互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

第二互补晶体管，耦合到所述互补输出节点和所述乘积节点；

读取字线(RWL)电路，包括耦合到所述接地电压轨和所述乘积节点的RWL晶体管；以及

多个栅极，在第一轴线方向上延伸，并且在与所述第一轴线方向正交的第二轴线方向上彼此分离；

其中：

所述存储器位单元电路、所述真实传输门电路和所述互补传输门电路中的每个电路包括被布置在所述P型扩散区域中的至少一个晶体管和被布置在所述N型扩散区域中的至少一个晶体管；并且

所述多个栅极包括在所述第二轴线方向上的连续栅极，所述连续栅极中的每个栅极耦合到所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路和所述RWL电路中的至少一个电路。

11.根据权利要求10所述的CIM位单元阵列电路，其中在所述多个CIM位单元电路中的每个CIM位单元电路中：

所述存储器位单元电路被配置为在所述真实输出节点上存储对应于真实权重数据的真实电压；

所述多个栅极中的耦合到所述真实传输门电路的至少一个栅极和所述多个栅极中的耦合到所述互补传输门电路的至少一个栅极接收基于激活数据的电压；并且

提供给所述乘积节点的乘积电压对应于所述真实权重数据与所述激活数据的异或非(XNOR)。

12.根据权利要求10所述的CIM位单元阵列电路，其中：

在沿所述第二轴线方向延伸的第一线的相对侧上，所述多个CIM位单元电路中的第一CIM位单元电路与所述多个CIM位单元电路中的第二CIM位单元电路镜像。

13.根据权利要求12所述的CIM位单元阵列电路，其中：

所述多个CIM位单元电路中的、在所述第一线的第一侧上的所述第一CIM位单元电路的所述P型扩散区域、所述N型扩散区域、所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路、所述RWL电路和所述多个栅极与所述多个CIM位单元电路中的、在所述第一线的第二侧上的所述第二CIM位单元电路的所述P型扩散区域、所述N型扩散区域、所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路、所述RWL电路和所述多个栅极镜像。

14.根据权利要求12所述的CIM位单元阵列电路，其中：

在沿所述第一轴线方向延伸的第二线的相对侧上，所述多个CIM位单元电路中的第三CIM位单元电路与所述多个CIM位单元电路中的所述第二CIM位单元电路镜像。

15.根据权利要求10所述的CIM位单元阵列电路，还包括第一金属迹线，其中所述第一金属迹线耦合到所述多个CIM位单元电路中的、在所述第二轴线方向上被连续地布置的至少七(7)个CIM位单元电路，并且所述第一金属迹线被配置为提供供电电压。

16.根据权利要求15所述的CIM位单元阵列电路，还包括第二金属迹线，其中所述第二金属迹线耦合到所述多个CIM位单元电路中的所述至少七(7)个CIM位单元电路，并且所述第二金属迹线被配置为向所述至少七(7)个CIM位单元电路提供接地电压。

17.根据权利要求10所述的CIM位单元阵列电路，其中：

N阱区域包括所述多个CIM位单元电路中的、在所述第二轴线方向上被连续地布置的至少七(7)个CIM位单元电路的所述P型扩散区域。

18.根据权利要求10所述的CIM位单元阵列电路，所述CIM位单元阵列电路被集成到射频(RF)前端模块中。

19.根据权利要求10所述的CIM位单元阵列电路，所述CIM位单元阵列电路被集成到设备中，所述设备选自由以下项组成的组中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板电话、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备、台式计算机、个人数字助理(PDA)、监控器、计算机监控器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴飞行器。

20.一种制造存内计算(CIM)位单元阵列电路的方法，所述存内计算(CIM)位单元阵列电路包括在半导体衬底上的多个CIM位单元电路，所述方法包括：

在所述半导体衬底中形成P型扩散区域和N型扩散区域；

形成存储器位单元电路，所述存储器位单元电路包括：

真实上拉晶体管，耦合到供电电压轨和真实输出节点；

真实下拉晶体管，耦合到所述真实输出节点和接地电压轨；

互补上拉晶体管，耦合到所述供电电压轨和互补输出节点；以及

互补下拉晶体管，耦合到所述互补输出节点和所述接地电压轨；

形成真实传输门电路，所述真实传输门电路包括：

第一真实晶体管，耦合到所述真实输出节点和乘积节点；以及

第二真实晶体管，耦合到所述真实输出节点和所述乘积节点；

形成互补传输门电路，所述互补传输门电路包括：

第一互补晶体管，耦合到所述互补输出节点和所述乘积节点；以及

第二互补晶体管，耦合到所述互补输出节点和所述乘积节点；

形成读取字线(RWL)电路，所述读取字线(RWL)电路包括耦合到所述接地电压轨和所述乘积节点的RWL晶体管；以及

形成多个栅极，所述多个栅极在第一轴线方向上延伸，并且在与所述第一轴线方向正交的第二轴线方向上彼此分离；

其中所述多个栅极包括在所述第二轴线方向上的连续栅极，并且所述连续栅极中的每个栅极耦合到所述存储器位单元电路、所述真实传输门电路、所述互补传输门电路和所述RWL电路中的至少一个电路。