CN117015828A - 包括具有宽度减小的折叠指状结构的双侧阱抽头单元的静态随机存取存储器（sram）阵列电路 - Google Patents

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Abstract

公开了一种SRAM阵列电路，其中第一行中的阱抽头单元的水平N阱通过P型衬底区域与第二行中的阱抽头单元的水平N阱分离。阱抽头单元包括在P型衬底区域中设置在第一行和第二行中的水平N阱之间的双侧P型阱抽头，该双侧P型阱抽头在SRAM阵列电路中的阱抽头单元的列的两侧上向P型衬底提供接地电压，而不是每侧一个P型阱抽头。没有垂直N阱的阱抽头单元减小了宽度，这对应于SRAM阵列电路的宽度的减小。P型注入区域中的双侧P型阱抽头可以包括向P型衬底提供接地电压的多个折叠指状物。

Description

包括具有宽度减小的折叠指状结构的双侧阱抽头单元的静态 随机存取存储器(SRAM)阵列电路
优先权申请
本申请要求于2021年3月30日提交题为“STATIC RANDOM-ACCESS MEMORY(SRAM)ARRAY CIRCUITS INCLUDING BILATERAL WELL TAP CELLS WITH REDUCED WIDTH FOLDEDFINGER STRUCTURE”的美国专利申请序列号17/217,067的优先权，该申请通过引用整体并入本文。
技术领域
本公开的领域总体上涉及集成电路(IC)，并且更具体地涉及IC中的存储器器件阵列。
背景技术
消费类电子产品要求以低成本获取高水平的性能。大部分性能由集成电路(IC)提供。降低IC成本的一种方法是在不降低其性能的情况下减小IC的面积。在很多IC中，很大比例的面积被存储器电路占据。因此，存储器电路的尺寸的减小可以对IC的尺寸和成本的减小做出重大贡献。静态随机存取存储器(SRAM)电路由于其存取时间快和寿命长而成为常用的存储器电路。SRAM电路包括形成在半导体衬底中的若干晶体管。晶体管以高效图案设置在存储器位单元中，并且存储器位单元以二维(2D)阵列设置在半导体衬底上。SRAM阵列的每行包括半导体衬底的N型区域和P型区域。SRAM电路的正确操作要求这些区域处于特定电压电平(例如，电源电压VDD和接地电压VSS)，因此N型区域和P型区域电耦合到在阵列外围处的对应电压。因此，靠近阵列外围的存储器位单元具有到VDD/VSS的低电阻连接，但是VDD/VSS路径电阻随着距阵列外围的距离而增加。
当存在从存储器位单元到最近的VDD/VSS连接的通过半导体衬底的高电阻路径时，诸如电压供应尖峰或单个事件扰乱(例如，高能粒子)等电压异常可能导致N型区域或P型区域中的电压变得高于VDD或低于VSS。这种电压异常可能触发半导体衬底结构中的寄生晶体管导电，从而导致称为闩锁的情况。在闩锁期间，VDD与VSS之间产生低电阻路径，并且在SRAM电路中不循环电力的情况下SRAM电路将不会恢复正常。闩锁情况产生的电流可能会破坏SRAM电路。闩锁可以通过保持从VDD或VSS到SRAM电路的路径电阻低于阈值电阻来避免。因此，对于处于距阵列外围很长距离的SRAM电路，需要一种解决方案，其中通过衬底到VDD/VSS的路径电阻很高。为了防止距离阵列外围(例如，在SRAM阵列的中间)较远的SRAM电路易受闩锁的影响，在每行中插入阱抽头单元，使得到VDD/VSS源极的距离减小。阱抽头单元经由低电阻路径向SRAM阵列中间的SRAM单元中的半导体衬底提供VDD/VSS。由于添加到SRAM阵列的每行的阱抽头单元的宽度，阱抽头的数目被最小化。
发明内容
本文中公开的各方面包括静态随机存取存储器(SRAM)阵列电路，该SRAM阵列电路包括具有宽度减小的折叠指状结构的双侧阱抽头单元。插入SRAM阵列电路的每行中的阱抽头单元向衬底提供电源和接地连接，以减少SRAM位单元电路中的闩锁。阱抽头单元设置在SRAM位单元电路的列之间的列中。SRAM阵列电路包括P型衬底，该P型衬底具有设置在每行中的水平N阱。在现有SRAM阵列中，阱抽头单元的列包括垂直N阱和位于垂直N阱与水平N阱相交处的N型阱抽头。垂直N阱电耦合相应行中的水平N阱，但垂直划分P型衬底，以将阱抽头单元的第一侧上的P型衬底与阱抽头单元的第二侧上的P型衬底去耦。因此，阱抽头单元包括在垂直N阱的每一侧上的P型阱抽头，以向P型衬底的第一侧和第二侧提供接地连接。
在一个示例性方面，SRAM阵列电路的第一行中的阱抽头单元的水平N阱通过P型衬底区域与第二行中的阱抽头单元的水平N阱分离。在不存在垂直N阱的情况下，阱抽头单元包括设置在第一行中的水平N阱与第二行中的水平N阱之间的P型衬底区域中的双侧P型阱抽头。双侧P型阱抽头并行地向阱抽头单元的列的两侧上的P型衬底提供接地电压，而不是SRAM阵列电路的每侧具有单独的P型阱抽头。在没有垂直N阱的情况下，阱抽头单元的宽度减小，这对应于SRAM阵列电路的宽度的减小。双侧P型阱抽头可以包括多个折叠指状物，以并行地向P型衬底提供接地电压。阱抽头单元的列还可以包括用于SRAM阵列电路的每行的包括P型阱抽头的P型注入区域和用于SRAM阵列电路的每列的包括N型阱抽头的N型注入区域。包括具有双侧P型阱抽头的示例性阱抽头单元的SRAM阵列电路具有减小的宽度，这在不改变性能的情况下降低了成本。
在一个示例性方面，公开了一种SRAM阵列电路。SRAM阵列电路包括衬底；设置在衬底上的SRAM位单元电路的多个行，多个行中的每行在第一轴线方向上延伸；以及SRAM位单元电路的多个列，多个列在与第一轴线方向正交的第二轴线方向上延伸。SRAM阵列电路还包括设置在多个列中的第一列与多个列中的第二列之间的阱抽头单元的列，阱抽头单元的列包括设置在多个行中的每行中的阱抽头单元。衬底包括P型衬底，并且每行中的阱抽头单元包括在P型衬底中的N阱，N阱在第一轴线方向上延伸。多个行中的第一行中的阱抽头单元的N阱通过P型衬底与多个行中的第二行中的阱抽头单元的N阱分离。P型阱抽头设置在第一行中的阱抽头单元的N阱与第二行中的阱抽头单元的N阱之间的P型衬底中，并且向阱抽头单元的列的第一侧上的SRAM位单元电路和阱抽头单元的列的第二侧上的SRAM位单元电路提供接地电压。
在另一示例性方面，公开了一种包括SRAM阵列电路的IC。SRAM阵列电路包括衬底；设置在衬底上的SRAM位单元电路的多个行，多个行中的每行在第一轴线方向上延伸；以及SRAM位单元电路的多个列，多个列在与第一轴线方向正交的第二轴线方向上延伸。SRAM阵列电路包括设置在多个列中的第一列与多个列中的第二列之间的阱抽头单元的列，阱抽头单元的列包括设置在多个行中的每行中的阱抽头单元。衬底包括P型衬底，并且每行中的阱抽头单元包括在P型衬底中的N阱，N阱在第一轴线方向上延伸。多个行中的第一行中的阱抽头单元的N阱通过P型衬底与多个行中的第二行中的阱抽头单元的N阱分离，并且P型阱抽头设置在第一行中的阱抽头单元的N阱与第二行中的阱抽头单元的N阱之间的P型衬底中，并且向阱抽头单元的列的第一侧上的SRAM位单元电路和阱抽头单元的列的第二侧上的SRAM位单元电路提供接地电压。
附图说明
图1是双组阵列架构配置中的静态随机存取存储器(SRAM)阵列电路的俯视图，其中每个SRAM阵列电路中包括阱抽头单元的列以减少闩锁；
图2是SRAM阵列电路中的阱抽头单元中的衬底区域的俯视图，其中垂直N阱将P型衬底的区域划分为第一侧和第二侧；
图3是图2中的阱抽头单元的俯视图，包括电路层，并且示出了SRAM阵列电路的每行中的垂直N阱的每侧上的P型阱抽头，以向P型衬底提供接地电压；
图4是示例性阱抽头单元中的衬底区域的俯视图，包括在每行中的N阱之间不间断延伸的P型衬底；
图5是图4中的衬底的俯视图，包括示例性阱抽头单元的电路层，其中设置在水平N阱之间的双侧P型阱抽头并行地向阱抽头单元的列的两侧上的P型衬底提供接地电压；
图6是P型阱抽头的俯视图，其中三个折叠指状物耦合在一起，以并行地向P型衬底提供接地电压；
图7是N型阱抽头区域的俯视图，其中三个折叠指状物耦合在一起以并行地向N阱提供电源电压；
图8是鳍的横截面端视图，其中在阱抽头单元中形成有P结和N结；
图9是鳍的横截面侧视图，其中在阱抽头单元中形成有P结和N结；
图10是SRAM阵列电路中的另一示例性阱抽头单元的俯视图，其中设置在水平P型衬底中的双侧P型阱抽头并行地向阱抽头单元的列的两侧上的P型衬底提供接地电压；
图11是示例性无线通信设备的框图，该无线通信设备包括射频(RF)模块，该RF模块包括SRAM阵列，该SRAM阵列包括图4、图5和图10中的阱抽头单元；以及
图12是示例性集成电路(IC)封装的框图，该IC封装包括如图4、图5和图10所示并且根据本文中公开的任何方面的示例性SRAM阵列电路，其中水平N阱之间的P型阱抽头向阱抽头单元的列的两侧上的P型衬底提供接地电压VSS以减少闩锁。
具体实施方式
现在参考附图，描述本公开的若干示例性方面。“示例性”一词在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不一定被解释为比其他方面更优选或有利。
本文中公开的各方面包括静态随机存取存储器(SRAM)阵列电路，该SRAM阵列电路包括具有宽度减小的折叠指状结构的双侧阱抽头单元。插入SRAM阵列电路的每行中的阱抽头单元向衬底提供电源和接地连接，以减少SRAM位单元电路中的闩锁。阱抽头单元设置在SRAM位单元电路的列之间的列中。SRAM阵列电路包括P型衬底，该P型衬底具有设置在每行中的水平N阱。在现有SRAM阵列中，阱抽头单元的列包括垂直N阱和位于垂直N阱与水平N阱相交处的N型阱抽头。垂直N阱电耦合相应行中的水平N阱，但垂直划分P型衬底，以将阱抽头单元的第一侧上的P型衬底与阱抽头单元的第二侧上的P型衬底去耦。因此，阱抽头单元包括在垂直N阱的每一侧上的P型阱抽头，以向P型衬底的第一侧和第二侧提供接地连接。
在一个示例性方面，SRAM阵列电路的第一行中的阱抽头单元的水平N阱通过P型衬底区域与第二行中的阱抽头单元的水平N阱分离。在不存在垂直N阱的情况下，阱抽头单元包括设置在第一行中的水平N阱与第二行中的水平N阱之间的P型衬底区域中的双侧P型阱抽头。双侧P型阱抽头并行地向阱抽头单元的列的两侧上的P型衬底提供接地电压，而不是SRAM阵列电路的每侧具有单独的P型阱抽头。在没有垂直N阱的情况下，阱抽头单元的宽度减小，这对应于SRAM阵列电路的宽度的减小。双侧P型阱抽头可以包括多个折叠指状物，以并行地向P型衬底提供接地电压。阱抽头单元的列还可以包括用于SRAM阵列电路的每行的包括P型阱抽头的P型注入区域和用于SRAM阵列电路的每列的包括N型阱抽头的N型注入区域。包括具有双侧P型阱抽头的示例性阱抽头单元的SRAM阵列电路具有减小的宽度，这在不改变性能的情况下降低了成本。
闩锁是集成电路中的一种情况，当电压电平波动并且到衬底的接地或电源电压连接具有高电阻路径时，由IC衬底中的寄生晶体管产生。闩锁可能会在场效应晶体管(FET)电路的电源与接地电压轨之间产生短路。短路可能导致错误情况，并且可能导致损坏IC的高电流。由于在SRAM阵列电路的外围处的电压源之间的高电阻路径，特别是在距外围很长距离的行的中间的SRAM位单元电路中，大的SRAM阵列电路可能容易受到闩锁的影响。
图1是IC 102中的SRAM阵列电路100的俯视图。SRAM阵列电路100包括设置在行106和列108中的SRAM位单元电路104。数字数据可以被写入SRAM位单元电路104中的每个、存储在其中、以及从其读回。SRAM位单元电路104形成在IC 102的衬底110中。外围电路系统112将衬底110耦合到电源电压VDD和接地电压VSS，以用于SRAM位单元电路104的操作。衬底110的掺杂有五价杂质并且以电子作为多数电荷载流子的N型区域(未示出)通过外围电路系统112耦合到VDD。衬底110的掺杂有三价杂质并且以空穴作为多数电荷载流子的P型区域通过外围电路系统112耦合到VSS。
此外，阱抽头单元116的列114被包括在每个SRAM阵列电路100中，以将电源电压VDD和接地电压VSS直接提供给在行106中间处的SRAM位单元电路104中的衬底110。阱抽头单元116经由比从外围电路系统112通过衬底110的路径更低的电阻向SRAM位单元电路104提供电源电压VDD和接地电压VSS。列114设置在SRAM位单元电路104的第一列118A与第二列118B之间。SRAM位单元电路104可以各自包括5到12个或更多个晶体管(例如，场效应晶体管(FET))。阱抽头单元的优点与SRAM位单元电路的具体设计无关。因此，SRAM位单元电路104的细节超出了本申请的范围，并且本文中不提供。
本文中给出了阱抽头电路116的示例的细节。图2-图3是阱抽头电路116的传统示例的示意图。图2-图3中的示例被呈现是为了与图4-图10所示的示例性方面进行比较。
图2是其中形成有阱抽头单元202(如图3进一步所示)的衬底200(也称为“P型衬底200”)的俯视图。衬底200和阱抽头单元202分别对应于图1中的SRAM阵列电路102中的衬底110和阱抽头单元116。图2示出了阱抽头单元202中的两个，与图1中的列114相对应的列206中的行204(1)和204(2)(统称为行204)中的每个中各有一个阱抽头单元202。两个阱抽头单元202包括在行204中的每个中水平地(即，在X轴线方向上)延伸的水平N阱208和跨列206中的行204的垂直N阱210(即，在Y轴线方向上延伸)。垂直N阱210以称为“N阱弯曲”的形式耦合到行204中的两个水平N阱208。垂直N阱210将阱抽头单元202中的P型衬底200划分为在垂直N阱210的第一侧上的第一P型衬底区域214A和在垂直N阱210的第二侧上的第二P型衬底区域214B。图2中的水平N阱208之间的第一P型衬底区域214A与水平N阱208之间的第二P型衬底区域214B电去耦，使得直接耦合到第一P型衬底区域214A的电压未通过低电阻路径耦合到第二P型衬底区域214B。
图3是图2中的两行204和列206中的阱抽头单元202的俯视图。也在图3中示出的图2的特征在图3中具有与图2中的标签相同的标签。阱抽头单元202各自包括在行204中的每个中的N型阱抽头300，以向水平N阱208和垂直N阱210提供电源电压VDD。行204中的每个中的阱抽头单元202还包括两(2)个P型阱抽头302A-302B，以向第一P型衬底区域214A和第二P型衬底区域214B提供接地电压VSS。阱抽头单元202仅具有一个N型阱抽头300，因为水平N阱208在行204的两个方向上延伸。在这点上，利用阱抽头单元202作为图1中的SRAM阵列电路100中的阱抽头单元116，水平N阱208延伸穿过SRAM位单元电路104的第一列118A和第二列118B(以及附加列)并且向其提供电源电压VDD。此外，垂直N阱210与每行204中的水平N阱208重叠或相交，使得垂直N阱210电耦合到水平N阱208中的每个。
然而，由于垂直N阱210在Y轴线方向上将衬底200二等分，所以第一P型衬底区域214A和第二P型衬底区域214B彼此电分离。因此，第一P型阱抽头302A向第一P型衬底区域214A提供接地电压VSS，而第二P型阱抽头302B分别地向第二P型衬底区域214B提供接地电位VSS。
图3示出了形成在图2中的衬底200上的阱抽头单元202的附加特征。阱抽头单元202包括形成在衬底200上的有源区域304。有源区域304在行204中平行于X轴线方向(例如，图3中的水平方向)延伸。有源区域304包括以鳍节距P306在Y轴线方向上间隔开的鳍306。图1中的SRAM位单元电路104中的FET(未示出)形成在鳍306延伸穿过SRAM阵列电路100的位置。因此，图3还包括设置在鳍306上方的栅极308。栅极308平行于Y轴线方向延伸，并且以根据栅极节距P308的规则间隔在X轴线方向上彼此间隔开。
鳍306不连续地跨阱抽头单元202延伸。相反，鳍切口310(1)-310(5)(统称为鳍切口310(x))是其中鳍306从衬底200被移除使得鳍切口310(x)中的一个的任一侧上的剩余鳍306彼此电隔离的区域。因此，鳍切口310(x)将阱抽头单元202划分为在Y轴线方向上延伸的区段312(A)、312(B)、314(A)、314(B)、316(A)和316(B)，如下所述。
区段312(A)和312(B)在X轴线方向上位于阱抽头单元202的相对侧。区段312(A)位于过孔320的列318(A)与鳍切口310(1)之间。区段312(A)包括在行204中的第一位单元端接322(A)和第二位单元端接324(A)。区段312(B)位于过孔320的列318(B)与鳍切口310(5)之间。区段312(B)包括第一位单元端接322(B)和第二位单元端接324(B)。区段312(A)和312(B)也可以称为位单元端接区域312(A)和312(B)。图3所示的阱抽头单元202的传统示例从列318(A)水平延伸到列318(B)，总宽度W202等于栅极节距PGATE的十八(18)倍。
区段314(A)位于鳍切口310(1)与鳍切口310(2)之间。区段314(B)位于鳍切口310(4)与鳍切口310(5)之间。区段314(A)和314(B)包括注入的P型掺杂剂材料(例如，硼、铝和/或镓)，并且因此，也称为第一P型注入区域314(A)和第二P型注入区域314(B)。第一P型阱抽头302A形成在水平N阱208之间的第一P型注入区域314(A)和P型衬底200的重叠中。第二P型阱抽头302B形成在水平N阱208之间的第二P型注入区域314(B)和P型衬底200的重叠中。
区段316(A)位于鳍切口310(2)与鳍切口310(3)之间的垂直N阱210上，并且区段316(B)位于鳍切口310(3)与鳍切口310(4)之间的垂直N阱210上。因此，区段316(A)和区段316(B)在鳍切口310(3)的相对侧上。N型阱抽头300在垂直N阱210和区段316(B)的重叠处形成在行204中的每个中。
图3中的垂直N阱210提供了水平N阱208之间的电耦合，这有利于在N阱208之中的电压分布，但垂直N阱210的电阻率降低了这种益处。垂直N阱208和与其相关联的鳍切口310(x)增加了阱抽头单元202在x轴线方向上的宽度W202，并且也增加了图1中的SRAM阵列电路100的宽度。此外，由于垂直N阱210将第一P型衬底区域214A和第二P型衬底区域214B彼此分隔开，所以每行中需要两个P型阱抽头302A-302B。
阱抽头单元400的示例性方面如图4所示，其在详细程度上对应于图2。阱抽头单元400形成在衬底402(也称为“P型衬底402”)上，并且每个阱抽头单元400包括在P型衬底402中的N阱404，其中N阱404在X轴线方向上延伸。第一行406(1)中的N阱404与第二行406(2)中的N阱404通过P型衬底402分离，该P型衬底402部分地在第一行406(1)中的第一阱抽头单元400内，并且部分地在第二行406(2)中的第二阱抽头单元400内。阱抽头单元400布置在具有多个行406(1)-406(x)的列408中(仅示出了406(1)和406(2))。在行406(1)-406(x)中的每个中的阱抽头单元400中的N阱404在列408的两侧在X轴线方向上延伸到图1所示的SRAM位单元电路104。数字“x”是图1中的SRAM阵列电路100中的行数，其中每行包括用于形成在N阱404和P型衬底402中的SRAM位单元电路104的晶体管。
P型衬底402在X轴线方向上不间断地延伸宽度W400，因为阱抽头单元400不包括跨列408中的行406(1)和406(2)的垂直N阱(即，在Y轴线方向上延伸)。阱抽头单元400可以用在图1中的阱抽头单元116中，并且以下对阱抽头单元400的描述的一些方面的描述是指在包括图1中的SRAM位单元电路104的SRAM阵列电路100中的实现。图4还示出了鳍切口410(1)-410(3)的位置。
图5以与图3相对应的详细程度示出了阱抽头单元400的另外的示例性方面。也在图5中的图4的特征在图5和图4中具有相同的标签。阱抽头单元400包括有源区域500。有源区域500包括在P型衬底402和N阱404中的鳍502，但是可以备选地包括在P型衬底402和N阱404中的平面区域。鳍502平行于X轴线方向延伸，并且以根据鳍节距PFIN的间隔彼此间隔开。栅极504设置在鳍502上方，并且在Y轴线方向上彼此平行地延伸。栅极504在X轴线方向上间隔开，并且以根据栅极节距PGATE的间隔彼此分离。栅极504例如是在鳍FET中使用的多晶硅栅极。
阱抽头单元400从过孔508的第一列506A延伸宽度W400到过孔508的第二列506B。在没有垂直N阱的情况下，如图2中的垂直N阱210、以及与垂直N阱210相关联的鳍切口，宽度W400等于栅极节距PGATE的十四(14)倍，宽度W400比图2和图3中的阱抽头单元202的宽度W202窄。由阱抽头单元400实现的这种宽度的减小转化为SRAM阵列电路100的宽度的对应减小。
阱抽头单元400中的鳍502通过鳍切口410(1)-410(3)被划分为区段510、512、514和516。区段510、512、514和516以及鳍切口410(1)-410(3)在垂直于鳍502的Y轴线方向上彼此纵向平行地延伸。区段510在过孔508的第一列506A与鳍切口410(1)之间。区段510也称为位单元端接区段510，因为区段510包括行406(1)和406(2)中的电路结构518(1)和518(2)，用于在列408的第一侧上端接图1中的SRAM位单元电路104。区段516位于鳍切口410(3)与过孔508的第二列506B之间。区段516也是位单元端接区段516，因为区段516包括在行406(1)和406(2)中的电路结构520(1)与520(2)，用于在列408的第二侧上端接图1中的SRAM位单元电路104。
阱抽头单元400的区段512位于鳍切口410(1)与鳍切口410(2)之间。区段512也是用P型掺杂剂材料注入的P型注入区域512。双侧P型阱抽头522设置在第一行406(1)中的N阱404与第二行406(2)中的N阱404之间的P型衬底402中的P型注入区域512中，部分地在行406(1)和406(2)中的每个中的阱抽头单元400内。具体地，双侧P型阱抽头522位于P型注入区域512和P型衬底402重叠或相交的位置。用P型掺杂剂注入的P型衬底402增加了P型阱抽头522的导电性，这向P型衬底402提供低电阻连接，该P型衬底402可以被提供接地电压VSS，以避免闩锁。由于P型衬底402不间断地延伸到阱抽头单元400的列408的两侧，双侧P型阱抽头522并行地向阱抽头单元400的第一侧上的SRAM位单元电路104中的P型衬底402和阱抽头单元400的第二侧上的SRAM位单元电路104中的P型衬底402提供接地电压VSS。因此，每行的阱抽头电路400中采用一个双侧P型阱抽头522，而不是图2和图3中的阱抽头单元202中的第一P型阱抽头302A和第二P型阱抽头302B。如上所述，P型阱抽头522位于P型衬底402内，该P型衬底402部分地位于第一行406(1)中的阱抽头单元400内并且部分地位于第二行406(2)中的阱抽头单元400内。类似地，另一P型阱抽头522部分地位于第二行406(2)中的阱抽头单元400内并且部分地位于第三行406(3)中的阱抽头单元400内，以此类推，使得列408包括与行406(1)-406(x-1)相对应的P型阱抽头单元522。
阱抽头单元400的区段514也称为N型注入区域514，因为列408的区段514(在Y轴线方向上延伸)在鳍切口410(2)与鳍切口(3)之间被注入有N型掺杂剂材料(例如，磷、砷和/或锑)。N型阱抽头524设置在第一行406(1)中的N阱404中的N型注入区域514中，并且另一N型阱抽头524设置在第二行406(2)中的N阱404中的N型注入区域514中。具体地，N型阱抽头524位于N型注入区域514和N型阱404重叠或相交的位置。在这点上，N阱404被提供低电阻的电源电压VDD以避免闩锁。N阱404在列408的两侧上延伸到SRAM阵列电路100中，并且并行地向阱抽头单元400的第一侧上的SRAM位单元电路104和阱抽头单元400的第二侧上的SRAM位单元电路104提供电源电压VDD。
相应行406(1)和406(2)中的N阱408在一个或多个金属层(未示出)中彼此电耦合，这在N阱404之间提供了比图2中的垂直N阱210提供的更低的电阻路径。此外，图5中的阱抽头单元400的宽度(即，栅极节距PGATE的14倍)比图3中的阱抽头单元202的宽度(例如，栅极节距PGATE的18倍)窄，因为阱抽头单元400不包括垂直N阱210。与阱抽头单元202的宽度W202相比，阱抽头单元400的宽度W400的减小减小了SRAM阵列电路100的宽度，而不会降低功能和性能，这将降低包含SRAM阵列电极100的IC的成本。
图6是包括三个折叠指状物600的双侧P型阱抽头522中的一个的俯视图，这三个折叠指状物60耦合在一起，以并行地向P型衬底402提供接地电压VSS。图6示出了在X轴线方向上延伸的图5中的鳍502。折叠指状物600是设置在多个鳍502的源极/漏极区域602上的金属或另一导电材料，并且在Y轴线方向上延伸。折叠指状物600电耦合到多个鳍502的源极/漏极区域602。源极/漏极区域602是鳍502在栅极504之间的部分。多个鳍502的栅极区域604设置在P型阱抽头522中的栅极504下方。栅极区域604由非导电材料606形成，其中在栅极部分604上方的栅极502的多晶硅材料被移除以防止鳍502的栅极区域604的激活。在该示例中，折叠指状物600各自耦合到源极/漏极区域602中的两个(2)。形成P结608，其中折叠指状物600中的一个耦合到栅极区域604的两侧上的源极/漏极区域602以将P型衬底402耦合到接地电压VSS。因此，图6中的双侧P型阱抽头522包括四(4)个P结608。过孔610将折叠指状物600耦合到接收接地电压VSS的金属轨612。以这种方式，折叠指状物600通过P结608并行地将接地电压VSS耦合到P型衬底402。
图7是包括三个折叠指状物700的N型阱抽头524的俯视图，这三个折叠指状物700耦合在一起，以并行地向N阱404提供电源电压VDD。折叠指状物700各自耦合到鳍502的源极/漏极区域702，并且N结704被形成，其中折叠指状物700耦合到鳍502的栅极区域706的两侧上的源极/漏极区域702。折叠指状物700通过过孔708耦合到接收电源电压VDD的金属轨710。以这种方式，折叠指状物700通过N结704并行地将电源电压VDD耦合到N阱404。N型阱抽头524双侧地提供电源电压(即，向图5中的阱抽头单元400的两侧上的N阱404的区域)。
图8和图9中分别详细示出了双侧P型阱抽头522和N型阱抽头524的详细视图。也在图4-图7中示出的图8和图9中的特征具有与图4-图7中相同的标签。
图8是P型注入区域512中的P型衬底402上的鳍800和N型注入区域514中的N阱404上的鳍802的横截面端视图。鳍800和802对应于图5-图7中的鳍502。图8示出了耦合到鳍800的图6的折叠指状物600中的一个的侧视图、以及耦合到鳍802的图7的折叠指状物700中的一个的侧视图。折叠指状物600和700由金属层804和806形成。图8还示出了过孔610将折叠指状物600耦合到金属导轨612并且过孔708将折叠指状物700耦合到金属导轨710。在图8中，金属导轨612和710通过过孔810进一步耦合到上部金属层808。
图9是图8中形成P型阱抽头522中的P结608的鳍800和形成N型阱抽头524中的N结704的N阱404上的鳍802的横截面侧视图。图9示出了栅极504以及分别耦合到金属导轨612和710的折叠指状物600和700、以及耦合到上部金属层804的过孔806的端视图。P结608形成在金属轨612耦合到栅极区域604的两侧上的源极/漏极区域602的位置，并且N结704形成在金属轨710耦合到栅极区域706的两侧上的源极/漏极区域702的位置。
图10示出了阱抽头单元1000，其详细程度与图5中阱抽头单元400的图示相对应。阱抽头单元1000的示例性方面对应于上面讨论的阱抽头单元400的那些方面。图10示出了在X轴线方向上延伸的鳍1002和在Y轴线方向上延伸并且以栅极节距PGATE分离的栅极1004。双侧P型阱抽头1006在阱抽头单元1000的两侧上并行地向P型衬底1008提供接地电压VSS。每个双侧P型阱抽头1006部分地设置在第一行1010(1)中的第一阱抽头单元1000内，并且部分地设置在第二行1010(2)中的第二阱抽头单元1000内。然而，P型阱抽头1006中的每个包括八(8)个P结1012，而不是双侧P型阱抽头522的四(4)个P结608。阱抽头单元1000包括分离区段1016、1018、1020和1022的鳍切口1014(1)-1014(3)，区段1016、1018、1020和1022分别对应于阱抽头单元400的区段510、512、514和516。类似于阱抽头单元400的宽度W400，阱抽头单元1000的宽度W1000等于栅极节距PGATE的十四(14)倍。图10中的阱抽头单元1000包括设置在第一行1010(1)中的N阱1028(1)中的N型注入区域1026中的N型阱抽头1024(1)和设置在第二行1010(2)中的N阱1028(2)中的N型注入区域1026中的另一N型阱抽头1024(2)。N型注入区域1026设置在阱抽头单元1000的区段1020中。N型阱抽头1024(1)和1024(2)对应于图5中的N型阱抽头524。
图11示出了示例性无线通信设备1100，无线通信设备1100包括由一个或多个集成电路(IC)1102形成的射频(RF)组件，其中任何IC 1102可以包括如图4、图5和图10所示并且根据本文中公开的任何方面的示例性SRAM阵列电路，其中水平N阱之间的P型阱抽头向阱抽头单元的列的两侧上的P型衬底提供接地电压VSS以减少闩锁。例如，无线通信设备1100可以包括上述设备中的任何设备或者设置在其中。如图11所示，无线通信设备1100包括收发器1104和数据处理器1106。数据处理器1106可以包括用于存储数据和程序代码的存储器。收发器1104包括支持双向通信的发射器1108和接收器1110。通常，无线通信设备1100可以包括用于任何数目的通信系统和频带的任何数目的发射器1108和/或接收器1110。收发器1104的全部或一部分可以在一个或多个模拟IC、RFIC、混合信号IC等上实现。
发射器1108或接收器1110可以用超外差架构或直接转换架构来实现。在超外差架构中，信号在多个级中在RF与基带之间进行频率转换，例如，在一个级中从RF转换到中频(IF)，然后在另一级中从IF转换到基带。在直接转换架构中，信号在一个级中在RF与基带之间进行频率转换。超外差和直接转换架构可以使用不同电路块和/或具有不同要求。在图11中的无线通信设备1100中，发射器1108和接收器1110采用直接转换架构来实现。
在发射路径中，数据处理器1106处理要发射的数据，并且向发射器1108提供I和Q模拟输出信号。在示例性无线通信设备1100中，数据处理器1106包括数模转换器(DAC)1112(1)、1112(2)，DAC 1112(1)、1112(2)用于将由数据处理器1106生成的数字信号转换为I和Q模拟输出信号，例如I和Q输出电流，以供进一步处理。
在发射器1108内，低通滤波器1114(1)、1114(2)分别对I和Q模拟输出信号进行滤波，以移除由先前的数模转换引起的不期望的信号。放大器(AMP)1116(1)、1116(2)分别放大来自低通滤波器1114(1)、1114(2)的信号，并且提供I和Q基带信号。上变频器1118通过混频器1120(1)、1120(2)用来自TX LO信号发生器1122的I和Q发射(TX)本地振荡器(LO)信号对I和Q基带信号进行上变频，以提供上变频信号1124。滤波器1126对上变频信号1124进行滤波，以移除由上变频引起的不期望信号以及接收频带中的噪声。功率放大器(PA)1128放大来自滤波器1126的上变频信号1124以获取期望输出功率电平并且提供发射RF信号。发射RF信号被路由通过双工器或开关1130并且经由天线1132进行发射。
在接收路径中，天线1132接收由基站发射的信号，并且提供接收的RF信号，该RF信号被路由通过双工器或开关1130并且被提供给低噪声放大器(LNA)1134。双工器或开关1130被设计为以特定接收(RX)到TX双工器频率分离来操作，使得RX信号与TX信号隔离。接收的RF信号由LNA 1134放大并且由滤波器1136滤波，以获取期望的RF输入信号。下变频混频器1138(1)、1138(2)将滤波器1136的输出与来自RX LO信号发生器1140的I和Q RX LO信号(即，LO_I和LO_Q)混频以生成I和Q基带信号。I和Q基带信号由AMP 1142(1)、1142(2)放大，并且由低通滤波器1144(1)和1144(2)进一步滤波，以获取I和Q模拟输入信号，该I和Q模拟输入信号被提供给数据处理器1106。在该示例中，数据处理器1106包括模数转换器(ADC)1146(1)、1146(2)，ADC 1146(1)、1146(2)用于将模拟输入信号转换成要由数据处理器1106进一步处理的数字信号。
在图11的无线通信设备1100中，TX LO信号发生器1122生成用于上变频的I和Q TXLO信号，而RX LO信号发生器1140生成用于下变频的I或Q RX LO信号。每个LO信号是具有特定基频的周期性信号。TX锁相环(PLL)电路1148从数据处理器1106接收定时信息，并且生成用于调节来自TX LO信号发生器1122的TX LO信号的频率和/或相位的控制信号。类似地，RXPLL电路1150从数据处理器1106接收定时信息，并且生成用于调节来自RX LO信号发生器1140的RX LO信号的频率和/或相位的控制信号。
无线通信设备1100可以设置或集成在任何基于处理器的设备中，无线通信设备1100每个包括如图4、图5和图10所示并且根据本文中公开的任何方面的示例性SRAM阵列电路，其中水平N阱之间的P型阱抽头向阱抽头单元的列的两侧上的P型衬底提供并联接地电压连接以减少闩锁。示例包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板电脑、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身追踪器、眼镜等)、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、机动车、车辆组件、航空电子系统、无人机和多旋翼直升机。
在这点上，图12示出了基于处理器的系统1200的示例，系统1200包括如图4、图5和图10所示并且根据本文中公开的任何方面的示例性SRAM阵列电路，其中水平N阱之间的P型阱抽头向阱抽头单元的列的两侧上的P型衬底提供并联接地电压连接以减少闩锁。在该示例中，基于处理器的系统1200包括一个或多个中央处理器单元(CPU)1202，中央处理器单元1202也可以称为CPU或多个处理器核，每个CPU 1202包括一个或多个处理器1204。(多个)CPU 1202可以具有耦合到(多个)处理器1204的高速缓存存储器1206用于对临时存储的数据的快速访问。例如，(多个)处理器1204可以包括如图4、图5和图10所示并且根据本文中公开的任何方面的示例性SRAM阵列电路，其中水平N阱之间的P型阱抽头向阱抽头单元的列的两侧上的P型衬底提供接地电压VSS以减少闩锁。(多个)CPU 1202耦合到系统总线1208，并且可以将包括在基于处理器的系统1200中的主设备和从设备相互耦合。众所周知，(多个)CPU 1202通过在系统总线1208之上交换地址、控制和数据信息来与这些其他设备通信。例如，(多个)CPU 1202可以将总线事务请求传送到作为从设备的示例的存储器控制器1210。尽管图12中未示出，但可以提供多个系统总线1208，其中每个系统总线1208构成不同结构。
其他主设备和从设备可以连接到系统总线1208。如图12所示，作为示例，这些设备可以包括存储器系统1212，存储器系统1212包括存储器控制器1210和一个或多个存储器阵列1214、一个或多个输入设备1216、一个或多个输出设备1218、一个或多个网络接口设备1220、以及一个或多个显示控制器1222。存储器系统1212、一个或多个输入设备1216、一个或多个输出设备1218、一个或多个网络接口设备1220和一个或多个显示控制器1222中的每个可以包括如图4、图5和图10所示并且根据本文中公开的任何方面的示例性SRAM阵列电路，其中水平N阱之间的P型阱抽头向阱抽头单元的列的两侧上的P型衬底提供接地电压VSS以减少闩锁。(多个)输入设备1216可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(多个)输出设备1218可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(多个)网络接口设备1220可以是被配置为允许与网络1224之间的数据交换的任何设备。网络1224可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和互联网。(多个)网络接口设备1220可以被配置为支持期望的任何类型的通信协议。
(多个)CPU 1202还可以被配置为通过系统总线1208访问(多个)显示控制器1222，以控制发送到一个或多个显示器1226的信息。(多个)显示控制器1222经由一个或多个视频处理器1228将信息发送到(多个)显示器1226以进行显示，视频处理器1228将要显示的信息处理成适合于(多个)显示器1226的格式。(多个)显示器1226可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子体显示器、发光二极管(LED)显示器等。(多个)显示控制器1222、(多个)显示器1226、和/或(多个)视频处理器1228可以包括如图4、图5和图10所示并且根据本文中公开的任何方面的示例性SRAM阵列电路，其中水平N阱之间的P型阱抽头向阱抽头单元的列的两侧上的P型衬底提供接地电压VSS以减少闩锁。
本领域技术人员将进一步理解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或这两者的组合。作为示例，本文中描述的主设备和从设备可以用在任何电路、硬件组件、IC或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种互换性，上文已经就其功能性大体上描述了各种说明性组件、块、模块、电路和步骤。这样的功能如何实现取决于特定应用、设计选择和/或施加在整个系统上的设计约束。所属领域的技术人员可以针对每个特定应用以不同方式实现所描述的功能，但这样的实现决策不应当被解释为引起偏离本公开的范围。
结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的任何处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件或其组合来实现或执行。处理器可以是微处理器，但在备选方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器也可以实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、与DSP核相结合的一个或多个微处理器、或任何其他这样的配置)。
本文中公开的各方面可以实施在硬件和存储在硬件中的指令中，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电气可编程ROM(EPROM)、电气可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其他形式的计算机可读介质。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在备选方案中，存储介质可以集成到处理器中。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在备选方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。
还应当注意，本文中的任何示例性方面中描述的操作步骤都是为了提供示例和讨论。所描述的操作可以以除了所示序列之外的很多不同序列来执行。此外，在单个操作步骤中描述的操作实际上可以在多个不同步骤中执行。此外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中所示的操作步骤可能会受到很多不同的修改，这对本领域的技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同科技和技术中的任何一种来表示。例如，在整个以上描述中可以引用的数据、指令、命令、信息、信号、比特、符号和芯片可以通过电压、电流、电磁波、磁场或粒子、光场或粒子、或其任何组合来表示。
提供本公开的先前描述是为了使得本领域任何技术人员能够实现或使用本公开。对本领域技术人员来说，对本公开的各种修改将是很清楚的，并且本文中定义的一般原理可以应用于其他变化。因此，本公开不旨在局限于本文中描述的示例和设计，而是应当符合与本文中公开的原理和新颖特征相一致的最宽范围。
在以下编号条款中描述了实现示例：
1.一种静态随机存取存储器(SRAM)阵列电路，包括：
衬底；
SRAM位单元电路的多个行，设置在衬底上，多个行中的每行在第一轴线方向上延伸；
SRAM位单元电路的多个列，多个列在与第一轴线方向正交的第二轴线方向上延伸；以及
阱抽头单元的列，设置在多个列中的第一列与多个列中的第二列之间，阱抽头单元的列包括设置在多个行中的每行中的阱抽头单元；
其中：
衬底包括P型衬底；
每行中的阱抽头单元包括在P型衬底中的N阱，N阱在第一轴线方向上延伸；
多个行中的第一行中的阱抽头单元的N阱通过P型衬底与多个行中的第二行中的阱抽头单元的N阱分离；并且
P型阱抽头设置在第一行中的阱抽头单元的N阱与第二行中的阱抽头单元的N阱之间的P型衬底中，并且向阱抽头单元的列的第一侧上的SRAM位单元电路和阱抽头单元的列的第二侧上的SRAM位单元电路提供接地电压。
2.根据条款1的SRAM阵列电路，第一行中的阱抽头单元还包括N型阱抽头，N型阱抽头设置在第一行中的阱抽头单元的N阱中，向阱抽头单元的列的第一侧上的SRAM位单元电路和阱抽头单元的列的第二侧上的SRAM位单元电路提供电源电压。
3.根据条款2的SRAM阵列电路，其中每个阱抽头单元还包括：
在第二轴线方向上延伸的P型注入区域；以及
在第二轴线方向上延伸的N型注入区域；
其中：
P型阱抽头设置在P型注入区域中；并且
N型阱抽头设置在N型注入区域中。
4.根据条款2和3中任一项的SRAM阵列电路，其中P型阱抽头包括：
在P型衬底上的多个P结，每个P结包括在栅极区域的第一侧上的第一源极/漏极区域和在栅极区域的第二侧上的第二源极/漏极区域，第一源极/漏极区域电耦合到第二源极/漏极区域。
5.根据条款4的SRAM阵列电路，其中多个P结中的每个P结中的第一源极/漏极区域、第二源极/漏极区域和栅极区域包括在P型衬底上的鳍的区域。
6.根据条款4和5中任一项的SRAM阵列电路，其中P型阱抽头还包括：
第一指状物，包括耦合到第一多个P结的第一源极/漏极区域的第一金属层的第一部分；
第二指状物，包括耦合到第一多个P结的第二源极/漏极区域的第一金属层的第二部分；以及
第二金属层，电耦合到第一指状物和第二指状物。
7.根据条款6的SRAM阵列电路，其中P型阱抽头还包括：
第三指状物，包括第一金属层的第三部分；
第一多个P结的第二源极/漏极区域包括第二多个P结的第一源极/漏极区域；以及
第三指状物耦合到第二多个P结的第二源极/漏极区域。
8.根据条款4至7中任一项的SRAM阵列电路，其中P型阱抽头包括八(8)个P结。
9.根据条款4至7中任一项的SRAM阵列电路，其中P型阱抽头包括十六(16)个P结。
10.根据条款4至9中任一项的SRAM阵列电路，其中第一行中的阱抽头单元的N型阱抽头包括：
在N阱上的多个N结，每个N结包括在栅极区域的第一侧上的第一源极/漏极区域和在栅极区域的第二侧上的第二源极/漏极区域，第一源极/漏极区域电耦合到第二源极/漏极区域。
11.根据条款10的SRAM阵列电路，其中N型阱抽头包括八(8)个N结。
12.根据条款3至11中任一项的SRAM阵列电路，每个阱抽头单元还包括：
在第一轴线方向上延伸的鳍；
在第二轴线方向上延伸的中间鳍切口，中间鳍切口包括在P型注入区域中的鳍与N型注入区域中的鳍之间的鳍间隙。
13.根据条款12的SRAM阵列电路，每个阱抽头单元还包括：
第一侧位单元端接，在SRAM位单元电路的多个列中的第一列与P型注入区域之间；
第一侧鳍切口，在第一侧位单元端接与P型注入区域之间，第一侧鳍切口包括在第一侧位单元端接中的鳍与P型注入区域中的鳍之间的鳍间隙；
第二侧位单元端接，在SRAM位单元电路的多个列中的第二列与N型注入区域之间；以及
第二侧鳍切口，在第二侧位单元端接与N型注入区域之间，第二侧鳍切口包括在第一侧位单元端接中的鳍与N型注入区域中的鳍之间的鳍间隙。
14.根据条款12和13中任一项的SRAM阵列电路，还包括栅极，栅极在第二轴线方向上在鳍上方延伸并且在第一轴线方向上以栅极节距间隔开；
其中：
阱抽头单元的列位于多个列中的第一列中的第一SRAM位单元电路与多个列中的第二列中的第二SRAM位单元电路之间；并且
在第一轴线方向上，阱抽头单元的列的宽度等于栅极节距的十四(14)倍。
15.根据条款1至14中任一项的SRAM阵列电路，被集成到射频(RF)前端模块中。
16.根据条款1至14中任一项的SRAM阵列电路，被集成到选自以下各项的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；机动车；车辆组件；航空电子系统；无人机；以及多旋翼直升机。
17.一种包括静态随机存取存储器(SRAM)阵列电路的集成电路(IC)，SRAM阵列电路包括：
衬底；
SRAM位单元电路的多个行，设置在衬底上，多个行中的每行在第一轴线方向上延伸；
SRAM位单元电路的多个列，多个列在与第一轴线方向正交的第二轴线方向上延伸；以及
阱抽头单元的列，设置在多个列中的第一列与多个列中的第二列之间，阱抽头单元的列包括设置在多个行中的每行中的阱抽头单元；
其中：
衬底包括P型衬底；
每行中的阱抽头单元包括在P型衬底中的N阱，N阱在第一轴线方向上延伸；
多个行中的第一行中的阱抽头单元的N阱通过P型衬底与多个行中的第二行中的阱抽头单元的N阱分离；并且
P型阱抽头在P型衬底中设置在第一行中的阱抽头单元的N阱与第二行中的阱抽头单元的N阱之间，并且向阱抽头单元的列的第一侧上的SRAM位单元电路和阱抽头单元的列的第二侧上的SRAM位单元电路提供接地电压。
18.根据条款17的IC，第一行中的阱抽头单元还包括N型阱抽头，N型阱抽头设置在第一行中的阱抽头单元的N阱中，以向阱抽头单元的列的第一侧上的SRAM位单元电路和阱抽头单元的列的第二侧上的SRAM位单元电路提供电源电压。
19.根据条款18的IC，每个阱抽头单元还包括：
在第二轴线方向上延伸的P型注入区域；以及
在第二轴线方向上延伸的N型注入区域；
其中：
P型阱抽头设置在P型注入区域中；并且
N型阱抽头设置在N型注入区域中。
20.根据条款17至19中任一项的IC，SRAM阵列电路还包括栅极，栅极在第二轴线方向上在鳍上方延伸并且在第一轴线方向上以栅极节距间隔开；
其中：
阱抽头单元的列位于多个列中的第一列中的第一SRAM位单元电路与多个列中的第二列中的第二SRAM位单元电路之间；并且
在第一轴线方向上，阱抽头单元的列的宽度等于栅极节距的十四(14)倍。

Claims (20)

1.一种静态随机存取存储器(SRAM)阵列电路，包括：
衬底；
SRAM位单元电路的多个行，设置在所述衬底上，所述多个行中的每行在第一轴线方向上延伸；
所述SRAM位单元电路的多个列，所述多个列在与所述第一轴线方向正交的第二轴线方向上延伸；以及
阱抽头单元的列，设置在所述多个列中的第一列与所述多个列中的第二列之间，所述阱抽头单元的列包括设置在所述多个行中的每行中的阱抽头单元；
其中：
所述衬底包括P型衬底；
每行中的所述阱抽头单元包括在所述P型衬底中的N阱，所述N阱在所述第一轴线方向上延伸；
所述多个行中的第一行中的所述阱抽头单元的所述N阱通过所述P型衬底与所述多个行中的第二行中的所述阱抽头单元的所述N阱分离；并且
P型阱抽头设置在所述第一行中的所述阱抽头单元的所述N阱与所述第二行中的所述阱抽头单元的所述N阱之间的所述P型衬底中，并且向所述阱抽头单元的列的第一侧上的所述SRAM位单元电路和所述阱抽头单元的列的第二侧上的所述SRAM位单元电路提供接地电压。
2.根据权利要求1所述的SRAM阵列电路，所述第一行中的所述阱抽头单元还包括N型阱抽头，所述N型阱抽头设置在所述第一行中的所述阱抽头单元的所述N阱中，向所述阱抽头单元的列的所述第一侧上的所述SRAM位单元电路和所述阱抽头单元的列的所述第二侧上的所述SRAM位单元电路提供电源电压。
3.根据权利要求2所述的SRAM阵列电路，其中每个阱抽头单元还包括：
在所述第二轴线方向上延伸的P型注入区域；以及
在所述第二轴线方向上延伸的N型注入区域；
其中：
所述P型阱抽头设置在所述P型注入区域中；并且
所述N型阱抽头设置在所述N型注入区域中。
4.根据权利要求2所述的SRAM阵列电路，其中所述P型阱抽头包括：
在所述P型衬底上的多个P结，每个P结包括在栅极区域的第一侧上的第一源极/漏极区域和在所述栅极区域的第二侧上的第二源极/漏极区域，所述第一源极/漏极区域电耦合到所述第二源极/漏极区域。
5.根据权利要求4所述的SRAM阵列电路，其中所述多个P结中的每个P结中的所述第一源极/漏极区域、所述第二源极/漏极区域和所述栅极区域包括在所述P型衬底上的鳍的区域。
6.根据权利要求4所述的SRAM阵列电路，其中所述P型阱抽头还包括：
第一折叠指状物，包括耦合到第一多个P结的所述第一源极/漏极区域的第一金属层的第一部分；
第二折叠指状物，包括耦合到所述第一多个P结的所述第二源极/漏极区域的所述第一金属层的第二部分；以及
第二金属层，电耦合到所述第一折叠指状物和所述第二折叠指状物。
7.根据权利要求6所述的SRAM阵列电路，其中所述P型阱抽头还包括：
第三折叠指状物，包括所述第一金属层的第三部分；
所述第一多个P结的所述第二源极/漏极区域包括第二多个P结的所述第一源极/漏极区域；以及
所述第三折叠指状物耦合到所述第二多个P结的所述第二源极/漏极区域。
8.根据权利要求4所述的SRAM阵列电路，其中所述P型阱抽头包括八(8)个P结。
9.根据权利要求4所述的SRAM阵列电路，其中所述P型阱抽头包括十六(16)个P结。
10.根据权利要求4所述的SRAM阵列电路，其中所述第一行中的所述阱抽头单元的所述N型阱抽头包括：
在所述N阱上的多个N结，每个N结包括在栅极区域的第一侧上的第一源极/漏极区域和在所述栅极区域的第二侧上的第二源极/漏极区域，所述第一源极/漏极区域电耦合到所述第二源极/漏极区域。
11.根据权利要求10所述的SRAM阵列电路，其中所述N型阱抽头包括八(8)个N结。
12.根据权利要求3所述的SRAM阵列电路，每个阱抽头单元还包括：
在所述第一轴线方向上延伸的鳍；以及
在所述第二轴线方向上延伸的中间鳍切口，所述中间鳍切口包括在所述P型注入区域中的所述鳍与所述N型注入区域中的所述鳍之间的鳍间隙。
13.根据权利要求12所述的SRAM阵列电路，每个阱抽头单元还包括：
第一侧位单元端接，在所述SRAM位单元电路的所述多个列中的所述第一列与所述P型注入区域之间；
第一侧鳍切口，在所述第一侧位单元端接与所述P型注入区域之间，所述第一侧鳍切口包括在所述第一侧位单元端接中的所述鳍与所述P型注入区域中的所述鳍之间的鳍间隙；
第二侧位单元端接，在所述SRAM位单元电路的所述多个列中的所述第二列与所述N型注入区域之间；以及
第二侧鳍切口，在所述第二侧位单元端接与所述N型注入区域之间的，所述第二侧鳍切口包括在所述第一侧位单元端接中的所述鳍与所述N型注入区域中的所述鳍之间的鳍间隙。
14.根据权利要求12所述的SRAM阵列电路，还包括栅极，所述栅极在所述第二轴线方向上在所述鳍上方延伸，并且在所述第一轴线方向上以栅极节距间隔开；
其中：
所述阱抽头单元的列位于所述多个列中的所述第一列中的第一SRAM位单元电路与所述多个列中的所述第二列中的第二SRAM位单元电路之间；并且
在所述第一轴线方向上，所述阱抽头单元的列的宽度等于所述栅极节距的十四(14)倍。
15.根据权利要求1所述的SRAM阵列电路，被集成到射频(RF)前端模块中。
16.根据权利要求1所述的SRAM阵列电路，被集成到选自包括以下各项的组的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；机动车；车辆组件；航空电子系统；无人机；以及多旋翼直升机。
17.一种包括静态随机存取存储器(SRAM)阵列电路的集成电路(IC)，所述SRAM阵列电路包括：
衬底；
SRAM位单元电路的多个行，设置在所述衬底上，所述多个行中的每行在第一轴线方向上延伸；
所述SRAM位单元电路的多个列，所述多个列在与所述第一轴线方向正交的第二轴线方向上延伸；以及
阱抽头单元的列，设置在所述多个列中的第一列与所述多个列中的第二列之间，所述阱抽头单元的列包括设置在所述多个行中的每行中的阱抽头单元；
其中：
所述衬底包括P型衬底；
每行中的所述阱抽头单元包括在所述P型衬底中的N阱，所述N阱在所述第一轴线方向上延伸；
所述多个行中的第一行中的所述阱抽头单元的所述N阱通过所述P型衬底与所述多个行中的第二行中的所述阱抽头单元的所述N阱分离；并且
P型阱抽头设置在所述第一行中的所述阱抽头单元的所述N阱与所述第二行中的所述阱抽头单元的所述N阱之间的所述P型衬底中，并且向所述阱抽头单元的列的第一侧上的所述SRAM位单元电路和所述阱抽头单元的列的第二侧上的所述SRAM位单元电路提供接地电压。
18.根据权利要求17所述的IC，所述第一行中的所述阱抽头单元还包括N型阱抽头，所述N型阱抽头设置在所述第一行中的所述阱抽头单元的所述N阱中，以向所述阱抽头单元的列的所述第一侧上的所述SRAM位单元电路和所述阱抽头单元的列的所述第二侧上的所述SRAM位单元电路提供电源电压。
19.根据权利要求18所述的IC，每个阱抽头单元还包括：
在所述第二轴线方向上延伸的P型注入区域；以及
在所述第二轴线方向上延伸的N型注入区域；
其中：
所述P型阱抽头设置在所述P型注入区域中；并且
所述N型阱抽头设置在所述N型注入区域中。
20.根据权利要求17所述的IC，所述SRAM阵列电路还包括栅极，所述栅极在所述第二轴线方向上在鳍上方延伸，并且在所述第一轴线方向上以栅极节距间隔开；
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所述阱抽头单元的列位于所述多个列中的所述第一列中的第一SRAM位单元电路与所述多个列中的所述第二列中的第二SRAM位单元电路之间；并且
在所述第一轴线方向上，所述阱抽头单元的列的宽度等于的所述栅极节距的十四(14)倍。
CN202280019142.5A 2021-03-30 2022-02-09 包括具有宽度减小的折叠指状结构的双侧阱抽头单元的静态随机存取存储器（sram）阵列电路 Pending CN117015828A (zh)

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