JP6908897B2 - 積層型ｌｃフィルタ - Google Patents

Description

本発明は、複数の誘電体層が積層された積層体の内部に４つのＬＣ並列共振器が形成された積層型ＬＣフィルタに関し、さらに詳しくは、ＬＣ並列共振器を構成するインダクタ同士の必要な磁気結合が適正になされることにより所望の周波数特性を備え、かつ、低背化された積層型ＬＣフィルタに関する。

複数の誘電体層が積層された積層体の内部に、インダクタとキャパシタとからなるＬＣ並列共振器が形成された積層型ＬＣフィルタが、種々の電子機器に使用されている。

そのような積層型ＬＣフィルタが、特許文献１（特開２０１４-５７２７７号公報）に開示されている。

図９に、特許文献１に開示された積層型ＬＣフィルタ（高周波フィルタ）１０００を示す。

積層型ＬＣフィルタ１０００は、８層の誘電体層（絶縁体層）１０１ａ〜１０１ｈが積層された積層体１０１を備える。

誘電体層１０１ａの下側主面に、第１入出力端子（外部電極）１０２ａと、第２入出力端子（外部電極）１０２ｂと、グランド端子（外部電極）１０３とが形成されている。

誘電体層１０１ｂの上側主面に、２つのキャパシタ導体パターン（共振容量導体）１０４ａ、１０４ｂが形成されている。

また、誘電体層１０１ｂに、６つのビア導体１０５ａ〜１０５ｆが形成されている。

誘電体層１０１ｃの上側主面に、グランド導体パターン（接地導体）１０６が形成されている。

また、誘電体層１０１ｃに、前出の４つのビア導体１０５ｃ〜１０５ｆが形成されている。また、誘電体層１０１ｃに、新たに２つのビア導体１０５ｇ、１０５ｈが形成されている。なお、異なる誘電体層に形成された符号が同一のビア導体同士は相互に接続されている。たとえば、誘電体層１０１ｂに形成されたビア導体１０５ｃと、誘電体層１０１ｃに形成された１０５ｃとは相互に接続されており、説明の便宜上、同一の符号を付与している（以下、本明細書において同じ）。

誘電体層１０１ｄの上側主面に、２つのキャパシタ導体パターン１０４ｃ、１０４ｄが形成されている。

また、誘電体層１０１ｄに、前出の２つのビア導体１０５ｇ、１０５ｈが形成されている。また、誘電体層１０１ｄには、新たに４つのビア導体１０５ｉ〜１０５ｌが形成されている。

誘電体層１０１ｅの上側主面に、浮き導体１０７が形成されている。なお、浮き導体１０７は、後述する第１ＬＣ並列共振器ＬＣ１と第４ＬＣ並列共振器ＬＣ４とを容量結合させるためのものである。

また、誘電体層１０１ｅに、前出の６つのビア導体１０５ｇ〜１０５ｌが形成されている。また、誘電体層１０１ｅには、新たに２つのビア導体１０５ｍ、１０５ｎが形成されている。

誘電体層１０１ｆの上側主面に、４つのインダクタ導体パターン１０８ａ〜１０８ｄが形成されている。

また、誘電体層１０１ｆに、前出の８つのビア導体１０５ｇ〜１０５ｎが形成されている。

誘電体層１０１ｇの上側主面に、４つのインダクタ導体パターン１０８ｅ〜１０８ｈが形成されている。

また、誘電体層１０１ｇには、前出の８つのビア導体１０５ｇ〜１０５ｎが形成されている。

誘電体層１０１ｈは、保護層であり、導体パターン、ビア導体は形成されていない。

第１入出力端子１０２ａとキャパシタ導体パターン１０４ａとが、ビア導体１０５ａによって接続されている。また、第２入出力端子１０２ｂとキャパシタ導体パターン１０４ｂとが、ビア導体１０５ｂによって接続されている。さらに、グランド端子１０３とグランド導体パターン１０６とが、４つのビア導体１０５ｃ〜１０５ｆによって接続されている。

積層型ＬＣフィルタ１０００は、積層体１０１の内部に、第１ＬＣ並列共振器ＬＣ１、第２ＬＣ並列共振器ＬＣ２、第３ＬＣ並列共振器ＬＣ３、第４ＬＣ並列共振器ＬＣ４が形成されている。以下、各ＬＣ並列共振器の構成について説明する。

ビア導体１０５ｇ、インダクタ導体パターン１０８ａ、１０８ｅ、ビア導体１０５ｉが接続されて、キャパシタ導体パターン１０４ａとグランド導体パターン１０６との間に、ループ状の第１インダクタが構成されている。また、キャパシタ導体パターン１０４ａとグランド導体パターン１０６とで第１キャパシタが構成されている。そして、第１インダクタと第１キャパシタとが並列に接続されて、第１ＬＣ並列共振器ＬＣ１が構成されている。なお、第１インダクタにおいては、２つのインダクタ導体パターン１０８ａ、１０８ｅを１組として接続することにより、内部抵抗を低くしてＱ値の向上をはかっている（後述する第２インダクタ〜第４インダクタにおいて同じ）。

ビア導体１０５ｍ、インダクタ導体パターン１０８ｂ、１０８ｆ、ビア導体１０５ｊが接続されて、キャパシタ導体パターン１０４ｃとグランド導体パターン１０６との間に、ループ状の第２インダクタが構成されている。また、キャパシタ導体パターン１０４ｃとグランド導体パターン１０６とで第２キャパシタが構成されている。そして、第２インダクタと第２キャパシタとが並列に接続されて、第２ＬＣ並列共振器ＬＣ２が構成されている。

ビア導体１０５ｎ、インダクタ導体パターン１０８ｃ、１０８ｇ、ビア導体１０５ｋが接続されて、キャパシタ導体パターン１０４ｄとグランド導体パターン１０６との間に、ループ状の第３インダクタが構成されている。また、キャパシタ導体パターン１０４ｄとグランド導体パターン１０６とで第３キャパシタが構成されている。そして、第３インダクタと第３キャパシタとが並列に接続されて、第３ＬＣ並列共振器ＬＣ３が構成されている。

ビア導体１０５ｈ、インダクタ導体パターン１０８ｄ、１０８ｈ、ビア導体１０５ｌが接続されて、キャパシタ導体パターン１０４ｂとグランド導体パターン１０６との間に、ループ状の第４インダクタが構成されている。また、キャパシタ導体パターン１０４ｂとグランド導体パターン１０６とで第４キャパシタが構成されている。そして、第４インダクタと第４キャパシタとが並列に接続されて、第４ＬＣ並列共振器ＬＣ４が構成されている。

積層型ＬＣフィルタ１０００は、積層体１０１の内部に第１ＬＣ並列共振器ＬＣ１〜第４ＬＣ並列共振器ＬＣ４が形成され、ＬＣ並列共振器のインダクタ同士を次に説明するように磁気結合させ、さらに必要に応じて容量結合（浮き導体１０７による第１ＬＣ並列共振器ＬＣ１と第４ＬＣ並列共振器ＬＣ４との容量結合）を付加することにより、所望の周波数特性を備えた４段のＬＣバンドパスフィルタを構成している。

積層型ＬＣフィルタ１０００においては、隣接するＬＣ並列共振器のインダクタ同士が磁気結合されている。すなわち、第１インダクタと第２インダクタとが磁気結合されている。第２インダクタと第３インダクタとが磁気結合されている。第３インダクタと第４インダクタとが磁気結合されている。

さらに、積層型ＬＣフィルタ１０００においては、離れたＬＣ並列共振器のインダクタ同士も磁気結合されている。すなわち、第１インダクタと第３インダクタとが磁気結合されている。第１インダクタと第４インダクタとが磁気結合されている。第２インダクタと第４インダクタとが磁気結合されている。

積層型ＬＣフィルタ１０００においては、第１インダクタ〜第４インダクタが、それぞれ、ビア導体とインダクタ導体パターンとビア導体とを順番にループ状に接続した、ループビア構造のインダクタによって構成され、さらに積層体１０１を端面方向に透視した場合に、第１インダクタ〜第４インダクタのそれぞれの空芯部分が重なるように配置されているため、離れたＬＣ並列共振器のインダクタ同士であっても容易に磁気結合させることが可能になっている。

離れたＬＣ並列共振器のインダクタ同士を磁気結合させることは、所望の周波数特性を形成するうえで非常に重要である。第１インダクタと第３インダクタとを磁気結合させることによって、また第２インダクタと第４インダクタとを磁気結合させることによって、周波数特性に所望の極を形成することができ、かつ、入出力インピーダンスを調整することができる。また、第１インダクタと第４インダクタとを磁気結合させることによって、周波数特性に所望の極を形成することができる。

特開２０１４-５７２７７号公報

近年、スマートホン、タブレットコンピュータ、携帯電話、携帯型音楽プレーヤーなどの電子機器においては、市場において薄型化が望まれ、急速に薄型化が進んでいる。電子機器の薄型化にともない、電子機器に使用される電子部品においても、低背化（薄型化）が強く望まれ、積層型ＬＣフィルタも例外ではない。

しかしながら、上述した特許文献１に記載された積層型ＬＣフィルタ１０００は、第１インダクタ〜第４インダクタが、それぞれ、ビア導体とインダクタ導体パターンとビア導体とが順番にループ状に接続されたループビア構造のインダクタによって構成されているため、低背化が難しいという問題があった。以下、簡単に説明する。

ビア導体とインダクタ導体パターンとビア導体とが順番にループ状に接続されたループビア構造のインダクタにおいては、ビア導体の長さがインダクタンス値の形成に大きく寄与しており、ビア導体を短くすると、インダクタの径が小さくなり、インダクタンス値が低下してしまう。積層型ＬＣフィルタ１０００を低背化しようとした場合、積層体１０１を構成する誘電体層１０１ａ〜１０１ｈの層数を減らしたり、それぞれの厚みを小さくしたりしなければならず、それにともなって、ビア導体１０５ｇ〜１０５ｎを短くしなければならなくなる。しかしながら、上述したとおり、ビア導体１０５ｇ〜１０５ｎを短くすると、ループビア構造のインダクタからなる第１インダクタ〜第４インダクタは、インダクタンス値が低下してしまうため、積層型ＬＣフィルタ１０００は、所望の周波数特性を得ることできなくなってしまう。すなわち、積層型ＬＣフィルタ１０００は、第１インダクタ〜第４インダクタがループビア構造のインダクタによって構成されており、低背化すると所望の周波数特性を得ることできなくなってしまうため、低背化することが難しかった。

積層型ＬＣフィルタを低背化するためには、各ＬＣ並列共振器のインダクタを、ビア導体の長さに依存しない（大きく依存しない）構造のインダクタで構成することが必要になる。たとえば、各ＬＣ並列共振器のインダクタを、平面方向に、複数ターン、巻回させたインダクタ導体パターンからなるインダクタによって構成すれば、必要なインダクタンス値を得ることができ、かつ、積層型ＬＣフィルタを低背化させてもインダクタンス値が低下することがない。あるいは、各ＬＣ並列共振器のインダクタを、複数のＣ字状のインダクタ導体パターンを誘電体層の隣接する層間に形成し、ビア導体で接続した構造のインダクタによって構成すれば、必要なインダクタンス値を得ることができ、かつ、積層型ＬＣフィルタを低背化させてもインダクタンス値がほとんど低下することがない。

しかしながら、各ＬＣ並列共振器のインダクタを、平面方向に、複数ターン、巻回させたインダクタ導体パターンからなるインダクタや、複数のＣ字状のインダクタ導体パターンをビア導体で接続した構造のインダクタで構成した場合には、離れたＬＣ並列共振器のインダクタ同士を所望の強さで磁気結合させることが難しくなるという、別の問題が発生する。たとえば、誘電体層の１つの層間に、第１ＬＣ並列共振器〜第４ＬＣ並列共振器のそれぞれインダクタを、平面方向に、複数ターン、巻回させたインダクタ導体パターンからなるインダクタで構成し、平面方向に並べて配置した場合、隣接するインダクタ同士を磁気結合させることはできても、離れたインダクタ同士を所望の強さで磁気結合させることができなくなってしまうという問題があった。また、第１ＬＣ並列共振器〜第４ＬＣ並列共振器のそれぞれインダクタを複数のＣ字状のインダクタ導体パターンをビア導体で接続した構造のインダクタで構成し、平面方向に並べて配置した場合、隣接するインダクタ同士を磁気結合させることはできても、離れたインダクタ同士を所望の強さで磁気結合させることができなくなってしまうという問題があった。すなわち、たとえば、特許文献１に記載された積層型ＬＣフィルタ１０００において、離れたＬＣ並列共振器のインダクタ同士を磁気結合させることができたのは、積層体１０１を端面方向に透視した場合に、第１インダクタ〜第４インダクタのそれぞれの空芯部分が重なるように配置されていたからである。これに対し、各ＬＣ並列共振器のインダクタを、平面方向に、複数ターン、巻回させたインダクタ導体パターンからなるインダクタや、複数のＣ字状のインダクタ導体パターンをビア導体で接続した構造のインダクタで構成し、平面方向に並べて配置した場合、各インダクタの空芯部分が重ならないため、隣接するＬＣ並列共振器のインダクタ同士は距離が近いため磁気結合させることができても、離れたＬＣ並列共振器のインダクタ同士を所望の強さで磁気結合させることができなくなってしまうという問題があった。すなわち、離れたＬＣ並列共振器のインダクタ同士を磁気結合させることができても、望む強さよりも弱くしか磁気結合させることができないという問題があった。

上述したように、離れたＬＣ並列共振器のインダクタ同士を磁気結合させることは、所望の周波数特性を形成するうえで非常に重要である。

各ＬＣ並列共振器のインダクタを、平面方向に、複数ターン、巻回させたインダクタ導体パターンからなるインダクタや、複数のＣ字状のインダクタ導体パターンをビア導体で接続した構造のインダクタで構成した場合には、積層型ＬＣフィルタを低背化させてもインダクタンス値が低下しないという利点があるが、離れたＬＣ並列共振器のインダクタ同士を所望の強さで磁気結合させることができず、所望の周波数特性を形成することができないという問題があった。

本発明の積層型ＬＣフィルタは、上述した従来の課題を解決するためになされたものであり、その手段として本発明の積層型ＬＣフィルタは、複数の誘電体層が積層された直方体状の積層体と、積層体の外表面に形成された第１入出力端子および第２入出力端子と、積層体の外表面に形成された少なくとも１つのグランド端子と、誘電体層の層間に形成された複数のインダクタ導体パターンと、誘電体層の層間に形成された複数のキャパシタ導体パターンと、誘電体層の層間に形成された少なくとも１つのグランド導体パターンと、を備え、インダクタ導体パターンにより第１インダクタ、第２インダクタ、第３インダクタ、第４インダクタがそれぞれ形成され、キャパシタ導体パターンとグランド導体パターンとの間に形成された容量により第１キャパシタ、第２キャパシタ、第３キャパシタ、第４キャパシタがそれぞれ形成され、第１インダクタと第１キャパシタとが並列に接続されて第１ＬＣ並列共振器が形成され、第２インダクタと第２キャパシタとが並列に接続されて第２ＬＣ並列共振器が形成され、第３インダクタと第３キャパシタとが並列に接続されて第３ＬＣ並列共振器が形成され、第４インダクタと第４キャパシタとが並列に接続されて第４ＬＣ並列共振器が形成され、第１ＬＣ並列共振器〜第４ＬＣ並列共振器のグランド端子側とは反対側の一端同士は導体路で直接には接続されず、第１インダクタと第２インダクタとが、第２インダクタと第３インダクタとが、第３インダクタと第４インダクタとが、それぞれ、磁気結合した４段の積層型ＬＣフィルタであって、積層体は、誘電体層の積層方向に見た場合に、第１平面領域と第２平面領域とを含み、積層体は、誘電体層の積層方向と垂直な方向に見た場合に、それぞれ誘電体層の積層方向に所定の厚みを備えた、第１厚み領域と第２厚み領域とを含み、積層体を誘電体層の積層方向に透視した場合に、第１インダクタと第２インダクタとが第１平面領域に形成されるとともに、第３インダクタと第４インダクタとが第２平面領域に形成され、積層体を誘電体層の積層方向と垂直な方向に透視した場合に、第１インダクタと第４インダクタとが第１厚み領域に形成されるとともに、第２インダクタと第３インダクタとが第２厚み領域に形成され、誘電体層の積層方向に透視したとき、第１インダクタと第３インダクタとが重ならず、かつ、第２インダクタと第４インダクタとが重ならず、積層体は、誘電体層の積層方向と垂直な方向に見た場合に、第１厚み領域と第２厚み領域に加えて、さらに第３厚み領域を含み、第１厚み領域、第２厚み領域、第３厚み領域は、誘電体層の積層方向に、この順番で配置され、積層体を誘電体層の積層方向と垂直な方向に透視した場合に、第１キャパシタと第２キャパシタと第３キャパシタと第４キャパシタとが第３厚み領域に形成され、第１ＬＣ並列共振器の第１インダクタの一端と第１キャパシタの一端とが、積層体の外表面に形成された第１入出力端子を経由して接続されるとともに、第１インダクタの他端と第１キャパシタの他端とが、積層体の外表面に形成されたグランド端子を経由して接続され、第４ＬＣ並列共振器の第４インダクタの一端と第４キャパシタの一端とが、積層体の外表面に形成された第２入出力端子を経由して接続されるとともに、第４インダクタの他端と第４キャパシタの他端とが、積層体の外表面に形成されたグランド端子を経由して接続されるものとした。

第１インダクタと第４インダクタとが第１厚み領域に形成されるとともに、第２インダクタと第３インダクタとが第２厚み領域に形成され、第２インダクタを構成するインダクタ導体パターンの一端と第３インダクタを構成するインダクタ導体パターンの一端とが、相互に接続されたうえで、グランド端子に接続されたものとすることが好ましい。この場合には、第２インダクタと第３インダクタとの磁気的結合を強めることができ、通過帯域の広帯域化をはかることができる。

第１厚み領域を積層体の一方の主面に近い側に形成し、第２厚み領域を積層体の内部側に形成しても良い。あるいは、逆に、第２厚み領域を積層体の一方の主面に近い側に形成し、第１厚み領域を積層体の内部側に形成しても良い。

積層体は、誘電体層の積層方向と垂直な方向に見た場合に、第１厚み領域と第２厚み領域に加えて、さらに第３厚み領域を含み、第１厚み領域、第２厚み領域、第３厚み領域は、誘電体層の積層方向に、この順番で配置され、積層体を誘電体層の積層方向と垂直な方向に透視した場合に、第１インダクタと第４インダクタとが第１厚み領域に形成され、第２インダクタと第３インダクタとが第２厚み領域に形成され、第１キャパシタと第２キャパシタと第３キャパシタと第４キャパシタとが第３厚み領域に形成され、第１ＬＣ並列共振器の第１インダクタの一端と第１キャパシタの一端とが、積層体の外表面に形成された第１入出力端子を経由して接続されるとともに、第１インダクタの他端と第１キャパシタの他端とが、積層体の外表面に形成されたグランド端子を経由して接続され、第４ＬＣ並列共振器の第４インダクタの一端と第４キャパシタの一端とが、積層体の外表面に形成された第２入出力端子を経由して接続されるとともに、第４インダクタの他端と第４キャパシタの他端とが、積層体の外表面に形成されたグランド端子を経由して接続されたものとしている。第１ＬＣ並列共振器の第１インダクタと第１キャパシタを、第１入出力端子とグランド端子とで接続するのではなく、第２厚み領域に別途形成したビア導体で接続し、第４ＬＣ並列共振器の第４インダクタと第４キャパシタを、第２入出力端子とグランド端子とで接続するのではなく、第２厚み領域に別途形成したビア導体で接続した場合、第２厚み領域に別途形成するビア導体にスペースを取られるため、第２厚み領域に形成される第２インダクタと第３インダクタとを小型化せざるを得ず、第２インダクタと第３インダクタとのインダクタンス値が低下してしまうという問題があった。これに対し、上記のように、第１ＬＣ並列共振器の第１インダクタと第１キャパシタとを積層体の外表面に形成された第１入出力端子とグランド端子とで接続し、第４ＬＣ並列共振器の第４インダクタと第４キャパシタを積層体の外表面に形成された第２入出力端子とグランド端子とで接続すれば、第２厚み領域に形成される第２インダクタと第３インダクタの小型化を回避することができる。

積層体を誘電体層の積層方向に透視した場合に、第１インダクタの空芯部分と第２インダクタの空芯部分とが、少なくとも部分的に重なり、第１インダクタの空芯部分と第２インダクタの空芯部分とが重なった部分が、キャパシタ導体パターンおよびグランド導体パターンと重なっていない、または、キャパシタ導体パターンもしくはグランド導体パターンと部分的に重なっているが完全には重なっておらず、第３インダクタの空芯部分と第４インダクタの空芯部分とが、少なくとも部分的に重なり、第３インダクタの空芯部分と第４インダクタの空芯部分とが重なった部分が、キャパシタ導体パターンおよびグランド導体パターンと重なっていない、または、キャパシタ導体パターンもしくはグランド導体パターンと部分的に重なっているが完全には重なっていないことが好ましい。この場合には、第１インダクタ〜第４インダクタのそれぞれの磁束形成は、キャパシタ導体パターン、グランド導体パターンによって阻害されず、第１インダクタ〜第４インダクタのＱ値は大きく、積層型ＬＣフィルタの挿入損失は小さい。

本発明の積層型ＬＣフィルタは、第１インダクタと第２インダクタとの磁気結合、第２インダクタと第３インダクタとの磁気結合、第３インダクタと第４インダクタとの磁気結合に加えて、第１インダクタと第３インダクタ、第１インダクタと第４インダクタ、第２インダクタと第４インダクタとが、それぞれ磁気結合しているため、必要な極を備え、入出力インピーダンスが整合された、所望の周波数特性を備えている。また、本発明の積層型ＬＣフィルタは、低背化をはかっても、第１インダクタ、第２インダクタ、第３インダクタ、第４インダクタのインダクタンス値が低下しない（ほとんど低下しない）。

第１実施形態にかかる積層型ＬＣフィルタ１００の斜視図である。 積層型ＬＣフィルタ１００の分解斜視図である。 積層型ＬＣフィルタ１００の等価回路図である。 図４（Ａ）は積層型ＬＣフィルタ１００の透視平面図、図４（Ｂ）は積層型ＬＣフィルタ１００の透視側面図である。 積層型ＬＣフィルタ１００の透視平面図である。 積層型ＬＣフィルタ１００の周波数特性図である。 図７（Ａ）は第２実施形態にかかる積層型ＬＣフィルタ２００の透視平面図、図７（Ｂ）は積層型ＬＣフィルタ２００の透視側面図である。 図８（Ａ）は第３実施形態にかかる積層型ＬＣフィルタ３００の透視平面図、図８（Ｂ）は積層型ＬＣフィルタ３００の透視側面図である。 特許文献１に記載された積層型ＬＣフィルタ１０００を示す分解斜視図である。

以下、図面とともに、本発明を実施するための形態について説明する。なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、明細書の理解を助けるためのものであって、模式的に描画されている場合があり、描画された構成要素または構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。

［第１実施形態］
図１〜図３に、第１実施形態にかかる積層型ＬＣフィルタ１００を示す。ただし、図１は積層型ＬＣフィルタ１００の斜視図である。図２は積層型ＬＣフィルタ１００の分解斜視図である。図３は積層型ＬＣフィルタ１００の等価回路図である。

積層型ＬＣフィルタ１００は、積層体１を備える。

積層体１の外表面に、第１入出力端子２ａと、第２入出力端子２ｂと、４つのグランド端子３ａ、３ｂ、３ｃ、３ｄが形成されている。より具体的には、第１入出力端子２ａ、グランド端子３ａ、第２入出力端子２ｂが、積層体１の図１における手前側の側面に形成されている。グランド端子３ｂ、グランド端子３ｃ、グランド端子３ｄが、積層体１の図１における奥側の側面に形成されている。

第１入出力端子２ａ、第２入出力端子２ｂ、グランド端子３ａ、３ｂ、３ｃ、３ｄは、それぞれ、一端が積層体１の下側主面に延長して形成され、他端が積層体１の上側主面に延長して形成されている。

また、積層体１の上側主面に、積層体１の方向性を示すマーク４が形成されている。

積層体１は、図２に示すように、たとえばセラミックなどからなる１４層の誘電体層１ａ〜１ｎが下から順に積層されたものからなる。

誘電体層１ａの下側主面および側面に、第１入出力端子２ａ、第２入出力端子２ｂ、グランド端子３ａ、３ｂ、３ｃ、３ｄが形成されている。なお、以下に説明する誘電体層１ｂ〜１ｎにおいても、側面に第１入出力端子２ａ、第２入出力端子２ｂ、グランド端子３ａ、３ｂ、３ｃ、３ｄが形成されているが、特に必要がない場合には、説明および図面への符号の付与を省略する場合がある。

また、誘電体層１ａの上側主面に、キャパシタ導体パターン５ａが形成されている。

誘電体層１ｂの上側主面に、２つのキャパシタ導体パターン５ｂ、５ｃが形成されている。キャパシタ導体パターン５ｂは、誘電体層１ｂの側面に形成された第１入出力端子２ａに接続されている。キャパシタ導体パターン５ｃは、誘電体層１ｂの側面に形成された第２入出力端子２ｂに接続されている。

誘電体層１ｃの上側主面に、グランド導体パターン６が形成されている。グランド導体パターン６は、誘電体層１ｃの側面に形成されたグランド端子３ａおよびグランド端子３ｃに接続されている。

誘電体層１ｄの上側主面に、４つのキャパシタ導体パターン５ｄ、５ｅ、５ｆ、５ｇが形成されている。キャパシタ導体パターン５ｄとキャパシタ導体パターン５ｅとが相互に接続されている。キャパシタ導体パターン５ｆとキャパシタ導体パターン５ｇとが相互に接続されている。

誘電体層１ｅに、２つのビア導体７ａ、７ｂが形成されている。ビア導体７ａは、キャパシタ導体パターン５ｄおよびキャパシタ導体パターン５ｅに接続されている。ビア導体７ｂは、キャパシタ導体パターン５ｆおよびキャパシタ導体パターン５ｇに接続されている。

また、誘電体層１ｅの上側主面に、２つのキャパシタ導体パターン５ｈ、５ｉが形成されている。キャパシタ導体パターン５ｈは、誘電体層１ｅの側面に形成された第１入出力端子２ａに接続されている。キャパシタ導体パターン５ｉは、誘電体層１ｅの側面に形成された第２入出力端子２ｂに接続されている。

誘電体層１ｆに、前出の２つのビア導体７ａ、７ｂが形成されている。なお、上述したとおり、異なる誘電体層に形成された符号が同一のビア導体同士は、相互に接続されている。

また、誘電体層１ｆの上側主面に、２つのインダクタ導体パターン８ａ、８ｂが形成されている。インダクタ導体パターン８ａは、一端がビア導体７ａに接続されている。インダクタ導体パターン８ｂは、一端がビア導体７ｂに接続されている。

誘電体層１ｇに、前出の２つのビア導体７ａ、７ｂが形成されている。また、誘電体層１ｇに、新たに２つのビア導体７ｃ、７ｄが形成されている。ビア導体７ｃは、インダクタ導体パターン８ａの他端に接続されている。ビア導体７ｄは、インダクタ導体パターン８ｂの他端に接続されている。

また、誘電体層１ｇの上側主面に、２つのインダクタ導体パターン８ｃ、８ｄが形成されている。インダクタ導体パターン８ｃは、一端がビア導体７ａに接続され、他端がビア導体７ｃに接続されている。インダクタ導体パターン８ｄは、一端がビア導体７ｂに接続され、他端がビア導体７ｄに接続されている。

誘電体層１ｈに、前出の２つのビア導体７ｃ、７ｄが形成されている。

また、誘電体層１ｈの上側主面に、２つのインダクタ導体パターン８ｅ、８ｆが形成されている。インダクタ導体パターン８ｅの一端は、ビア導体７ｃに接続されている。インダクタ導体パターン８ｆの一端は、ビア導体７ｄに接続されている。インダクタ導体パターン８ｅの他端とインダクタ導体パターン８ｆの他端とは、点Ｐで相互に接続されたうえ、誘電体層１ｈの側面に形成されたグランド端子３ａに接続されている。

誘電体層１ｉに、前出の２つのビア導体７ｃ、７ｄが形成されている。

また、誘電体層１ｉの上側主面に、２つのインダクタ導体パターン８ｇ、８ｈが形成されている。インダクタ導体パターン８ｇの一端は、ビア導体７ｃに接続されている。インダクタ導体パターン８ｈの一端は、ビア導体７ｄに接続されている。インダクタ導体パターン８ｇの他端とインダクタ導体パターン８ｈの他端とは、点Ｑで相互に接続されたうえ、誘電体層１ｉの側面に形成されたグランド端子３ａに接続されている。

誘電体層１ｊの上側主面に、２つのインダクタ導体パターン８ｉ、８ｊが形成されている。インダクタ導体パターン８ｉの一端は、誘電体層１ｊの側面に形成されたグランド端子３ｂに接続されている。インダクタ導体パターン８ｊの一端は、誘電体層１ｊの側面に形成されたグランド端子３ｄに接続されている。

誘電体層１ｋに、新たに２つのビア導体７ｅ、７ｆが形成されている。ビア導体７ｅは、インダクタ導体パターン８ｉの他端に接続されている。ビア導体７ｆは、インダクタ導体パターン８ｊの他端に接続されている。

誘電体層１ｋの上側主面に、２つのインダクタ導体パターン８ｋ、８ｌが形成されている。インダクタ導体パターン８ｋの一端は、誘電体層１ｋの側面に形成されたグランド端子３ｂに接続されている。インダクタ導体パターン８ｋの他端は、ビア導体７ｅに接続されている。インダクタ導体パターン８ｌの一端は、誘電体層１ｋの側面に形成されたグランド端子３ｄに接続されている。インダクタ導体パターン８ｌの他端は、ビア導体７ｆに接続されている。

誘電体層１ｌに、前出の２つのビア導体７ｅ、７ｆが形成されている。

誘電体層１ｌの上側主面に、２つのインダクタ導体パターン８ｍ、８ｎが形成されている。インダクタ導体パターン８ｍの一端は、誘電体層１ｌの側面に形成された第１入出力端子２ａに接続されている。インダクタ導体パターン８ｍの他端は、ビア導体７ｅに接続されている。インダクタ導体パターン８ｎの一端は、誘電体層１ｌの側面に形成された第２入出力端子２ｂに接続されている。インダクタ導体パターン８ｎの他端は、ビア導体７ｆに接続されている。

誘電体層１ｍに、前出の２つのビア導体７ｅ、７ｆが形成されている。

誘電体層１ｍの上側主面に、２つのインダクタ導体パターン８ｏ、８ｐが形成されている。インダクタ導体パターン８ｏの一端は、誘電体層１ｍの側面に形成された第１入出力端子２ａに接続されている。インダクタ導体パターン８ｏの他端は、ビア導体７ｅに接続されている。インダクタ導体パターン８ｐの一端は、誘電体層１ｍの側面に形成された第２入出力端子２ｂに接続されている。インダクタ導体パターン８ｐの他端は、ビア導体７ｆに接続されている。

誘電体層１ｎの上側主面および側面に、第１入出力端子２ａ、第２入出力端子２ｂ、グランド端子３ａ、３ｂ、３ｃ、３ｄが形成されている。また、誘電体層１ｎの上側主面に、マーク４が形成されている。

以上の構造からなる積層型ＬＣフィルタ１００は、従来から積層型ＬＣフィルタにおいて広く使用されている材料および製造方法を使用して、作製することができる。

積層型ＬＣフィルタ１００は、図３に示す等価回路を備えている。

積層型ＬＣフィルタ１００は、第１入出力端子２ａと第２入出力端子２ｂとの間に、第１インダクタＬ１と第１キャパシタＣ１とが並列に接続された第１ＬＣ並列共振器ＬＣ１と、第２インダクタＬ２と第２キャパシタＣ２とが並列に接続された第２ＬＣ並列共振器ＬＣ２と、第３インダクタＬ３と第３キャパシタＣ３とが並列に接続された第３ＬＣ並列共振器ＬＣ３と、第４インダクタＬ４と第４キャパシタＣ４とが並列に接続された第４ＬＣ並列共振器ＬＣ４とが、この順番に形成されている。そして、第１インダクタＬ１と第２インダクタＬ２とが、第２インダクタＬ２と第３インダクタＬ３とが、第３インダクタＬ３と第４インダクタＬ４とが、それぞれ、磁気結合している。また、第１ＬＣ並列共振器ＬＣ１と第２ＬＣ並列共振器ＬＣ２とが、キャパシタＣ１２によって容量結合している。第３ＬＣ並列共振器ＬＣ３と第４ＬＣ並列共振器ＬＣ４とが、キャパシタＣ３４によって容量結合している。第１ＬＣ並列共振器ＬＣ１と第４ＬＣ並列共振器ＬＣ４とが、キャパシタＣ１４によって、容量結合している。

また、積層型ＬＣフィルタ１００においては、さらに、第１インダクタＬ１と第３インダクタＬ３、第１インダクタＬ１と第４インダクタＬ４、第２インダクタＬ２と第４インダクタＬ４も、それぞれ、磁気結合している。

上記の等価回路を備えた積層型ＬＣフィルタ１００は、所望の周波数特性を備えた４段のバンドパスフィルタを構成している。

次に、積層型ＬＣフィルタ１００の構造と等価回路との関係について説明する。

第１ＬＣ並列共振器ＬＣ１の第１インダクタＬ１は、インダクタ導体パターン８ｍ、８ｏと、ビア導体７ｅと、インダクタ導体パターン８ｉ、８ｋとを繋ぐ導体線路により構成されている。なお、インダクタ導体パターン８ｍ、８ｏは、第１入出力端子２ａに接続されている。また、インダクタ導体パターン８ｉ、８ｋは、グランド端子３ｂに接続されている。

なお、第１インダクタＬ１は、インダクタ導体パターン８ｍとインダクタ導体パターン８ｏとを１組として接続し、インダクタ導体パターン８ｉとインダクタ導体パターン８ｋとを１組として接続することにより、内部抵抗を低くしてＱ値の向上をはかっている。

第１ＬＣ並列共振器ＬＣ１の第１キャパシタＣ１は、キャパシタ導体パターン５ｂと、グランド導体パターン６との間に発生する容量により構成されている。なお、キャパシタ導体パターン５ｂは、第１入出力端子２ａに接続されている。

第１ＬＣ並列共振器ＬＣ１と第２ＬＣ並列共振器ＬＣ２とを容量結合するキャパシタＣ１２は、キャパシタ導体パターン５ｈと、キャパシタ導体パターン５ｄとの間に発生する容量により構成されている。なお、キャパシタ導体パターン５ｈは、第１入出力端子２ａに接続されている。

第２ＬＣ並列共振器ＬＣ２の第２インダクタＬ２は、ビア導体７ａと、インダクタ導体パターン８ａ、８ｃと、ビア導体７ｃと、インダクタ導体パターン８ｅ、８ｇとを繋ぐ導体線路により構成されている。なお、ビア導体７ａは、第１ＬＣ並列共振器ＬＣ１と第２ＬＣ並列共振器ＬＣ２とを容量結合するキャパシタＣ１２の一方の電極であるキャパシタ導体パターン５ｄに接続されている。インダクタ導体パターン８ｅ、８ｇは、点Ｐ、Ｑを経由したうえで、グランド端子３ａに接続されている。

なお、第２インダクタＬ２は、インダクタ導体パターン８ａとインダクタ導体パターン８ｃとを１組として接続し、インダクタ導体パターン８ｅとインダクタ導体パターン８ｇとを１組として接続することにより、内部抵抗を低くしてＱ値の向上をはかっている。

第２ＬＣ並列共振器ＬＣ２の第２キャパシタＣ２は、キャパシタ導体パターン５ｅと、グランド導体パターン６との間に発生する容量により構成されている。なお、キャパシタ導体パターン５ｅは、第１ＬＣ並列共振器ＬＣ１と第２ＬＣ並列共振器ＬＣ２とを容量結合するキャパシタＣ１２の一方の電極であるキャパシタ導体パターン５ｄに接続されている。

第３ＬＣ並列共振器ＬＣ３の第３インダクタＬ３は、ビア導体７ｂと、インダクタ導体パターン８ｂ、８ｄと、ビア導体７ｄと、インダクタ導体パターン８ｆ、８ｈとを繋ぐ導体線路により構成されている。なお、ビア導体７ｂは、後述する、第３ＬＣ並列共振器ＬＣ３と第４ＬＣ並列共振器ＬＣ４とを容量結合するキャパシタＣ３４の一方の電極であるキャパシタ導体パターン５ｇに接続されている。インダクタ導体パターン８ｆ、８ｈは、点Ｐ、Ｑを経由したうえで、グランド端子３ａに接続されている。

なお、第３インダクタＬ３は、インダクタ導体パターン８ｂとインダクタ導体パターン８ｄとを１組として接続し、インダクタ導体パターン８ｆとインダクタ導体パターン８ｈとを１組として接続することにより、内部抵抗を低くしてＱ値の向上をはかっている。

第３ＬＣ並列共振器ＬＣ３の第３キャパシタＣ３は、キャパシタ導体パターン５ｆと、グランド導体パターン６との間に発生する容量により構成されている。なお、キャパシタ導体パターン５ｆは、後述する、第３ＬＣ並列共振器ＬＣ３と第４ＬＣ並列共振器ＬＣ４とを容量結合するキャパシタＣ３４の一方の電極であるキャパシタ導体パターン５ｇに接続されている。

第３ＬＣ並列共振器ＬＣ３と第４ＬＣ並列共振器ＬＣ４とを容量結合するキャパシタＣ３４は、キャパシタ導体パターン５ｉと、キャパシタ導体パターン５ｇとの間に発生する容量により構成されている。なお、キャパシタ導体パターン５ｉは、第１入出力端子２ａに接続されている。キャパシタ導体パターン５ｇは、上述したように、ビア導体７ｂおよびキャパシタ導体パターン５ｆに接続されている。

第４ＬＣ並列共振器ＬＣ４の第４インダクタＬ４は、インダクタ導体パターン８ｎ、８ｐと、ビア導体７ｆと、インダクタ導体パターン８ｊ、８ｌとを繋ぐ導体線路により構成されている。なお、インダクタ導体パターン８ｎ、８ｐは、第２入出力端子２ｂに接続されている。また、インダクタ導体パターン８ｊ、８ｌは、グランド端子３ｄに接続されている。

なお、第４インダクタＬ４は、インダクタ導体パターン８ｎとインダクタ導体パターン８ｐとを１組として接続し、インダクタ導体パターン８ｊとインダクタ導体パターン８ｌとを１組として接続することにより、内部抵抗を低くしてＱ値の向上をはかっている。

第４ＬＣ並列共振器ＬＣ４の第４キャパシタＣ４は、キャパシタ導体パターン５ｃと、グランド導体パターン６との間に発生する容量により構成されている。なお、キャパシタ導体パターン５ｃは、第２入出力端子２ｂに接続されている。

第１ＬＣ並列共振器ＬＣ１と第４ＬＣ並列共振器ＬＣ４とを容量結合するキャパシタＣ１４は、キャパシタ導体パターン５ａを介在させて、キャパシタ導体パターン５ｂとキャパシタ導体パターン５ｃとの間に発生する容量により構成されている。なお、上述したとおり、キャパシタ導体パターン５ｂは第１入出力端子２ａに接続され、キャパシタ導体パターン５ｃは第２入出力端子２ｂに接続されている。

以上のような構造および等価回路からなる第１実施形態にかかる積層型ＬＣフィルタ１００は、次のような特長を備えている。

図４（Ａ）、（Ｂ）に、積層型ＬＣフィルタ１００における、積層体１内における第１インダクタＬ１、第２インダクタＬ２、第３インダクタＬ３、第４インダクタＬ４の形成位置を示す。ただし、図４（Ａ）は積層型ＬＣフィルタ１００の透視平面図、図４（Ｂ）は積層型ＬＣフィルタ１００の透視側面図である。

積層型ＬＣフィルタ１００の積層体１は、図４（Ａ）に示すように、誘電体層１ａ〜１ｎの積層方向に見た場合に、第１平面領域ＦＤ１と、第２平面領域ＦＤ２とを含んでいる。そして、第１平面領域ＦＤ１に、第１インダクタＬ１と第２インダクタＬ２とが形成されている。また、第２平面領域ＦＤ２に、第３インダクタＬ３と第４インダクタＬ４とが形成されている。

積層型ＬＣフィルタ１００の積層体１は、図４（Ｂ）に示すように、誘電体層１ａ〜１ｎの積層方向と垂直な方向に見た場合に、上から順番に、第１厚み領域ＴＤ１と、第２厚み領域ＴＤ２と、第３厚み領域ＴＤ３とを含んでいる。そして、第１厚み領域ＴＤ１に、第１インダクタＬ１と第４インダクタＬ４とが形成されている。また、第２厚み領域ＴＤ２に、第２インダクタＬ２と第３インダクタＬ３とが形成されている。なお、第３厚み領域ＴＤ３には、図示していないが、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第４キャパシタＣ４、キャパシタＣ１２、キャパシタＣ３４、キャパシタＣ１４が形成されている。

第１インダクタＬ１と第２インダクタＬ２とは、上下に配置され、それぞれの空芯部分が重なっているため、磁気結合している。

また、第２インダクタＬ２と第３インダクタＬ３とは、平面方向に並べて配置され、かつ、第２インダクタＬ２のインダクタ導体パターン８ｅと第３インダクタＬ３のインダクタ導体パターン８ｆとが点Ｐで接続されたうえでグランド端子３ａに接続され、かつ、第２インダクタＬ２のインダクタ導体パターン８ｇと第３インダクタＬ３のインダクタ導体パターン８ｈとが点Ｑで接続されたうえでグランド端子３ａに接続されているため、磁気結合している。なお、積層型ＬＣフィルタ１００は、第２インダクタＬ２のインダクタ導体パターン８ｅと第３インダクタＬ３のインダクタ導体パターン８ｆとを相互に接続し、第２インダクタＬ２のインダクタ導体パターン８ｇと第３インダクタＬ３のインダクタ導体パターン８ｈとを相互に接続したうえで、グランド端子３ａに接続する手法を採用したことにより、第２インダクタＬ２と第３インダクタＬ３との磁気結合が強められて、通過帯域の広帯域化がはかられている。

また、第３インダクタＬ３と第４インダクタＬ４とは、上下に配置され、それぞれの空芯部分が重なっているため、磁気結合している。

さらに、第１インダクタＬ１と第４インダクタＬ４とは、平面方向に並べて近接して配置されているため、磁気結合している。

さらに、第１インダクタＬ１と第３インダクタＬ３とは、層は異なるが平面方向に並べて近接して配置されているため、磁気結合している。

さらに、第２インダクタＬ２と第４インダクタＬ４とは、層は異なるが平面方向に並べて近接して配置されているため、磁気結合している。

以上のように、積層型ＬＣフィルタ１００は、第１インダクタＬ１と第２インダクタＬ２、第２インダクタＬ２と第３インダクタＬ３、第３インダクタＬ３と第４インダクタＬ４を、それぞれ、磁気結合させることにより、バンドパスフィルタとしての基本的な周波数特性を形成している。

さらに、積層型ＬＣフィルタ１００は、第１インダクタＬ１と第３インダクタＬ３とを磁気結合させること、また、第２インダクタＬ２と第４インダクタＬ４とを磁気結合させることによって、周波数特性に所望の極を形成し、かつ、入出力インピーダンスの整合をはかっている。また、積層型ＬＣフィルタ１００においては、第１インダクタＬ１と第４インダクタＬ４とを磁気結合させることによって、周波数特性に所望の極を形成している。

また、積層型ＬＣフィルタ１００は、第１ＬＣ並列共振器ＬＣ１の、第１厚み領域ＴＤ１に形成された第１インダクタＬ１と、第３厚み領域に形成された第１キャパシタＣ１との接続を、積層体１の外表面に形成された第１入出力端子２ａとグランド端子３ｂを経由させておこなっている。仮に、第１インダクタＬ１と第１キャパシタＣ１とを、第２厚み領域ＴＤ２の内部に別途形成したビア導体によって接続した場合、別途形成するビア導体にスペースを取られるため、第２インダクタＬ２を小型化せざるを得ず、第２インダクタＬ２のインダクタンス値が低下してしまうという問題が発生する。しかしながら、積層型ＬＣフィルタ１００は、第１インダクタＬ１と第１キャパシタＣ１とを、積層体１の外表面に形成された第１入出力端子２ａとグランド端子３ｂによって接続することにより、この問題を回避している。

同様に、積層型ＬＣフィルタ１００は、第４ＬＣ並列共振器ＬＣ４の、第１厚み領域ＴＤ１に形成された第４インダクタＬ４と、第３厚み領域に形成された第４キャパシタＣ４との接続を、積層体１の外表面に形成された第２入出力端子２ｂとグランド端子３ｄを経由させておこなっている。仮に、第４インダクタＬ４と第４キャパシタＣ４とを、第２厚み領域ＴＤ２の内部に別途形成したビア導体によって接続した場合、別途形成するビア導体にスペースを取られるため、第２厚み領域ＴＤ２に形成される第３インダクタＬ３を小型化せざるを得ず、第３インダクタＬ３のインダクタンス値が低下してしまうという問題が発生する。しかしながら、積層型ＬＣフィルタ１００は、第４インダクタＬ４と第４キャパシタＣ４とを、積層体１の外表面に形成された第２入出力端子２ｂとグランド端子３ｄによって接続することにより、この問題を回避している。

また、積層型ＬＣフィルタ１００は、積層体１を誘電体層１ａ〜１ｎの積層方向に透視した場合に、第１インダクタＬ１の空芯部分と第２インダクタＬ２の空芯部分とが重なり、かつ、第１インダクタＬ１の空芯部分と第２インダクタＬ２の空芯部分とが重なった部分が、キャパシタ導体パターン５ａ〜５ｉ、グランド導体パターン６によって、塞がれていない。また、第３インダクタＬ３の空芯部分と第４インダクタＬ４の空芯部分とが重なり、かつ、第３インダクタＬ３の空芯部分と第４インダクタＬ４の空芯部分とが重なった部分が、キャパシタ導体パターン５ａ〜５ｉ、グランド導体パターン６によって、塞がれていない。図５に、積層体１を誘電体層１ａ〜１ｎの積層方向に透視した透視平面図を示す。図５において、キャパシタ導体パターン５ａ〜５ｉ、グランド導体パターン６、インダクタ導体パターン８ａ〜８ｐの少なくともいずれかが形成されている領域を、導体パターン形成領域ＣＤとして示す。図５から分かるように、導体パターン形成領域ＣＤには、２つの導体パターンン非形成部分Ｎ１、Ｎ２を含んでいる。そして、導体パターンン非形成部分Ｎ１と、第１インダクタＬ１の空芯部分、第２インダクタＬ２の空芯部分とが重なり、導体パターンン非形成部分Ｎ２と、第３インダクタＬ３の空芯部分、第４インダクタＬ４の空芯部分とが重なっている。この結果、第１インダクタＬ１〜第４インダクタＬ４の磁束形成は、キャパシタ導体パターン５ａ〜５ｉ、グランド導体パターン６によって阻害されておらず、第１インダクタＬ１〜第４インダクタＬ４のＱ値は大きく、積層型ＬＣフィルタ１００の挿入損失は小さい。

以上のような構造、等価回路および特長を備えた積層型ＬＣフィルタ１００は、必要な極が形成され、入出力インピーダンスが整合された、所望の周波数特性を備えている。図６に、積層型ＬＣフィルタ１００の周波数特性を示す。図６から分かるように、積層型ＬＣフィルタ１００の周波数特性は、複数箇所に極が形成され、かつ、入出力インピーダンスの整合がはかられている。

また、積層型ＬＣフィルタ１００は、第１インダクタＬ１〜第４インダクタＬ４を、ビア導体とインダクタ導体パターンとビア導体とを順番にループ状に接続したループビア構造のインダクタによって構成したものではないため、低背化をはかっても、第１インダクタＬ１〜第４インダクタＬ４のインダクタンス値が低下してしまうことがない。

［第２実施形態］
図７（Ａ）、（Ｂ）に、第２実施形態にかかる積層型ＬＣフィルタ２００を示す。ただし、図７（Ａ）は積層型ＬＣフィルタ２００の透視平面図、図７（Ｂ）は積層型ＬＣフィルタ２００の透視側面図である。

積層型ＬＣフィルタ２００は、第１実施形態にかかる積層型ＬＣフィルタ１００に変更を加えた。具体的には、積層型ＬＣフィルタ１００では、第３インダクタＬ３を第２厚み領域ＴＤ２に形成し、第４インダクタＬ４を第１厚み領域ＴＤ１に形成していたが、積層型ＬＣフィルタ２００では、これを入れ替え、図７（Ｂ）に示すように、第３インダクタＬ３を第１厚み領域ＴＤ１に形成し、第４インダクタＬ４を第２厚み領域ＴＤ２に形成した。そして、この変更にともない、積層型ＬＣフィルタ２００は、キャパシタ導体パターン５ａ〜５ｉ、グランド導体パターン６、インダクタ導体パターン８ａ〜８ｐの一部のものの形状や、形成位置を変更した。また、これらの導体パターンの、第１入出力端子２ａ、第２入出力端子２ｂ、グランド端子３ａ〜３ｄに対する接続関係の一部を変更した。

なお、積層型ＬＣフィルタ１００では、第２インダクタＬ２のインダクタ導体パターン８ｅと第３インダクタＬ３のインダクタ導体パターン８ｆとを点Ｐにおいて接続し、第２インダクタＬ２のインダクタ導体パターン８ｇと第３インダクタＬ３のインダクタ導体パターン８ｈとを点Ｑにおいて接続したうえで、グランド端子３ａに接続し、通過帯域の広帯域化をはかる手法を採用していたが、積層型ＬＣフィルタ２００では、この手法は採用していない。すなわち、インダクタ導体パターン８ｅ、インダクタ導体パターン８ｆ、インダクタ導体パターン８ｇ、インダクタ導体パターン８ｈは、それぞれ個別に、グランド端子３ａに接続されている。

積層型ＬＣフィルタ２００も、積層型ＬＣフィルタ１００と同様に、第１インダクタＬ１と第２インダクタＬ２、第２インダクタＬ２と第３インダクタＬ３、第３インダクタＬ３と第４インダクタＬ４が、それぞれ磁気結合しているのに加えて、第１インダクタＬ１と第３インダクタＬ３、第１インダクタＬ１と第４インダクタＬ４、第２インダクタＬ２と第４インダクタＬ４が、それぞれ磁気結合しており、必要な極が形成され、入出力インピーダンスが整合された、所望の周波数特性を備えている。

［第３実施形態］
図８（Ａ）、（Ｂ）に、第３実施形態にかかる積層型ＬＣフィルタ３００を示す。ただし、図８（Ａ）は積層型ＬＣフィルタ３００の透視平面図、図８（Ｂ）は積層型ＬＣフィルタ３００の透視側面図である。

積層型ＬＣフィルタ３００も、第１実施形態にかかる積層型ＬＣフィルタ１００に変更を加えた。具体的には、積層型ＬＣフィルタ１００では、第１厚み領域ＴＤ１を積層体１の一方の主面（図における上側の主面）に近い側に形成し、第２厚み領域ＴＤ２を積層体１の内部側に形成していたが、積層型ＬＣフィルタ３００では、これを入れ替え、第２厚み領域ＴＤ２を積層体１の一方の主面（図における上側の主面）に近い側に形成し、第１厚み領域ＴＤ１を積層体１の内部側に形成した。

積層型ＬＣフィルタ３００も、積層型ＬＣフィルタ１００と同様に、第１インダクタＬ１と第２インダクタＬ２、第２インダクタＬ２と第３インダクタＬ３、第３インダクタＬ３と第４インダクタＬ４が、それぞれ磁気結合しているのに加えて、第１インダクタＬ１と第３インダクタＬ３、第１インダクタＬ１と第４インダクタＬ４、第２インダクタＬ２と第４インダクタＬ４が、それぞれ磁気結合しており、必要な極が形成され、入出力インピーダンスが整合された、所望の周波数特性を備えている。

以上、第１実施形態にかかる積層型ＬＣフィルタ１００、第２実施形態にかかる積層型ＬＣフィルタ２００、第３実施形態にかかる積層型ＬＣフィルタ３００について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。

１・・・積層体
１ａ〜１ｎ・・・誘電体層
２ａ・・・第１入出力端子
２ｂ・・・第２入出力端子
３ａ〜３ｄ・・・グランド端子
５ａ〜５ｇ・・・キャパシタ導体パターン
６・・・グランド導体パターン
７ａ〜７ｆ・・・ビア導体
８ａ〜８ｐ・・・インダクタ導体パターン
ＦＤ１・・・第１平面領域
ＦＤ２・・・第２平面領域
ＴＤ１・・・第１厚み領域
ＴＤ２・・・第２厚み領域
ＴＤ３・・・第３厚み領域
ＣＤ・・・導体パターン形成領域
１００、２００、３００・・・積層型ＬＣフィルタ

Claims (5)

1. 複数の誘電体層が積層された直方体状の積層体と、
   前記積層体の外表面に形成された第１入出力端子および第２入出力端子と、
   前記積層体の外表面に形成された少なくとも１つのグランド端子と、
   前記誘電体層の層間に形成された複数のインダクタ導体パターンと、
   前記誘電体層の層間に形成された複数のキャパシタ導体パターンと、
   前記誘電体層の層間に形成された少なくとも１つのグランド導体パターンと、を備え、
   前記インダクタ導体パターンにより第１インダクタ、第２インダクタ、第３インダクタ、第４インダクタがそれぞれ形成され、
   前記キャパシタ導体パターンと前記グランド導体パターンとの間に形成された容量により第１キャパシタ、第２キャパシタ、第３キャパシタ、第４キャパシタがそれぞれ形成され、
   前記第１インダクタと前記第１キャパシタとが並列に接続されて第１ＬＣ並列共振器が形成され、前記第２インダクタと前記第２キャパシタとが並列に接続されて第２ＬＣ並列共振器が形成され、前記第３インダクタと前記第３キャパシタとが並列に接続されて第３ＬＣ並列共振器が形成され、前記第４インダクタと前記第４キャパシタとが並列に接続されて第４ＬＣ並列共振器が形成され、前記第１ＬＣ並列共振器〜前記第４ＬＣ並列共振器の前記グランド端子側とは反対側の一端同士は導体路で直接には接続されず、前記第１インダクタと前記第２インダクタとが、前記第２インダクタと前記第３インダクタとが、前記第３インダクタと前記第４インダクタとが、それぞれ、磁気結合した４段の積層型ＬＣフィルタであって、
   前記積層体は、前記誘電体層の積層方向に見た場合に、第１平面領域と第２平面領域とを含み、
   前記積層体は、前記誘電体層の積層方向と垂直な方向に見た場合に、それぞれ前記誘電体層の積層方向に所定の厚みを備えた、第１厚み領域と第２厚み領域とを含み、
   前記積層体を前記誘電体層の積層方向に透視した場合に、前記第１インダクタと前記第２インダクタとが前記第１平面領域に形成されるとともに、前記第３インダクタと前記第４インダクタとが前記第２平面領域に形成され、
   前記積層体を前記誘電体層の積層方向と垂直な方向に透視した場合に、前記第１インダクタと前記第４インダクタとが前記第１厚み領域に形成されるとともに、前記第２インダクタと前記第３インダクタとが前記第２厚み領域に形成され、
   誘電体層の積層方向に透視したとき、前記第１インダクタと前記第３インダクタとが重ならず、かつ、前記第２インダクタと前記第４インダクタとが重ならず、
   前記積層体は、前記誘電体層の積層方向と垂直な方向に見た場合に、前記第１厚み領域と前記第２厚み領域に加えて、さらに第３厚み領域を含み、
   前記第１厚み領域、前記第２厚み領域、前記第３厚み領域は、前記誘電体層の積層方向に、この順番で配置され、
   前記積層体を前記誘電体層の積層方向と垂直な方向に透視した場合に、前記第１キャパシタと前記第２キャパシタと前記第３キャパシタと前記第４キャパシタとが前記第３厚み領域に形成され、
   前記第１ＬＣ並列共振器の前記第１インダクタの一端と前記第１キャパシタの一端とが、前記積層体の外表面に形成された前記第１入出力端子を経由して接続されるとともに、前記第１インダクタの他端と前記第１キャパシタの他端とが、前記積層体の外表面に形成された前記グランド端子を経由して接続され、
   前記第４ＬＣ並列共振器の前記第４インダクタの一端と前記第４キャパシタの一端とが、前記積層体の外表面に形成された前記第２入出力端子を経由して接続されるとともに、前記第４インダクタの他端と前記第４キャパシタの他端とが、前記積層体の外表面に形成された前記グランド端子を経由して接続される、積層型ＬＣフィルタ。
2. 前記第１インダクタと前記第４インダクタとが第１厚み領域に形成されるとともに、前記第２インダクタと前記第３インダクタとが前記第２厚み領域に形成され、
   前記第２インダクタを構成する前記インダクタ導体パターンの一端と前記第３インダクタを構成する前記インダクタ導体パターンの一端とが、相互に接続されたうえで、前記グランド端子に接続された、請求項１に記載された積層型ＬＣフィルタ。
3. 前記第１厚み領域が前記積層体の一方の主面に近い側に形成され、前記第２厚み領域が前記積層体の内部側に形成された、請求項１または２に記載された積層型ＬＣフィルタ。
4. 前記第２厚み領域が前記積層体の一方の主面に近い側に形成され、前記第１厚み領域が前記積層体の内部側に形成された、請求項１または２に記載された積層型ＬＣフィルタ。
5. 前記積層体を前記誘電体層の積層方向に透視した場合に、
   前記第１インダクタの空芯部分と前記第２インダクタの空芯部分とが、少なくとも部分的に重なり、
   前記第１インダクタの空芯部分と前記第２インダクタの空芯部分とが重なった部分が、前記キャパシタ導体パターンおよび前記グランド導体パターンと重なっていない、または、前記キャパシタ導体パターンもしくは前記グランド導体パターンと部分的に重なっているが完全には重なっておらず、
   前記第３インダクタの空芯部分と前記第４インダクタの空芯部分とが、少なくとも部分的に重なり、
   前記第３インダクタの空芯部分と前記第４インダクタの空芯部分とが重なった部分が、前記キャパシタ導体パターンおよび前記グランド導体パターンと重なっていない、または、前記キャパシタ導体パターンもしくは前記グランド導体パターンと部分的に重なっているが完全には重なっていない、請求項１ないし４のいずれか１項に記載された積層型ＬＣフィルタ。

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