JP6888985B2 - 積層型ミニチュアライズ薄膜電池及びその製造方法 - Google Patents
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Description
本発明は、セル面積の狭小化を実現する、積層型のミニチュアライズ薄膜電池及びその製造方法に関する。
近年、携帯電話やスマートフォン、コンピュータ等の電子機器の小型化に伴い、それに内蔵される半導体素子とともに、これを駆動する電源として固体電池が組み込まれている。このような場合、電子機器の小型化に対応するため、半導体基板上に、半導体素子とともに、固体電池が形成される構成が多用されている（たとえば、特許文献１）。
特許文献１には、固体電池の充放電を担うイオン、例えば、リチウムイオンが半導体基板に拡散する場合があり、半導体基板に拡散したイオンが、半導体素子に達すると、半導体素子の特性が劣化したり、半導体素子が誤動作を起したりする可能性があるため、固体電池の基板上に占める面積を小さくして、形成すべき拡散層の領域を小さくし、拡散層内のＮ型不純物を高くするために必要なＮ型不純物の量が少なくて済む構成例が提案されている。特許文献１の構成例（図１、図３）は単一セルを配置する場合を開示したものであり、セルを複数配置して容量の拡大を図る技術については考慮されていない。
特許文献２には、製造性、密度、及び信頼性が改善され、コストが低くなった充電可能なリチウムベースの電池を製造できる、薄膜リチウム電池の製造方法が開示されている。この製法による薄膜リチウム電池は、少なくとも、基材上に、カソード電流コレクタ、カソード材料、固体電解質、アノード電流コレクタを順に積層したものであり、固体電解質がカソード材料の外側面まで覆う構成を採用することにより、固体電解質はカソード材料をアノード電流コレクタから分離する働きを有する。
これを実現するため、図１８に示すように、上位に配置される部材ほど小さな面積を有する構成とされている。つまり、側断面方向から見ると、カソード電流コレクタ、カソード材料、アノード電流コレクタの各側面は、段々畑のように階段状の不揃いな形状を持たざるを得ない。このため、セルの占有する面積は、最も狭い面積をとる最上層に位置するアノード電流コレクタではなく、最も広い面積をとる最下層に位置するカソード電流コレクタで決まるため、セル設置面積の小型化を図ることが困難であった。二次元的な配置例が図１７に開示されているが、最密の配置は、最も広い面積をとる最下層に位置するカソード電流コレクタによって制限される。
セル設置面積の小型化を図るためには、図１８に示す側断面方向から見て、最下層に位置するカソード電流コレクタが、最上層に位置するアノード電流コレクタと同様の形状を有して積層配置されるべきではあるが、これに対応する手法については、引用文献２には全く開示されていない。
本発明者らは、上述した状況を踏まえ、複数のセルを三次元方向に配置することが可能な、積層型のミニチュアライズ薄膜電池を所定の狭小セルにて作製する製造方法の開発を目指した。
本発明は、上述した事情に鑑みてなされたもので、複数のセルを三次元方向に配置することが可能な、積層型のミニチュアライズ薄膜電池を所定の狭小セルにて作製する製造方法を提供することを目的とする。
本発明の請求項１に記載の積層型ミニチュアライズ薄膜電池は、電池として機能する単一のセルは、基材上に、カソード電流コレクタ層、カソード層、固体電解質層、アノード層、アノード電極コレクタ層、封止層を順に、積層してなる構造を含み、前記セルが複数個、その積層（厚さ）方向に重ねて配置される積層型ミニチュアライズ薄膜電池であって、
前記セルを構成する前記固体電解質層の側断面と前記カソード層の側断面が面一を構成する第一部位を備え、該第一部位は、上下に積層配置された各セルのカソード電流コレクタ層どうしを繋ぐ貫通電極Ａの側面と、前記封止層を介して、所定の離間距離をもって配置される、ことを特徴とする。
前記セルを構成する前記固体電解質層の側断面と前記カソード層の側断面が面一を構成する第一部位を備え、該第一部位は、上下に積層配置された各セルのカソード電流コレクタ層どうしを繋ぐ貫通電極Ａの側面と、前記封止層を介して、所定の離間距離をもって配置される、ことを特徴とする。
本発明の請求項２に記載の積層型ミニチュアライズ薄膜電池は、請求項１において、前記セルを構成する前記カソード層の側断面を前記固体電解質層が被覆する第二部位を備え、該第二部位は、上下に積層配置された各セルのアノード電流コレクタ層どうしを繋ぐ貫通電極Ｂの側面と、前記封止層及び前記アノード電極コレクタ層を介して、所定の離間距離をもって配置される、ことを特徴とする。
本発明の請求項３に記載の積層型ミニチュアライズ薄膜電池は、請求項１又は２において、前記固体電解質層がＬｉＰＯＮであり、かつ、前記カソード層がＬｉＣｏＯ２ である、ことを特徴とする。
本発明の請求項４に記載の積層型ミニチュアライズ薄膜電池は、請求項１乃至４のいずれか一項において、前記積層してなる構造が、前記基材の面内に複数個、配置されていることを特徴とする。
本発明の請求項５に記載の積層型ミニチュアライズ薄膜電池の製造方法は、電池として機能する単一のセルは、基材上に、カソード電流コレクタ層、カソード層、固体電解質層、アノード層、アノード電極コレクタ層、封止層を順に、積層してなる構造を含み、前記セルが複数個、その積層（厚さ）方向に重ねて配置される積層型のミニチュアライズ薄膜電池の製造方法であって、
前記カソード層に前記固体電解質層が重ねて配置された状態において、該カソード層と該固体電解質層とを一括してエッチング処理を行い、前記セルを構成する前記固体電解質層の側断面と前記カソード層の側断面が面一を構成する第一部位を形成する工程を含む、ことを特徴とする。
前記カソード層に前記固体電解質層が重ねて配置された状態において、該カソード層と該固体電解質層とを一括してエッチング処理を行い、前記セルを構成する前記固体電解質層の側断面と前記カソード層の側断面が面一を構成する第一部位を形成する工程を含む、ことを特徴とする。
本発明に係る積層型ミニチュアライズ薄膜電池においては、電池として機能する単一のセルが、基材上に、カソード電流コレクタ層、カソード層、固体電解質層、アノード層、アノード電極コレクタ層、封止層を順に、積層してなる構造を備え、このようなセルが複数個、その積層（厚さ）方向に重ねて配置される。これにより、単一のセルが占める面積あたり、重ねて配置されるセルの数の分だけ、倍増したセルを設けることができる。たとえば、単一のセルが占める面積に、３個（ｎ個）のセルを重ねて配置するならば、単位面積あたりの容量を３倍（ｎ倍：ｎは整数）とすることが可能となる。
このような配置からなる積層型ミニチュアライズ薄膜電池は、前記セルを構成する前記固体電解質層の側断面と前記カソード層の側断面が面一を構成する第一部位を備えることにより実現できる。これにより、この第一部位は、上下に積層配置された各セルのカソード電流コレクタ層どうしを繋ぐ貫通電極Ａの側面と、前記封止層を介して、所定の離間距離をもって配置することが可能となる。
ゆえに、本発明よれば、セルを複数個、その積層（厚さ）方向に重ねて配置した場合、積層階に依存せず、各積層階における第一部位は、上下に積層配置された各セルのカソード電流コレクタ層どうしを繋ぐ貫通電極Ａとの離間距離が、ほぼ所定の数値を保つように構成することが可能となる。つまり、本発明の第一部位の存在は、積層方向において、側面が規定された構成をもたらす。
したがって、本発明は、複数のセルを三次元方向に配置することが可能な、積層型のミニチュアライズ薄膜電池を所定の狭小なセル面積において実現することに貢献する。
したがって、本発明は、複数のセルを三次元方向に配置することが可能な、積層型のミニチュアライズ薄膜電池を所定の狭小なセル面積において実現することに貢献する。
これに対して、従来のセルは、引用文献２の図１８に示すように、単一のセル自体がその積層断面において階段状の形状をなしており、最も幅広をなす積層構造の最下段に位置する薄膜の側端部の位置によって、セルのフットプリントも決まってしまう。特に、セルの積層断面における階段状の形状は、セルの上にセルを重ねて配置しようとした場合、その構成を極めて困難なものとする。このため、従来のセルは、積層構造に不向きであり、積層構造を実現することはできなかった。
以下の好ましい実施形態の詳細な説明では、本出願の一部をなす添付図面が参照されるが、それには本発明を実施することができる具体的な実施形態が例として示されている。他の実施形態を用いることもでき、本発明の範囲を逸脱することなく構造的な変更を加えることができることは言うまでもない。
図１は、本発明に係る薄膜電池（以下、セルとも呼ぶ）の基本構造を示す断面図である。図１の薄膜電池は、その代表例である、薄膜リチウム電池１０の例を示している。
薄膜リチウム電池（単一セル）１０は、たとえば、平板状の基体（Ｓｉ）１１上に、カソード電流コレクタ層（Ｐｔ／Ｔｉ）１２、カソード層（ＬｉＣｏＯ２）１３、固体電解質層（ＬｉＰＯＮ）１４、アノード層（Ｌｉ）１６、アノード電極コレクタ層（Ｎｉ／Ｃｒ）１５、封止層（ＢＣＢ）１７、を設けてなる構造体である。
薄膜リチウム電池（単一セル）１０は、たとえば、平板状の基体（Ｓｉ）１１上に、カソード電流コレクタ層（Ｐｔ／Ｔｉ）１２、カソード層（ＬｉＣｏＯ２）１３、固体電解質層（ＬｉＰＯＮ）１４、アノード層（Ｌｉ）１６、アノード電極コレクタ層（Ｎｉ／Ｃｒ）１５、封止層（ＢＣＢ）１７、を設けてなる構造体である。
このような構造体をミリ単位で作製する場合（たとえば、図１の構造体を図面の上方から見た大きさが２ｍｍ角の場合）には、膜のパターニングが必要であるが、その際には以下に示す課題（ａ１）〜（ａ４）が存在した。図２は、パターンサイズとシャドウマスクとの関係を示す模式図である。
（ａ１）特定形状を有する膜は、シャドウマスクを用いてスパッタ法により、所望の形状を有すルようにパターニング形成される。この手法によれば、シャドウマスクＭＡの開口面積が広い場合（パターンサイズが大きい場合）には、膜ＦＡは所望の堆積形状とすることができる［図２（ａ）］。これに対して、シャドウマスクＭＢの開口面積が狭くなる（パターンサイズが小さくなる）につれて、膜ＦＢの堆積形状が変わり、容量が低下する虞があった［図２（ｂ）］。所望の堆積形状が得られるまでスパッタ処理時間の延長を行うことにより、所望の堆積形状を作製することは不可能ではない。しかしながら、そのためのスパッタ処理時間の長大化は成膜スループットの低下を招くとともに、スパッタのターゲット材を過剰に消費することにもなるため、コスト増大化が避けられず実用に適さない。
ゆえに、成膜工程（マスク開口小型化）によって、上記構成からなる電池における各膜を所定の狭小なセル面積に収めることは困難であった。
（ａ２）固体電解質層（ＬｉＰＯＮ）１４は、リフトオフ法を用いて形成されるが、耐薬品性（吸湿性）の問題があった。つまり、水や酸、アルカリ、有機溶剤に対する耐性を備える必要があり、使用できる材料が制限され、材料選択の幅を狭める虞があった。
（ａ３）成膜した後、膜の外形を整えるために、レーザー加工法が用いられるが、加工した膜の外形端部にクラックが発生し、膜の性能を低下させる虞があった。
（ａ４）図１に示すように、従来の製法による薄膜電池は、構造体が厚み方向において、下層階から上層階に向うほど面積が狭くなり、裾広がりの断面形状となる傾向があった。このため、構造体をミリ単位で作製するためには、下層階の面積（フットプリント）を狭くすることが困しい状況にあった。
（ａ１）特定形状を有する膜は、シャドウマスクを用いてスパッタ法により、所望の形状を有すルようにパターニング形成される。この手法によれば、シャドウマスクＭＡの開口面積が広い場合（パターンサイズが大きい場合）には、膜ＦＡは所望の堆積形状とすることができる［図２（ａ）］。これに対して、シャドウマスクＭＢの開口面積が狭くなる（パターンサイズが小さくなる）につれて、膜ＦＢの堆積形状が変わり、容量が低下する虞があった［図２（ｂ）］。所望の堆積形状が得られるまでスパッタ処理時間の延長を行うことにより、所望の堆積形状を作製することは不可能ではない。しかしながら、そのためのスパッタ処理時間の長大化は成膜スループットの低下を招くとともに、スパッタのターゲット材を過剰に消費することにもなるため、コスト増大化が避けられず実用に適さない。
ゆえに、成膜工程（マスク開口小型化）によって、上記構成からなる電池における各膜を所定の狭小なセル面積に収めることは困難であった。
（ａ２）固体電解質層（ＬｉＰＯＮ）１４は、リフトオフ法を用いて形成されるが、耐薬品性（吸湿性）の問題があった。つまり、水や酸、アルカリ、有機溶剤に対する耐性を備える必要があり、使用できる材料が制限され、材料選択の幅を狭める虞があった。
（ａ３）成膜した後、膜の外形を整えるために、レーザー加工法が用いられるが、加工した膜の外形端部にクラックが発生し、膜の性能を低下させる虞があった。
（ａ４）図１に示すように、従来の製法による薄膜電池は、構造体が厚み方向において、下層階から上層階に向うほど面積が狭くなり、裾広がりの断面形状となる傾向があった。このため、構造体をミリ単位で作製するためには、下層階の面積（フットプリント）を狭くすることが困しい状況にあった。
＜積層型ミニチュアライズ薄膜電池装置を構成するセルの製造＞
本発明者らは、上述した課題を解決できる手法（リソグラフィ法、ドライエッチング法）について鋭意検討した結果、以下に述べる製法を見出した。
図３〜図２７は、本発明の積層型ミニチュアライズ薄膜電池を構成するセルの製造工程を示す断面図である。以下では、各図面を用い、各製造工程について説明する。
本発明者らは、上述した課題を解決できる手法（リソグラフィ法、ドライエッチング法）について鋭意検討した結果、以下に述べる製法を見出した。
図３〜図２７は、本発明の積層型ミニチュアライズ薄膜電池を構成するセルの製造工程を示す断面図である。以下では、各図面を用い、各製造工程について説明する。
シリコン基板の一主面にシリコン酸化膜を設けた基体２１を用意し、このシリコン酸化膜を覆うように、カソード電流コレクタ層（Ｐｔ／Ｔｉ）２２をスパッタ法により成膜する。これにより、中間体２０Ａを形成する［図３］。
中間体２０Ａのカソード電流コレクタ層（Ｐｔ／Ｔｉ）２２を覆うように、所望のレジスト２３をスピンコート法により成膜する。これにより、中間体２０Ｂを形成する［図４］。
フォトリソ法を用いることにより、中間体２０Ｂのレジスト２３から所望の形状にパターニングされたレジスト２３Ａを作製する。これにより、中間体２０Ｃを形成する［図５］。
中間体２０Ｃのパターニングされたレジスト２３Ａをマスクとして用い、ドライエッチング法により、カソード電流コレクタ層２２を所望のパターンに加工し、パターン化されたカソード電流コレクタ層２２Ａを作製する。これにより、中間体２０Ｄを形成する［図６］。
ドライアッシング法を用い、中間体２０Ｄのパターン化されたレジスト２３Ａを除去する。これにより、基体２１にパターン化されたカソード電流コレクタ層２２Ｂが配されてなる中間体２０Ｅを形成する［図７］。
基体２１とパターン化されたカソード電流コレクタ層２２Ｂとを覆うように、カソード層（ＬｉＣｏＯ２）２４をスパッタ法により成膜する。その後、ポストアニール処理を施す。これにより、中間体２０Ｆを形成する［図８］。
中間体２０Ｆのカソード層２４を覆うように、所望のレジスト２５をスピンコート法により成膜する。これにより、中間体２０Ｇを形成する［図９］。
フォトリソ法を用いることにより、中間体２０Ｇのレジスト２５から所望の形状にパターニングされたレジスト２５Ａを作製する。これにより、レジスト２５Ａに覆われていない部位を有するカソード層２４を含む、中間体２０Ｈを形成する［図１０］。
中間体２０Ｈのパターニングされたレジスト２５Ａをマスクとして用い、ドライエッチング法により、カソード層２４を所望のパターンに加工し、パターン化されたカソード層２４Ａを作製する。これにより、中間体２０Ｉを形成する［図１１］。
ドライアッシング法を用い、中間体２０Ｉのパターン化されたレジスト２５Ｂを除去する。これにより、基体２１に載置された、パターン化されたカソード電流コレクタ層２２Ｂの上に、パターン化されたカソード層２４Ｂが配されてなる中間体２０Ｊを形成する［図１２］。
基体２１、パターン化されたカソード電流コレクタ層２２Ｂ、及び、パターン化されたカソード層２４Ｂを覆うように、固体電解質層（ＬｉＰＯＮ）２６をスパッタ法により成膜する。これにより、中間体２０Ｋを形成する［図１３］。
中間体２０Ｋの固体電解質層２６を覆うように、所望のレジスト２７をスピンコート法により成膜する。これにより、中間体２０Ｌを形成する［図１４］。
フォトリソ法を用いることにより、中間体２０Ｌのレジスト２７から所望の形状にパターニングされたレジスト２７Ａを作製する。これにより、レジスト２７Ａに覆われていない部位を有する固体電解質層２６Ａを含む、中間体２０Ｍを形成する［図１５］。
中間体２０Ｍのパターニングされたレジスト２７Ａをマスクとして用い、ドライエッチング法により、固体電解質層２６Ａを所望のパターンに加工し、パターン化された固体電解質層２６Ｂを作製する。これにより、中間体２０Ｎを形成する［図１６］。
ドライアッシング法を用い、中間体２０Ｎのパターン化されたレジスト２７Ａを除去する。これにより、基体２１に載置された、パターン化されたカソード電流コレクタ層２２Ｃの上に、パターン化されたカソード層２４Ｃとパターン化された固体電解質層２６Ｃが順に重ねて配されてなる、中間体２０Ｏを形成する［図１７］。
基体２１、パターン化されたカソード電流コレクタ層２２Ｃ、パターン化されたカソード層２４Ｃ、及び、パターン化された固体電解質層２６Ｃを覆うように、アノード層（ａ−Ｓｉ）２８をスパッタ法により成膜する。これにより、中間体２０Ｐを形成する［図１８］。
中間体２０Ｐのアノード層２８を覆うように、所望のレジスト２９をスピンコート法により成膜する。これにより、中間体２０Ｑを形成する［図１９］。
フォトリソ法を用いることにより、中間体２０Ｑのレジスト２９から所望の形状にパターニングされたレジスト２９Ａを作製する。これにより、レジスト２９Ａに覆われていない部位を有するアノード層２８Ａを含む、中間体２０Ｒを形成する［図２０］。
中間体２０Ｒのパターニングされたレジスト２９Ａをマスクとして用い、ドライエッチング法により、アノード層２８Ａを所望のパターンに加工し、パターン化されたアノード層２８Ｂを作製する。これにより、中間体２０Ｓを形成する［図２１］。
ドライアッシング法を用い、中間体２０Ｓのパターン化されたレジスト２９Ｂを除去する。これにより、基体２１に載置された、パターン化されたカソード電流コレクタ層２２Ｄの上に、パターン化されたカソード層２４Ｄとパターン化された固体電解質層２６Ｄとパターン化されたアノード層２８Ｃとが順に重ねて配されてなる、中間体２０Ｔを形成する［図２２］。
その結果、図２２において、中間体２０Ｔの一方の側面、すなわち左側面は、パターン化されたカソード層２４Ｄの側面と、パターン化された固体電解質層２６Ｄの側面と、パターン化されたアノード層２８Ｃの側面とが面一を成すように構成される。また、中間体２０Ｔの左側面は、カソード電流コレクタ層２２Ｄの表面に対して、ほぼ垂直を成すように構成される。
これに対して、中間体２０Ｔの他方の側面、すなわち右側面は、パターン化されたカソード層２４Ｄの側面を覆う、パターン化された固体電解質層２６Ｄの側面と、パターン化されたアノード層２８Ｃの側面とが面一を成すように構成される。また、中間体２０Ｔの右側面は、基体２１の表面に対して、ほぼ垂直を成すように構成される。
基体２１、パターン化されたカソード電流コレクタ層２２Ｄ、パターン化されたカソード層２４Ｄ、パターン化された固体電解質層２６Ｄ、及び、パターン化されたアノード層２８Ｃを覆うように、所望のレジスト３０をスピンコート法により成膜する。これにより、中間体２０Ｕを形成する［図２３］。
フォトリソ法を用いることにより、中間体２０Ｕのレジスト３０から所望の形状にパターニングされたレジスト３０Ａを作製する。これにより、レジスト３０Ａに覆われていない部位を有するアノード層２８Ｄを含む、中間体２０Ｖを形成する［図２４］。
基体２１、パターン化されたカソード電流コレクタ層２２Ｄ、パターン化されたカソード層２４Ｄ、パターン化された固体電解質層２６Ｆ、及び、パターン化されたアノード層２８Ｅを覆うように、アノード電極コレクタ層（Ｐｔ／Ｔｉ）３１Ａをスパッタ法により成膜する。これにより、中間体２０Ｗを形成する［図２５］。
リフトオフ法を用い、中間体２０Ｗのパターン化されたレジスト３０Ｂを除去する。
これにより、基体２１に載置された、パターン化されたカソード電流コレクタ層２２Ｅの上に、パターン化されたカソード層２４Ｅとパターン化された固体電解質層２６Ｇとパターン化されたアノード層２８Ｆとパターン化されたアノード電極コレクタ層３１Ｂとが順に重ねて配されてなる、中間体２０Ｘを形成する［図２６］。
これにより、基体２１に載置された、パターン化されたカソード電流コレクタ層２２Ｅの上に、パターン化されたカソード層２４Ｅとパターン化された固体電解質層２６Ｇとパターン化されたアノード層２８Ｆとパターン化されたアノード電極コレクタ層３１Ｂとが順に重ねて配されてなる、中間体２０Ｘを形成する［図２６］。
中間体２０Ｘにおいて、基体２１、パターン化されたカソード電流コレクタ層２２Ｅ、パターン化されたカソード層２４Ｅ、パターン化された固体電解質層２６Ｇ、及び、パターン化されたアノード層２８Ｆ、パターン化されたアノード電極コレクタ層３１Ｂを覆うように、封止層（ＢＣＢ）３２をモールド法により作製する。その後、第一ビア３３と第二ビア３４を作製する。これにより、第一中間体２０Ｙを形成する［図２７］。
その結果、第一中間体２０Ｙにおいて、第一ビア３３の底面は、パターン化されたカソード電流コレクタ層２２Ｅとなる。第二ビア３４の底面は、パターン化されたアノード電極コレクタ層３１Ｂとなる。
上述した第一中間体２０Ｙを上下逆転させた状態において、第一ビア３３と第二ビア３４とが重なるように、３つの第一中間体２０Ｙを重ねて配置した後、第一ビア３３と第二ビア３４に各々、導電性部材を充填することにより、第一貫通電極Ｅ３３と第二貫通電極Ｅ３４を作製する。これにより、本発明の積層型ミニチュアライズ薄膜電池（積層数が３の場合）５００Ｍを形成する［図２８］。
その結果、第一貫通電極Ｅ３３は、各階層のセルを構成するカソード電流コレクタ層１２２、２２２、３２２を、電気的に連結する。第二貫通電極Ｅ３４は、各階層のセルを構成するアノード電極コレクタ層１３１、２３１、３３１を、電気的に連結する。
ゆえに、本発明に係る積層型ミニチュアライズ薄膜電池装置においては、電池として機能する単一のセルが、基材上に、カソード電流コレクタ層、カソード層、固体電解質層、アノード層、アノード電極コレクタ層、封止層を順に、積層してなる構造を備え、このようなセルが複数個、その積層（厚さ）方向に重ねて配置される。これにより、単一のセルが占める面積あたり、重ねて配置されるセルの数の分だけ、倍増したセルを設けることができる。たとえば、単一のセルが占める面積に、３個（ｎ個）のセルを重ねて配置するならば、単位面積あたりの容量を３倍（ｎ倍：ｎは整数）とすることが可能となる。
また、本発明に係る積層型ミニチュアライズ薄膜電池装置は、上記の構造と配置を備えることにより、前記セルを構成する前記固体電解質層（LiPON）の側断面と前記カソード層（LiCoO2）の側断面が面一を構成する第一部位を備える。これにより、この第一部位は、上下に積層配置された各セルのカソード電流コレクタ層どうしを繋ぐ貫通電極Ａの側面と、前記封止層を介して、所定の離間距離をもって配置することが可能となる。本発明によれば、たとえば、前記セルの面積が１ｍｍ２以下とすることも可能である。
ゆえに、本発明よれば、セルを複数個、その積層（厚さ）方向に重ねて配置した場合、積層階に依存せず、各積層階における第一部位は、上下に積層配置された各セルのカソード電流コレクタ層どうしを繋ぐ貫通電極Ａとの離間距離が、ほぼ所定の数値を保つように構成することが可能となる。つまり、本発明の第一部位の存在は、積層方向において、側面が規定された構成をもたらす。
したがって、本発明は、複数のセルを三次元方向に配置することが可能な、積層型のミニチュアライズ薄膜電池を所定の狭小なセル面積において実現することに貢献する。
したがって、本発明は、複数のセルを三次元方向に配置することが可能な、積層型のミニチュアライズ薄膜電池を所定の狭小なセル面積において実現することに貢献する。
同様に、本発明に係る積層型ミニチュアライズ薄膜電池装置は、上記の構造と配置を備えることにより、前記セルを構成する前記固体電解質層（LiPON）の側断面を前記カソード層（LiCoO2）が被覆する第二部位を備える。これにより、この第二部位は、上下に積層配置された各セルのアノード電流コレクタ層どうしを繋ぐ貫通電極Ｂの側面と、前記封止層及び前記アノード電極コレクタ層を介して、所定の離間距離をもって配置することが可能となる。つまり、本発明の第二部位の存在は、積層方向において、側面が規定された構成をもたらす。
したがって、本発明は、セル面積の狭小化を図り、複数のセルを三次元方向に配置することが可能な、積層型ミニチュアライズ薄膜電池の提供に貢献する。
したがって、本発明は、セル面積の狭小化を図り、複数のセルを三次元方向に配置することが可能な、積層型ミニチュアライズ薄膜電池の提供に貢献する。
＜積層型ミニチュアライズ薄膜電池の製造＞
上述した図２８に示す積層型ミニチュアライズ薄膜電池装置（積層数が３の場合）５００Ｍは、以下に述べる製法により作製できる。
図２９〜図４０は、本発明の積層型ミニチュアライズ薄膜電池の製造工程を示す断面図である。以下では、各図面を用い、各製造工程について説明する。
上述した図２８に示す積層型ミニチュアライズ薄膜電池装置（積層数が３の場合）５００Ｍは、以下に述べる製法により作製できる。
図２９〜図４０は、本発明の積層型ミニチュアライズ薄膜電池の製造工程を示す断面図である。以下では、各図面を用い、各製造工程について説明する。
第一サポート基板ＳＳ１を用意する。これを、第二中間体５００Ａとする［図２９］。
上述した第一中間体２０Ｙを上下逆転させた状態（第一セル前駆体１２０）として、サポート基板ＳＳ１上に積み重ねて（stacking）、両者を貼り合わせる（bonding）。これにより、第二中間体５００Ｂとする［図３０］。
上述した第一中間体２０Ｙを上下逆転させた状態（第一セル前駆体１２０）として、サポート基板ＳＳ１上に積み重ねて（stacking）、両者を貼り合わせる（bonding）。これにより、第二中間体５００Ｂとする［図３０］。
第一セル前駆体１２０は、基体１２１、カソード電流コレクタ層１２２、カソード層１２４、固体電解質層１２６、アノード層１２８、アノード電極コレクタ層１３１、封止層（ＢＣＢ）１３２、第一ビア１３３、及び、第二ビア１３４から構成される。
第二中間体５００Ｂを構成するウェハー基板１２１に対して肉厚を減損させる、ウェハー薄化処理を行う（wafer thinning）。基体１２１Ａは、ウェハー薄化処理を行った基体である。これにより、第二中間体５００Ｃとする［図３１］。
第二中間体５００Ｂを構成するウェハー基板１２１に対して肉厚を減損させる、ウェハー薄化処理を行う（wafer thinning）。基体１２１Ａは、ウェハー薄化処理を行った基体である。これにより、第二中間体５００Ｃとする［図３１］。
上述した第一中間体２０Ｙを上下逆転させた状態（第二セル前駆体２２０）として、第一セル前駆体１２０を構成する、ウェハー薄化処理を行った基体１２１Ａ上に積み重ねて（stacking）、両者を貼り合わせる（bonding）。これにより、第二中間体５００Ｄとする［図３２］。
第二中間体５００Ｄを構成するウェハー基板２２１に対して肉厚を減損させる、ウェハー薄化処理を行う（wafer thinning）。基体２２１Ａは、ウェハー薄化処理を行った基体である。これにより、第二中間体５００Ｅとする［図３３］。
上述した第一中間体２０Ｙを上下逆転させた状態（第三セル前駆体３２０）として、第二セル前駆体２２０を構成する、ウェハー薄化処理を行った基体２２１Ａの上に積み重ねて（stacking）、両者を貼り合わせる（bonding）。これにより、第二中間体５００Ｆとする［図３４］。
第二中間体５００Ｆを構成するウェハー基板３２１に対して肉厚を減損させる、ウェハー薄化処理を行う（wafer thinning）。基体３２１Ａは、ウェハー薄化処理を行った基体である。これにより、第二中間体５００Ｇとする［図３５］。
第二サポート基板ＳＳ２を用意する。これを、第二中間体５００Ｇを構成する、ウェハー薄化処理を行った基体３２１Ａの上に積み重ねて（stacking）、両者を貼り合わせる（bonding）。さらに、フォトリソ（Photo-litho）法により、サポート基板ＳＳ２に第一ビア３３と第二ビア３４を形成する。これにより、第二中間体５００Hとする［図３６］。
ドライエッチング法を用い、第三セル前駆体３２０の「基体３２１、カソード電流コレクタ層３２２、アノード電極コレクタ層３３１」と、第二セル前駆体２２０の「基体２２１、カソード電流コレクタ層２２２、アノード電極コレクタ層２３１」と、第一セル前駆体１２０の「基体１２１、カソード電流コレクタ層１２２、アノード電極コレクタ層１３１」と、に対して貫通孔を作製する。これにより、第二中間体５００Ｉとする［図３７］。
これにより、第一サポート基板ＳＳ１と第二サポート基板ＳＳ２に挟まれ、かつ、重ねて配置された３つのセル前駆体［第三セル前駆体３２０、第二セル前駆体２２０、第一セル前駆体１２０］は、各セル前駆体の第一ビア３３３、２３３、１３３が、第二サポート基板ＳＳ２の第一ビアＶ３３Ａと連通した構成、及び、各セル前駆体の第二ビア３３４、２３４、１３４が、第二サポート基板ＳＳ２の第二ビアＶ３４Ａと連通した構成、が得られる。第二中間体５００Ｉは、この２つの構成、すなわち、第一ビアＶ３３Ａと第二ビアＶ３４Ａを備えたものとなる。このとき、第一ビアＶ３３Ａと第二ビアＶ３４Ａはサイドエッチングにより上方に向けて広がる弱テーパー形状となる。
第二中間体５００Ｉを構成する第一ビアＶ３３Ａと第二ビアＶ３４Ａの内側壁に対して、たとえばスパッタ法を用いて絶縁膜（不図示）を作製する。これにより、第二中間体５００Ｊとする［図３８］。
第二中間体５００Ｊにおいて、第一ビアＶ３３Ｂと第二ビアＶ３４Ｂの内側面の表面は、前段のドライエッチング工程により発生した、基体（３２１Ｃ、２２１Ｃ、１２１Ｃ）とカソード電流コレクタ層（３２２Ｂ、２２２Ｂ、１２２Ｂ）との界面近傍に発生した段差部、及び、基体（３２１Ｃ、２２１Ｃ、１２１Ｃ）とアノード電極コレクタ層（３３１Ｂ、２３１Ｂ、１３１Ｂ）との界面近傍に発生した段差部、が修復される。
第二中間体５００Ｊにおいて、第一ビアＶ３３Ｂと第二ビアＶ３４Ｂの内側面の表面は、前段のドライエッチング工程により発生した、基体（３２１Ｃ、２２１Ｃ、１２１Ｃ）とカソード電流コレクタ層（３２２Ｂ、２２２Ｂ、１２２Ｂ）との界面近傍に発生した段差部、及び、基体（３２１Ｃ、２２１Ｃ、１２１Ｃ）とアノード電極コレクタ層（３３１Ｂ、２３１Ｂ、１３１Ｂ）との界面近傍に発生した段差部、が修復される。
第二中間体５００Ｊを構成する第一ビアＶ３３Ｂと第二ビアＶ３４Ｂの内側壁を被覆する絶縁膜（不図示）に対して、ドライエッチング法を用い、絶縁膜（不図示）を除去する。これにより、第二中間体５００Ｋとする［図３９］。
第二中間体５００Ｋにおいて、第一ビアＶ３３Ｃと第二ビアＶ３４Ｃの内側壁の表面は、その深さ方向（第二サポート基板ＳＳ２から第一サポート基板ＳＳ１へ向う方向）に、凹凸の少ないプロファイルとなる。
また、絶縁膜（不図示）が除去された、カソード電流コレクタ層（３２２Ｄ、２２２Ｄ、１２２Ｄ）の内側面、及び、アノード電極コレクタ層（３３１Ｄ、２３１Ｄ、１３１Ｄ）の内側面は、第一ビアＶ３３Ｃと第二ビアＶ３４Ｃの内側壁において、露呈された状態となる。
第二中間体５００Ｋにおいて、第一ビアＶ３３Ｃと第二ビアＶ３４Ｃの内側壁の表面は、その深さ方向（第二サポート基板ＳＳ２から第一サポート基板ＳＳ１へ向う方向）に、凹凸の少ないプロファイルとなる。
また、絶縁膜（不図示）が除去された、カソード電流コレクタ層（３２２Ｄ、２２２Ｄ、１２２Ｄ）の内側面、及び、アノード電極コレクタ層（３３１Ｄ、２３１Ｄ、１３１Ｄ）の内側面は、第一ビアＶ３３Ｃと第二ビアＶ３４Ｃの内側壁において、露呈された状態となる。
第二中間体５００Ｋを構成する第一ビアＶ３３Ｃと第二ビアＶ３４Ｃの内部に各々、導電性部材を充填する（Solder filling）ことにより、第一貫通電極Ｅ３３と第二貫通電極Ｅ３４を作製する。これにより、第二中間体５００Ｍとする［図４０］。
前段のドライエッチング工程により、カソード電流コレクタ層（３２２Ｄ、２２２Ｄ、１２２Ｄ）の内側面、及び、アノード電極コレクタ層（３３１Ｄ、２３１Ｄ、１３１Ｄ）の内側面は、第一ビアＶ３３Ｃと第二ビアＶ３４Ｃの内側壁において、露呈された状態にある。ゆえに、導電性部材を充填することにより、第一貫通電極Ｅ３３は各階層のカソード電流コレクタ層（３２２Ｄ、２２２Ｄ、１２２Ｄ）と電気的に接続された状態となる。同様に、第二貫通電極Ｅ３４は各階層のアノード電極コレクタ層（３３１Ｄ、２３１Ｄ、１３１Ｄ）と電気的に接続された状態となる。
前段のドライエッチング工程により、カソード電流コレクタ層（３２２Ｄ、２２２Ｄ、１２２Ｄ）の内側面、及び、アノード電極コレクタ層（３３１Ｄ、２３１Ｄ、１３１Ｄ）の内側面は、第一ビアＶ３３Ｃと第二ビアＶ３４Ｃの内側壁において、露呈された状態にある。ゆえに、導電性部材を充填することにより、第一貫通電極Ｅ３３は各階層のカソード電流コレクタ層（３２２Ｄ、２２２Ｄ、１２２Ｄ）と電気的に接続された状態となる。同様に、第二貫通電極Ｅ３４は各階層のアノード電極コレクタ層（３３１Ｄ、２３１Ｄ、１３１Ｄ）と電気的に接続された状態となる。
最後に、第二中間体５００Ｋから第一サポート基板ＳＳ１と第二サポート基板ＳＳ２を除去する。これにより、本発明の積層型ミニチュアライズ薄膜電池（積層数が３の場合）５００Ｍを形成する［図２８］。
＜カソード電流コレクタ層およびアノード電極コレクタ層の加工実験例＞
以下では、図４１〜図４６を用いて、カソード電流コレクタ層の加工実験例およびアノード電極コレクタ層の加工実験例について、詳細に述べる。
以下では、図４１〜図４６を用いて、カソード電流コレクタ層の加工実験例およびアノード電極コレクタ層の加工実験例について、詳細に述べる。
（カソード電流コレクタ層）
図４１は、サンプル１（ＬｉＣｏＯ２膜を含む積層体）の模式的な断面図であり、図４１（ａ）はエッチング試験前、図４１（ｂ）エッチング試験後を示している。
図４１において、符号７０Ａは試験前のサンプル１であり、符号７０Ｂは試験後のサンプル１である。試験前のサンプル１（７０Ａ）は、シリコン基板７１／熱酸化膜（厚さ１００ｎｍ）７２／チタン膜（厚さ２０ｎｍ）７３Ａ／白金膜（厚さ１００ｎｍ）７４Ａ／ＬｉＣｏＯ２膜（３μｍ）７５Ａ／パターニングされたフォトレジスト膜７６Ａからなる積層体である。
試験後のサンプル１（７０Ｂ）は、フォトレジスト膜７６Ｂをマスクとして、ドライエッチング法により、３層［チタン膜７３Ｂ／白金膜７４Ｂ／ＬｉＣｏＯ２膜７５Ｂ］を加工した状態である。
図４１は、サンプル１（ＬｉＣｏＯ２膜を含む積層体）の模式的な断面図であり、図４１（ａ）はエッチング試験前、図４１（ｂ）エッチング試験後を示している。
図４１において、符号７０Ａは試験前のサンプル１であり、符号７０Ｂは試験後のサンプル１である。試験前のサンプル１（７０Ａ）は、シリコン基板７１／熱酸化膜（厚さ１００ｎｍ）７２／チタン膜（厚さ２０ｎｍ）７３Ａ／白金膜（厚さ１００ｎｍ）７４Ａ／ＬｉＣｏＯ２膜（３μｍ）７５Ａ／パターニングされたフォトレジスト膜７６Ａからなる積層体である。
試験後のサンプル１（７０Ｂ）は、フォトレジスト膜７６Ｂをマスクとして、ドライエッチング法により、３層［チタン膜７３Ｂ／白金膜７４Ｂ／ＬｉＣｏＯ２膜７５Ｂ］を加工した状態である。
［チタン膜７３Ｂ／白金膜７４Ｂ／ＬｉＣｏＯ２膜７５Ｂ］のエッチング条件
エッチングガス：Ａｒ（９８ｓｃｃｍ）、Ｃ３Ｆ８（２ｓｃｃｍ）
キャリアガス：Ｈｅ
キャリアガス圧力：１８００Ｐａ
アンテナパワー：１２００Ｗ
バイアスパワー：２００〜５００Ｗ
エッチング時間：適宜
エッチングガス：Ａｒ（９８ｓｃｃｍ）、Ｃ３Ｆ８（２ｓｃｃｍ）
キャリアガス：Ｈｅ
キャリアガス圧力：１８００Ｐａ
アンテナパワー：１２００Ｗ
バイアスパワー：２００〜５００Ｗ
エッチング時間：適宜
（アノード電極コレクタ層）
図４２は、サンプル２（ＬｉＰＯＮ膜を含む積層体）の模式的な断面図であり、図４２（ａ）はエッチング試験前、図４２（ｂ）エッチング試験後を示している。
図４２において、符号８０Ａは試験前のサンプル２であり、符号８０Ｂは試験後のサンプル２である。試験前のサンプル２（８０Ａ）は、シリコン基板８１／熱酸化膜（厚さ１００ｎｍ）８２／ＬｉＰＯＮ膜（０．５μｍ）８３Ａ／パターニングされたフォトレジスト膜８４Ａからなる積層体である。
試験後のサンプル２（８０Ｂ）は、フォトレジスト膜８４Ｂをマスクとして、ドライエッチング法により、１層［ＬｉＰＯＮ膜８３Ｂ］を加工した状態である。
図４２は、サンプル２（ＬｉＰＯＮ膜を含む積層体）の模式的な断面図であり、図４２（ａ）はエッチング試験前、図４２（ｂ）エッチング試験後を示している。
図４２において、符号８０Ａは試験前のサンプル２であり、符号８０Ｂは試験後のサンプル２である。試験前のサンプル２（８０Ａ）は、シリコン基板８１／熱酸化膜（厚さ１００ｎｍ）８２／ＬｉＰＯＮ膜（０．５μｍ）８３Ａ／パターニングされたフォトレジスト膜８４Ａからなる積層体である。
試験後のサンプル２（８０Ｂ）は、フォトレジスト膜８４Ｂをマスクとして、ドライエッチング法により、１層［ＬｉＰＯＮ膜８３Ｂ］を加工した状態である。
［ＬｉＰＯＮ膜８３Ｂ］のエッチング条件
エッチングガス：Ａｒ（９８ｓｃｃｍ）、Ｃ３Ｆ８（２ｓｃｃｍ）
キャリアガス：Ｈｅ
キャリアガス圧力：１８００Ｐａ
アンテナパワー：１２００Ｗ
バイアスパワー：２００〜５００Ｗ
エッチング時間：適宜
エッチングガス：Ａｒ（９８ｓｃｃｍ）、Ｃ３Ｆ８（２ｓｃｃｍ）
キャリアガス：Ｈｅ
キャリアガス圧力：１８００Ｐａ
アンテナパワー：１２００Ｗ
バイアスパワー：２００〜５００Ｗ
エッチング時間：適宜
図４３は、バイアスパワーとエッチングレートの関係を示すグラフである。図４４は、バイアスとエッチングレートの関係を示すグラフである。図４３および図４４において、○印はＬｉＣｏＯ２膜の結果であり、□印はＬｉＰＯＮ膜の結果である。図面においては、ＬｉＣｏＯ２膜はＬＣＯと略記してある。
図４３および図４４から、以下の点が明らかとなった。
（ＳＤ１）バイアスパワー、あるいはバイアスＶｐｐ（基板入射イオンエネルギー）の増加するに連れて、エッチングレートが増加する傾向が確認された。この傾向は、膜の種類に依存せず、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜ともに同様であった。
（ＳＤ２）ＬｉＣｏＯ２膜と比較してＬｉＰＯＮ膜のエッチングレートは低い傾向にある。これは、酸素（Ｏ）とリン（Ｐ）の高い結合エネルギーによる影響と考えられる。
以上より、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜の反応性イオンエッチングの促進を得るのに好適なバイアスＶｐｐは５００Ｖ以上である。
図４３および図４４から、以下の点が明らかとなった。
（ＳＤ１）バイアスパワー、あるいはバイアスＶｐｐ（基板入射イオンエネルギー）の増加するに連れて、エッチングレートが増加する傾向が確認された。この傾向は、膜の種類に依存せず、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜ともに同様であった。
（ＳＤ２）ＬｉＣｏＯ２膜と比較してＬｉＰＯＮ膜のエッチングレートは低い傾向にある。これは、酸素（Ｏ）とリン（Ｐ）の高い結合エネルギーによる影響と考えられる。
以上より、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜の反応性イオンエッチングの促進を得るのに好適なバイアスＶｐｐは５００Ｖ以上である。
図４５は、アンテナパワーとエッチングレートの関係を示すグラフである。図４５において、○印はＬｉＣｏＯ２膜の結果であり、□印はＬｉＰＯＮ膜の結果である。図面においては、ＬｉＣｏＯ２膜はＬＣＯと略記してある。
図４５から、以下の点が明らかとなった。
（ＳＥ１）所定のバイアスＶｐｐを与える必要があるが、高アンテナパワーの印加が、エッチングレートの増加に有効である。この傾向は、膜の種類に依存せず、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜ともに同様であった。
以上より、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜の反応性イオンエッチングの促進を得るのに好適なバイアスＶｐｐ発生条件下において、アンテナパワー増加によるソースプラズマ密度の高密度化を行うことにより、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜のエッチング速度の向上が可能である。
図４５から、以下の点が明らかとなった。
（ＳＥ１）所定のバイアスＶｐｐを与える必要があるが、高アンテナパワーの印加が、エッチングレートの増加に有効である。この傾向は、膜の種類に依存せず、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜ともに同様であった。
以上より、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜の反応性イオンエッチングの促進を得るのに好適なバイアスＶｐｐ発生条件下において、アンテナパワー増加によるソースプラズマ密度の高密度化を行うことにより、ＬｉＣｏＯ２膜、ＬｉＰＯＮ膜のエッチング速度の向上が可能である。
以上、実施の形態および加工実験例について具体的に説明したが、本開示は、上述の実施の形態および加工実験例に限定されるものではなく、本開示の技術思想に基づく各種の変形が可能である。
例えば、上述の実施の形態および加工実験例において挙げた数値、構造、構成、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、構成、形状、材料などを用いても良い。
例えば、上述の実施の形態および加工実験例において挙げた数値、構造、構成、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、構成、形状、材料などを用いても良い。
Ｅ３３ 第一貫通電極、Ｅ３４ 第二貫通電極、１２２、２２２、３２２ カソード電流コレクタ層、１２４、２２４、３２４ カソード層、１２６、２２６、３２６ 固体電解質層、１２８、２２８、３２８ アノード層、１３１、２３１、３３１ アノード電極コレクタ層、１３２、２３２、３３２ 封止層（ＢＣＢ）、１３３ 第一ビア、１３４ 第二ビア、５００（５００Ｍ） 積層型ミニチュアライズ薄膜電池。
Claims (5)
- 電池として機能する単一のセルは、基材上に、カソード電流コレクタ層、カソード層、固体電解質層、アノード層、アノード電極コレクタ層、封止層を順に、積層してなる構造を含み、前記セルが複数個、その積層（厚さ）方向に重ねて配置される積層型ミニチュアライズ薄膜電池であって、
前記セルを構成する前記固体電解質層の側断面と前記カソード層の側断面が面一を構成する第一部位を備え、該第一部位は、上下に積層配置された各セルのカソード電流コレクタ層どうしを繋ぐ貫通電極Ａの側面と、前記封止層を介して、所定の離間距離をもって配置される、ことを特徴とする積層型ミニチュアライズ薄膜電池。 - 前記セルを構成する前記カソード層の側断面を前記固体電解質層が被覆する第二部位を備え、該第二部位は、上下に積層配置された各セルのアノード電流コレクタ層どうしを繋ぐ貫通電極Ｂの側面と、前記封止層及び前記アノード電極コレクタ層を介して、所定の離間距離をもって配置される、ことを特徴とする請求項１に記載の積層型ミニチュアライズ薄膜電池。
- 前記固体電解質層がＬｉＰＯＮであり、かつ、前記カソード層がＬｉＣｏＯ２である、ことを特徴とする請求項１又は２に記載の積層型ミニチュアライズ薄膜電池。
- 前記積層してなる構造が、前記基材の面内に複数個、配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の積層型ミニチュアライズ薄膜電池。
- 電池として機能する単一のセルは、基材上に、カソード電流コレクタ層、カソード層、固体電解質層、アノード層、アノード電極コレクタ層、封止層を順に、積層してなる構造を含み、前記セルが複数個、その積層（厚さ）方向に重ねて配置される積層型ミニチュアライズ薄膜電池の製造方法であって、
前記カソード層に前記固体電解質層が重ねて配置された状態において、該カソード層と該固体電解質層とを一括してエッチング処理を行い、前記セルを構成する前記固体電解質層の側断面と前記カソード層の側断面が面一を構成する第一部位を形成する工程を含む、ことを特徴とする積層型ミニチュアライズ薄膜電池の製造方法。
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