JP6883006B2 - 磁気記憶装置 - Google Patents

Description

本発明の実施形態は、磁気記憶装置に関する。

磁気記憶装置において、記憶密度の向上が望まれる。

特開２０１７−０５９６７９号公報

本発明の実施形態は、記憶密度の向上が可能な磁気記憶装置を提供する。

実施形態に係る磁気記憶装置は、第１配線と、第２配線と、第３配線と、前記第１配線と前記第３配線との間、及び、前記第２配線と前記第３配線との間に設けられた第４配線と、前記第４配線と前記第３配線との間に設けられた第５配線と、前記第４配線と前記第５配線の間に設けられた第１導電部材と、前記第１導電部材の第１部分と前記第１配線に接続された第１半導体部材と、前記第１導電部材の第２部分と前記第２配線に接続された第２半導体部材と、前記第３配線に接続された第３半導体部材と、前記第１導電部材における前記第１部分と前記第２部分との間の第３部分と前記第３半導体部材に接続された第１素子と、を備えた磁気記憶装置。

第１の実施形態に係る磁気記憶装置のメモリセルを示す図である。 第１の実施形態に係る磁気記憶装置を示す回路図である。 図２の一部拡大図である。 第１の実施形態に係る磁気記憶装置を示す斜視図である。 第１の実施形態に係る磁気記憶装置を示す断面図である。 第１の実施形態に係る磁気記憶装置を示す平面図である。 第１の実施形態の変形例に係る磁気記憶装置を示す斜視図である。 第１の実施形態の変形例に係る磁気記憶装置を示す断面図である。 第１の実施形態の変形例に係る磁気記憶装置を示す平面図である。 第２の実施形態に係る磁気記憶装置のメモリセルを示す図である。 第２の実施形態に係る磁気記憶装置を示す斜視図である。 第２の実施形態に係る磁気記憶装置を示す断面図である。 第２の実施形態に係る磁気記憶装置を示す平面図である。 第２の実施形態の変形例に係る磁気記憶装置を示す斜視図である。 第２の実施形態の変形例に係る磁気記憶装置を示す断面図である。 第２の実施形態の変形例に係る磁気記憶装置を示す平面図である。 第３の実施形態に係る磁気記憶装置のメモリセルを示す図である。 第３の実施形態に係る磁気記憶装置を示す斜視図である。 第３の実施形態に係る磁気記憶装置を示す断面図である。 第３の実施形態に係る磁気記憶装置を示す平面図である。 第３の実施形態の変形例に係る磁気記憶装置を示す斜視図である。 第３の実施形態の変形例に係る磁気記憶装置を示す断面図である。 第３の実施形態の変形例に係る磁気記憶装置を示す平面図である。 第３の実施形態の変形例に係る磁気記憶装置を示す平面図である。 第４の実施形態に係る磁気記憶装置のメモリセルを示す図である。 第４の実施形態に係る磁気記憶装置を示す斜視図である。 第４の実施形態に係る磁気記憶装置を示す断面図である。 第４の実施形態に係る磁気記憶装置を示す平面図である。 第４の実施形態の変形例に係る磁気記憶装置を示す斜視図である。 第４の実施形態の変形例に係る磁気記憶装置を示す断面図である。 第４の実施形態の変形例に係る磁気記憶装置の各層を示す平面図である。 第５の実施形態に係る磁気記憶装置のメモリセルを示す図である。 第５の実施形態に係る磁気記憶装置を示す斜視図である。 第５の実施形態に係る磁気記憶装置を示す断面図である。 第５の実施形態に係る磁気記憶装置を示す平面図である。 第５の実施形態の変形例に係る磁気記憶装置を示す斜視図である。 第５の実施形態の変形例に係る磁気記憶装置を示す断面図である。 第５の実施形態の変形例に係る磁気記憶装置を示す平面図である。 第５の実施形態の変形例に係る磁気記憶装置を示す平面図である。 第６の実施形態に係る磁気記憶装置を例示する模式図である。 第６の実施形態に係る磁気記憶装置の動作を例示する模式図である。 第６の実施形態に係る磁気記憶装置の動作を例示する模式図である。 第６の実施形態に係る磁気記憶装置の特性を例示するグラフ図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、本実施形態に係る磁気記憶装置の１つのメモリセルを示す図である。
図２は、本実施形態に係る磁気記憶装置を示す回路図である。
図３は、図２の一部拡大図である。
図４は、本実施形態に係る磁気記憶装置を示す斜視図である。
図５は、本実施形態に係る磁気記憶装置を示す断面図である。
図６（ａ）〜（ｆ）は、本実施形態に係る磁気記憶装置の各層を示す平面図である。
図６（ａ）〜（ｆ）においては、図６（ａ）から図６（ｆ）に向かって、描かれている層が１層ずつ増えている。後述する同様な図についても、同じである。

先ず、本実施形態に係る磁気記憶装置を概略的に説明する。
図１に示すように、本実施形態に係る磁気記憶装置１においては、短冊状の第１導電部材２４が設けられている。第１導電部材２４はＳＯ（Spin Orbit）層である。第１導電部材２４の一方の端部である第１部分２４ａが縦型トランジスタ２７ａを介してソース線としての第１配線２１ａに接続されており、他方の端部である第２部分２４ｂが縦型トランジスタ２７ｂを介してソース線としての第２配線２１ｂに接続されている。縦型トランジスタ２７ａ及び２７ｂは共通の第４配線２５（ワード線）により駆動される。また、磁気記憶装置１においては、磁気抵抗変化素子、例えば、ＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）素子として、第１素子３０が設けられている。第１素子３０の一端は第１導電部材２４の中央部である第３部分２４ｃに接続されている。第１素子３０の他端は縦型トランジスタ３３を介して第３配線２３（ビット線）に接続されている。このトランジスタは第５配線３１（ワード線）により駆動される。第４配線２５と第５配線３１は同じ論理で駆動される。

そして、縦型トランジスタ２７ａ及び２７ｂ、第１導電部材２４、第１素子３０、及び、縦型トランジスタ３３により、メモリセル１０ａが構成されている。メモリセル１０ａは第１配線２１ａ及び第２配線２１ｂ（以下、総称して「ソース線２１」ともいう）と第３配線２３との間に設けられている。メモリセル１０ａにおいては、縦型トランジスタ２７ａ及び２７ｂと縦型トランジスタ３３との間に、第１導電部材２４及び第１素子３０が設けられている。このように、第１導電部材２４及び第１素子３０から見て、縦型トランジスタ２７ａ及び２７ｂと縦型トランジスタ３３は相互に反対側に配置されている。縦型トランジスタ２７ａ、２７ｂ、３３は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。

このように、本実施形態に係る磁気記憶装置１においては、１つのメモリセル１０ａを駆動する３つのトランジスタを第１導電部材２４及び第１素子３０の両側に分けて配置し、且つ、各トランジスタを縦型のトランジスタとすることにより、各メモリセル１０ａが占める面積を縮小し、高密度化を図ることができる。

次に、本実施形態に係る磁気記憶装置１を、回路面から説明する。
図２及び図３に示すように、磁気記憶装置１においては、メモリアレイ１０、ビット線・ソース線駆動回路１１、センスアンプ１２、及び、ワード線を駆動する駆動回路１３が設けられている。メモリアレイ１０においては、複数のメモリセル１０ａがマトリクス状に配列されている。ビット線・ソース線駆動回路１１は、第１配線２１ａ及び第２配線２１ｂ、並びに、第３配線２３に対して所定の電位を出力する。センスアンプ１２は、第３配線２３とソース線２１の間の抵抗値を検出する。駆動回路１３は、第４配線２５及び第５配線３１に所定の電位を出力することにより、縦型トランジスタのオン／オフを制御する。

次に、本実施形態に係る磁気記憶装置１のデバイスとしての構成を説明する。
図４、図５、図６（ａ）に示すように、磁気記憶装置１においては、ソース線２１ａとソース線２１ｂが交互に且つ等間隔で配列されている。

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。第１配線２１ａ及び第２配線２１ｂの配列方向、すなわち、第１配線２１ａから第２配線２１ｂに向かう方向を「Ｘ方向」とし、第１配線２１ａ及び第２配線２１ｂが延びる方向を「Ｙ方向」とし、Ｘ方向及びＹ方向に対して直交する方向を「Ｚ方向」とする。なお、例えば、「第１配線２１ａがＹ方向に延びる」との文章は、第１配線２１ａがＹ方向に沿っており、第１配線２１ａのＹ方向おける長さが、Ｘ方向における長さ及びＺ方向における長さよりも長いことをいう。他の配線及び他の方向についても同様である。

図４、図５、図６（ｆ）に示すように、第１配線２１ａと第２配線２１ｂの間の領域２２からＺ方向に離隔した位置には、第３配線２３が設けられている。第３配線２３は複数本設けられており、Ｘ方向に沿って配列されている。各第３配線２３はＹ方向に延びている。１対の第１配線２１ａ及び第２配線２１ｂに対して、１本の第３配線２３が設けられている。

磁気記憶装置１は、例えば、シリコン基板（図示せず）の表面に形成されている。シリコン基板と第１配線２１ａ及び第２配線２１ｂとの距離は、シリコン基板と第３配線２３との距離よりも短い。

図４、図５、図６（ｃ）に示すように、第１配線２１ａと第３配線２３との間、及び、第２配線２１ｂと第３配線２３との間には、第１導電部材２４が設けられている。第１導電部材２４は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。第１導電部材２４の形状は、Ｘ方向を長手方向とする短冊状である。すなわち、第１導電部材２４のＸ方向に沿う長さは、Ｙ方向に沿う長さ及びＺ方向に沿う長さよりも長い。第１配線２１ａと第１導電部材２４との間、及び、第２配線２１ｂと第１導電部材２４との間には、第４配線２５が設けられている。第４配線２５はＸ方向に延び、Ｙ方向に沿って例えば等間隔に配列されている。

図５に示すように、本実施形態においては、第４配線２５は、同一のＸＹ平面上に配置されている。このため、任意の第４配線２５の第３配線２３側の面と第１配線２１ａとの距離Ｄ１は、その隣の第６配線２５（ワード線）の第１配線２１ａ側の面と第１配線２１ａとの距離Ｄ２よりも長い。すなわち、Ｄ１＞Ｄ２である。換言すれば、第４配線と第６配線が並ぶ方向は、第１配線に沿う。

図４、図５、図６（ｂ）、図６（ｃ）に示すように、第１配線２１ａと第１導電部材２４の長手方向の第１部分２４ａの間には、第１半導体部材２６ａが設けられている。第１半導体部材２６ａの形状は、例えば、中心軸がＺ方向に延びる円柱形であり、その一端は第１配線２１ａに接続されており、他端は第１導電部材２４の第１部分２４ａに接続されている。同様に、第２配線２１ｂと第１導電部材２４の第２部分２４ｂの間には、第２半導体部材２６ｂが設けられている。第２半導体部材２６ｂの形状は第１半導体部材２６ａの形状と同様である。第２半導体部材２６ｂの一端は第２配線２１ｂ接続されており、他端は第１導電部材２４の第２部分２４ｂに接続されている。

１つの第１導電部材２４に接続された第１半導体部材２６ａ及び第２半導体部材２６ｂは、同じ第４配線２５をＺ方向に貫いている。但し、第１半導体部材２６ａ及び第２半導体部材２６ｂは、ゲート絶縁膜（図示せず）を介して、第４配線２５から絶縁されている。これにより、第１半導体部材２６ａと第４配線２５との交差部分には縦型トランジスタ２７ａが形成され、第２半導体部材２６ｂと第４配線２５との交差部分には縦型トランジスタ２７ｂが形成される。

第１導電部材２４の第３部分２４ｃ、すなわち、第１部分２４ａと第２部分２４ｂとの間の部分と、第３配線２３との間には、第１素子３０が設けられている。第１素子３０の一端は、第１導電部材２４の第３部分２４ｃに接続されている。第１素子３０は第１導電部材２４と一対一で対応して設けられている。従って、第１素子３０は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。第１素子３０の構成及び動作は、後述の第６の実施形態において説明する。

第１素子３０と第３配線２３との間には、第５配線３１が設けられている。第５配線３１はＸ方向に延び、Ｙ方向に沿って例えば等間隔に配列されている。本実施形態においては、第５配線３１は、同一のＸＹ平面上に配置されている。このため、ある第５配線３１の第３配線２３側の面と第３配線２３との距離Ｄ３は、その隣の第７配線３１の第１配線２１ａ側の面と第３配線２３との距離Ｄ４よりも短い。すなわち、Ｄ３＜Ｄ４である。換言すれば、第５配線と第７配線が並ぶ方向は、第３配線に沿う。各第４配線２５と各第５配線３１はＺ方向に沿って配列されている。

また、第１素子３０と第３配線２３との間には、第３半導体部材３２が設けられている。第３半導体部材３２の形状は、例えば、中心軸がＺ方向に延びる円柱形であり、その一端は第１素子３０に接続されており、他端は第３配線２３に接続されている。第３半導体部材３２は第５配線３１をＺ方向に貫いている。但し、第３半導体部材３２は、ゲート絶縁膜（図示せず）を介して、第５配線３１から絶縁されている。これにより、第３半導体部材３２と第５配線３１との交差部分には、縦型トランジスタ３３が形成される。

Ｙ方向における第１素子３０の長さは、第１導電部材２４の幅、すなわち、Ｙ方向の長さ以下である。また、第１導電部材２４の幅は、第４配線２５及び第５配線３１の幅、すなわち、Ｙ方向の長さよりも狭い。第４配線２５の幅と第５配線３１の幅は実質的に等しい。

このように、第１素子３０の一端は、第１導電部材２４、縦型トランジスタ２７ａ及び２７ｂを介して、第１配線２１ａ及び第２配線２１ｂに接続可能となっている。一方、第１素子３０の他端は、縦型トランジスタ３３を介して、第３配線２３に接続可能となっている。

また、メモリアレイ１０とワード線駆動回路１３との間には、コンタクト３５が設けられている。コンタクト３５は、第５配線３１を第４配線２５に接続する。これにより、第４配線２５及び第５配線３１には、同じ電位が印加される。

次に、本実施形態に係る磁気記憶装置１の動作について説明する。
駆動回路１３が第４配線２５及び第５配線３１に対してオン電位を出力すると、縦型トランジスタ２７ａ、２７ｂ、３３がオン状態となる。この状態で、ビット線・ソース線駆動回路１１が第１配線２１ａと第２配線２１ｂとの間に所定の電流を流すと共に、第３配線２３と第１配線２１ａ又は第３配線２３と第２配線２１ｂとの間に所定の電流を流すことにより、第１素子３０にデータを書き込む。一方、縦型トランジスタ２７ａ、２７ｂ、３３がオン状態とされた状態で、ビット線・ソース線駆動回路１１が第３配線２３と第１配線２１ａ又は第３配線２３と第２配線２１ｂとの間の抵抗値を検出することにより、書き込まれたデータを読み出す。

上述の如く、本実施形態に係る磁気記憶装置１においては、第１配線２１ａ及び第２配線２１ｂと第１素子３０との間に縦型トランジスタ２７ａ及び２７ｂを設け、第３配線２３と第１素子３０との間に縦型トランジスタ３３を設けているため、３つのトランジスタを第１素子３０のＺ方向両側に分けて配置している。また、各トランジスタを縦型のトランジスタとしている。これにより、Ｚ方向から見て、第３半導体部材３２を第１素子３１に重ねて設けることができる。また、Ｚ方向から見て、第１半導体部材２６ａ及び第２半導体部材２６ｂを第１導電部材２４に重ねて設けることができる。この結果、例えば、各メモリセル１０ａの面積を縮小し、メモリセル１０ａの高密度化を図ることができる。

具体的には、図６（ａ）〜（ｆ）に示すように、最小加工寸法を「Ｆ」とすると、第１配線２１ａ及び第２配線２１ｂの幅は、それぞれ、１Ｆである。また、第１配線２１ａ及び第２配線２１ｂとの間隔も１Ｆである。このため、図６（ａ）に示すように、１つのメモリセル１０ａのＸ方向における長さは４Ｆである。一方、第１半導体部材２６ａ及び第２半導体部材２６ｂの直径はそれぞれ１Ｆであるため、第１半導体部材２６ａ及び第２半導体部材２６ｂが貫通する第４配線２５の幅は２Ｆとする必要がある。第４配線２５の間隔は１Ｆである。同様に、第３半導体部材３２の直径は１Ｆであるため、第５配線３１の幅は２Ｆであり、第５配線３１の間隔は１Ｆである。このため、１つのメモリセル１０ａのＹ方向における長さは３Ｆである。従って、１つのメモリセル１０ａの面積は、１２Ｆ^２（＝３Ｆ×４Ｆ）である。第１素子３０が多値メモリであり、１つのメモリセル１０ａに４値（２ビット）のデータを記憶できる場合は、記憶密度は（６Ｆ^２／ビット）となる。

（第１の実施形態の変形例）
図７は、本変形例に係る磁気記憶装置を示す斜視図である。
図８は、本変形例に係る磁気記憶装置を示す断面図である。
図９（ａ）〜（ｈ）は、本変形例に係る磁気記憶装置の各層を示す平面図である。

図７、図８、図９（ａ）〜（ｈ）に示すように、本変形例に係る磁気記憶装置１ａは、前述の第１の実施形態に係る磁気記憶装置１（図１〜図６（ｆ）参照）と比較して、隣り合う第４配線２５と第６配線２５が段違いに設けられており、隣り合う第５配線３１と第７配線３１が段違いに設けられている点が異なっている。

すなわち、ワード線には、第１配線２１側に設けられた第４配線２５ａと、第３配線２３側に設けられた第６配線２５ｂがある。そして、第４配線２５ａと第６配線２５ｂがＹ方向に沿って交互に配列されている。第４配線２５ａの第３配線２３側の面と第１配線２１ａとの距離Ｄ１は、第６配線２５ｂの第１配線２１ａ側の面と第１配線との距離Ｄ２よりも短い。すなわち、Ｄ１＜Ｄ２である。換言すれば、第４配線２５ａと第５配線３１ａが並ぶＺ方向に沿って、第４配線２５ａは第１配線２１ａと第６配線２５ｂの間に設けられている。

同様に、ワード線には、第１配線２１側に設けられた第５配線３１ａと、第３配線２３側に設けられた第７配線３１ｂがある。そして、第５配線３１ａと第７配線３１ｂはＹ方向に沿って交互に配列されている。第５配線３１ａの第３配線２３側の面と第３配線２３との距離Ｄ３は、第７配線３１ｂの第１配線２１ａ側の面と第３配線２３との距離Ｄ４よりも長い。すなわち、Ｄ３＞Ｄ４である。換言すれば、Ｚ方向に沿って、第７配線３１ｂは第５配線３１ａと第３配線２３の間に設けられている。

第４配線２５ａを貫く第１半導体部材２６ａと第１導電部材２４との間、及び、第４配線２５ａを貫く第２半導体部材２６ｂと第１導電部材２４との間には、ビア３６ａが接続されている。第６配線２５ｂを貫く第１半導体部材２６ａと第１配線２１ａとの間、及び、第６配線２５ｂを貫く第２半導体部材２６ｂと第１配線２１ｂとの間には、ビア３６ｂが接続されている。また、第５配線３１ａを貫く第３半導体部材３２と第３配線２３との間には、ビア３７ａが設けられている。第７配線３１ｂを貫く第３半導体部材３２と第１素子３０との間には、ビア３７ｂが設けられている。

本変形例に係る磁気記憶装置１ａにおいては、例えば、第４配線２５ａと第６配線２５ｂとを段違いに設けることにより、Ｙ方向において、第４配線２５ａと第６配線２５ｂとの間に間隔を設ける必要がなくなる。同様に、第５配線３１ａと第７配線３１ｂとを段違いにすることにより、Ｙ方向における第５配線３１ａと第７配線３１ｂとの間に間隔を設ける必要がなくなる。この結果、例えば、メモリセル１０ａをより微細化することができる。

具体的には、図９（ａ）〜（ｃ）に示すように、１つのメモリセル１０ａのＹ方向における長さを２Ｆとすることができる。Ｘ方向における長さは、第１の実施形態と同様に４Ｆである。このため、１つのメモリセル１０ａの面積は、８Ｆ^２（＝２Ｆ×４Ｆ）となる。第１素子３０に４値（２ビット）のデータを記憶できる場合は、記憶密度は（４Ｆ^２／ビット）となる。
本変形例における上記以外の構成、動作は、前述の第１の実施形態と同様である。

（第２の実施形態）
図１０は、本実施形態に係る磁気記憶装置の１つのメモリセルを示す図である。
図１１は、本実施形態に係る磁気記憶装置を示す斜視図である。
図１２は、本実施形態に係る磁気記憶装置を示す断面図である。
図１３（ａ）〜（ｅ）は、本実施形態に係る磁気記憶装置の各層を示す平面図である。

図１０に示すように、本実施形態に係る磁気記憶装置２は、前述の第１の実施形態に係る磁気記憶装置１（図１参照）と比較して、第１素子３０と第３配線２３の間に、縦型トランジスタ３３が設けられていない点が異なっている。

具体的には、図１１、図１２、図１３（ａ）〜（ｅ）に示すように、磁気記憶装置２においては、第１の実施形態に係る磁気記憶装置１（図４、図５、図６（ａ）〜（ｆ）参照）と比較して、第３半導体部材３２及び第５配線３１が設けられておらず、第１素子３０が第３配線２３に直接接続されている。また、磁気記憶装置２には、コンタクト３５も設けられていない。

また、図１２に示すように、本実施形態においても、第１の実施形態と同様に、第４配線２５は、同一のＸＹ平面上に配置されている。すなわち、任意の第４配線２５の第３配線２３側の面と第１配線２１ａとの距離Ｄ１は、その隣の第６配線２５の第１配線２１ａ側の面と第１配線２１ａとの距離Ｄ２よりも長い。すなわち、Ｄ１＞Ｄ２である。

本実施形態によれば、第１の実施形態と比較して、例えば、構成を簡略化することができる。
本実施形態における上記以外の構成、動作は、前述の第１の実施形態と同様である。

（第２の実施形態の変形例）
図１４は、本変形例に係る磁気記憶装置を示す斜視図である。
図１５は、本変形例に係る磁気記憶装置を示す断面図である。
図１６（ａ）〜（ｆ）は、本変形例に係る磁気記憶装置の各層を示す平面図である。

図１４、図１５、図１６（ａ）〜（ｆ）に示すように、本変形例に係る磁気記憶装置２ａは、前述の第２の実施形態に係る磁気記憶装置２（図１１、図１２、図１３（ａ）〜（ｅ）参照）と比較して、隣り合うワード線である第４配線２５及び第６配線２５が段違いに設けられている点が異なっている。

すなわち、本変形例に係る磁気記憶装置２ａにおいては、第１の実施形態の変形例（図７、図８、図９（ａ）〜（ｈ）参照）と同様に、ワード線として、第１配線２１側に設けられた第４配線２５ａと、第３配線２３側に設けられた第５配線２５ｂとが設けられている。第４配線２５ａと第５配線２５ｂはＹ方向に沿って交互に配列されている。第４配線２５ａの第３配線２３側の面と第１配線２１ａとの距離Ｄ１は、第５配線２５ｂの第１配線２１ａ側の面と第１配線２１ａとの距離Ｄ２よりも短い。すなわち、Ｄ１＜Ｄ２である。換言すれば、Ｚ方向に沿って、第４配線２５ａは第１配線２１ａと第５配線２５ｂの間に設けられている。

第４配線２５ａを貫く第１半導体部材２６ａと第１導電部材２４との間、及び、第４配線２５ａを貫く第２半導体部材２６ｂと第１導電部材２４との間には、ビア３６ａが接続されている。第５配線２５ｂを貫く第１半導体部材２６ａと第１配線２１ａとの間、及び、第５配線２５ｂを貫く第２半導体部材２６ｂと第２配線２１ｂとの間には、ビア３６ｂが接続されている。

本変形例に係る磁気記憶装置２ａにおいても、第１の実施形態の変形例に係る磁気記憶装置１ａと同様に、Ｙ方向において、第４配線２５ａと第５配線２５ｂとの間に間隔を設ける必要がなくなる。これにより、例えば、メモリセル１０ａをより微細化することができる。具体的には、図１６（ａ）〜（ｃ）に示すように、１つのメモリセル１０ａのＹ方向における長さを２Ｆとすることができるため、１つのメモリセル１０ａの面積を８Ｆ^２（＝２Ｆ×４Ｆ）とし、記憶密度を（４Ｆ^２／ビット）とすることができる。
本変形例における上記以外の構成、動作は、前述の第２の実施形態と同様である。

（第３の実施形態）
図１７は、本実施形態に係る磁気記憶装置の１つのメモリセルを示す図である。
図１８は、本実施形態に係る磁気記憶装置を示す斜視図である。
図１９（ａ）及び（ｂ）は、本実施形態に係る磁気記憶装置を示す断面図である。
図２０（ａ）〜（ｈ）は、本実施形態に係る磁気記憶装置の各層を示す平面図である。

図１７に示すように、本実施形態に係る磁気記憶装置３は、前述の第１の実施形態に係る磁気記憶装置１（図１参照）と比較して、第１素子３０と第３配線２１ａとの間に、縦型トランジスタ２７ａが設けられておらず、第１導電部材２４の第１部分２４ａがトランジスタを介さずに第３配線２１ａに接続されている点が異なっている。

以下、より詳細に説明する。
図１８、図１９（ａ）及び（ｂ）、図２０（ａ）〜（ｈ）に示すように、磁気記憶装置３においては、第３配線２１ａが第４配線２５と第１導電部材２４との間に設けられている。第１配線２１ｂの位置は、第１の実施形態と同様である。すなわち、本実施形態においては、第３配線２１ａと第１配線２１ｂが同一のＸＹ平面上には設けられていない。第３配線２１ａと第１配線２１ｂとの距離は、第１配線２１ｂと第２配線２３との距離よりも短く、第３配線２１ａと第２配線２３との距離も、第１配線２１ｂと第２配線２３との距離よりも短い。

第３配線２１ａと第１導電部材２４との間には、ビア３８が接続されている。第３配線２１ａはビア３８を介して第１導電部材２４に接続されている。磁気記憶装置３には、半導体部材２６ａは設けられていない。

一方、第１半導体部材２６ｂと第１導電部材２４との間には、中間配線３９が設けられている。Ｚ方向において、中間配線３９は第３配線２１ａと同じ位置にある。中間配線３９と第１導電部材２４との間には、ビア３８が設けられている。第１配線２１ｂは、第１半導体部材２６ｂ、中間配線３９及びビア３８を介して、第１導電部材２４に接続されている。

また、図１９（ｂ）に示すように、本実施形態においても、第１の実施形態と同様に、第４配線２５は、同一のＸＹ平面上に配置されている。すなわち、任意の第４配線２５の第２配線２３側の面と第１配線２１ｂとの距離Ｄ１は、その隣のワード線である第６配線２５の第１配線２１ｂ側の面と第１配線２１ｂとの距離Ｄ２よりも長い。すなわち、Ｄ１＞Ｄ２である。

本実施形態によれば、第１の実施形態と比較して、例えば、構成を簡略化することができる。
本実施形態における上記以外の構成、動作は、前述の第１の実施形態と同様である。

（第３の実施形態の変形例）
図２１は、本変形例に係る磁気記憶装置を示す斜視図である。
図２２（ａ）及び（ｂ）は、本変形例に係る磁気記憶装置を示す断面図である。
図２３（ａ）〜（ｆ）及び図２４（ａ）〜（ｄ）は、本変形例に係る磁気記憶装置の各層を示す平面図である。

図２１、図２２（ａ）及び（ｂ）、図２３（ａ）〜（ｆ）及び図２４（ａ）〜（ｄ）に示すように、本変形例は、前述の第３の実施形態に係る磁気記憶装置３（図１７〜図２０（ｈ）参照）について、第１の実施形態の変形例（図７〜図９（ｈ）参照）と同様に、第４配線２５と第６配線２５を段違いに設け、第５配線３１と第７配線３１を段違いに設けた例である。

本変形例に係る磁気記憶装置３ａにおいては、ビア４１ａ及び４１ｂが設けられている。ビア４１ａは、第５配線３１ａを貫く第２半導体部材３２と第２配線２３との間に接続されている。ビア４１ｂは、第７配線３１ｂを貫く第２半導体部材３２と第１素子３０との間に接続されている。また、第１の実施形態の変形例と同様に、Ｄ１＜Ｄ２であり、Ｄ３＞Ｄ４である。

本変形例によれば、第３の実施形態と比較して、例えば、メモリセル１０ａを微細化することができる。すなわち、第１の実施形態の変形例と同様に、メモリセル１０ａの面積を８Ｆ^２（＝２Ｆ×４Ｆ）とし、記憶密度を（４Ｆ^２／ビット）とすることができる。
本変形例における上記以外の構成、動作は、前述の第３の実施形態と同様である。

（第４の実施形態）
図２５は、本実施形態に係る磁気記憶装置の１つのメモリセルを示す図である。
図２６は、本実施形態に係る磁気記憶装置を示す斜視図である。
図２７は、本実施形態に係る磁気記憶装置を示す断面図である。
図２８（ａ）〜（ｆ）は、本実施形態に係る磁気記憶装置の各層を示す平面図である。

図２５に示すように、本実施形態に係る磁気記憶装置４は、前述の第１の実施形態に係る磁気記憶装置１（図１参照）と比較して、１枚の第１導電部材２４に２つのＭＴＪ素子、すなわち、第１素子３０ａ及び第２素子３０ｂが接続されている点が異なっている。第１素子３０ａ及び第２素子３０ｂは、それぞれ、縦型トランジスタ３３ａ及び３３ｂに接続されている。また、第１導電部材２４には、３つの縦型トランジスタ２７ａ、２７ｂ、２７ｃが接続されている。これにより、１つのメモリセル１０ａは、１枚の第１導電部材２４、２つの第１素子３０ａ及び第２素子３０ｂ、５つの縦型トランジスタ３３ａ、３３ｂ、２７ａ、２７ｂ、２７ｃを含んでいる。各ＭＴＪ素子は４値（２ビット）のデータを記憶可能であるため、１つのメモリセル１０ａは４ビットのデータを記憶可能である。

以下、磁気記憶装置４のデバイス構造を詳細に説明する。
図２６、図２７、図２８（ａ）〜（ｆ）に示すように、磁気記憶装置４においては、前述の第１の実施形態に係る磁気記憶装置１（図４、図５、図６（ａ）〜（ｆ）参照）と比較して、以下の点が異なっている。

第１配線２１ａと第２配線２１ｂとの間に第３配線２１ｃが設けられている。すなわち、Ｘ方向に沿って、第１配線２１ａ、第３配線２１ｃ、第２配線２１ｂ、第１配線２１ａ、第３配線２１ｃ、第２配線２１ｂ、・・・がこの順に設けられている。

第１配線２１ａと第３配線２１ｃとの間の領域２２ａからＺ方向に離隔した位置に、第４配線２３ａが設けられており、Ｙ方向に延びている。また、第２配線２１ｂと第３配線２１ｃとの間の領域２２ｂからＺ方向に離隔した位置に、第５配線２３ｂが設けられており、Ｙ方向に延びている。すなわち、磁気記憶装置４においては、３本のソース線、すなわち、第１配線２１ａ、第２配線２１ｂ、第３配線２１ｃに対して、２本のビット線、すなわち、第４配線２３ａ及び第５配線２３ｂが設けられている。

第１の実施形態と同様に、第６配線２５は、第１〜第３配線２１ａ〜２１ｃと第１導電部材２４との間に設けられており、Ｘ方向に延びている。また、第１導電部材２４の第１部分２４ａと第１配線２１ａとの間には、第１半導体部材２６ａが接続されており、第１導電部材２４の第２部分２４ｂと第２配線２１ｂとの間には、第２半導体部材２６ｂが接続されている。本実施形態においては、これに加えて、第１導電部材２４の第３部分２４ｃと第３配線２１ｃとの間に、第３半導体部材２６ｃが接続されている。第３半導体部材２６ｃの形状は、第１半導体部材２６ａ及び第２半導体部材２６ｂの形状と同様であり、例えば、中心軸がＺ方向に延びた円柱形である。

同じ第１導電部材２４に接続された第１半導体部材２６ａ、第２半導体部材２６ｂ、第３半導体部材２６ｃは、同じ第６配線２５をＺ方向に貫いている。第１半導体部材２６ａ、第２半導体部材２６ｂ、第３半導体部材２６ｃはそれぞれゲート絶縁膜（図示せず）によって第６配線２５から絶縁されている。第１半導体部材２６ａと第６配線２５との交差部分には縦型トランジスタ２７ａが形成され、第２半導体部材２６ｂと第６配線２５との交差部分には縦型トランジスタ２７ｂが形成され、第３半導体部材２６ｃと第６配線２５との交差部分には縦型トランジスタ２７ｃが形成される。

第１素子３０ａは、第１導電部材２４における第１部分２４ａと第３部分２４ｃとの間の第４部分２４ｄと第４配線２３ａとの間に設けられている。第１素子３０ａの一端は第４部分２４ｄに接続されている。第２素子３０ｂは、第１導電部材２４における第２部分２４ｂと第３部分２４ｃとの間の第５部分２４ｅと第５配線２３ｂとの間に設けられている。第２素子３０ｂの一端は第５部分２４ｅに接続されている。

第７配線３１は、第１素子３０ａと第４配線２３ａとの間、及び、第２素子３０ｂと第５配線２３ｂとの間に設けられており、Ｘ方向に延びている。第１素子３０ａと第４配線２３ａとの間には、第４半導体部材３２ａが設けられており、第１素子３０ａ及び第４配線２３ａに接続されている。第２素子３０ｂと第５配線２３ｂとの間には、第５半導体部材３２ｂが設けられており、第２素子３０ｂ及び第５配線２３ｂに接続されている。同じ第１導電部材２４に接続された第４半導体部材３２ａ及び第５半導体部材３２ｂは、同じ第７配線線３１を貫いており、それぞれゲート絶縁膜（図示せず）によって第７配線３１から絶縁されている。第４半導体部材３２ａと第７配線３１との交差部分には縦型トランジスタ３３ａが形成され、第５半導体部材３２ｂと第７配線３１との交差部分には縦型トランジスタ３３ｂが形成される。

また、第１の実施形態と同様に、複数本のワード線２５は同一のＸＹ平面上に設けられている。従って、任意の第６配線２５の第４配線２３ａ側の面と、第１配線２１ａとの距離Ｄ１は、その隣の第８配線２５の第１配線２１ａ側の面と第１配線２１ａとの距離Ｄ２よりも長い。すなわち、Ｄ１＞Ｄ２である。同様に、複数本のワード線３１も同一のＸＹ平面上に設けられている。従って、任意の第７配線３１の第４配線２３ａ側の面と第４配線２３ａとの距離Ｄ３は、その隣の第９配線３１の第１配線２１ａ側の面と第４配線２３ａとの距離Ｄ４よりも短い。すなわち、Ｄ３＜Ｄ４である。

このように、磁気記憶装置４においては、１枚の第１導電部材２４に２つの第１素子３０ａ及び第２素子３０ｂが接続されている。第１素子３０ａは縦型トランジスタ３３ａを介して第４配線２３ａに接続可能であり、第２素子３０ｂは縦型トランジスタ３３ｂを介して第５配線２３ｂに接続可能である。また、第１素子３０ａ及び第２素子３０ｂは、縦型トランジスタ２７ａ〜２７ｃを介して、第１配線２１ａ、第２配線２１ｂ、第３配線２１ｃに接続可能である。

図２８（ａ）に示すように、第１配線２１ａ、第２配線２１ｂ、第３配線２１ｃ（以下、総称して「ソース線２１」ともいう）の幅はそれぞれＦであり、間隔もＦである。このため、１つのメモリセル１０ａのＸ方向の長さは６Ｆである。一方、第６配線２５及び第７配線３１の幅は２Ｆであり、第６配線２５間の間隔、及び第７配線３１間の間隔は、いずれもＦである。このため、１つのメモリセル１０ａのＹ方向の長さは３Ｆである。従って、メモリセル１０ａの面積は１８Ｆ^２（＝６Ｆ×３Ｆ）である。上述の如く、１つのメモリセル１０ａには４ビットのデータが記憶可能であるため、記憶密度は（４．５Ｆ^２／ビット）である。このように、本実施形態によれば、前述の第１の実施形態（６Ｆ^２／ビット）と比較して、例えば、記憶密度を向上させることができる。
本実施形態における上記以外の構成、動作は、前述の第１の実施形態と同様である。

（第４の実施形態の変形例）
図２９は、本変形例に係る磁気記憶装置を示す斜視図である。
図３０は、本変形例に係る磁気記憶装置を示す断面図である。
図３１（ａ）〜（ｈ）は、本変形例に係る磁気記憶装置の各層を示す平面図である。

図２９、図３０、図３１（ａ）〜（ｈ）に示すように、本変形例は、前述の第４の実施形態に係る磁気記憶装置４（図２５〜図２８（ｆ）参照）について、第１の実施形態の変形例（図７〜図９（ｈ）参照）と同様に、第６配線２５と第８配線２５を段違いに設け、第７配線３１と第９配線３１を段違いに設けた例である。

本変形例に係る磁気記憶装置４ａにおいては、第１の実施形態の変形例（図８参照）と同様に、ワード線として、ソース線２１側の第６配線２５ａと第４配線２３ａ及び第５配線２３ｂ（以下、総称して「ビット線２３」ともいう）側の第８配線２５ｂが設けられており、第６配線２５ａ及び第８配線２５ｂを段違いに配置するために、ビア３６ａ及び３６ｂが設けられている。同様に、ワード線として、ソース線２１側の第７配線３１ａとビット線２３側の第９配線３１ｂが設けられており、第７配線３１ａ及び第９配線３１ｂを段違いに配置するために、ビア３７ａ及び３７ｂが設けられている。また、第１の実施形態の変形例と同様に、Ｄ１＜Ｄ２であり、Ｄ３＞Ｄ４である。

図３１（ａ）に示すように、本変形例において、メモリセル１０ａのＸ方向の長さは、第４の実施形態と同様に、６Ｆである。一方、第６配線２５及び第７配線３１をそれぞれ段違いに設けているため、メモリセル１０ａのＹ方向の長さは２Ｆである。従って、メモリセル１０ａの面積は１２Ｆ^２（＝６Ｆ×２Ｆ）である。１つのメモリセル１０ａには４ビットのデータが記憶可能であるため、記憶密度は（３Ｆ^２／ビット）である。このように、本変形例によれば、前述の第４の実施形態（４．５Ｆ^２／ビット）と比較して、例えば、記憶密度をより一層向上させることができる。
本変形例における上記以外の構成、動作は、前述の第４の実施形態と同様である。

（第５の実施形態）
図３２は、本実施形態に係る磁気記憶装置の１つのメモリセルを示す図である。
図３３は、本実施形態に係る磁気記憶装置を示す斜視図である。
図３４は、本実施形態に係る磁気記憶装置を示す断面図である。
図３５（ａ）〜（ｈ）は、本実施形態に係る磁気記憶装置の各層を示す平面図である。

図３２に示すように、本実施形態に係る磁気記憶装置５は、前述の第４の実施形態に係る磁気記憶装置４（図２５参照）と比較して、縦型トランジスタ３７ｃが設けられておらず、第１導電部材２４の第３部分２４ｃがトランジスタを介さずに第３配線２１ｃに接続されている点が異なっている。

以下、より詳細に説明する。
図３３、図３４、図３５（ａ）〜（ｈ）に示すように、磁気記憶装置５においては、第５配線２１ｃが第６配線２５と第１導電部材２４との間に設けられている。第１配線２１ａ及び第２配線２１ｂの位置は、第４の実施形態と同様である。すなわち、本実施形態においては、第１配線２１ａ及び第２配線２１ｂと、第５配線２１ｃとは、同一のＸＹ平面上には設けられていない。第５配線２１ｃは、第１配線２１ａ及び第２配線２１ｂを通過するＸＹ平面と、第３配線２３ａ及び第４配線２３ｂを通過するＸＹ平面との間に設けられている。また、Ｚ方向から見て、第５配線２１ｃは、第１配線２１ａと第２配線２１ｂとの間に設けられている。第３配線２３ａ及び第４配線２３ｂは、第１配線２１ａと第２配線２１ｂの間の領域２２から、Ｚ方向に離隔している。

第５配線２１ｃと第１導電部材２４との間には、ビア３８が接続されている。第５配線２１ｃはビア３８を介して第１導電部材２４に接続されている。磁気記憶装置５には、半導体部材２６ｃは設けられていない。

一方、第１半導体部材２６ａと第１導電部材２４との間、及び、第２半導体部材２６ｂと第１導電部材２４との間には、中間配線３９が設けられている。Ｚ方向において、中間配線３９は第５配線２１ｃと同じ位置にある。中間配線３９と第１導電部材２４との間には、ビア３８が設けられている。第１配線２１ａは、第１半導体部材２６ａ、中間配線３９及びビア３８を介して、第１導電部材２４の第１部分２４ａに接続されている。第２配線２１ｂは、第２半導体部材２６ｂ、中間配線３９及びビア３８を介して、第１導電部材２４の第２部分２４ｂに接続されている。

また、図３４に示すように、第１の実施形態と同様に、第６配線２５及び第８配線２５は同一のＸＹ平面上に設けられている。従って、Ｄ１＞Ｄ２である。同様に、第７配線３１及び第９配線３１も同一のＸＹ平面上に設けられている。従って、Ｄ３＜Ｄ４である。

本実施形態によれば、第４の実施形態と比較して、例えば、構成を簡略化することができる。
本実施形態における上記以外の構成、動作は、前述の第４の実施形態と同様である。

（第５の実施形態の変形例）
図３６は、本変形例に係る磁気記憶装置を示す斜視図である。
図３７は、本変形例に係る磁気記憶装置を示す断面図である。
図３８（ａ）〜（ｆ）及び図３９（ａ）〜（ｄ）は、本変形例に係る磁気記憶装置の各層を示す平面図である。

図３６、図３７、図３８（ａ）〜（ｆ）、図３９（ａ）〜（ｄ）に示すように、本変形例は、前述の第５の実施形態に係る磁気記憶装置５（図３２〜図３５（ｈ）参照）について、第４の実施形態の変形例（図２９〜図３１（ｈ）参照）と同様に、第６配線２５ａ及び第８配線２５ｂを段違いに設け、第７配線３１ａ及び第９配線３１ｂを段違いに設けた例である。

本変形例に係る磁気記憶装置５ａにおいては、第４の実施形態の変形例（図３０参照）と同様に、ワード線として、ソース線２１側の第６配線２５ａとビット線２３側の第８配線２５ｂが設けられており、第６配線２５ａ及び第８配線２５ｂを段違いに配置するために、ビア３６ａ及び３６ｂが設けられている。同様に、ワード線として、ソース線２１側の第７配線３１ａとビット線２３側の第９配線３１ｂが設けられており、第７配線３１ａ及び第９配線３１ｂを段違いに配置するために、ビア３７ａ及び３７ｂが設けられている。また、第４の実施形態の変形例と同様に、Ｄ１＜Ｄ２であり、Ｄ３＞Ｄ４である。

図３８（ａ）に示すように、本変形例においても、第４の実施形態の変形例と同様に、メモリセル１０ａのＸ方向の長さは６Ｆであり、Ｙ方向の長さは２Ｆである。従って、メモリセル１０ａの面積は１２Ｆ^２（＝６Ｆ×２Ｆ）であり、記憶密度は（３Ｆ^２／ビット）である。このように、本変形例によれば、前述の第５の実施形態と比較して、例えば、記憶密度をより一層向上させることができる。
本変形例における上記以外の構成、動作は、前述の第５の実施形態と同様である。

（第６の実施形態）
本実施形態は、前述の各実施形態及びその変形例における磁気抵抗変化素子の構成及び動作の実施形態である。なお、本実施形態においては、第１の実施形態の第１素子３０と対応させて説明するが、他の実施形態及び変形例の磁気抵抗変化素子についても同様である。

図４０（ａ）〜（ｃ）は、本実施形態に係る磁気記憶装置を例示する模式図である。
図４０（ａ）及び図４０（ｂ）は、図４０（ｃ）の矢印ＡＲから見た平面図である。これらの図においては、一部の要素が取り出されて図示されている。図４０（ｃ）は、図４０（ａ）及び図４０（ｂ）のＡ１−Ａ２線断面を例示する。

図４０（ｃ）に示すように、本実施形態に係る磁気記憶装置６は、前述の各実施形態及びその変形例と同様に、第１導電部材２４、第１素子３０及び制御部７０を含む。制御部７０は、前述の第１の実施形態におけるビット線・ソース線駆動回路１１、センスアンプ１２、及び、ワード線の駆動回路１３を含む概念である。

第１導電部材２４は、第１部分２４ａ、第２部分２４ｂ及び第３部分２４ｃを含む。第３部分２４ｃは、第１部分２４ａと第２部分２４ｂとの間に設けられる。これらの部分は、互いに連続している。第１導電部材２４は、金属元素を含む。金属元素は、例えば、タンタル（Ｔａ）を含む。第１導電部材２４の材料の他の例については、後述する。

第１素子３０は、第１磁性層７１、第２磁性層７２及び非磁性層７１ｎを含む。第２磁性層７２は、Ｚ方向において、第３部分２４ｃと第１磁性層７１との間に設けられる。非磁性層７１ｎは、第１磁性層７１と第２磁性層７２との間に設けられる。第１磁性層７１と非磁性層７１ｎとの間に、別の層が設けられてもよい。第２磁性層７２と非磁性層７１ｎとの間に、別の層が設けられてもよい。第２磁性層７２は、例えば、第１導電部材２４の第３部分２４ｃと接する。

第１磁性層７１は、例えば、強磁性である。第２磁性層７２は、例えば、強磁性である。第１磁性層７１及び第２磁性層７２は、例えば、鉄（Ｆｅ）及びコバルト（Ｃｏ）からなる群から選択された少なくとも１つを含む。非磁性層７１ｎは、例えば、マグネシウム酸化物（ＭｇＯ）を含む。非磁性層７１ｎは、例えば、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）からなる群より選択された少なくとも１つを含んでもよい。第１磁性層７１、第２磁性層７２及び非磁性層７１ｎの材料の他の例については、後述する。

図４０（ａ）は、第１磁性層７１の平面形状を例示している。図４０（ｂ）は、第２磁性層７２及び第１導電部材２４の平面形状を例示している。図４０（ｂ）に示すように、第１導電部材２４は、例えば、Ｘ方向に延びる帯状である。図４０（ａ）及び（ｂ）に示すように、この例では、第１磁性層７１及び第２磁性層７２は、矩形である。これらの磁性層は、例えば、実質的に正方形である。後述するように、これらの磁性層の少なくとも一方の形状は、種々に変形されても良い。

第１磁性層７１は、例えば、磁化固定層である。第２磁性層７２は、例えば、磁化自由層である。第１磁性層７１の第１磁化７１Ｍ（図４０（ａ）参照）は、第２磁性層７２の第２磁化７２Ｍ（図４０（ｂ）参照）に比べて変化し難い。第１磁性層７１は、例えば、参照層として機能する。第２磁性層７２は、例えば、記憶層として機能する。

例えば、第１磁化７１Ｍの向きは、磁気記憶装置６の使用状態において、実質的に固定される。第２磁化７２Ｍの向きは、変更可能である。図４０（ｂ）に示すように、この例では、第２磁化７２Ｍは、４つの向きを向く。

１つの例として、磁化の向きを＋Ｙ方向を基準とした＋Ｘ方向を正とする角度として記載する。図４０（ａ）に示す例では、第１磁化７１Ｍの向きは、実質的に、「〜０．３５π」（ラジアン）である。この記載において、「〜」は、「約」を示す。以下、方向に関しての角度の単位がラジアンである場合には、単位の記載を適宜省略する。図４０（ｂ）に示す例では、第２磁化７２Ｍの向き（角度）は、実質的に、１π／４、３π／４、５π／４及び７π／４のいずれかである。第２磁化７２Ｍの向き（角度）は、例えば、「〜１π／４」、「〜３π／４」、「〜５π／４」及び「〜７π／４」のいずれかである。後述するように、第１磁化７１Ｍの向きと、第２磁化７２Ｍの４つの向きと、の差に応じて、４つの抵抗状態が得られる。

第１素子３０は磁気抵抗変化素子として機能する。第１素子３０において、例えばＴＭＲ（Tunnel MagnetoResistance Effect）が生じる。例えば、第１磁性層７１、非磁性層７１ｎ及び第２磁性層７２を含む経路の電気抵抗は、第１磁化７１Ｍの向きと、第２磁化７２Ｍの向きと、の間の差異に応じて変化する。第１素子３０は、例えば、磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を有する。

制御部７０は、第１導電部材２４の第１部分２４ａ、第２部分２４ｂ及び第１磁性層７１と電気的に接続される。図４０（ｃ）に示すように、制御部７０と第１部分２４ａとの間に配線が設けられる。制御部７０と第２部分２４ｂとの間に配線が設けられる。制御部７０と第１磁性層７１との間に配線が設けられる。例えば、第１の実施形態において説明したように、制御部７０と第１部分２４ａとの間には、第１配線２１ａ及び縦型トランジスタ２７ａを含む配線が設けられる。制御部７０と第２部分２４ｂとの間には、第２配線２１ｂ及び縦型トランジスタ２７ｂを含む配線が設けられる。制御部７０と第１磁性層７１との間には、第３配線２３及び縦型トランジスタ３３を含む配線が設けられる。

制御部７０は、種々の動作を行う。動作は、例えば、以下に説明する第１〜第４動作を含む。第１〜第４動作は、情報の書き込み動作に対応する。

図４１（ａ）〜（ｄ）は、本実施形態に係る磁気記憶装置の動作を例示する模式図である。
これらの図において、制御部７０は、省略されている。これらの図は、第１〜第４動作ＯＰ１〜ＯＰ４にそれぞれ対応する。

図４１（ａ）に示すように、第１動作ＯＰ１において、制御部７０は、第１磁性層７１を第１電位Ｖ１に設定しつつ、第１電流Ｉ１を第１導電部材２４に供給して、第１素子３０を第１抵抗状態とする。第１電流Ｉ１は、第１部分２４ａから第２部分２４ｂに向かう。

図４１（ｂ）に示すように、第２動作ＯＰ２において、制御部７０は、第１磁性層７１を第２電位Ｖ２に設定しつつ、第２電流Ｉ２を第１導電部材２４に供給して、第１素子３０を第２抵抗状態とする。第２電位Ｖ２は、第１電位Ｖ１とは異なる。第２電流Ｉ２は、第１部分２４ａから第２部分２４ｂに向かう。第２電流Ｉ２は、例えば第１電流Ｉ１と同じでも良い。第２抵抗状態は、第１抵抗状態とは異なる。

図４１（ｃ）に示すように、第３動作ＯＰ３において、制御部７０は、第１磁性層７１を第３電位Ｖ３に設定しつつ、第３電流Ｉ３を第１導電部材２４に供給して、第１素子３０を第３抵抗状態とする。第３電位Ｖ３は、第２電位Ｖ２とは異なる。第３電位Ｖ３は、例えば、第１電位Ｖ１と実質的に同じでも良い。第３電流Ｉ３は、第２部分２４ｂから第１部分２４ａに向かう。第３抵抗状態は、第１抵抗状態とは異なり、第２抵抗状態とは異なる。

図４１（ｄ）に示すように、第４動作ＯＰ４において、制御部７０は、第１磁性層７１を第４電位Ｖ４に設定しつつ、第４電流Ｉ４を第１導電部材２４に供給して、第１素子３０を第４抵抗状態とする。第４電位Ｖ４は、第３電位Ｖ３とは異なる。第４電位Ｖ４は、第２電位Ｖ２と実質的に同じでも良い。第４電流Ｉ４は、第２部分２４ｂから第１部分２４ａに向かう。第４電流Ｉ４は、例えば第３電流Ｉ３と同じでも良い。第４抵抗状態は、第１抵抗状態は異なり、第２抵抗状態とは異なり、第３抵抗状態とは異なる。

第３電位Ｖ３が第１電位Ｖ１と同じであり、第４電位Ｖ４が第２電位Ｖ２と同じ場合、電位は２種類である。一方、第１電流Ｉ１が第２電流Ｉ２と同じであり、第３電流Ｉ３が第４電流Ｉ４と同じ場合、第１導電部材２４に流れる電流は２種類である。例えば、２種類の電位と、２種類の電流と、の組み合わせにより、第２磁化７２Ｍが、４種類の向きに制御できる。

以下、磁化の向きの制御の例について説明する。以下では、説明を簡単にするために、第３電位Ｖ３は第１電位Ｖ１と同じであり、第４電位Ｖ４は第２電位Ｖ２と同じであり、第１電流Ｉ１は第２電流Ｉ２と同じであり、第３電流Ｉ３は第４電流Ｉ４と同じであるとする。

図４２（ａ）〜（ｆ）は、本実施形態に係る磁気記憶装置の動作を例示する模式図である。
図４２（ａ）は、第１磁性層７１の電位による第２磁化７２Ｍの制御の例を示している。
第１電位Ｖ１または第２電位Ｖ２の印加により、第１素子３０にＺ方向に沿う電流（積層方向電流）が流れる。この積層方向電流の向きは、例えば、＋Ｚ方向または−Ｚ方向である。この積層方向電流の向きに応じて、第２磁性層７２の第２磁化７２Ｍに２種類のベクトルが生じると考えられる。２種類のベクトルは、例えば、第１磁性層７１の第１磁化７１Ｍに対して、「平行」または「反平行」である。これらのベクトルは、例えば、スピントルクトランスファ（ＳＴＴ）効果に基づくと考えられる。

例えば、第１電位Ｖ１（または第３電位Ｖ３）の印加により、第２磁化７２Ｍに、第１磁化７１Ｍに対して「平行」及び「反平行」の一方のベクトル７２Ｍａが加わる。例えば、第２電位Ｖ２（または第４電位Ｖ４）の印加により、第２磁化７２Ｍに、第１磁化７１Ｍに対してして「平行」及び「反平行」の他方のベクトル７２Ｍｂが加わる。

図４２（ｂ）は、第１導電部材２４に流れる２種類の電流による第２磁化７２Ｍの制御の例を示している。第１導電部材２４に流れる電流により、第２磁性層７２の第２磁化７２Ｍに２種類のベクトルが生じると考えられる。この２種類のベクトルは、例えば、第１導電部材２４の電流の方向と交差する２種類の向きを有する。これらのベクトルは、例えば、スピンオービットトルク（ＳＯＴ）効果に基づくと考えられる。

例えば、第１電流Ｉ１により、＋Ｙ方向のベクトル７２Ｍｃ、及び、−Ｙ方向のベクトル７２Ｍｄの一方が加わる。例えば、第３電流Ｉ３により、＋Ｙ方向のベクトル７２Ｍｃ、及び、−Ｙ方向のベクトル７２Ｍｄの他方が加わる。

図４２（ｃ）〜（ｆ）は、上記の４種類のベクトル７２Ｍａ〜７２Ｍｄの組み合わせが生じたときの第２磁化７２Ｍを例示している。４種類のベクトルの合成ベクトルの向きに、第２磁化７２Ｍを制御できる。例えば、ＳＴＴ書き込みとＳＯＴ書き込みとが重畳されて行われる。これらの図に示すように、第２磁化７２Ｍは、４種類の向きを有する。この４種類の向きは、第１磁化７１Ｍに対して傾斜している。２種類の向きに応じた、４種類の電気抵抗状態が得られる。このように、第１素子３０においては、４種類の抵抗状態を実現できる。従って、１つのメモリセル１０ａにおいて、４値のデータを記憶できる。

なお、本実施形態において、第１〜第４動作ＯＰ１〜ＯＰ４のうちの３つの動作が行われてもよい。例えば、第１〜第３動作ＯＰ１〜ＯＰ３が行われてもよい。

以下、磁気記憶装置６における読み出し動作の例について説明する。
読み出し動作においては、第１素子３０を含む電流経路の抵抗の変化に関する情報が検出される。例えば、第１素子３０に、十分に小さい電流（読み出し電流）を供給し、そのときの第１素子３０の抵抗状態の変化に応じた特性（抵抗、電流または電圧の変化）が検出される。例えば、センスアンプ１２などにより読み出し動作が実施できる。

図４３は、本実施形態に係る磁気記憶装置の特性を例示するグラフ図である。
図４３の横軸は、第２磁化７２Ｍの角度Ａ１２を表す。この例では、この角度は、＋Ｙ方向を基準とし、＋Ｘ方向を正にしている。縦軸は、第１素子３０の抵抗Ｒ１を表す。

図４３に示すように、第２磁化７２Ｍの４種類の角度Ａ１２に対応して、４種類の抵抗Ｒ１が得られる。４種類の抵抗Ｒ１が、第１〜第４抵抗状態に対応する。これらの４種類の抵抗状態は、４種類の情報（（０，０），（０，１），（１，１）及び（１，０））に対応する。このように、実施形態においては、４値の情報を記憶できる。

１つのメモリセルで３値以上の情報を記憶する場合、３値以上における抵抗の互いの差は、２値における抵抗の互いの差よりも小さくなる。例えば、「自己参照法」などによる読み出しにより、抵抗の小さい差を読み出すことができる。

本実施形態においては、図４１（ａ）及び（ｃ）に示すように、例えば、第１動作ＯＰ１及び第３動作ＯＰ３（書き込み動作）において、第１素子３０を電流Ｊ１及びＪ３が流れる。図４１（ｂ）及び（ｄ）に示すように、第２動作ＯＰ２及び第４動作ＯＰ４（書き込み動作）において、第１素子３０を別の電流Ｊ２及びＪ４が流れる。電流Ｊ１及びＪ３は、第１磁性層７１から第２磁性層７２への方向、及び、第２磁性層７２から第１磁性層７１への方向の一方の電流である。電流Ｊ２及びＪ４は、第１磁性層７１から第２磁性層７２への方向、及び、第２磁性層７２から第１磁性層７１への方向の他方の電流である。

例えば、第１動作ＯＰ１において、第１電位Ｖ１は、第２端部２４ｂの電位Ｖｂよりも高い。第２動作ＯＰ２において、第２電位Ｖ２は、第１端部２４ａの電位Ｖａよりも低い。第３動作ＯＰ３において、第３電位Ｖ３は、第１部分２４ａの電位Ｖａよりも高い。第４動作ＯＰ４において、第４電位Ｖ４は、第２部分２４ｂの電位Ｖｂよりも低い。

例えば、第１動作ＯＰ１において、第１電位Ｖ１は、第１部分２４ａの電位Ｖａよりも高い。第２動作ＯＰ２において、第２電位Ｖ２は、第２部分２４ｂの電位Ｖｂよりも低い。第３動作ＯＰ３において、第３電位Ｖ３は、第２部分２４ｂの電位Ｖｂよりも高い。第４動作ＯＰ４において、第４電位Ｖ４は、第１部分２４ａの電位Ｖａよりも低い。

本実施形態において、第１磁性層７１の第１磁化７１Ｍは、Ｚ方向に対して垂直な成分を含む。この成分は、ＸＹ平面に対して平行な成分である。この成分は、Ｘ方向に対して傾斜する。これにより、第２磁化７２Ｍの複数の向きと、第１磁化７１Ｍの向きと、の間の角度の種類の数を増大できる。例えば、第１磁化７１ＭのＺ方向に対して垂直な成分と、Ｘ方向との間の角度は、５度以上４０度以下、５０度以上８５度以下、９５度以上１３０度以下、１４０度以上１７５度以下、１８５度以上２２０度以下、２３０度以上２６５度以下、２７５度以上３１５度以下、または、３２０度以上３５５度以下である。

図４０（ａ）に関して説明した例では、第１磁化７１Ｍの向きは、「〜０．３５π」であり、上記の角度は、約２７度である。

図４０（ｂ）に示すように、磁気記憶装置６において、第２磁性層７２の平面形状は、実質的に四角形である。例えば、第２磁性層７２は、Ｘ方向に沿う第１長さＬ１と、Ｙ方向に沿う第２長さＬ２と、を有する。

図４０（ｂ）に示すように、Ｚ方向に対して垂直で、Ｘ方向に対して傾斜する１つの方向を第１対角方向ＤＤ１とする。図４０（ｂ）に示す例では、第１対角方向ＤＤ１とＸ方向との間の角度は、約４５度（例えば、３５度以上５５度以下）である。第２磁性層７２の第１対角方向ＤＤ１に沿う長さＬＤ１は、第１長さＬ１よりも長く、第２長さＬ２よりも長い。

図４０（ｂ）に示すように、Ｚ方向に対して垂直で、Ｘ方向に対して傾斜し、第１対角方向ＤＤ１と交差する方向を第２対角方向ＤＤ２とする。図４０（ｂ）に示す例では、第２対角方向ＤＤ２とＸ方向との間の角度は、約１３５度（例えば、１２５度以上１４５度以下）である。第２磁性層７２の第２対角方向ＤＤ２に沿う長さＬＤ２は、第１長さＬ１よりも長く、第２長さＬ２よりも長い。

例えば、長さＬＤ１及び長さＬＤ２は、第２磁性層７２の平面形状（実質的な四角形）の対角線の長さに対応する。

例えば、第２磁化７２Ｍは、例えば、第２磁性層７２の実質的な中心部と、第２磁性層７２の４つのコーナー部と、を結ぶ４種類の向きに沿い易い。一方、第１磁化７１Ｍの向きは、上記の４種類の向きに対して傾斜するように設定される。

１つの例において、第２磁性層７２の平面形状は、実質的に正方形である。例えば、第１長さＬ１と第２長さＬ２との差は、第１長さＬ１の０．１倍以下である。

磁気記憶装置６において、第２磁性層７２の形状は矩形である。第１磁性層７２は歪みを有してもよい。第２磁性層７２における磁化容易軸は、矩形の対角方向に沿い易い。例えば、歪みによる誘導磁気異方向性が小さく、形状による磁気異方向性が優位でもよい。この場合、磁化容易軸は、４つの対角方向に沿い易い。

以下、上述の各層の材料の例について説明する。
第１導電部材２４は、例えば、タンタル（Ｔａ）及びタングステン（Ｗ）よりなる群より選択された少なくとも１つを含む。第１導電部材２４は、例えば、β−タンタル及びβ−タングステンよりなる群より選択された少なくとも１つを含む。これらの材料におけるスピンホール角は、負である。これらの材料におけるスピンホール角の絶対値は大きい。これにより、書き込み電流により、第２磁化７２Ｍを効率的に制御できる。

第１導電部材２４は、白金（Ｐｔ）及び金（Ａｕ）よりなる群から選択された少なくとも１つの金属を含んでいてもよい。これらの材料におけるスピンホール角は、正である。これらの材料におけるスピンホール角の絶対値は大きい。これにより、書き込み電流により、第２磁化７２Ｍを効率的に制御できる。

第２磁性層７２は、例えば、強磁性材料及び軟磁性材料の少なくともいずれかを含む。第２磁性層７２は、例えば、人工格子を含んでもよい。

第２磁性層７２は、例えば、ＦｅＰｄ、ＦｅＰｔ、ＣｏＰｄ及びＣｏＰｔよりなる群から選択された少なくとも１つを含む。上記の軟磁性材料は、例えば、ＣｏＦｅＢを含む。上記の人工格子は、例えば、第１膜と第２膜を含む積層膜を含む。第１膜は、例えば、ＮｉＦｅ、Ｆｅ及びＣｏの少なくともいずれかを含む。第２膜は、例えば、Ｃｕ、Ｐｄ及びＰｔの少なくともいずれかを含む。第１膜は、例えば、磁性材料であり、第２膜は、非磁性材料である。

本実施形態において、例えば、第２磁性層７２は、面内磁気異方性を有してもよい。例えば、第２磁性層７２は、面内の形状磁気異方性、面内の結晶磁気異方性、及び、応力などによる面内の誘導磁気異方性の少なくともいずれかを有してもよい。

非磁性層７１ｎは、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ及びＡｌ_２Ｏ_３よりなる群から選択された少なくとも１つを含む。非磁性層７１ｎは、例えば、トンネルバリア層である。非磁性層７１ｎがＭｇＯを含む場合、非磁性層７１ｎの厚さは、例えば、約１ｎｍである。

第１磁性層７１は、例えば、Ｃｏ及びＣｏＦｅＢから選択された少なくとも１つを含む。第１磁性層７１の第１磁化７１Ｍは、面内の実質的に１つの方向（Ｚ方向と交差する方向）に固定されてもよい。第１磁性層７１は、例えば、面内磁化膜でもよい。

例えば、第１磁性層７１は、第２磁性層７２よりも厚い。これにより、第１磁性層７１の第１磁化７１Ｍが所定の方向に安定して固定される。

なお、前述の各実施形態及びその変形例においては、磁気抵抗変化素子がＭＴＪ素子である例を示したが、これには限定されない。磁気抵抗変化素子は、例えば、ＧＭＲ（Giant Magnetoresistance：巨大磁気抵抗）素子であってもよい。

実施形態は、例えば、以下の構成（例えば技術案）を含んでも良い。
（構成１）
第１配線と、
第２配線と、
第３配線と、
前記第１配線と前記第３配線との間、及び、前記第２配線と前記第３配線との間に設けられた第４配線と、
前記第４配線と前記第３配線との間に設けられた第５配線と、
前記第４配線と前記第５配線の間に設けられた第１導電部材と、
前記第１導電部材の第１部分と前記第１配線に接続された第１半導体部材と、
前記第１導電部材の第２部分と前記第２配線に接続された第２半導体部材と、
前記第３配線に接続された第３半導体部材と、
前記第１導電部材における前記第１部分と前記第２部分との間の第３部分と前記第３半導体部材に接続された第１素子と、
を備えた磁気記憶装置。

（構成２）
前記第４配線及び前記第５配線に電位を供給する駆動回路をさらに備え、
前記駆動回路と前記第１導電部材との間において、前記第５配線が前記第４配線に接続されている構成１記載の磁気記憶装置。

（構成３）
前記第１配線と前記第３配線との間、及び、前記第２配線と前記第３配線との間に設けられた第６配線と、
前記第６配線と前記第３配線との間に設けられた第７配線と、
前記第６配線と前記第７配線との間に設けられた第２導電部材と、
前記第２導電部材の第４部分と前記第１配線に接続された第４半導体部材と、
前記第２導電部材の第５部分と前記第２配線に接続された第５半導体部材と、
前記第３配線に接続された第６半導体部材と、
前記第２導電部材における前記第４部分と前記第５部分との間の第６部分と前記第３半導体部材に接続された第２素子と、
をさらに備えた構成１または２に記載の磁気記憶装置。

（構成４）
前記第４配線と前記第６配線が並ぶ方向は、前記第１配線に沿い、
前記第５配線と前記第７配線が並ぶ方向は、前記第３配線に沿う構成３記載の磁気記憶装置。

（構成５）
前記第４配線と前記第５配線が並ぶ第１方向に沿って、前記第４配線は前記第１配線と前記第６配線の間に設けられており、前記第７配線は前記第５配線と前記第３配線の間に設けられている構成３記載の磁気記憶装置。

（構成６）
第１配線と、
第２配線と、
第３配線と、
前記第１配線と前記第３配線との間、及び、前記第２配線と前記第３配線との間に設けられた第４配線と、
前記第４配線と前記第３配線の間に設けられた第１導電部材と、
前記第１導電部材の第１部分と前記第１配線に接続された第１半導体部材と、
前記第１導電部材の第２部分と前記第２配線に接続された第２半導体部材と、
前記第１導電部材における前記第１部分と前記第２部分との間の第３部分と前記第３配線に接続された第１素子と、
を備えた磁気記憶装置。

（構成７）
前記第１配線と前記第３配線との間、及び、前記第２配線と前記第３配線との間に設けられた第５配線と、
前記第５配線と前記第３配線との間に設けられた第２導電部材と、
前記第２導電部材の第４部分と前記第１配線に接続された第３半導体部材と、
前記第２導電部材の第５部分と前記第２配線に接続された第４半導体部材と、
前記第２導電部材における前記第４部分と前記第５部分との間の第６部分と前記第３配線に接続された第２素子と、
をさらに備えた構成６記載の磁気記憶装置。

（構成８）
前記第４配線と前記第５配線が並ぶ方向は、前記第１配線に沿う構成７記載の磁気記憶装置。

（構成９）
前記第４配線と前記第１導電部材が並ぶ第１方向に沿って、前記第４配線は前記第１配線と前記第５配線の間に設けられている構成７記載の磁気記憶装置。

（構成１０）
第１配線と、
第２配線と、
第３配線と、
前記第１配線と前記第３配線との間に設けられた第４配線と、
第５配線と、
前記第１配線と前記第２配線の間、及び、前記第３配線と前記第２配線の間に設けられた第１導電部材と、
第１半導体部材と、
前記第３配線に接続された第２半導体部材と、
第１素子と、
を備え、
前記第１配線と前記第３配線との距離は前記第１配線と前記第２配線との距離よりも短く、前記第２配線と前記第３配線との距離が前記第１配線と前記第２配線との距離よりも短く、
前記第１導電部材の第１部分は前記第３配線に接続されており、
前記第１半導体部材は、前記第１導電部材の第２部分と前記第４配線に接続されており、
前記第１素子は、前記第１導電部材における前記第１部分と前記第２部分との間の第３部分と前記第２半導体部材に接続されており、
前記第５配線は、前記第１素子と前記第２配線との間に設けられている磁気記憶装置。

（構成１１）
前記第４配線及び前記第５配線に電位を供給する駆動回路と、
をさらに備え、
前記駆動回路と前記第１導電部材との間において、前記第５配線が前記第４配線に接続されている構成１０記載の磁気記憶装置。

（構成１２）
前記第１配線と前記第３配線との間に設けられた第６配線と、
前記第３配線と前記第２配線との間に設けられた第７配線と、
前記第６配線と前記第７配線の間に設けられた第２導電部材と、
第３半導体部材と、
前記第２配線に接続された第４半導体部材と、
第２素子と、
をさらに備え、
前記第２導電部材の第４部分は前記第３配線に接続されており、
前記第３半導体部材は、前記第２導電部材の第５部分と前記第１配線に接続されており、
前記第２素子は、前記第２導電部材における前記第４部分と前記第５部分との間の第６部分と前記第４半導体部材に接続されている構成１０または１１に記載の磁気記憶装置。

（構成１３）
前記第４配線と前記第６配線が並ぶ方向は前記第１配線に沿い、
前記第５配線と前記第７配線が並ぶ方向は前記第２配線に沿う構成１２記載の磁気記憶装置。

（構成１４）
前記第４配線と前記第５配線が並ぶ第１方向に沿って、前記第４配線は、前記第１配線と前記第６配線との間に設けられており、前記第７配線は、前記第５配線と前記第２配線との間に設けられている構成１２記載の磁気記憶装置。

（構成１５）
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に設けられた第３配線と、
第４配線と、
第５配線と、
前記第１配線と前記第４配線との間、及び、前記第２配線と前記第５配線との間に設けられた第６配線と、
前記第６配線と前記第４配線との間、及び、前記第６配線と前記第５配線との間に設けられた第７配線と、
前記第６配線と前記第７配線との間に設けられた第１導電部材と、
前記第１導電部材の第１部分と前記第１配線に接続された第１半導体部材と、
前記第１導電部材の第２部分と前記第２配線に接続された第２半導体部材と、
前記第１導電部材における前記第１部分と前記第２部分との間の第３部分と前記第３配線に接続された第３半導体部材と、
前記第４配線に接続された第４半導体部材と、
前記第５配線に接続された第５半導体部材と、
前記第１導電部材における前記第１部分と前記第３部分との間の第４部分と、前記第４半導体部材に接続された第１素子と、
前記第１導電部材における前記第２部分と前記第３部分との間の第５部分と、前記第５半導体部材に接続された第２素子と、
を備えた磁気記憶装置。

（構成１６）
前記第６配線及び前記第７配線に電位を供給する駆動回路をさらに備え、
前記駆動回路と前記第１導電部材との間において、前記第７配線が前記第６配線に接続されている構成１５記載の磁気記憶装置。

（構成１７）
前記第１配線と前記第４配線との間、及び、前記第２配線と前記第５配線との間に設けられた第８配線と、
前記第８配線と前記第４配線との間、及び、前記第８配線と前記第５配線との間に設けられた第９配線と、
第２導電部材と、
前記第２導電部材の第６部分と前記第１配線に接続された第６半導体部材と、
前記第２導電部材の第７部分と前記第２配線に接続された第７半導体部材と、
前記第２導電部材における前記第６部分と前記第７部分との間の第８部分と前記第３配線に接続された第８半導体部材と、
前記第４配線に接続された第９半導体部材と、
前記第５配線に接続された第１０半導体部材と、
前記第２導電部材における前記第６部分と前記第８部分との間の第９部分と、前記第４配線に接続された第３素子と、
前記第２導電部材における前記第７部分と前記第８部分との間の第１０部分と、前記第５配線に接続された第４素子と、
をさらに備えた構成１５または１６に記載の磁気記憶装置。

（構成１８）
前記第６配線と前記第８配線が並ぶ方向は前記第１配線に沿い、
前記第７配線と前記第９配線が並ぶ方向は前記第４配線に沿う構成１７記載の磁気記憶装置。

（構成１９）
前記第６配線と前記第７配線が並ぶ第１方向に沿って、前記第６配線は、前記第１配線と前記第８配線の間に設けられており、前記第９配線は、前記第４配線と前記第７配線の間に設けられている構成１７記載の磁気記憶装置。

（構成２０）
第１配線と、
第２配線と、
第３配線と、
第４配線と、
前記第１配線及び前記第２配線を通過する第１平面と、前記第３配線及び前記第４配線を通過する第２平面との間に設けられた第５配線と、
前記第１配線と前記第５配線との間、及び、前記第２配線と前記第５配線との間に設けられた第６配線と、
前記第３配線と前記第５配線との間、及び、前記第４配線と前記第５配線との間に設けられた第７配線と、
第１導電部材と、
前記第１導電部材の第１部分と前記第１配線に接続された第１半導体部材と、
前記第１導電部材の第２部分と前記第２配線に接続された第２半導体部材と、
前記第３配線に接続された第３半導体部材と、
前記第４配線に接続された第４半導体部材と、
前記第１導電部材における前記第１部分と前記第３部分との間の第４部分と、前記第３半導体部材に接続された第１素子と、
前記第１導電部材における前記第２部分と前記第３部分との間の第５部分と、前記第４半導体部材に接続された第２素子と、
を備えた磁気記憶装置。

（構成２１）
前記第６配線及び前記第７配線に電位を供給する駆動回路をさらに備え、
前記駆動回路と前記第１導電部材との間において、前記第７配線が前記第６配線に接続されている構成２０記載の磁気記憶装置。

（構成２２）
前記第１配線と前記第５配線との間、及び、前記第２配線と前記第５配線との間に設けられた第８配線と、
前記第３配線と前記第５配線との間、及び、前記第４配線と前記第５配線との間に設けられた第９配線と、
第２導電部材と、
前記第２導電部材の第６部分と前記第１配線に接続された第５半導体部材と、
前記第２導電部材の第７部分と前記第２配線に接続された第６半導体部材と、
前記第３配線に接続された第７半導体部材と、
前記第４配線に接続された第８半導体部材と、
前記第２導電部材における前記第６部分と前記第８部分との間の第９部分と、前記第３配線に接続された第３素子と、
前記第２導電部材における前記第７部分と前記第８部分との間の第１０部分と、前記第４配線に接続された第４素子と、
をさらに備えた構成２０または２１に記載の磁気記憶装置。

（構成２３）
前記第６配線と前記第８配線が並ぶ方向は前記第１配線に沿い、
前記第７配線と前記第９配線が並ぶ方向は前記第３配線に沿う構成２２記載の磁気記憶装置。

（構成２４）
前記第６配線と前記第７配線が並ぶ第１方向に沿って、前記第６配線は、前記第１配線と前記第８配線との間に設けられており、前記第９配線は、前記第３配線と前記第７配線との間に設けられている構成２２記載の磁気記憶装置。

（構成２５）
前記第１素子は、磁気トンネル接合素子である構成１〜２４のいずれか１つに記載の磁気記憶装置。

以上説明した実施形態によれば、記憶密度の向上が可能な磁気記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。

１、１ａ、２、２ａ、３、３ａ、４、４ａ、５、５ａ、６：磁気記憶装置
１０：メモリアレイ
１０ａ：メモリセル
１１：ソース線駆動回路
１２：センスアンプ
１３：駆動回路
２１ａ：第１配線
２１ｂ：第２配線
２２、２２ａ、２２ｂ：領域
２３：第３配線
２４：第１導電部材
２４ａ：第１部分
２４ｂ：第２部分
２４ｃ：第３部分
２４ｄ：第４部分
２４ｅ：第５部分
２５、２５ａ：第４配線、
２５ｂ：第６配線
２６ａ：第１半導体部材
２６ｂ：第２半導体部材
２６ｃ：第３半導体部材
２７ａ、２７ｂ、２７ｃ：縦型トランジスタ
３０、３０ａ：第１素子
３０ｂ：第２素子
３１、３１ａ：第５配線
３１ｂ：第７配線
３２、３２ａ：第４半導体部材
３２ｂ：第５半導体部材
３３、３３ａ、３３ｂ：縦型トランジスタ
３５：コンタクト
３６ａ、３６ｂ：ビア
３７ａ、３７ｂ：ビア
３８：ビア
３９：中間配線
４１ａ、４１ｂ：ビア
７０：制御部
７１：第１磁性層
７１Ｍ：第１磁化
７１ｎ：非磁性層
７２：第２磁性層
７２Ｍ：第２磁化
７２Ｍａ、７２Ｍｂ、７２Ｍｃ、７２Ｍｄ：ベクトル
Ｄ１、Ｄ２、Ｄ３、Ｄ４：距離
ＤＤ１：第１対角方向
ＤＤ２：第２対角方向
Ｆ：最小加工寸法
Ｉ１：第１電流
Ｉ２：第２電流
Ｊ１、Ｊ２：電流
Ｌ１：第１長さ
Ｌ２：第２長さ
ＬＤ１、ＬＤ２：長さ
ＯＰ１：第１動作
ＯＰ２：第２動作
ＯＰ３：第３動作
ＯＰ４：第４動作

Claims (4)

1. 第１配線と、
   第２配線と、
   前記第１配線と前記第２配線との間に設けられた第３配線と、
   第４配線と、
   第５配線と、
   前記第１配線と前記第４配線との間、及び、前記第２配線と前記第５配線との間に設けられた第６配線と、
   前記第６配線と前記第４配線との間、及び、前記第６配線と前記第５配線との間に設けられた第７配線と、
   前記第６配線と前記第７配線との間に設けられた第１導電部材と、
   前記第１導電部材の第１部分と前記第１配線に接続された第１半導体部材と、
   前記第１導電部材の第２部分と前記第２配線に接続された第２半導体部材と、
   前記第１導電部材における前記第１部分と前記第２部分との間の第３部分と前記第３配線に接続された第３半導体部材と、
   前記第４配線に接続された第４半導体部材と、
   前記第５配線に接続された第５半導体部材と、
   前記第１導電部材における前記第１部分と前記第３部分との間の第４部分と、前記第４半導体部材に接続された第１素子と、
   前記第１導電部材における前記第２部分と前記第３部分との間の第５部分と、前記第５半導体部材に接続された第２素子と、
   を備えた磁気記憶装置。
2. 前記第６配線及び前記第７配線に電位を供給する駆動回路をさらに備え、
   前記駆動回路と前記第１導電部材との間において、前記第７配線が前記第６配線に接続されている請求項１記載の磁気記憶装置。
3. 前記第１配線と前記第４配線との間、及び、前記第２配線と前記第５配線との間に設けられた第８配線と、
   前記第８配線と前記第４配線との間、及び、前記第８配線と前記第５配線との間に設けられた第９配線と、
   第２導電部材と、
   前記第２導電部材の第６部分と前記第１配線に接続された第６半導体部材と、
   前記第２導電部材の第７部分と前記第２配線に接続された第７半導体部材と、
   前記第２導電部材における前記第６部分と前記第７部分との間の第８部分と前記第３配線に接続された第８半導体部材と、
   前記第４配線に接続された第９半導体部材と、
   前記第５配線に接続された第１０半導体部材と、
   前記第２導電部材における前記第６部分と前記第８部分との間の第９部分と、前記第４配線に接続された第３素子と、
   前記第２導電部材における前記第７部分と前記第８部分との間の第１０部分と、前記第５配線に接続された第４素子と、
   をさらに備えた請求項１または２に記載の磁気記憶装置。
4. 前記第６配線と前記第７配線が並ぶ第１方向に沿って、前記第６配線は、前記第１配線と前記第８配線の間に設けられており、前記第９配線は、前記第４配線と前記第７配線の間に設けられている請求項３記載の磁気記憶装置。

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