JP6870796B1 - 半導体パッケージ及びその製造方法、並びに半導体装置 - Google Patents

Abstract

下側インターポーザ及び半導体チップを有するチップ搭載部を形成する工程と、チップ搭載部と上側基板と封止層とを備え、封止層がチップ搭載部と上側基板との間を充填するとともに半導体チップを封止している、封止構造体を形成する工程と、上側基板及び封止層を貫通し、下側インターポーザの配線に到達するビアホールを形成する工程と、ビアホールを充填し、下側インターポーザの配線に接続された導電ポストを形成する工程と、を含む、半導体パッケージを製造する方法が開示される。

Description

本発明は、半導体パッケージ及びその製造方法、並びに半導体装置に関する。

小型で高密度実装が可能な半導体装置として、パッケージ・オン・パッケージ（以下「ＰｏＰ」という。）と呼ばれる、下段及び上段の半導体パッケージが積み重ねられた形態の装置が採用されることがある（例えば特許文献１）。例えば、スマートフォンに用いるＰｏＰでは、上段の半導体パッケージにはメモリチップが、下段の半導体パッケージにはロジックチップが実装されることが多い。

ＰｏＰにおいて積み重ねられる半導体パッケージは、通常、有機基板をインターポーザとして有するチップ・スケール・パッケージ（ＣＳＰ）である。下段の半導体パッケージには、上段の半導体パッケージとの電気的な接続を確保するための導電ポストが設けられることが多い。

特許第４１８２１４０号公報

図１は、インターポーザ及び半導体チップを有する複数の半導体パッケージが積み重ねられた構造を有する半導体装置を構成する半導体パッケージを製造する従来の方法の一例を示す工程図である。図１に示される方法は、絶縁層１１及び配線１２を有する下側インターポーザ１０を準備し、配線１２に接続された導電ポスト１３を形成する工程（図１の（ａ））と、下側インターポーザ１０に半導体チップ３Ａを搭載する工程（図１の（ｂ））と、絶縁層２１及び配線２２を有する上側基板２０（上側インターポーザ）を、下側インターポーザ１０と対向し、且つ配線２２と導電ポスト１３とが接続されるように配置する工程（図１の（ｃ））と、下側インターポーザ１０と上側基板２０との間に封止材５Ａを流し込む工程（図１の（ｄ））と、封止材５Ａを熱硬化して封止層５を形成する工程（図１の（ｅ））とから構成される。なお、１枚の下側インターポーザ１０上に複数の半導体チップが搭載され、封止層５が形成された後、得られた構造体が１個又は２個以上の半導体チップを有する個別の半導体パッケージに分割されることが多い。

（ａ）の工程で形成される導電ポスト１３は、一般に、導電ポスト１３の高さ以上の厚さを有するフォトレジストを下側インターポーザ１０上に形成することと、露光及び現像によってフォトレジストに導電ポスト１３に対応する開口を形成させることと、形成された開口内に電解銅めっきによって導電ポスト１３を形成することと、フォトレジストを除去することとを含む、多くの工程を必要とする方法によって形成される。導電ポスト１３に代えて、図２に示されるようにはんだボール５５（又は銅コアボール）を設けてもよいが、配線が高密度である場合、導電ポスト１３を形成することが必要となることが多い。

（ｃ）の工程では、配線２２と導電ポスト１３との間にはんだ２５を介在させ、リフローによって接続を確保することが多い。しかし、リフローのために加えられる熱履歴に起因して、インターポーザの反り又はうねりが発生し易いという問題がある。

（ｄ）の工程では、一般に、トランスファ成形法によってインターポーザの間に封止材５Ａを流入させる。その際、導電ポストの密度に偏りがあること、及び半導体チップと上側インターポーザとの間隔が極端に狭いことから、封止材５Ａの流動挙動が乱れ、その結果、封止層５内に巻き込みボイドが発生し易いという問題がある。そのため、フィラの含有量が少なく高い流動性を有する封止材を用いる必要があり、十分な信頼性を確保できる封止材を選択できないことがある。

以上の事情を鑑みて、本発明は、インターポーザ及び半導体チップを有する複数の半導体パッケージが積み重ねられた構造を有する半導体装置を構成する半導体パッケージを、封止材の選択の制限が少なく、より簡易な工程によって製造できる方法、及び係る方法によって得られる半導体パッケージを提供する。

本発明の一側面は、半導体パッケージを製造する方法に関する。当該方法は、
絶縁層及び配線を有する下側インターポーザに半導体チップを搭載して、前記下側インターポーザ及び前記半導体チップを有するチップ搭載部を形成する工程と、
前記チップ搭載部と絶縁層を有する上側基板と封止層とを備え、前記チップ搭載部と前記上側基板とが前記半導体チップが内側になる向きで対向配置され、前記封止層が前記チップ搭載部と前記上側基板との間を充填するとともに前記半導体チップを封止している、封止構造体を形成する工程と、
前記上側基板及び前記封止層を貫通し、前記下側インターポーザの配線に到達するビアホールを形成する工程と、
前記ビアホールを充填し、前記下側インターポーザの配線に接続された導電ポストを形成する工程と、を含む。

本発明者らは、導電ポストが設けられたインターポーザ間に封止材を流入させることに代えて、下側インターポーザ及び上側基板と、これらの間を充填する封止層とを有する封止構造体を形成した後、上側基板及び封止層を貫通するビアホールを形成し、形成されたビアホールを導電材料で埋めて導電ポストを形成するという、これまでにない斬新な製造方法を採用することによって、複数の半導体パッケージが積み重ねられた構造を有する半導体装置を構成する半導体パッケージを、封止材の選択の制限が少なく、より簡易な工程によって製造できることを見出した。

本発明の別の一側面は、絶縁層及び配線を有する下側インターポーザ及び前記下側インターポーザに搭載された半導体チップを有するチップ搭載部と、絶縁層を有し、前記半導体チップ側で前記チップ搭載部と対向配置されている、上側基板と、前記チップ搭載部と前記上側基板との間を充填するとともに前記半導体チップを封止している封止層と、前記上側基板及び前記封止層を貫通し、前記下側インターポーザの配線に接続された導電ポストと、を備える、半導体パッケージに関する。

この半導体パッケージは、封止材の選択の制限が少なく、より簡易な工程によって製造することができる。この半導体パッケージを用いて、複数の半導体パッケージが積み重ねられた構造を有する半導体装置を製造することができる。

本発明の一側面によれば、インターポーザ及び半導体チップを有する複数の半導体パッケージが積み重ねられた構造を有する半導体装置を構成する半導体パッケージを、封止材の選択の制限が少なく、より簡易な工程によって製造できる方法、及び係る方法によって得られる半導体パッケージが提供される。

本発明の一側面によれば、半導体チップの周囲に設けられる小径の導電ポストの数が多い場合であっても、低コストで容易に半導体パッケージを製造することができる。本発明の一側面に係る方法は、フォトリソグラフィのプロセス、電解めっき、リフロー実装のような工程を必ずしも必要としないため、より簡略なプロセスによって半導体パッケージを製造することができる。リフロー実装が必要ないことは、反り又はうねりの抑制のために効果的である。また、流動性をあまり考慮せずに封止材を選択できるため、反り抑制及び高信頼性の点で優れた封止材を選択し易い。反り抑制及び高信頼性のために効果的な封止材は、比較的低い流動性を有する傾向がある。

半導体パッケージを製造する従来の方法の一例を示す工程図である。 はんだボールが設けられたインターポーザの一例を示す断面図である。 半導体パッケージを製造する方法の一実施形態を示す工程図である。 半導体パッケージを製造する方法の一実施形態を示す工程図である。 リング状の導体パターンの一実施形態を示す平面図である。 半導体装置の一実施形態を示す断面図である。

以下、必要に応じて図面を参照しつつ、本発明を実施するための形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。図面の寸法比率は図示した比率に限られるものではない。本明細書において「〜」を用いて示された数値範囲は、「〜」の前後に記載される数値をそれぞれ最小値及び最大値として含む範囲を示す。

図３及び図４は、半導体パッケージを製造する方法の一実施形態を示す工程図である。本実施形態に係る方法は、絶縁層１１及び配線１２を有する下側インターポーザ１０に半導体チップ３Ａを搭載して、下側インターポーザ１０及び半導体チップ３Ａを有するチップ搭載部１５を形成する工程（図３の（ａ））と、チップ搭載部１５と絶縁層２１を有する上側基板２０と封止層５とを備え、チップ搭載部１５と上側基板２０とが半導体チップ３Ａが内側になる向きで対向配置され、封止層５がチップ搭載部１５と上側基板２０との間を充填するとともに半導体チップ３Ａを封止している、封止構造体１００Ａを形成する工程（図３の（ｂ）、（ｃ）、（ｄ））と、上側基板２０及び封止層５を貫通し、下側インターポーザ１０の配線１２に到達するビアホール６を形成する工程（図４の（ｅ））と、ビアホール６を充填し、下側インターポーザ１０の配線１２に接続された導電ポスト７を形成する工程（図４の（ｆ））とから構成される。

下側インターポーザ１０（又は絶縁層１１）の形状及び大きさは特に限定されず、例えば円盤状の板、又は矩形の主面を有する板であってもよい。円盤状の下側インターポーザ１０（又は絶縁層１１）の直径は、例えば２００〜４５０ｍｍ程度であってもよい。矩形の主面を有する下側インターポーザ（又は絶縁層１１）の幅は、例えば１００〜６５０ｍｍ程度であってもよい。下側インターポーザ１０（又は絶縁層１１）の厚さは、例えば０．０４〜１．０ｍｍであってもよい。

絶縁層１１の材質は特に限定されない。例えば、絶縁層１１が有機基板、ガラス基板、又はシリコン基板であってもよい。有機基板を構成する絶縁部材は、電子機器用の配線板において用いられるものから任意に選択することができ、その例としては、ソルダレジスト、ビルドアップ材、及びプリプレグコア基材が挙げられる。絶縁部材を構成する樹脂は特に制限されず、例えば熱硬化性樹脂、光硬化性樹脂、熱可塑性樹脂又はこれらの組み合わせであることができる。

絶縁部材が、樹脂と、ガラスクロス及び／又は無機フィラとを含む複合材であってもよい。ガラスクロスと熱硬化性樹脂組成物とを含む複合材は、硬化後に特に優れた耐熱性及び剛性を有することができる。熱硬化性樹脂組成物は、特に限定されないが、耐熱性、機械的強度、汎用性、及び熱膨張係数の観点から、エポキシ樹脂とその硬化剤とを含有する組成物であってもよい。

エポキシ樹脂の例としては、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、ビフェノール型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、及びビフェニルアラルキル型エポキシ樹脂が挙げられる。

エポキシ樹脂の硬化剤の例としては、アミン系硬化剤、グアニジン系硬化剤、フェノール系硬化剤、及び酸無水物系硬化剤が挙げられる。エポキシ樹脂との反応基を有するポリイミド樹脂、ポリアミドイミド樹脂等を硬化剤として用いてもよい。ポリイミド樹脂は、耐熱性、機械的強度、汎用性、及び熱膨張係数の点で特に優れる。ポリイミド樹脂が酸性置換基又は芳香族アゾメチン基を有していてもよい。

下側インターポーザ１０を構成する配線１２は、必要に応じて設計される任意の形状の電気回路を形成している。配線１２の材質は、例えば銅であってもよい。配線１２を形成する方法は特に限定されず、例えばサブトラクティブ法、セミアディティブ法、又はアディティブ法を適用できる。

図３の（ａ）に例示されるチップ搭載部１５の場合、半導体チップ３Ａと下側インターポーザ１０の配線１２との間に設けられたバンプ４によって、半導体チップ３Ａと配線１２とが電気的に接続されている。下側インターポーザ１０に半導体チップ３Ａを搭載する方法は、特に限定されず、半導体装置の製造において通常適用される方法を任意に選択できる。例えば、フリップチップボンダ、ダイボンダ、リフロー炉を用いて、半導体チップ３Ａを下側インターポーザ１０に搭載することができる。そのための温度、圧力、時間等の条件も任意に設定できる。

上側基板２０の絶縁層２１は、下側インターポーザ１０を構成する絶縁層１１と同様の構成を有することができる。絶縁層２１が有機基板であると、ビアホール６を特に形成し易い。上側基板２０が配線を更に有していてもよく、配線がビアホール６を充填する導電ポスト７に接続されてもよい。

上側基板２０上に、図５に例示されるリング状の導体パターン２３が設けられていてもよい。例えばレーザーによってビアホール６を形成する場合、リング状の導体パターン２３の内側にビアホール６を形成することによって、小径且つ側面の傾きの少ないビアホール６を容易に形成することができる。導体パターン２３の幅（外周２３Ａと内周２３Ｂの間の幅）は１５μｍ以上、２５μｍ以上、又は３５μｍ以上であってもよく、５０μｍ以下であってもよい。導体パターン２３の幅が１５μｍ以上であると、導体パターン２３の十分な厚さを維持し易い。導体パターン２３が十分な厚さを有すると、適切な形状のビアホール６が形成され易い。導体パターン２３の外周２３Ａ及び内周２３Ｂが円であってもよく、その他の形状であってもよい。導体パターン２３の外周が、上側基板２０内に設けられた配線に接続されてもよい。導体パターン２３は銅によって形成されていてもよい。

導体パターン２３は、図示されるように、絶縁層２１のチップ搭載部１５に向けられる側とは反対側の主面上に設けられていてもよいし、絶縁層２１の内部、又は、絶縁層２１のチップ搭載部１５に向けられる側の主面上に設けられていてもよい。

図３の（ｃ）に示されるように、チップ搭載部１５と上側基板２０とを、半導体チップ３Ａが内側になる向きで、チップ搭載部１５と上側基板２０との間に封止材５Ａを挟みながら重ね合わせ、その状態で、対向する２個の金型６１，６２の間で全体を加熱及び加圧することによって、封止構造体１００Ａを形成することができる。例えば、金型６１，６２の間に封止材５Ａを供給してから金型６１、６２を閉じるコンプレッションモールド法が、封止材５Ａの流動距離の少なさ、及び上側基板２０の適切な配置の維持の面から採用できる。

上側基板２０を下側インターポーザ１０に対して所定の位置に配置するために、上側基板２０は位置合わせされる。位置合わせの方法は特に限定するものではなく、例えば、下側インターポーザ１０、上側基板２０又はこれらの両方に設けられた認識マークをカメラで画像認識する方法、又は、金型６１の壁面に上側基板２０を突き当てる方法を採用できる。

下側インターポーザ１０の熱膨張係数と上側基板２０の熱膨張係数との差が、３×１０^−６／℃以下、２×１０^−６／℃以下、又は１×１０^−６／℃以下であってもよい。両者の熱膨張係数の差が小さいと、加熱及び加圧によって封止構造体１００Ａを形成する間に上側基板２０の位置ずれが生じ難い傾向がある。

封止材５Ａは、特に限定されず、半導体チップを封止するために用いられている封止材から任意に選択することができる。例えば、粉末状、顆粒状又は液状の封止材を上側基板２０上（又はチップ搭載部１５上）に配置し、これを加熱により溶融させてもよい。予めフィルム状に成形された封止材５Ａを上側基板２０上（又はチップ搭載部１５上）に積層してもよい。

封止材５Ａは、例えばエポキシ樹脂及び硬化剤を含有する封止樹脂組成物であってもよい。

エポキシ樹脂は、封止用樹脂組成物に一般に使用されているものであれば、特に制限はない。エポキシ樹脂の具体例としては、フェノールノボラック型エポキシ樹脂、オルソクレゾールノボラック型エポキシ樹脂、及びトリフェニルメタン骨格を有するエポキシ樹脂等のノボラック型エポキシ樹脂；ビスフェノールＡ、ビスフェノールＦ、ビスフェノールＳ、アルキル置換又は非置換のビフェノール等のジグリシジルエーテルであるビスフェノール型エポキシ樹脂；スチルベン型エポキシ樹脂；ハイドロキノン型エポキシ樹脂；グリシジルエステル型エポキシ樹脂；グリシジルアミン型エポキシ樹脂；ジシクロペンタジエンとフェノ−ル類の共縮合樹脂のエポキシ化物；ナフタレン環を有するエポキシ樹脂；フェノール・アラルキル樹脂、ナフトール・アラルキル樹脂等のアラルキル型フェノール樹脂のエポキシ化物；トリメチロールプロパン型エポキシ樹脂；テルペン変性エポキシ樹脂；オレフィン結合を過酢酸等の過酸で酸化して得られる線状脂肪族エポキシ樹脂；脂環族エポキシ樹脂；及び硫黄原子含有エポキシ樹脂が挙げられる。

硬化剤は、エポキシ樹脂の硬化剤として一般に使用されているものであれば特に制限はない。硬化剤の具体例としては、ノボラック型フェノール樹脂、フェノール・アラルキル樹脂、アラルキル型フェノール樹脂、ジクロペンタジエン型フェノールノボラック樹脂、及びテルペン変性フェノール樹脂が挙げられる。

封止材５Ａは、無機充填剤を含んでいてもよい。無機充填剤の例としては、溶融シリカ、結晶性シリカ、アルミナ、ジルコン、珪酸カルシウム、炭酸カルシウム、チタン酸カリウム、炭化珪素、窒化珪素、窒化アルミ、窒化ホウ素、ベリリア、ジルコニア、ジルコン、フォステライト、ステアタイト、スピネル、ムライト及びチタニア等の粒子、並びにガラス繊維が挙げられる。無機充填剤の他の例としては、水酸化アルミニウム、水酸化マグネシウム、硼酸亜鉛、及びモリブデン酸亜鉛が挙げられる。これらの無機充填剤は単独で用いても２種以上を組み合わせて用いてもよい。充填性、線膨張係数の低減の観点からは溶融シリカを用いてもよく、高熱伝導性の観点からはアルミナを用いてもよい。無機充填剤の形状は充填性及び金型摩耗性の点から球形であってもよい。

無機充填剤の含有量は、充填性、信頼性の観点から封止材５Ａの体積に対して５５〜９０体積％、６０〜９０体積％、又は７０〜８５体積％であってもよい。無機充填剤の含有量が５５体積％以上であると耐リフロー性が向上する傾向にあり、無機充填剤の含有量が９０体積％以下であると充填性が向上する傾向にある。本実施形態に係る方法の場合、封止材５Ａの流動性を重視する必要がないため、無機充填剤を多く含む封止材を適用し易い。

封止材５Ａは、硬化促進剤を更に含んでいてもよく、その例としてはホスフィン化合物とキノン化合物との付加反応物が挙げられる。封止材５Ａにおける硬化促進剤（又はホスフィン化合物とキノン化合物との付加反応物）の含有量は、硬化時間の観点から、封止材５Ａの質量を基準として０．３〜０．０５質量％、又は０．２〜０．１質量％であってもよい。ホスフィン化合物とキノン化合物との付加反応物の含有量が、硬化時間の観点から、エポキシ樹脂の量に対して、０．５〜５質量％、又は１〜３質量％であってもよい。

封止材５Ａは、シランカップリング剤を更に含んでいてもよい。特に封止材５Ａが無機充填剤を含む場合、シランカップリング剤によって無機充填剤とその他の樹脂成分との接着性を高めることができる。カップリング剤は、特に制限されず、例えば、１級、２級及び３級アミノ基から選ばれる少なくとも１種のアミノ基を有するシラン化合物、エポキシシラン、メルカプトシラン、アルキルシラン、ウレイドシラン、ビニルシラン等の各種シラン系化合物であってもよく、チタン系化合物、アルミニウムキレート類、アルミニウム／ジルコニウム系化合物であってもよい。

シランカップリング剤の具体例としては、ビニルトリクロロシラン、ビニルトリエトキシシラン、ビニルトリス（β−メトキシエトキシ）シラン、γ−メタクリロキシプロピルトリメトキシシラン、ビニルトリアセトキシシラン等の不飽和結合を有するシランカップリング剤、β−（３、４−エポキシシクロヘキシル）エチルトリメトキシシラン、γ−グリシドキシプロピルトリメトキシシラン、γ−グリシドキシプロピルメチルジメトキシシラン等のエポキシ基を有するシランカップリング剤、γ−メルカプトプロピルトリメトキシシラン、γ−アミノプロピルトリメトキシシラン、γ−アミノプロピルメチルジメトキシシラン、γ−アミノプロピルトリエトキシシラン、γ−アミノプロピルメチルジエトキシシラン、γ−アニリノプロピルトリメトキシシラン、γ−アニリノプロピルトリエトキシシラン、γ−（Ｎ、Ｎ−ジメチル）アミノプロピルトリメトキシシラン、γ−（Ｎ、Ｎ−ジエチル）アミノプロピルトリメトキシシラン、γ−（Ｎ、Ｎ−ジブチル）アミノプロピルトリメトキシシラン、γ−（Ｎ−メチル）アニリノプロピルトリメトキシシラン、γ−（Ｎ−エチル）アニリノプロピルトリメトキシシラン、γ−（Ｎ、Ｎ−ジメチル）アミノプロピルトリエトキシシラン、γ−（Ｎ、Ｎ−ジエチル）アミノプロピルトリエトキシシラン、γ−（Ｎ、Ｎ−ジブチル）アミノプロピルトリエトキシシラン、γ−（Ｎ−メチル）アニリノプロピルトリエトキシシラン、γ−（Ｎ−エチル）アニリノプロピルトリエトキシシラン、γ−（Ｎ、Ｎ−ジメチル）アミノプロピルメチルジメトキシシラン、γ−（Ｎ、Ｎ−ジエチル）アミノプロピルメチルジメトキシシラン、γ−（Ｎ、Ｎ−ジブチル）アミノプロピルメチルジメトキシシラン、γ−（Ｎ−メチル）アニリノプロピルメチルジメトキシシラン、γ−（Ｎ−エチル）アニリノプロピルメチルジメトキシシラン、Ｎ−（トリメトキシシリルプロピル）エチレンジアミン、Ｎ−（ジメトキシメチルシリルイソプロピル）エチレンジアミン、メチルトリメトキシシラン、ジメチルジメトキシシラン、メチルトリエトキシシラン、γ−クロロプロピルトリメトキシシラン、ヘキサメチルジシラン、ビニルトリメトキシシラン、及びγ−メルカプトプロピルメチルジメトキシシラン等のシラン系カップリング剤；イソプロピルトリイソステアロイルチタネート、イソプロピルトリス（ジオクチルパイロホスフェート）チタネート、イソプロピルトリ（Ｎ−アミノエチル−アミノエチル）チタネート、テトラオクチルビス（ジトリデシルホスファイト）チタネート、テトラ（２、２−ジアリルオキシメチル−１−ブチル）ビス（ジトリデシル）ホスファイトチタネート、ビス（ジオクチルパイロホスフェート）オキシアセテートチタネート、ビス（ジオクチルパイロホスフェート）エチレンチタネート、イソプロピルトリオクタノイルチタネート、イソプロピルジメタクリルイソステアロイルチタネート、イソプロピルトリドデシルベンゼンスルホニルチタネート、イソプロピルイソステアロイルジアクリルチタネート、イソプロピルトリ（ジオクチルホスフェート）チタネート、イソプロピルトリクミルフェニルチタネート、及びテトライソプロピルビス（ジオクチルホスファイト）チタネート等のチタネート系カップリング剤が挙げられる。これらは１種を単独で用いても２種類以上を組み合わせて用いてもよい。充填性の観点からはエポキシ基を有するシランカップリング剤を用いてもよい。カップリング剤の含有量は、封止材５Ａの質量を基準として０．０３７〜４．７５質量％、０．０５〜３質量％、又は０．１〜２．５質量％であってもよい。

封止材５Ａの硬化により形成される封止層５の熱膨張係数は１４×１０^−６／℃以下、１２×１０^−６／℃以下、又は１０×１０^−６／℃以下であってもよい。封止層５の熱膨張係数が低いと、高い信頼性の半導体装置が得られ易い。

封止構造体１００Ａが形成された後、図４の（ｅ）に示されるように、上側基板２０側からの穿孔によって、上側基板２０及び封止層５を貫通し、下側インターポーザ１０の配線１２に到達する孔である複数のビアホール６が形成される。続いて、図４の（ｆ）に示されるように、ビアホール６を充填する複数の導電ポスト７が形成される。

ビアホール６を形成する方法は、特に限定されず、例えば、機械式ドリル、レーザー、エッチング、又はサンドブラストを用いた方法を適用できる。レーザーによれば、高密度で配置される多数のビアホール６を容易に形成することができる。特に、リング状の導体パターン２３が設けられていると、小径で且つ側面の傾きの少ないビアホール６を容易に形成することができる。これは、レーザーの光の一部をリング状の導体パターン２３が遮ることで、所定の位置の外側までビアホール６が拡がることを防ぐことができるためである。レーザーの例としてはＣＯ_２レーザー、ＵＶレーザー、及びエキシマレーザー等が挙げられる。ＣＯ_２レーザーは、リング状の導体パターン（特に銅パターン）で容易に遮ることができる点、及び、比較的低コストで高出力を得やすい点で有利である。

ビアホール６又は導電ポスト７の最小幅Ｗは、２００μｍ以下、１５０μｍ以下、又は１００μｍ以下であってもよく、５０μｍ以上であってもよい。ビアホール６又は導電ポスト７の最小幅Ｗが２００μｍ以下であると、多数の導電ポスト７を効率的に配置して半導体装置を小型化し易い。ビアホール６又は導電ポスト７の最小幅Ｗが５０μｍ以上であると、ビアホール６をより精度よく形成できる傾向がある。ビアホール６又は導電ポスト７の高さは４００μｍ以下、３００μｍ以下、又は２００μｍ以下であってもよく、１００μｍ以上であってもよい。ビアホール６又は導電ポスト７の高さが４００μｍ以下であると、小さい幅の導電ポスト７を効率的に形成し易い。ビアホール６又は導電ポスト７の高さが１００μｍ以上であると、上側基板２０及び半導体チップ３Ａが、取り扱いが容易な適度な厚さを維持し易い。

導電ポスト７は、任意の導電材料をビアホール６に充填することによって形成される。導電材料としては、はんだペースト、導電フィラ（例えば銀粒子又は銅粒子）が充填された導電性接着ペースト、又ははんだボールであってもよい。導電材料をビアホール６に充填する方法としては、印刷、ディスペンス等を適用することができる。導電材料を加圧して押し出しながら印刷できるスキージを用いてもよい。減圧下で導電材料を印刷し、常圧に戻すときにビアホール６を充填する方法を用いてもよい。あるいは、めっき法によってビアホール６内に導電ポスト７を形成してもよい。

ビアホール６に充填された導電材料には、必要により後処理が施される。例えば、はんだペースト又ははんだをビアホール６に充填した場合、リフローによってはんだペースト又ははんだを溶融及び固化してもよい。ビアホール６に導電性接着ペーストを充填した場合、加熱により導電性接着ペーストを硬化することによって、導電ポスト７を形成してもよい。

以上の工程により、チップ搭載部１５と、上側基板２０と、チップ搭載部１５と上側基板２０との間を充填するとともに半導体チップ３Ａを封止している封止層５と、上側基板２０及び封止層５を貫通し、下側インターポーザの配線に接続された導電ポスト７とを有する半導体パッケージ１００が得られる。チップ搭載部１５と上側基板２０とは、半導体チップ３Ａが内側になるように対向配置されている。

以上の説明では、個別の半導体パッケージの製造工程について主に述べられたが、複数の半導体パッケージに対応する部分を含む封止構造体を形成した後、これを個別の半導体パッケージに分割してもよい。その場合、１枚の下側インターポーザに、２個以上の半導体パッケージを構成する複数の半導体チップが搭載される。２個以上の半導体パッケージを構成する導電ポスト７を形成した後、下側インターポーザと上側基板と封止層と導電ポストとを備える封止構造体が、１個又は２個以上の半導体チップを備える個別の半導体パッケージに分割される。１個の封止構造体を分割して得られる半導体パッケージの数の上限は、特に制限されないが、例えば１５０００個以下であってもよい。本実施形態に係る方法によれば、多数の半導体パッケージに相当する部分を含む大面積の封止構造体を形成する場合であっても、封止層を、ボイドの発生を抑制しながら容易に形成することができる。

半導体パッケージ１００は、例えば、２段の半導体パッケージが積み重ねられた構造を有する半導体装置において、下段の半導体パッケージとして用いることができる。図６は、半導体装置の一例を示す断面図である。図６に示される半導体装置３００は、下段の半導体パッケージ１００と、上段の半導体パッケージ２００と、下段の半導体パッケージ１００と上段の半導体パッケージとの間に介在しこれらを電気的に接続する接続部５１とを備える。下段の半導体パッケージ１００は、上述の実施形態に係る半導体パッケージである。上段の半導体パッケージ２００は、絶縁層３１及び配線３２を有するインターポーザ３０と、インターポーザ３０に搭載された半導体チップ３Ｂと、半導体チップ３Ｂとインターポーザ３０との間に介在しこれらを接着する接着層４１と、半導体チップ３Ｂと配線３２とを接続するワイヤ４２と、半導体チップ３Ｂを封止する封止層４３とを備えている。上段の半導体パッケージ２００は、下段の半導体パッケージ１００の上側基板２０上に配置されている。接続部５１が、下段の半導体パッケージ１００の導電ポスト７と上段の半導体パッケージ２００を構成するインターポーザ３０の配線３２とを接続している。接続部５１は、例えばはんだボールであってもよい。通常、下側インターポーザ１０の配線１２と接続されたはんだボール５２が設けられる。上段の半導体パッケージ２００は、図示される構成に限定されず、必要により設計される任意の構成を有することができる。

本発明は以上の実施形態に限定されるものではなく、必要により変形が可能である。例えば、１個の半導体パッケージが有する半導体チップの個数、大きさ、材質、付着物、機能に関して任意の構成を採用できる。

本発明により得られる半導体装置は、例えば、高機能化及び多機能化が進むスマートフォン及びタブレット端末等の電子機器に好適である。

３Ａ，３Ｂ…半導体チップ、５…封止層、５Ａ…封止材、６…ビアホール、７…導電ポスト、１０…下側インターポーザ、１１…絶縁層、１２…配線、１５…チップ搭載部、２０…上側基板、２１…絶縁層、２２…配線、２３…導体パターン、３０…インターポーザ、３１…絶縁層、３２…配線、５１…接続部、６１，６２…金型、１００Ａ…封止構造体、１００，２００…半導体パッケージ、３００…半導体装置。

Claims (6)

1. 絶縁層及び配線を有する下側インターポーザに半導体チップを搭載して、前記下側インターポーザ及び前記半導体チップを有するチップ搭載部を形成する工程と、
   前記チップ搭載部と絶縁層を有する上側基板と封止層とを備え、前記チップ搭載部と前記上側基板とが前記半導体チップが内側になる向きで対向配置され、前記封止層が前記チップ搭載部と前記上側基板との間を充填するとともに前記半導体チップを封止している、封止構造体を形成する工程と、
   前記上側基板及び前記封止層を貫通し、前記下側インターポーザの配線に到達するビアホールを形成する工程と、
   前記ビアホールを充填し、前記下側インターポーザの配線に接続された導電ポストを形成する工程と、
   を含み、
   前記上側基板がリング状の導体パターンを更に有し、前記導体パターンの内側に前記ビアホールが形成される、
   半導体パッケージを製造する方法。
2. 前記封止構造体が、前記チップ搭載部と前記上側基板とを、前記半導体チップが内側になる向きで、前記チップ搭載部と前記上側基板との間に封止材を挟みながら重ね合わせ、その状態で全体を加熱及び加圧することによって形成される、請求項１に記載の方法。
3. レーザーによって前記ビアホールを形成する、請求項１又は２に記載の方法。
4. １枚の前記下側インターポーザに、２個以上の当該半導体パッケージを構成する複数の前記半導体チップを搭載し、
   当該方法が、前記導電ポストを形成する工程の後、前記下側インターポーザと前記上側基板と前記封止層と前記導電ポストとを備える封止構造体を、１個又は２個以上の前記半導体チップを備える個別の半導体パッケージに分割する工程を更に含む、請求項１〜３のいずれか一項に記載の方法。
5. 絶縁層及び配線を有する下側インターポーザ及び前記下側インターポーザに搭載された半導体チップを有するチップ搭載部と、
   絶縁層を有し、前記半導体チップ側で前記チップ搭載部と対向配置されている、上側基板と、
   前記チップ搭載部と前記上側基板との間を充填するとともに前記半導体チップを封止している封止層と、
   前記上側基板及び前記封止層を貫通し、前記下側インターポーザの配線に接続された導電ポストと、
   を備え、
   前記上側基板がリング状の導体パターンを更に有し、前記導体パターンの内側に前記導電ポストが形成されている、
   半導体パッケージ。
6. 下段の半導体パッケージと、上段の半導体パッケージと、前記下段の半導体パッケージと前記上段の半導体パッケージとの間に介在しこれらを電気的に接続する接続部と、を備え、
   前記下段の半導体パッケージが請求項５に記載の半導体パッケージであり、
   前記上段の半導体パッケージが、絶縁層及び配線を有するインターポーザと該インターポーザに搭載された半導体チップとを備え、前記下段の半導体パッケージの前記上側基板上に配置されており、
   前記接続部が、前記下段の半導体パッケージの前記導電ポストと前記上段の半導体パッケージを構成する前記インターポーザの配線とを接続している、
   半導体装置。

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