JP6850838B2

JP6850838B2 - 半導体素子

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Publication number: JP6850838B2
Application number: JP2019148537A
Authority: JP
Inventors: 敏昭福中
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2018-10-11
Filing date: 2019-08-13
Publication date: 2021-03-31
Anticipated expiration: 2039-08-13
Also published as: JP2020065045A

Description

本発明は、半導体素子に関する。

従来、半導体装置製造における効率化の観点から、半導体チップを配置する領域が複数形成された一枚の大きなリードフレーム基板を用いている。リードフレーム基板の、半導体チップを配置する領域それぞれに半導体チップを搭載し、リードフレーム基板を一括してモールドした後、切断装置等を用いて切断加工を施して個片化し、複数の半導体装置を得るようにしている（例えば、特許文献１参照。）。

特開２００６−４９３７２号公報

近年、電子機器の小型化及び多機能化に伴い、電子機器に搭載される半導体装置の小型化が図られており、小型化に伴い、半導体装置の強度の点で改善余地を有している。
そこで、この発明は、上記従来の未解決の課題に着目してなされたものであり、小型化と強度の確保とを両立することの可能な半導体素子を提供することを目的としている。

上記目的を達成するために、本発明の一態様に係る半導体素子は、半導体基板と、前記半導体基板上に形成され、第一導電型半導体層、活性層及び第二導電型半導体層を有する化合物半導体層と、前記第一導電型半導体層と電気的に接続される第一電極と、前記第二導電型半導体層と電気的に接続される第二電極と、前記第一電極と電気的に接続される第一リードフレームと、前記第二電極と電気的に接続される第二リードフレームと、前記半導体基板、前記化合物半導体層、前記第一電極、前記第二電極、前記第一リードフレーム及び前記第二リードフレームを一体に封止する封止部と、を備え、光電変換機能又は電光変換機能を有する直方体状の半導体素子であって、平面視で、前記直方体の一の面を形成する四辺それぞれにおいて、前記第一リードフレーム及び前記第二リードフレームの少なくともいずれか一方の一部が接続端子として前記四辺それぞれに接して前記封止部から露出し、前記四辺のうち対向する二辺からなる二組それぞれにおいて、一方の辺に接して前記第一リードフレームの一部が前記接続端子として露出し、他方の辺に接して前記第二リードフレームの一部が前記接続端子として露出し、且つ前記第一リードフレームの一部が露出した前記接続端子と前記第二リードフレームの一部が露出した前記接続端子とは、互いに線対称の位置に配置されるものを含むことを特徴としている。

本発明の一態様によれば、半導体素子の小型化及び強度の確保を図ることができる。

本発明の一実施形態に係る半導体素子の一例を示す断面図である。リードフレーム基板の一例を示す平面図である。半導体素子の底面図の一例である。リードフレーム基板のその他の例を示す平面図である。リードフレーム基板のその他の例を示す平面図である。第一リードフレーム及び第二リードフレームの配置位置を説明するための説明図である。リードフレーム基板のその他の例を示す平面図である。図７のリードフレーム基板を用いた半導体素子の一例を示す（ａ）底面図、（ｂ）側面図、（ｃ）平面図である。

以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかである。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
以下、図面を参照して、本発明の一実施形態を説明する。以下の図面の記載において、同一部分には同一符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

図１は、本発明の一実施形態に係る半導体素子１の一例の概略構成を示す縦断面図である。
半導体素子１は、光電変換機能又は電光変換機能を有し、光を受光又は発光する素子であって、リードフレーム２と、ＩＲチップ３と、リードフレーム２及びＩＲチップ３を一体に封止する封止部４と、を備える。なお、ＩＲチップ３とリードフレーム２とはワイヤ５で電気的に接続される。
ＩＲチップ３は、例えば赤外線センサ、発光ダイオード等で構成される。ＩＲチップ３は、公知のＩＲチップと同様に、例えば半導体基板と、半導体基板上に形成され、第一導電型半導体層、活性層及び第二導電型半導体層を有する化合物半導体層と、第一導電型半導体層と電気的に接続される第一電極３１と、第二導電型半導体層と電気的に接続される第二電極３２とを備えて構成される。

半導体素子１は、例えば、金型を利用し、封止部材を充填して対象物を封止する公知の手順を利用して作製される。すなわち、まず、複数の素子形成領域が形成され、後に分割されてリードフレーム２となる後述のリードフレーム基板６を、粘着シートに貼付する。また、リードフレーム基板６の、素子形成領域に対応する粘着シート上の領域にＩＲチップ３を貼付し、さらに、リードフレーム基板６とＩＲチップ３の各電極３１、３２とをワイヤ５で電気的に接続する。そして、エポキシ系の熱硬化型樹脂を含む材料等の封止部材を用い、金型を利用して封止部材を充填し、リードフレーム２、ＩＲチップ３及びワイヤ５を一体に封止する。これにより、外形が、平面視で直方体状の半導体素子１が形成される。そして、リードフレーム基板６に一体に形成された複数の半導体素子１を、個片化することにより、半導体素子１が形成される。

図２は、リードフレーム基板６の一例を示す平面図である。
図２に示すように、リードフレーム基板６は、後に分割されて半導体素子１毎のリードフレーム２となる部材が、複数マトリクス状に接続されて形成される。図２中破線で囲まれた矩形領域（以後、素子領域という）６ａが一つの半導体素子１をなす領域である。
リードフレーム２は、図２に示すように、ＩＲチップ３の第一電極３１と電気的に接続される第一リードフレーム１１と、ＩＲチップ３の第二電極３２と電気的に接続される第二リードフレーム１２と、を備える。第一リードフレーム１１と第二リードフレーム１２とは、ＩＲチップ３を配置する領域であるチップ搭載領域３ａを囲むように配置される。なお、図２において、第一リードフレーム１１及び第二リードフレーム１２のハッチング部分は、後述の端子部よりも板厚が薄い部分である。

図２において、素子領域６ａが左右に延びる方向をＸ軸方向、上下に延びる方向をＹ軸方向とする。また、矩形の素子領域６ａの各辺を、辺ａ、辺ｂ、辺ｃ、辺ｄとする。
第一リードフレーム１１は、辺ａに向かって突出し、辺ａに達して接続端子となる端子部Ｐ１と、辺ｂに向かって突出し、辺ｂに達して接続端子となる端子部Ｐ２と、辺ｃに向かってそれぞれ突出し、共に辺ｃに達して接続端子となる端子部Ｐ３及びＰ４とを備え、これら端子部Ｐ１〜Ｐ４は一体に形成される。ここで接続端子とは、第一リードフレーム１１が封止部４から露出している部分を指しており、本発明における接続端子の全てが外部の端子と電気的に接続される必要がないことは当然である。また接続端子の少なくとも一部は、封止部４の側面のみから露出するような形状・厚みとなっていてもよい（封止部４の上面や下面からは露出しなくてもよい）。第二リードフレーム１２の接続端子についても同様である。

第二リードフレーム１２は、辺ａに向かってそれぞれ突出し共に辺ａに達して接続端子となる端子部Ｎ１、Ｎ２と、辺ｃに向かって突出し、辺ｃに達して接続端子となる端子部Ｎ３と、辺ｄに向かって突出し、辺ｄに達して接続端子となる端子部Ｎ４と、を備え、これら端子部Ｎ１〜Ｎ４は一体に形成される。
端子部Ｐ１、Ｎ１、Ｎ２と、端子部Ｐ３、Ｐ４、Ｎ３とは、辺ｂの中点と辺ｄの中点とを結ぶ線分を軸として線対称の位置に配置される。また、端子部Ｐ２と端子部Ｎ４とは、辺ａの中点と辺ｃの中点とを結ぶ線分を軸として線対称の位置に配置される。
このようなリードフレーム基板６を用いて、半導体素子１を作製した場合、その底面図は、図３に示すようになる。つまり、第一リードフレーム１１からなる端子部Ｐ１〜Ｐ４は封止部４から露出して、接続端子Ｐ１１〜Ｐ１４となる。第二リードフレーム１２からなる端子部Ｎ１〜Ｎ４は、封止部４から露出して接続端子Ｎ１１〜Ｎ１４となる。なお、図３の底面図において、ハッチング部分は封止部４を表す。図３では、封止部４で覆われている箇所も実線で記載している。

ここで、図２に示すように、隣り合う辺ａ〜辺ｃに端子部Ｐ１〜Ｐ４が配置されているため、第一リードフレーム１１は、辺ａ〜辺ｃに沿って配置されることになる。同様に、辺ａ、辺ｄ、辺ｃに端子部Ｎ１〜Ｎ４が配置されているため、第二リードフレーム１２は、隣り合う辺ａ、辺ｄ、辺ｃに沿って配置されることになる。つまり、このリードフレーム２を用いて形成される半導体素子１は、平面視で四つの角部それぞれに第一リードフレーム１１又は第二リードフレーム１２が存在することになる。そのため、半導体素子１に対し、平面視で半導体素子１の対角線を軸として半導体素子１を折り曲げる方向に力が加わったり、対角線に沿った方向に角部どうしを近付けるように力が加わったりする場合であっても、半導体素子１が変形することを抑制することができ、その結果、ＩＲチップ３に外力が加わることを抑制することができる。

また、図２に示すような端子部の配置を有するリードフレーム２を、複数マトリクス状に並べたリードフレーム基板６を作製した場合、上下（図２に示すＹ軸方向）に隣り合う二つのリードフレーム２間は、一つの端子部で接続されていればよい。また、左右（図２に示すＸ軸方向）に隣り合う二つのリードフレーム２間は、三つの端子部どうしで接続されていればよい。つまり、上下及び左右のリードフレーム２間は、共に端子部どうしで接続することができる。そのため、リードフレーム２間に各辺ａ〜ｄそれぞれにある複数の端子部を、コネクティングバー等を設けて繋ぐ必要はなく、その分、一枚のリードフレーム基板６から切り出されるリードフレーム数を増やすことができる。

さらに、端子部の板厚はそのままで端子部どうしを接続することにより、上下及び左右のリードフレーム２どうしを接続することができるため、リードフレーム２間の切断に用いるブレードとして比較的幅の狭いブレードを用いることができる。そのため、リードフレーム２間に設けるべき、リードフレーム２間を切断するために確保すべき領域をより狭くすることができる。その結果、一枚のリードフレーム基板６から切り出されるリードフレーム数を増やすことができる。
なお、上記実施形態においては、リードフレーム基板６として、図２に示すように、第一リードフレーム１１からなる端子部Ｐを、素子領域６ａの辺ａに一つ、辺ｂに一つ、辺ｃに二つ設け、第二リードフレーム１２からなる端子部Ｎを、素子領域６ａの辺ａに二つ、辺ｄに一つ、辺ｂに一つ設けることで、端子部を、素子領域６ａの左右に三つずつ設け、上下に一つずつ設ける場合について説明したが、これに限るものではない。

例えば、図４に示すように、第一リードフレーム１１からなる端子部Ｐ１〜Ｐ４を、素子領域６ａの辺ａに一つ、辺ｂに一つ、辺ｃに二つ設け、第二リードフレーム１２からなる端子部Ｎ１、Ｎ２を、素子領域６ａの辺ａに一つ、辺ｄに一つ設けることで、端子部を、素子領域６ａの左右に二つずつ設け、上下に一つずつ設けてもよい。
また、例えば、図５に示すように、第一リードフレーム１１からなる端子部Ｐ１〜Ｐ３を、素子領域６ａの辺ｂに一つ、辺ｃに二つ設け、第二リードフレーム１２からなる端子部Ｎ１〜Ｎ３を、素子領域６ａの辺ａに二つ、辺ｄに一つ設けることで、端子部を、素子領域６ａの左右に二つずつ設け、上下に一つずつ設けても良い。なお、図４及び図５において、ハッチング部分は、端子部よりも板厚が薄い部分を示す。

リードフレーム２が、図４及び図５に示す形状の場合、素子領域６ａの辺ｂと辺ｃとがなす角及び辺ａと辺ｄとがなす角を通る対角線上に第一リードフレーム１１及び第二リードフレーム１２が配置されている。そのため、少なくとも、この対角線を軸として素子領域６ａを折り曲げる方向に、半導体素子１に対して力が加わったり、対角線に沿った方向に角部どうしが近づくように力が加わったりした場合であっても、半導体素子１の変形を抑制することができる。つまり、図４及び図５に示すように、平面視で、素子領域６ａの二本の対角線のうちのいずれか一方と重なるように、第一リードフレーム１１及び第二リードフレーム１２を配置することによって、対角線を軸として半導体素子１を折り曲げる方向に力が加わった場合の割れや、対角線を通る二つの角部どうしが対角線に沿って近づく方向に力が加わった場合に生じる半導体素子１自体の変形を抑制することができる。さらに、図２に示すように、平面視で二つの対角線それぞれと第一リードフレーム１１及び第二リードフレーム１２とが重なるように、第一及び第二リードフレーム１１、１２を配置することによって、半導体素子１に対して外部から加わる力に対し、より一層、半導体素子１の変形を抑制することができる。

さらに、同様にリードフレーム２が、図２、図４及び図５に示す形状の場合、素子領域６ａの辺ａの中点と辺ｃの中点とを結ぶ線上に、第一リードフレーム１１または第二リードフレーム１２が配置されている。そのため、少なくとも、辺ａと辺ｃの中点を結ぶ線を軸として素子領域６ａを折り曲げる方向に、半導体素子１に対して力が加わったり、辺ｂと辺ｄが近づくように力が加わったりした場合であっても、半導体素子１の変形を抑制することができる。つまり、図２、図４及び図５に示すように、平面視で、素子領域６ａの辺ａの中点と辺ｃの中点とを結ぶ線や辺ｂの中点と辺ｄの中点とを結ぶ線に重なるように第一リードフレーム１１または第二リードフレーム１２を配置している。このため、辺ａの中点と辺ｃの中点とを結ぶ線や辺ｂの中点と辺ｄの中点とを結ぶ線を軸として半導体素子１を折り曲げる方向に力が加わった場合の割れや、辺ｂと辺ｄや辺ａと辺ｃどうしがそれぞれの中点軸に沿って近づく方向に力が加わった場合に生じる半導体素子１自体の変形を抑制することができる。

特に、平面視で半導体素子１の対角線を軸として半導体素子１を折り曲げる方向には力がかかりやすいため、外力による半導体素子１の変形を効率よく抑制することができる。
なお、第一リードフレーム１１及び第二リードフレーム１２のうちの少なくともいずれか一方は、図６に示すように、素子領域６ａの四つの辺ａ〜辺ｄの対向する二辺それぞれの中点を通る直線Ｌ１１、Ｌ１２と重なる位置に配置されていることが好ましい。このように配置することによって、対角線に沿った方向だけでなく、半導体素子１の対向する二辺それぞれの中点を通る直線Ｌ１ｌ、Ｌ１２を軸として半導体素子１を折り曲げる方向であったり、直線Ｌ１１、Ｌ１２に沿った方向に半導体素子１の対向する辺どうしが近づく方向に力が加わったりした場合に、半導体素子１が変形することを抑制することができる。

また、第一リードフレーム１１及び第二リードフレーム１２のうちの少なくともいずれか一方は、図６に示すように、平面視で、半導体素子１を、点対称となる二つの領域に分割する直線Ｌ２１と重なる位置に配置されていることが好ましい。このように配置することによって、半導体素子１に対して外部から加わる力によって、半導体素子１が変形することを、より一層抑制することができる。なお、図６において、ハッチング部分は、端子部よりも板厚が薄い部分を示す。
また、上記実施形態においては、図２、図４、図５に示すように、端子部Ｐ、Ｎを、素子領域６ａの左右の辺に二つずつ又は三つずつ、また上下の辺に一つずつ設ける場合について説明したが、これに限るものではない。

素子領域６ａの辺ａ〜辺ｄのそれぞれに、第一リードフレーム１１からなる端子部Ｐと第二リードフレーム１２からなる端子部Ｎとの少なくともいずれか一方が配置され、且つ、辺ａ〜辺ｄのうち対向する二辺からなる二組それぞれにおいて、一方の辺に第一リードフレーム１１からなる端子部Ｐが配置され、他方の辺に第二リードフレーム１２からなる端子部Ｎが配置され、且つ端子部Ｐと端子部Ｎとが互いに線対称の位置に配置されていれば、素子領域６ａの左右の辺に配置される端子部の数、また上下の辺に配置される端子部の数は限定されるものではない。つまり、図２において、少なくとも、端子部Ｐ２及びＰ４と、端子部Ｎ１及びＮ４とが配置されていればよく、このような関係にある端子部Ｐ２、Ｐ４、Ｎ１、Ｎ４を備えていれば、各辺ａ〜辺ｄそれぞれにおいて複数の端子部を備えていてもよく、端子部の数は左右の辺間又は上下の辺間で同数でなくともよい。

また、端子部Ｐ２と端子部Ｎ４とは、辺ａの中点と辺ｃの中点とを結ぶ線分を軸として線対称の位置に配置されていればよく、端子部Ｐ２とＮ４は、図２の様に辺ａと辺ｄの中心ではなく、各辺の中心よりずれた位置に配置されてもよい。また、少なくとも端子部Ｐ２及びＮ４と、端子部Ｎ１及びＰ４とが、それぞれ図６のＬ１１やＬ１２を軸とした線対称の位置に配置されていれば、第一リードフレーム１１からなる他の端子部Ｐと第二リードフレーム１２からなる他の端子部Ｎとは、線対象となる位置に配置されていなくともよい。

また、図２の端子部Ｎ１、Ｐ４の例で言えば、端子部Ｐ１やＮ２、端子部Ｐ３やＮ３が存在し、十分な実装強度が得られるのならば、図７に示すように、端子部Ｎ１、Ｐ４は端子部よりも板厚の薄い薄板状態にしてもよい。なお、図７において、ハッチング部分は薄板状態であることを示している。図７に示すリードフレーム基板を用いて半導体素子を作製した場合の一例として底面図を図８（ａ）に示し、図８（ｂ）にその側面図を示し、図８（ｃ）に平面図を示す。なお、図８（ａ）の底面図及び図８（ｃ）の平面図において、ハッチング部分は、図３同様に、封止部４を表す。図８（ａ）では、封止部４で覆われている箇所も実線で示している。

図７及び図８に示すように、第一リードフレーム１１からなる端子部Ｐ１〜Ｐ３は封止部４から露出して、接続端子Ｐ１１〜Ｐ１３となる。第二リードフレーム１２からなる端子部Ｎ２〜Ｎ４は、封止部４から露出して接続端子Ｎ１２〜Ｎ１４となる。

以上、本発明の実施形態を説明したが、上記実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

１半導体素子
２リードフレーム
３ＩＲチップ
４封止部
５ワイヤ
６リードフレーム基板
Ｐ１〜Ｐ４端子部
Ｐ１１〜Ｐ１４接続端子
Ｎ１〜Ｎ４端子部
Ｎ１１〜Ｎ１４接続端子

Claims

半導体基板と、
前記半導体基板上に形成され、第一導電型半導体層、活性層及び第二導電型半導体層を有する化合物半導体層と、
前記第一導電型半導体層と電気的に接続される第一電極と、
前記第二導電型半導体層と電気的に接続される第二電極と、
前記第一電極と電気的に接続される第一リードフレームと、
前記第二電極と電気的に接続される第二リードフレームと、
前記半導体基板、前記化合物半導体層、前記第一電極、前記第二電極、前記第一リードフレーム及び前記第二リードフレームを一体に封止する封止部と、を備え、光電変換機能又は電光変換機能を有する直方体状の半導体素子であって、
平面視で、前記直方体の一の面を形成する四辺それぞれにおいて、前記第一リードフレーム及び前記第二リードフレームの少なくともいずれか一方の一部が接続端子として前記四辺それぞれに接して前記封止部から露出し、
前記四辺のうち対向する二辺からなる二組それぞれにおいて、一方の辺に接して前記第一リードフレームの一部が前記接続端子として露出し、他方の辺に接して前記第二リードフレームの一部が前記接続端子として露出し、且つ前記第一リードフレームの一部が露出した前記接続端子と前記第二リードフレームの一部が露出した前記接続端子とは、互いに線対称の位置に配置されるものを含む半導体素子。
前記第一リードフレームは、前記接続端子として、前記四辺のうちそれぞれ異なる三つの辺に接して露出した三端子を含む、請求項１に記載の半導体素子。
前記第二リードフレームは、前記接続端子として、前記四辺のうちそれぞれ異なる二つの辺に接して露出した二端子を含む、請求項１又は請求項２に記載の半導体素子。
前記四辺のうち対向する二辺からなる二組それぞれにおいて、一方の辺に接して前記第一リードフレームの一部が同じ辺に接する側面から露出し、他方の辺に接して前記第二リードフレームの一部が同じ辺に接する側面から露出し、且つ前記第一リードフレームの前記側面から露出した部分と前記第二リードフレームの前記側面から露出した部分とは、互いに線対称の位置に配置される請求項１から請求項３のいずれか一項に記載の半導体素子。
前記四辺のうち対向する二辺からなる二組のうちの一方の組をなす二辺それぞれに前記接続端子として三端子が設けられ、他方の組をなす二辺それぞれに前記接続端子として一端子が設けられている請求項１から請求項４のいずれか一項に記載の半導体素子。
前記四辺のうち対向する二辺それぞれの中点を通る直線と平面視で重なる位置に、前記第一リードフレーム及び前記第二リードフレームの少なくともいずれか一方が存在する請求項１から請求項５のいずれか一項に記載の半導体素子。
前記一の面を点対称となる二つの領域に分割する直線と平面視で重なる位置に、前記第一リードフレーム及び前記第二リードフレームの少なくともいずれか一方が存在する請求項１から請求項６のいずれか一項に記載の半導体素子。