JP6847890B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ｐ形半導体層とｎ形半導体層を用いたダイオードなどの半導体装置がある。シンプルな構造の半導体装置が望まれる。
特開２００８−７１８３２号公報
本発明の実施形態は、構造をシンプルにできる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、第１電極、第２電極、第１半導体層及び第２半導体層を含む。前記第２電極は、第１方向において前記第１電極から離れる。前記第１半導体層は、前記第１電極と前記第２電極との間に設けられ前記第１電極と電気的に接続され、ｎ形のＳｉＣを含む。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ前記第１半導体層及び前記第２電極と接し、ｎ形のＡｌｘＧａ１−ｘＮ（０．５≦ｘ≦１）を含む。前記第２半導体層の厚さは１０ｎｍ以上１μｍ以下である。
第１実施形態に係る半導体装置を例示する模式的断面図である。 図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。 図３（ａ）〜図３（ｃ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。 図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。 第１実施形態に係る半導体装置を電子顕微鏡写真像である。 第１実施形態に係る半導体装置を例示するグラフ図である。 第１実施形態に係る半導体装置を例示する模式的断面図である。 第１実施形態に係る半導体装置を例示する模式的断面図である。 第２実施形態に係る半導体装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１電極５１、第２電極５２、第１半導体層１０及び第２半導体層２０を含む。
第２電極５２は、第１方向において第１電極５１から離れる。第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。第１電極５１及び第２電極５２のそれぞれの少なくとも一部は、Ｘ−Ｙ平面に沿って（例えば、実質的に平行に）広がる。
第１半導体層１０は、第１電極５１と第２電極５２との間に設けられる。第１半導体層１０は、第１電極５１と電気的に接続される。第１半導体層１０は、ｎ形のＳｉＣを含む。例えば、第１半導体層１０は、Ｓｉ及びＣに加えて、Ｎ（窒素）及びＰ（リン）よりなる群から選択された少なくとも１つを含む。Ｎ及びＰは、ｎ形の不純物として機能する。
第２半導体層２０は、第１半導体層１０と第２電極５２との間に設けられる。第２半導体層２０は、第１半導体層１０及び第２電極５２と接する。第２半導体層２０は、ｎ形のＡｌｘＧａ１−ｘＮ（０．５≦ｘ≦１）を含む。第２半導体層２０は、Ａｌ及びＧａよりなる群から選択された少なくとも１つ、及び、窒素に加えて、Ｓｉ、Ｇｅ、及びＳｎよりなる群から選択された少なくとも１つを含む。Ｓｉ、Ｇｅ、及びＳｎは、ｎ形の不純物として機能する。第２半導体層２０の厚さｔ２は、１０ｎｍ以上１μｍ以下である。厚さｔ２は、第１方向（Ｚ軸方向）に沿う長さである。
上記のように、実施形態に係る半導体装置１１０は、ｎ形の第１半導体層１０及びｎ形の第２半導体層２０を含む。後述するように、半導体装置１１０は、ダイオードとして機能する。半導体装置１１０は、ｐ形の半導体層を含まなくても良い。半導体装置１１０の構造はシンプルである。実施形態によれば、構造をシンプルにできる半導体装置が提供できる。
図２（ａ）〜図２（ｃ）、及び、図３（ａ）〜図３（ｃ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
これらの図の横軸は、第１電極５１と第２電極５２との間に加わる電圧Ｖ１（Ｖ）である。縦軸は、第１電極５１と第２電極５２との間に流れる電流Ｉ１（任意単位）である。図２（ａ）〜図２（ｃ）において、縦軸は、線形目盛りである。図３（ａ）〜図３（ｃ）において、縦軸は、対数目盛りである。
これらの図は、半導体装置１１０において、第２半導体層２０におけるＡｌ組成比ｘを変えたときの特性のシミュレーション結果を示している。図２（ａ）及び図３（ａ）は、Ａｌ組成比ｘが、０、０．３、０．６及び０．９のときの特性を例示している。図２（ｂ）及び図３（ｂ）は、Ａｌ組成比ｘが、０．１、０．４及び０．７のときの特性を例示している。図２（ｃ）及び図３（ｃ）は、Ａｌ組成比ｘが、０．２、０．５、０．８及び１．０のときの特性を例示している。シミュレーションのモデルにおいて、第１半導体層１０は、６Ｈ−ＳｉＣである。第1半導体層の厚さｔ１（図１参照）は、３４０μｍである。 図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）の例において、第２半導体層２０の厚さｔ２は、５００ｎｍである。第１半導体層１０におけるｎ形のキャリア濃度は、２×１０１８ｃｍ−３であり、第２半導体層２０におけるｎ形のキャリア濃度は、１×１０１７ｃｍ−３である。
図２（ａ）〜図２（ｃ）に示すように、電圧Ｖ１が低いときは、電流Ｉ１が小さい。電圧Ｖ１が特定の値（しきい値）を超えると、電圧Ｖ１の増大に伴って、電流Ｉ１が大きくなる。電圧Ｖ１がしきい値よりも低いときが、オフ時に対応する。電圧Ｖ１がしきい値以上のときが、オン時に対応する。半導体装置１１０において、整流特性が得られる。半導体装置１１０は、ダイオードとして機能できる。
図３（ａ）〜図３（ｃ）から分かるように、第２半導体層２０におけるＡｌ組成比ｘが低いと、オフ時における電流Ｉ１が十分に小さくない。例えば、リークが生じる。例えば、Ａｌ組成比ｘが０．５以上において、十分に低い電流Ｉ１（オフ電流）が得られる。
実施形態においては、第２半導体層２０は、ｎ形のＡｌｘＧａ１−ｘＮ（０．５≦ｘ≦１）を含む。このようなＡｌ組成比ｘにより、オフ特性が良好な整流特性が得られる。リークが抑制される。
図３（ａ）〜図３（ｃ）から分かるように、Ａｌ組成比ｘが低いと、オン時の電流Ｉ１が大きくなる。Ａｌ組成比ｘが高いと、しきい値電圧が高くなる。
半導体装置１１０において、このような整流特性が得られるのは、第１半導体層１０における伝導帯のレベルと、第２半導体層２０における伝導帯のレベルと、の間の差に起因すると考えられる。これらの層の界面を含む領域において、バンドダイアグラムが電圧Ｖ１により変化することで、導電特性が変化すると考えられる。
例えば、第２半導体層２０におけるＡｌ組成比ｘが過度に低いと、第１半導体層１０における伝導帯のレベルと、第２半導体層２０における伝導帯のレベルと、の差が過度に小さくなると考えられる。これにより、リークが生じやすくなると考えられる。適正なＡｌ組成比ｘにより、リークを抑制した適正なしきい値特性が得られると考えられる。
図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図４（ａ）の横軸は、電圧Ｖ１（Ｖ）である。縦軸は、電流Ｉ１（任意単位）である。図４（ａ）において、縦軸は、線形目盛りである。図４（ａ）は、第２半導体層２０の厚さｔ２を変更したときの特性の変化に関するシミュレーション結果を例示している。図４（ａ）の例において、第２半導体層２０は、ＡｌＮである。このモデルにおいて、第１半導体層１０におけるｎ形のキャリア濃度は、２×１０１８ｃｍ−３であり、第２半導体層２０におけるｎ形のキャリア濃度は、１×１０１７ｃｍ−３である。
図４（ａ）から分かるように、厚さｔ２を変えても、しきい値電圧は、実質的に変化しない。電圧Ｖ１がしきい値電圧以上のときの特性は、実質的に同じである。
図４（ａ）から分かるように、厚さｔ２が薄いと（例えば、５ｎｍ）、電圧Ｖ１が負のときの電流Ｉ１の絶対値が大きくなる。リーク電流が大きくなる。電圧Ｖ１が−２０Ｖの時の電流を電流Ｉ２とする。電流Ｉ２は、リーク電流に対応する。電流Ｉ２が負の値である。
図４（ｂ）は、厚さｔ２と電流Ｖ２との関係を示す。図４（ｂ）において、横軸は、厚さｔ２（ｎｍ）である。縦軸は、電流Ｉ２（リーク電流）である。図４（ｂ）から分かるように、厚さｔ２が薄いと、電流Ｉ２の絶対値が大きくなる。例えば、厚さｔ２が５ｎｍ以下のときに、電流Ｉ２の絶対値は著しく大きい。第１半導体層１０と第２半導体層２０との間のエネルギーバンドプロファイルは、電圧Ｖ１による電界で曲がる。厚さｔ２が薄いと、電圧Ｖ１が負の場合に、第１半導体層１０と第２半導体層２０とのエネルギー障壁（段差）の幅(空乏層幅)がさらに狭くなる方向に曲がる。キャリアがエネルギーの段差を超えて通過し易くなると、考えられる。例えば、トンネル効果、熱電子放出、及び、欠陥準位・界面準位を介したトンネル電流の少なくともいずれかなどにより、キャリアが通過しやすくなる。このため、厚さｔ２が薄いと、電流Ｉ２の絶対値が大きくなると考えられる。
厚さｔ２が１０ｎｍ以上において、電流Ｉ２の絶対値が小さくなる。厚さｔ２が２０ｎｍ以上において、電流Ｉ２の絶対値はさらに小さくなる。実施形態において、厚さｔ２が１０ｎｍ以上であることが好ましい。厚さｔ２が２０ｎｍ以上であることがさらに好ましい。厚さｔ２が３０ｎｍ以上であることがさらに好ましい。
発明者らの実験によると、第２半導体層２０の厚さｔ２が過度に薄いと、第２半導体層２０の表面の平坦性が劣化する傾向がある。この平坦性の劣化に起因して、リークが生じ易くなる場合がある。このため、実施形態においては、厚さｔ２は過度に薄くないことが好ましい。
実施形態において、第２半導体層２０の厚さｔ２は、１０ｎｍ以上１μｍ以下であることが好ましい。厚さｔ２が１０ｎｍ以上であることにより、例えば、良好な平坦性が得られ、リークが抑制できる。厚さｔ２が１μｍ以下であることにより、例えば、低い抵抗が得られる。
発明者らの実験によると、第２半導体層２０の厚さｔ２が１００ｎｍ以下のときは、第２半導体層２０がＳｉ（ｎ形の不純物）を含む場合において、Ｓｉを含まない場合よりも、第２半導体層２０において良好な結晶性が得やすいことが分かった。実施形態において、厚さｔ２は、１００ｎｍ以下でも良い。
第２半導体層２０におけるキャリア濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１９ｃｍ−３未満である。これにより、第２半導体層２０に適切に電流が流れ易くなる。
第１半導体層１０におけるキャリア濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。これにより、抵抗を低くすることができる。
第１半導体層１０は、例えば、４Ｈ−ＳｉＣ及び６Ｈ−ＳｉＣよりなる群から選択された少なくとも１つを含む。実施形態において、第１半導体層１０は、６Ｈ−ＳｉＣを含むことがより好ましい。これにより、第２半導体層２０と第１半導体層１０との間の格子不整合が小さくでき、より良好な結晶性が得やすくなる。第１半導体層１０の第２半導体層２０の側の面は、例えば、（０００１）面である。この面は、例えば、６Ｈ−ＳｉＣの（０００１）面である。
実施形態において、第１半導体層１０の厚さｔ１（図１参照）は、例えば、１０ｎｍ以上１ｍｍ以下である。これにより、例えば、第１半導体層１０と第２半導体層２０とのバンドの段差を、十分に確保することができる。例えば、第１半導体層１０の厚さｔ１は、例えば３００μ以上５００μｍ以下でも良い。
１つの例において、第１半導体層１０は、第１電極５１と接する。第１電極５１は、例えば、第１半導体層１０とオーミック接触する。
図１に示すように、第１電極５１は、第１導電領域５１ａ及び第２導電領域５１ｂを含んでも良い。第２導電領域５１ｂは、第１方向（Ｚ軸方向）において、第１導電領域５１ａと第１半導体層１０との間に設けられる。第２導電領域５１ｂは、例えばＴｉを含む。例えば、第１電極５１は、Ｔｉ／Ａｌ／Ｎｉ／Ａｕの積層膜を含んでも良い。例えば、第１電極５１は、Ｔｉ／Ｗの積層膜を含んでも良い。これら場合において、Ｔｉ膜が第１半導体層１０と接する。このような構成において、第１電極５１と第１半導体層１０との間において、良好なオーミック接触が得やすくなる。
第２半導体層２０は、第２電極５２と接する。第２電極５２は、例えば、第２半導体層２０とオーミック接触する。
図１に示すように、第２電極５２は、第３導電領域５２ｃ及び第３導電領域５２ｄを含んでも良い。第４導電領域５２ｄは、第１方向（Ｚ軸方向）において、第３導電領域５２ｃと第２半導体層２０との間に設けられる。例えば、第４導電領域５２ｄは、Ａｌを含む。
第２電極５２として、第２半導体層２０の上に、Ｔｉ／Ａｌ／Ｎｉ／Ａｕなどの積層膜が形成されても良い。この場合、Ｔｉ膜が、第２半導体層２０に接する。このような積層膜を形成した後、高温での熱処理が行われる。熱処理の温度は、例えば、７７０℃以上であり、例えば、８００℃以上８５０℃以下（例えば約８３０℃）である。このような熱処理により、良好なオーミック接触が得やすくなる。このような高温での熱処理を行うと、上記のＴｉ／Ａｌ／Ｎｉ／Ａｕなどの積層膜の中で、金属元素の混合（相互拡散）が生じる場合がある。この熱処理により、例えば、積層膜に含まれるＡｌを含む領域が第２半導体層２０と接するようになる。このＡｌを含む領域が上記の第４導電領域５２ｄに対応する。このような第４導電領域５２ｄが得られるときに、良好なオーミック接触が得やすくなる。
実施形態において、第２半導体層２０は、第１半導体層１０の上に例えば、エピタキシャル成長される。
実施形態において、第１半導体層１０は、任意の基板の上に形成されたＳｉＣ層を含んでも良い。ＳｉＣ層の形成は、例えば、エピタキシャル成長による。この基板は、ＳｉＣ層の形成及び第２半導体層２０の形成の後に除去されても良い。この基板は、例えば、ＳｉＣ基板でも良い。
図５は、第１実施形態に係る半導体装置を電子顕微鏡写真像である。
図５は、半導体装置１１０における、第１半導体層１０と第２半導体層２０との間の界面を含む領域の断面ＴＥＭ（Transmission Electron Microscope）像である。この例では、第２半導体層２０は、ＡｌＮである。
図５に示すように、第１半導体層１０と第２半導体層２０との間において、急峻な界面が得られる。図５に示すように、界面の近傍において、格子の乱れが観察される。この格子の乱れは、第１半導体層１０と第２半導体層２０との間における格子不整合に起因する。
図６は、第１実施形態に係る半導体装置を例示するグラフ図である。
図６は、第１半導体層１０及び第２半導体層２０を含む部分のＳＩＭＳ（Secondary Ion Mass Spectrometry）分析結果の例を示す。図６の横軸は、Ｚ軸方向における位置ｐＺ（ｎｍ）である。左側の縦軸は、元素（水素、炭素、酸素、または、シリコン）の濃度Ｃ１（ａｔｏｍｓ／ｃｍ３）を示す。右側の縦軸は、Ａｌの検出濃度Ｃ２（ｃｏｕｎｔｓ／ｓｅｃ）である。この例では、第２半導体層２０は、ＡｌＮであり、厚さｔ２は、約３０ｎｍである。
第２半導体層２０においては、Ａｌの検出濃度Ｃ２が高く、第１半導体層１０においては、Ａｌの検出濃度Ｃ２は低い。第１半導体層１０では、Ｓｉの濃度Ｃ１が高く、第２半導体層２０においては、Ｓｉの濃度Ｃ１は低い。
図６に示すように、第２半導体層２０のうちの第１半導体層１０に近い領域において、酸素（Ｏ）及び水素（Ｈ）が検出されている。第２半導体層２０は、界面領域２０Ｆ（図６参照）を含む。界面領域２０Ｆにおいて、第１半導体層１０からの距離が１５ｎｍ以下である。図６に示すように、界面領域２０Ｆの少なくとも一部における酸素の濃度は、界面領域２０Ｆの上記の少なくとも一部における水素の濃度よりも高い。界面領域２０Ｆの上記の少なくとも一部におけるＳｉの濃度は、界面領域２０Ｆの上記の少なくとも一部における上記の酸素の濃度よりも低く、界面領域２０Ｆの上記の少なくとも一部における上記の水素の濃度よりも高い。このような元素のプロファイルにより、例えば、負の電圧Ｖ１が加えられたときのリークを抑制し易くなる。
図７は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図７に示すように、実施形態に係る半導体装置１１１も、第１電極５１、第２電極５２、第１半導体層１０及び第２半導体層２０を含む。半導体装置１１１においては、第２半導体層２０が、第１領域２１及び第２領域２２を含む。これ以外の半導体装置１１１の構成は、例えば、半導体装置１１０の構成と同様である。以下、半導体装置１１１における第２半導体層２０の例について説明する。
第２半導体層２０は、第１領域２１及び第２領域２２を含む。第２領域２２は、第１方向（Ｚ軸方向）において、第１領域２１と第２電極５２との間に設けられる。第２領域２２は、例えば、第２電極５２に接する。
第２領域２２におけるｎ形の第２キャリア濃度は、第１領域２１におけるｎ形の第１キャリア濃度よりも高い。第１領域２１は、例えば、ｎ−領域である。第２領域２２は、例えば、ｎ＋領域である。このような構成より、第２半導体層２０と第２電極５２との間において、より良好なオーミック接触が得やすくできる。
たとえば、第１キャリア濃度は、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３未満である。例えば、第２キャリア濃度は、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３未満である。
図８は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図８に示すように、実施形態に係る半導体装置１１２も、第１電極５１、第２電極５２、第１半導体層１０及び第２半導体層２０を含む。半導体装置１１２においては、第２半導体層２０のうちの第２電極５２の側の面に凹凸が設けられている。これ以外の半導体装置１１２の構成は、例えば、半導体装置１１０の構成と同様である。以下、半導体装置１１２における第２半導体層２０の例について説明する。
第２半導体層２０は、第１面２０ａを含む。第１面２０ａは、第２電極５２と対向する。第１面２０ａは、第１凹凸ｄｐ１を含む。第１凹凸ｄｐ１の高さｈ１は、１ｎｍ以上２００ｎｍ以下である。第１凹凸ｄｐ１の高さｈ１は、１０ｎｍ以上でも良い。第１凹凸ｄｐ１の高さｈ１は、２０ｎｍ以上でも良い。第１凹凸ｄｐ１は、例えば、第２半導体層２０となる膜を形成した後に、この膜の一部を除去することで、得られる。第１凹凸ｄｐ１は、表面のモフォロジーの不均一の凹凸を含んでも良い。第１凹凸ｄｐ１は、Ｖピットを含んでも良い。第１凹凸ｄｐ１において、ファセット面が形成されても良い。
第２電極５２は、第２面５２ｂを含む。第２面５２ｂは、第１面２０ａと対向する。第２面５２ｂは、第２凹凸ｄｐ２を含む。第２凹凸ｄｐ２は、第１凹凸ｄｐ１に沿う。第２凹凸ｄｐ２は、例えば、第１凹凸ｄｐ１に、第２電極５２となる膜を埋め込むことで形成できる。
第１凹凸ｄｐ１及び第２凹凸ｄｐ２により、第２半導体層２０と第２電極５２との間の接触面積が増大する。これにより、抵抗を低くすることができる。例えば、より良好なオーミック接触が得やすくなる。
半導体装置１１２においても、第１領域２１及び第２領域２２が設けられても良い。
（第２実施形態）
図９は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図９に示すように、実施形態に係る半導体装置１２０は、第１電極５１、第２電極５２、第１半導体層１０、第２半導体層２０及び第３半導体層３０を含む。
第２電極５２は、第１方向（Ｚ軸方向）において、第１電極５１から離れる。
第１半導体層１０は、第１電極５１と第２電極５２との間に設けられる。第１半導体層１０は、第１電極５１と電気的に接続される。第１半導体層１０は、ｎ形のＳｉＣを含む。
第２半導体層２０は、第１半導体層１０と第２電極５２との間に設けられる。第２半導体層２０は、第１半導体層１０と接する。第２半導体層２０は、ｎ形のＡｌｘＧａ１−ｘＮ（０．５≦ｘ≦１）を含む。第２半導体層２０の厚さｔ２は、１０ｎｍ以上１μｍ以下である。
第３半導体層３０は、第２半導体層２０と第２電極５２との間に設けられる。第３半導体層３０は、第１方向（Ｚ軸方向）に沿って交互に設けられた複数の第１半導体膜３１及び複数の第２半導体膜３２を含む。複数の第１半導体膜３１は、ｎ形のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）を含む。複数の第２半導体膜３２は、ＡｌｚＧａ１−ｚＮ（０≦ｚ＜ｙ）を含む。複数の第１半導体膜３１の１つの第１方向の厚さは、１ｎｍ以上５ｎｍ以下である。第１半導体膜３１の厚さが５ｎｍ以下のときに、例えば、トンネル効果が適正に得られる。複数の第２半導体膜３２の１つの第１方向の厚さは、１ｎｍ以上１０ｎｍ以下である。第２半導体膜３２が過度に厚くないことで、例えば、第２半導体層２０との格子不整合が抑制し易くなる。
例えば、複数の第１半導体膜３１は、ＡｌＧａＮ膜またはＡｌＮ膜でも良い。複数の第２半導体膜３２は、例えば、ＧａＮ膜でも良い。
半導体装置１２０において、第１半導体層１０及び第２半導体層２０は、整流特性を有する機能素子（ダイオード）として機能する。第３半導体層３０は、第２電極５２との良好なオーミック接触特性を得るための中間層として機能する。第３半導体層３０に設けられる、複数の第１半導体膜３１及び複数の第２半導体膜３２により、キャリアは、これらの半導体膜のバンドの差を超えて移動可能である。
半導体装置１２０においても、整流特性が得られる。本実施形態によっても、構造をシンプルにできる半導体装置を提供できる。
半導体装置１２０において、第１電極５１、第２電極５２、第１半導体層１０及び第２半導体層２０には、半導体装置１１０〜１１２に関して説明した構成が適用できる。
第１及び第２実施形態によれば、例えば、モノポーラーのヘテロ接合ダイオードが提供できる。例えば、窒化物半導体においては、ｎ形及びｎ形の制御が実用的に容易ではない。特に、安定した特性のｐ形の半導体を得ることが困難である。例えば、良好な結晶性を得ることが困難である。実施形態においては、例えば、ｎ形の第１半導体層１０及びｎ形の第２半導体層２０により、良好な特性（例えば高品質で高耐圧）でシンプルな構造のダイオードを提供できる。実施形態においては、第１半導体層１０がＳｉＣを含むことで、第１半導体層１０が窒化物半導体を含む場合に比べて、例えば、高い放熱性が得られる。実施形態においては、例えば、第１半導体層１０と第２半導体層２０との格子定数差（格子不整合率）が小さい。第１半導体層１０と第２半導体層２０との間の界面、及び、第２半導体層２０において、良好な品質が得られる（図５参照）。例えば、良好な整流性を得るための十分なバンドプロファイルが得易い。
実施形態によれば、構造をシンプルにできる半導体装置を提供することができる。
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、電極及び半導体層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体層、 ２０…第２半導体層、 ２０Ｆ…界面領域、 ２０ａ…第１面、 ２１、２２…第１、第２領域、 ３０…第３半導体層、 ３１、３２…第１、第２半導体膜、 ５１…第１電極、 ５１ａ、５１ｂ…第１、第２導電領域、 ５２…第２電極、 ５２ｂ…第２面、 ５２ｃ、５２ｄ…第３、第４導電領域、 １１０〜１１２、１２０…半導体装置、 Ｃ１…濃度、 Ｃ２…検出濃度、 Ｉ１…電流、 Ｖ１…電圧、 ｄｐ１、ｄｐ２…第１、第２凹凸、 ｈ１…高さ、 ｐＺ…位置、 ｔ１、ｔ２…厚さ

Claims (12)

  1. 第１電極と、
    第１方向において前記第１電極から離れた第２電極と、
    前記第１電極と前記第２電極との間に設けられ前記第１電極と電気的に接続され、ｎ形のＳｉＣを含む第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられ前記第１半導体層及び前記第２電極と接し、ｎ形のＡｌｘＧａ１−ｘＮ（０．５≦ｘ≦１）を含む第２半導体層であって、前記第２半導体層の厚さは１０ｎｍ以上１μｍ以下である、前記第２半導体層と、
    を備えた半導体装置。
  2. 前記第２半導体層は、前記第２電極と対向する第１面を含み、
    前記第１面は、１ｎｍ以上２００ｎｍ以下の高さの第１凹凸を含み、
    前記第２電極は、前記第１面と対向する第２面を含み、
    前記第２面は、前記第１凹凸に沿う第２凹凸を含む、請求項１記載の半導体装置。
  3. 前記第２半導体層は、第１領域と、前記第１方向において前記第１領域と前記第２電極との間の第２領域と、を含み、
    前記第２領域におけるｎ形の第２キャリア濃度は、前記第１領域におけるｎ形の第１キャリア濃度よりも高い、請求項１または２に記載の半導体装置。
  4. 前記第１キャリア濃度は、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３未満であり、
    前記第２キャリア濃度は、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３未満である、請求項３記載の半導体装置。
  5. 第１電極と、
    第１方向において前記第１電極から離れた第２電極と、
    前記第１電極と前記第２電極との間に設けられ前記第１電極と電気的に接続され、ｎ形のＳｉＣを含む第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられ前記第１半導体層と接し、ｎ形のＡｌｘＧａ１−ｘＮ（０．５≦ｘ≦１）を含む第２半導体層であって、前記第２半導体層の厚さは１０ｎｍ以上１μｍ以下である、前記第２半導体層と、
    前記第２半導体層と前記第２電極との間に設けられた第３半導体層であって、前記第３半導体層は、前記第１方向に沿って交互に設けられた複数の第１半導体膜及び複数の第２半導体膜を含み、前記複数の第１半導体膜は、ｎ形のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）を含み、前記複数の第２半導体膜は、ＡｌｚＧａ１−ｚＮ（０≦ｚ＜ｙ）を含み、前記複数の第１半導体膜の１つの前記第１方向の厚さは、１ｎｍ以上５ｎｍ以下であり、前記複数の第２半導体膜の１つの前記第１方向の厚さは、１ｎｍ以上１０ｎｍ以下である、前記第３半導体層と、
    を備えた半導体装置。
  6. 前記第２半導体層におけるキャリア濃度は、１×１０１５ｃｍ−３以上５×１０１９ｃｍ−３未満である、請求項１、２または５に記載の半導体装置。
  7. 前記第１半導体層におけるキャリア濃度は、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１半導体層は、６Ｈ−ＳｉＣを含む、請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第１電極は、
    第１導電領域と、
    前記第１方向において前記第１導電領域と前記第１半導体層との間に設けられＴｉを含む第２導電領域と、
    を含む、請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第２電極は、
    第３導電領域と、
    前記第１方向において前記第３導電領域と前記第２半導体層との間に設けられＡｌを含む第４導電領域と、
    を含む、請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第２半導体層は、前記第１半導体層からの距離が１５ｎｍ以下の界面領域を含み、
    前記界面領域の少なくとも一部における酸素の濃度は、前記界面領域の前記少なくとも一部における水素の濃度よりも高い、請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 前記界面領域の前記少なくとも一部におけるＳｉの濃度は、前記界面領域の前記少なくとも一部における前記酸素の濃度よりも低く、前記界面領域の前記少なくとも一部における前記水素の濃度よりも高い、請求項１１記載の半導体装置。
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