JP6829401B2 - 注入同期型ｐｌｌ回路 - Google Patents

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Description

本発明は、注入同期型ＰＬＬ回路に関する。
ＰＬＬ（Phase Lock Loop）回路の１つとして、注入同期型ＰＬＬ回路がある。注入同期型ＰＬＬ回路の電圧制御発振回路は、周波数制御機能のほかに位相制御機能を備える。電圧制御発振回路には、参照信号と帰還信号との位相差または周波数差を示す信号に基づいてチャージポンプとループフィルタで生成された制御電圧が供給される。そして、その制御電圧に基づき電圧制御発振回路の出力信号の周波数が制御される。また、電圧制御発振回路には、参照信号（たとえば、所定の周波数のクロック信号）に基づく注入信号が供給され、参照信号に同期するように出力信号の位相制御が行われる。
なお、注入信号として参照信号に基づきパルス信号を生成する際に、遅延回路を用いると、パルス幅が電源電圧やプロセスばらつきなどの影響を受けやすくなり、最適なパルス幅を得ることが困難である。そこで、従来、注入信号として、パルス信号の代わりに、参照信号のエッジを用いる手法が提案されている。
特開平７−９５０５７号公報 特開２００９−１７７２９７号公報 特許第３２６８２１６号公報 特開２００９−１１７８９４号公報 特開平５−３１５８９９号公報
W. Deng, D. Yang, A. Narayanan, K. Nakata, T. Siriburanon, K. Okada, and A. Matsuzawa, "A 0.048-mm2 3-mW Synthesizable Fractional-N PLL with a Soft Injection-Locking Technique", IEEE International Solid-State Circuits Conference (ISSCC), 2015.
しかし、従来の注入同期型ＰＬＬ回路では、電圧制御発振回路は、出力信号の周波数が十分収束する前に注入されると、周波数の収束自体が困難となる。そのため、出力信号の周波数の収束を判定する制御などを位相制御のための初期化処理として行わなければならず、位相制御が困難であった。
発明の一観点によれば、参照信号と帰還信号との位相差または周波数差に基づく検出信号を出力する位相周波数比較回路と、前記検出信号に基づいてパルス信号を出力するチャージポンプ回路と、前記パルス信号に基づいて制御電圧を出力するループフィルタと、並列に接続された複数の遅延素子を含む遅延素子部がリング状に複数直列に接続されたリングオシレータを含み、前記制御電圧に基づき前記リングオシレータの出力信号の周波数を制御するとともに、前記検出信号に基づき前記複数の遅延素子のうち、動作する個数を制御することで前記出力信号の位相を制御する電圧制御発振回路と、前記出力信号を分周することで前記帰還信号を生成し、前記帰還信号を出力する分周回路と、を有する注入同期型ＰＬＬ回路が提供される。
開示の注入同期型ＰＬＬ回路によれば、位相制御を容易にすることができる。
本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態の注入同期型ＰＬＬ回路の一例を示す図である。 位相遅れが生じているときのＶＣＯの出力位相の調整例を示す図である。 位相進みが生じているときのＶＣＯの出力位相の調整例を示す図である。 第２の実施の形態の注入同期型ＰＬＬ回路の一例を示す図である。 第２の実施の形態の注入同期型ＰＬＬ回路のＶＣＯの一例を示す図である。 ＰＦＤの一例を示す図である。 参照信号ＲＣＫの位相に対して帰還信号ＦＢの位相が遅れているときに出力される信号ＵＰ，ＤＮの一例を示すタイミングチャートである。 参照信号ＲＣＫの位相に対して帰還信号ＦＢの位相が進んでいるときに出力される信号ＵＰ，ＤＮの一例を示すタイミングチャートである。 インバータ回路の動作数を短期間増やす際のスイッチの動作例を示す図である。 インバータ回路の動作数を短期間減らす際のスイッチの動作例を示す図である。 ＶＣＯの他の例を示す図である（その１）。 ＶＣＯの他の例を示す図である（その２）。 ＶＣＯの他の例を示す図である（その３）。 キャパシタを有するＶＣＯの出力信号の位相の変化の一例を示すタイミングチャートである。 オーバーシュートの一例を示す図である。 周波数オーバーシュート抑制回路の一例を示す図である。 周波数オーバーシュート抑制回路の各部の信号と、ＶＣＯの出力信号の周波数の一例の様子を示す図である。
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の注入同期型ＰＬＬ回路の一例を示す図である。
注入同期型ＰＬＬ回路１は、位相周波数比較回路（以下ＰＦＤという）２、チャージポンプ回路３、ループフィルタ４、電圧制御発振回路（以下ＶＣＯという）５、分周回路６を有する。
ＰＦＤ２は、参照信号ＲＣＫと、帰還信号ＦＢとの位相差または周波数差に基づく検出信号を出力する。検出信号は信号ＵＰ及び信号ＤＮを含む。たとえば、参照信号ＲＣＫの位相よりも帰還信号ＦＢの位相が遅れているときには、ＰＦＤ２は、信号ＵＰの論理レベルをＨ（High）レベルとし、信号ＤＮの論理レベルをＬ（Low）とする。また、参照信号ＲＣＫの周波数よりも帰還信号ＦＢの周波数が低いときには、信号ＤＮの論理レベルがＨレベルになる回数が、Ｌレベルになる回数よりも多くなる。参照信号ＲＣＫの周波数よりも帰還信号ＦＢの周波数が高いときには、信号ＤＮの論理レベルがＬレベルになる回数が、Ｈレベルになる回数よりも多くなる。
チャージポンプ回路３は、ＰＦＤ２が出力する検出信号に基づきパルス信号（電流パルス）を出力する。たとえば、信号ＵＰの論理レベルがＨレベルで信号ＤＮの論理レベルがＬレベルとなると、正のパルス信号が出力され、信号ＵＰの論理レベルがＬレベルで信号ＤＮの論理レベルがＨレベルとなると、負のパルス信号が出力される。
ループフィルタ４は、パルス信号に基づいて制御電圧を生成し、出力する。ループフィルタ４はキャパシタ４ａを有しており、チャージポンプ回路３が出力するパルス信号を蓄積して制御電圧を生成し、出力する。キャパシタ４ａの一端は、チャージポンプ回路３の出力端子とＶＣＯ５の入力端子とを結ぶ配線に接続されており、キャパシタ４ａの他端は接地されている。
ＶＣＯ５は、制御電圧に基づき出力信号Ｘの周波数を制御するとともに、ＰＦＤ２が出力する検出信号に基づき出力信号Ｘの位相を制御する。つまり、ＶＣＯ５には、位相制御のための注入信号として、参照信号ＲＣＫの代わりに、ＰＦＤ２が出力する検出信号が注入される。
ＶＣＯ５では、たとえば、図１に示すように、遅延素子部５ａ１，５ａ２，５ａ３がリング状に直列に接続され、リングオシレータとして機能している。図１の例では遅延素子部５ａ１は、並列に接続された遅延素子であるインバータ回路５ｂ１，５ｃ１のほかに、スイッチ５ｄ１，５ｅ１を含む。また、遅延素子部５ａ２は、並列に接続されたインバータ回路５ｂ２，５ｃ２のほかに、スイッチ５ｄ２，５ｅ２を含む。また、遅延素子部５ａ３は、並列に接続されたインバータ回路５ｂ３，５ｃ３のほかに、スイッチ５ｄ３，５ｅ３を含む。
スイッチ５ｄ１〜５ｄ３，５ｅ１〜５ｅ３は、ＰＦＤ２が出力する検出信号（信号ＵＰ、信号ＤＮ）に基づき、インバータ回路５ｂ１〜５ｂ３，５ｃ１〜５ｃ３のうち、動作する個数（以下動作数という）を制御することで、出力信号Ｘの位相を制御する。
信号ＵＰ，ＤＮの論理レベルがＬレベルのとき、スイッチ５ｄ１〜５ｄ３はオン状態となり、スイッチ５ｅ１〜５ｅ３はオフ状態となる。これにより、インバータ回路５ｂ１〜５ｂ３は動作状態となり、インバータ回路５ｃ１〜５ｃ３が非動作状態となる。
また、信号ＵＰの論理レベルがＨレベルで、信号ＤＮの論理レベルがＬレベルのとき、スイッチ５ｄ１〜５ｄ３，５ｅ１〜５ｅ３は全てオン状態となる。これにより、インバータ回路５ｂ１〜５ｂ３，５ｃ１〜５ｃ３の全てが動作状態となる。このとき出力信号Ｘの周波数は、スイッチ５ｄ１〜５ｄ３がオン状態でスイッチ５ｅ１〜５ｅ３がオフ状態であるときの周波数に対して２倍になる。
また、信号ＵＰの論理レベルがＬレベルで、信号ＤＮの論理レベルがＨレベルのとき、スイッチ５ｄ１〜５ｄ３，５ｅ１〜５ｅ３は全てオフ状態となり、インバータ回路５ｂ１〜５ｂ３，５ｃ１〜５ｃ３の全てが非動作状態となる。このとき出力信号Ｘの周波数は、０Ｈｚになる。
以下では、スイッチ５ｄ１〜５ｄ３がオン状態で、スイッチ５ｅ１〜５ｅ３がオフ状態であるときのＶＣＯ５の状態を状態ａ、スイッチ５ｄ１〜５ｄ３，５ｅ１〜５ｅ３が全てオン状態であるときのＶＣＯ５の状態を状態ｂという。また、スイッチ５ｄ１〜５ｄ３，５ｅ１〜５ｅ３が全てオフ状態であるときのＶＣＯ５の状態を状態ｃという。
分周回路６は、出力信号Ｘを分周することで帰還信号ＦＢを生成し、帰還信号ＦＢを出力する。たとえば、分周回路６は、出力信号ＸをＮ分周する。これにより、参照信号ＲＣＫの周波数のＮ倍の周波数の出力信号Ｘが得られる。
以下、第１の実施の形態の注入同期型ＰＬＬ回路１の動作例を説明する。
図２は、位相遅れが生じているときのＶＣＯの出力位相の調整例を示す図である。
図２では、参照信号ＲＣＫに対する帰還信号ＦＢの位相差が−θであるような位相遅れが生じている例が示されている。このとき、ＶＣＯ５の出力位相（出力信号Ｘの位相）は、参照信号ＲＣＫの位相に対して、θ分遅れていることになる。
図１に示したＰＦＤ２は、このように位相遅れが生じているとき、一定期間、信号ＵＰの論理レベルをＬレベルからＨレベルとし、信号ＤＮの論理レベルをＬレベルで維持する。このとき、ＶＣＯ５の状態は、状態ａから状態ｂに遷移し、出力信号Ｘの周波数が２倍となる。これにより、θ／２π周期後には、参照信号ＲＣＫの位相がθ変化するのに対して、出力信号Ｘの位相は２θ変化し、両者が一致する。その後、ＰＦＤ２が出力する検出信号に基づき、ＶＣＯ５の状態が状態ａに戻る。
図３は、位相進みが生じているときのＶＣＯの出力位相の調整例を示す図である。
図３では、参照信号ＲＣＫに対する帰還信号ＦＢの位相差が＋θであるような位相進みが生じている例が示されている。このとき、ＶＣＯ５の出力位相（出力信号Ｘの位相）は、参照信号ＲＣＫの位相に対して、θ分進んでいることになる。
図１に示したＰＦＤ２は、このように位相進みが生じているとき、一定期間、信号ＵＰの論理レベルをＬレベルで維持し、信号ＤＮの論理レベルをＬレベルからＨレベルにする。このとき、ＶＣＯ５の状態は、状態ａから状態ｃに遷移し、出力信号Ｘの周波数が０となる。これにより、θ／２π周期後には、参照信号ＲＣＫの位相がθ変化するのに対して、出力信号Ｘの位相は変化しないため、両者が一致する。その後、ＰＦＤ２が出力する検出信号に基づき、ＶＣＯ５の状態が状態ａに戻る。
以上のように、ＶＣＯ５では、検出信号に基づいた出力信号Ｘの位相制御が行われる。一方、図示を省略するが、ＶＣＯ５は、ループフィルタ４から供給される制御電圧に基づいて、出力信号Ｘの周波数制御を行う。信号ＵＰの論理レベルがＨレベル、信号ＤＮの論理レベルがＬレベルとなる頻度が多くなると、正のパルス信号の発生頻度が増え、制御電圧が大きくなる。制御電圧が大きくなると、ＶＣＯ５は、遅延素子部５ａ１〜５ａ３の駆動電流を大きくし、遅延素子部５ａ１〜５ａ３での遅延時間を小さくする。これによって、出力信号Ｘの周波数が高くなる。信号ＵＰの論理レベルがＬレベル、信号ＤＮの論理レベルがＨレベルとなる頻度が多くなると、負のパルス信号の発生頻度が増え、制御電圧が小さくなる。制御電圧が小さくなると、ＶＣＯ５は、遅延素子部５ａ１〜５ａ３の駆動電流を小さくし、遅延素子部５ａ１〜５ａ３での遅延時間を大きくする。これによって、出力信号Ｘの周波数が低くなる。
上記のような注入同期型ＰＬＬ回路１では、ＶＣＯ５の注入信号として参照信号ＲＣＫの代わりにＰＦＤ２が出力する検出信号により出力信号Ｘの位相制御が行われる。これによって、注入信号として参照信号ＲＣＫを用いる場合に行われる周波数の収束判定などの初期化処理が不要になり位相制御を容易に行うことができる。
また、ＶＣＯ５で検出信号に基づく位相制御が行われるため、デバイスサイズを大きくしＶＣＯ５の駆動電流を大きくしてＶＣＯ５の位相雑音を小さくしなくても、位相ジッタを小さくできる。そのため、低消費電力で小面積の注入同期型ＰＬＬ回路１を実現できる。
（第２の実施の形態）
図４は、第２の実施の形態の注入同期型ＰＬＬ回路の一例を示す図である。図４において、図１に示した要素と同一の要素については同一符号が付されている。
第２の実施の形態の注入同期型ＰＬＬ回路１ａは、以下に示すようなＶＣＯ１０を有している。
図５は、第２の実施の形態の注入同期型ＰＬＬ回路のＶＣＯの一例を示す図である。
ＶＣＯ１０は、ｎ個の遅延素子部１１ａ１，１１ａ２，…，１１ａｎと、スイッチ部１２，１３を有している。
遅延素子部１１ａ１〜１１ａｎは、最後段の遅延素子部１１ａｎの出力信号Ｘが、初段の遅延素子部１１ａ１に入力されるように、リング状に複数直列に接続されており、リングオシレータとして機能している。以下では、遅延素子としてインバータ回路を用いた遅延素子部１１ａ１〜１１ａｎを示す。その場合、リングオシレータで発振動作が行われるようにｎは奇数となる。なお、他の遅延素子（たとえば、差動アンプ）を複数接続してリングオシレータを構築するようにしてもよい。
第２の実施の形態のＶＣＯ１０の例では、遅延素子部１１ａ１〜１１ａｎのそれぞれは並列に接続された３つのインバータ回路を有している。遅延素子部１１ａ１は、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｐＭＯＳと略す）２０ａ１，２０ｂ１，２０ｃ１と、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）２１ａ１，２１ｂ１，２１ｃ１を有する。そして、ｐＭＯＳ２０ａ１とｎＭＯＳ２１ａ１の組み、ｐＭＯＳ２０ｂ１とｎＭＯＳ２１ｂ１の組み、ｐＭＯＳ２０ｃ１とｎＭＯＳ２１ｃ１の組みにより、３つのインバータ回路が実現される。
同様に遅延素子部１１ａ２は、ｐＭＯＳ２０ａ２，２０ｂ２，２０ｃ２、ｎＭＯＳ２１ａ２，２１ｂ２，２１ｃ２を有する。そして、ｐＭＯＳ２０ａ２とｎＭＯＳ２１ａ２の組み、ｐＭＯＳ２０ｂ２とｎＭＯＳ２１ｂ２の組み、ｐＭＯＳ２０ｃ２とｎＭＯＳ２１ｃ２の組みにより、３つのインバータ回路が実現される。また、遅延素子部１１ａｎは、ｐＭＯＳ２０ａｎ，２０ｂｎ，２０ｃｎ、ｎＭＯＳ２１ａｎ，２１ｂｎ，２１ｃｎを有する。そして、ｐＭＯＳ２０ａｎとｎＭＯＳ２１ａｎの組み、ｐＭＯＳ２０ｂｎとｎＭＯＳ２１ｂｎの組み、ｐＭＯＳ２０ｃｎとｎＭＯＳ２１ｃｎの組みにより、３つのインバータ回路が実現される。
ｐＭＯＳ２０ａ１〜２０ａｎ，２０ｂ１〜２０ｂｎ，２０ｃ１〜２０ｃｎのソース（インバータ回路の電源端子に相当する）は、スイッチ部１３に接続されている。ｐＭＯＳ２０ａ１〜２０ａｎ，２０ｂ１〜２０ｂｎ，２０ｃ１〜２０ｃｎ及びｎＭＯＳ２１ａ１〜２１ａｎ，２１ｂ１〜２１ｂｎ，２１ｃ１〜２１ｃｎのドレイン（インバータ回路の出力端子）は、後段の３つのインバータ回路の入力端子に接続されている。たとえば、ｐＭＯＳ２０ａ１，２０ｂ１，２０ｃ１のドレインは、遅延素子部１１ａ２の３つのインバータ回路の入力端子である、ｐＭＯＳ２０ａ２，２０ｂ２，２０ｃ２及びｎＭＯＳ２１ａ２，２１ｂ２，２１ｃ２のゲートに接続されている。ｎＭＯＳ２１ａ１〜２１ａｎ，２１ｂ１〜２１ｂｎ，２１ｃ１〜２１ｃｎのソース（インバータ回路の接地端子に相当する）は、スイッチ部１２に接続されている。
スイッチ部１２は、ｎＭＯＳ２２，２３，２４，２５，２６，２７，２８，２９を有する。
ｎＭＯＳ２２は、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられ、その電流の大きさを制御電圧Ｖｃｎｔｌに基づき制御する。ｎＭＯＳ２３は、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられ、その電流の大きさを制御電圧Ｖｃｎｔｌに基づき制御する。ｎＭＯＳ２４は、ｐＭＯＳ２０ｃ１〜２０ｃｎ、ｎＭＯＳ２１ｃ１〜２１ｃｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられ、その電流の大きさを制御電圧Ｖｃｎｔｌに基づき制御する。
ｎＭＯＳ２２〜２４のゲートには、ループフィルタ４から制御電圧Ｖｃｎｔｌが供給される。ｎＭＯＳ２２〜２４のソースは接地されている。ｎＭＯＳ２２のドレインはｎＭＯＳ２５のソースに接続されている。ｎＭＯＳ２３のドレインは、ｎＭＯＳ２７，２８のソースに接続されている。ｎＭＯＳ２４のドレインは、ｎＭＯＳ２９のソースに接続されている。
ｎＭＯＳ２５，２６は、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられている。ｎＭＯＳ２７，２８は、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられている。ｎＭＯＳ２９は、ｐＭＯＳ２０ｃ１〜２０ｃｎ、ｎＭＯＳ２１ｃ１〜２１ｃｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられている。
ｎＭＯＳ２５，２７のゲートには、信号ＤＮの論理レベルを反転した信号ＤＮＸが供給される。ｎＭＯＳ２５のドレインは、ｎＭＯＳ２６のソースに接続され、ｎＭＯＳ２７のドレインは、遅延素子部１１ａ１〜１１ａｎのｎＭＯＳ２１ｂ１〜２１ｂｎのソースに接続されている。ｎＭＯＳ２６，２８のゲートには、信号ＵＰが供給される。ｎＭＯＳ２６のドレインは、遅延素子部１１ａ１〜１１ａｎのｎＭＯＳ２１ａ１〜２１ａｎのソースに接続されている。ｎＭＯＳ２８のドレインは、遅延素子部１１ａ１〜１１ａｎのｎＭＯＳ２１ｂ１〜２１ｂｎのソースに接続されている。
ｎＭＯＳ２９のゲートには電源電圧Ｖｄｄが供給される。ｎＭＯＳ２９のドレインは、遅延素子部１１ａ１〜１１ａｎのｎＭＯＳ２１ｃ１〜２１ｃｎのソースに接続されている。
このように、ｎＭＯＳ２５，２６は直列に接続されており、ｎＭＯＳ２５は信号ＤＮＸで制御され、ｎＭＯＳ２６は、信号ＵＰで制御される。また、ｎＭＯＳ２７，２８は並列に接続されており、ｎＭＯＳ２７は信号ＤＮＸで制御され、ｎＭＯＳ２８は、信号ＵＰで制御される。
ｎＭＯＳ２５，２６は、信号ＤＮＸ，ＵＰに基づき、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給するか遮断するスイッチとして機能する。この機能によって、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路が、動作状態または非動作状態となる。ｎＭＯＳ２７，２８は、信号ＤＮＸ，ＵＰに基づき、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給するか遮断するスイッチとして機能する。この機能によって、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路が、動作状態または非動作状態となる。
スイッチ部１３は、ｐＭＯＳ３０，３１，３２，３３，３４を有する。
ｐＭＯＳ３０，３１は、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられている。ｐＭＯＳ３２，３３は、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられている。ｐＭＯＳ３４は、ｐＭＯＳ２０ｃ１〜２０ｃｎ、ｎＭＯＳ２１ｃ１〜２１ｃｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給する電流経路に設けられている。
ｐＭＯＳ３０，３３のゲートには、信号ＤＮが供給される。ｐＭＯＳ３０のドレインは、ｐＭＯＳ２０ａ１〜２０ａｎのソースに接続されている。ｐＭＯＳ３０のソースは、ｐＭＯＳ３１のドレインに接続されている。ｐＭＯＳ３１，３２のゲートには、信号ＵＰの論理レベルを反転した信号ＵＰＸが供給される。ｐＭＯＳ３２，３３のドレインは、ｐＭＯＳ２０ｂ１〜２０ｂｎのソースに接続されている。ｐＭＯＳ３４のゲートは接地されている。また、ｐＭＯＳ３４のドレインは、ｐＭＯＳ２０ｃ１〜２０ｃｎのソースに接続されている。ｐＭＯＳ３１〜３４のソースには電源電圧Ｖｄｄが供給される。
このように、ｐＭＯＳ３０，３１は直列に接続されており、ｐＭＯＳ３０は信号ＤＮで制御され、ｐＭＯＳ３１は、信号ＵＰＸで制御される。また、ｐＭＯＳ３２，３３は並列に接続されており、ｐＭＯＳ３２は信号ＵＰＸで制御され、ｐＭＯＳ３３は、信号ＤＮで制御される。
ｐＭＯＳ３０，３１は、信号ＤＮ，ＵＰＸに基づき、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給するか遮断するスイッチとして機能する。この機能によって、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路が、動作状態または非動作状態となる。ｐＭＯＳ３２，３３は、信号ＵＰＸ，ＤＮに基づき、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路に電源電圧Ｖｄｄに基づく電流を供給するか遮断するスイッチとして機能する。この機能によって、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路が、動作状態または非動作状態となる。
このようなスイッチ部１２，１３が、図１に示したようなスイッチ５ｄ１〜５ｄ３，５ｅ１〜５ｅ３と同様の機能を実現する。
ただし、第２の実施の形態の注入同期型ＰＬＬ回路１ａのＶＣＯ１０では、スイッチ部１２のｎＭＯＳ２９、スイッチ部１３のｐＭＯＳ３４は、電源電圧Ｖｄｄが供給されているときには、オン状態となる。このため、ｐＭＯＳ２０ｃ１〜２０ｃｎのソースには電源電圧Ｖｄｄが供給され、ｎＭＯＳ２１ｃ１〜２１ｃｎのソースはｎＭＯＳ２４，２９を介して接地される。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれに含まれる３つのインバータ回路のうち少なくとも１つは、信号ＵＰ，ＤＮによらず、動作状態となる。このため、ＶＣＯ１０では、信号ＵＰ，ＤＮによらず、発振状態が維持される。
信号ＵＰ，ＤＮの論理レベルがＬレベルのとき、スイッチ部１２では、ｎＭＯＳ２５，２７がオン状態となり、ｎＭＯＳ２６，２８がオフ状態となる。また、スイッチ部１３では、ｐＭＯＳ３０，３３がオン状態となり、ｐＭＯＳ３１，３２がオフ状態となる。このため、ｐＭＯＳ２０ｂ１〜２０ｂｎのソースには電源電圧Ｖｄｄが供給され、ｎＭＯＳ２０ｂ１〜２０ｂｎのソースはｎＭＯＳ２３，２７を介して接地される。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれに含まれる３つのインバータ回路のうち２つが動作状態となる。
信号ＵＰの論理レベルがＬレベルで、信号ＤＮの論理レベルがＨレベルのとき、スイッチ部１２では、ｎＭＯＳ２５〜２８がオフ状態となる。また、スイッチ部１３では、ｐＭＯＳ３０〜３３がオフ状態となる。このため、ｐＭＯＳ２０ａ１〜２０ａｎ，２０ｂ１〜２０ｂｎのソースには電源電圧Ｖｄｄが供給されなくなる。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれに含まれる３つのインバータ回路のうち２つが非動作状態となる。
信号ＵＰの論理レベルがＨレベルで、信号ＤＮの論理レベルがＬレベルのとき、スイッチ部１２では、ｎＭＯＳ２５〜２８がオン状態となる。また、スイッチ部１３では、ｐＭＯＳ３０〜３３がオン状態となる。このため、ｐＭＯＳ２０ａ１〜２０ａｎ，２０ｂ１〜２０ｂｎのソースには電源電圧Ｖｄｄが供給され、ｎＭＯＳ２０ａ１〜２０ａｎ，２０ｂ１〜２０ｂｎのソースはｎＭＯＳ２３，２７，２８を介して接地される。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれに含まれる３つのインバータ回路の全てが動作状態となる。
信号ＵＰ，ＤＮの論理レベルがＨレベルのとき、スイッチ部１２では、ｎＭＯＳ２６，２８がオン状態となり、ｎＭＯＳ２５，２７がオフ状態となる。また、スイッチ部１３では、ｐＭＯＳ３１，３２がオン状態となり、ｐＭＯＳ３０，３３がオフ状態となる。このため、ｐＭＯＳ２０ｂ１〜２０ｂｎのソースには電源電圧Ｖｄｄが供給され、ｎＭＯＳ２０ｂ１〜２０ｂｎのソースはｎＭＯＳ２３，２８を介して接地される。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれに含まれる３つのインバータ回路のうち２つが動作状態となる。
以下、信号ＵＰ，ＤＮの論理レベルがＬレベルのときのＶＣＯ１０の状態を状態Ａ、信号ＵＰの論理レベルがＬレベルで、信号ＤＮの論理レベルがＨレベルのときのＶＣＯ１０の状態を状態Ｂという。また、信号ＵＰの論理レベルがＨレベルで、信号ＤＮの論理レベルがＬレベルのときのＶＣＯ１０の状態を状態Ｃ、信号ＵＰ，ＤＮの論理レベルがＨレベルのときのＶＣＯ１０の状態を状態Ｄという。
遅延素子部１１ａ１〜１１ａｎのそれぞれにおいてインバータ回路の動作数が増えるほど、遅延素子部１１ａ１〜１１ａｎのそれぞれの駆動能力が増すため、ＶＣＯ１０の出力信号Ｘの周波数（ＶＣＯ１０の発振周波数）が高くなる。
遅延素子部１１ａ１〜１１ａｎのそれぞれにおいて１つのインバータ回路が動作する状態Ｂのときの出力信号Ｘの周波数は、２つのインバータ回路が動作する状態Ａ，Ｄのときの周波数の０．５倍となる。また、遅延素子部１１ａ１〜１１ａｎのそれぞれにおいて３つのインバータ回路が動作する状態Ｃのときの出力信号Ｘの周波数は、２つのインバータ回路が動作する状態Ａ，Ｄのときの周波数の１．５倍となる。
第２の実施の形態の注入同期型ＰＬＬ回路１ａでは、参照信号ＲＣＫと帰還信号ＦＢの位相差に応じて状態Ａ〜Ｄを切り替えることで、ＶＣＯ１０の出力信号Ｘの位相制御が行われる。
また、制御電圧Ｖｃｎｔｌにより出力信号Ｘの周波数制御が行われる。参照信号ＲＣＫの周波数よりも帰還信号ＦＢの周波数が低いときには、信号ＵＰの論理レベルがＨレベルで信号ＤＮの論理レベルがＬレベルとなる頻度が増加する。このとき、制御電圧Ｖｃｎｔｌが大きくなり、スイッチ部１２のｎＭＯＳ２２〜２４のドレイン電流が増加し、遅延素子部１１ａ１〜１１ａｎの駆動電流が増加することで、遅延時間が小さくなり、出力信号Ｘの周波数が高くなる。参照信号ＲＣＫの周波数よりも帰還信号ＦＢの周波数が高いときには、信号ＵＰの論理レベルがＬレベルで信号ＤＮの論理レベルがＨレベルである頻度が増加する。このとき、制御電圧Ｖｃｎｔｌが小さくなり、スイッチ部１２のｎＭＯＳ２２〜２４のドレイン電流が減少し、遅延素子部１１ａ１〜１１ａｎの駆動電流が減少することで、遅延時間が大きくなり、出力信号Ｘの周波数が低くなる。
以下、上記のような信号ＵＰ，ＤＮを出力するＰＦＤ２の例を示す。
（ＰＦＤ２の一例）
図６は、ＰＦＤの一例を示す図である。
ＰＦＤ２は、フリップフロップ４０，４１、ＡＮＤ回路４２、遅延回路４３を有している。
フリップフロップ４０，４１のデータ入力端子（“Ｄ”と表記されている）には電源電圧Ｖｄｄが供給される。また、フリップフロップ４０のクロック端子（“ＣＫ”と表記されている）には、参照信号ＲＣＫが供給され、フリップフロップ４１のクロック端子には、帰還信号ＦＢが供給される。フリップフロップ４０の出力端子（“Ｑ”と表記されている）からは信号ＵＰが出力され、フリップフロップ４１の出力端子からは信号ＤＮが出力される。
フリップフロップ４０は、参照信号ＲＣＫの論理レベルがＬレベルからＨレベルに立ち上がると、論理レベルがＨレベルの出力信号を出力する。フリップフロップ４１は、帰還信号ＦＢの論理レベルがＬレベルからＨレベルに立ち上がると、論理レベルがＨレベルの出力信号を出力する。また、フリップフロップ４０，４１は、遅延回路４３の出力信号の論理レベルがＨレベルになるとＬレベルにリセットされる。
ＡＮＤ回路４２は信号ＵＰと信号ＤＮの論理積を出力する。
遅延回路４３は、ＡＮＤ回路４２の出力信号を所定時間遅らせる。
なお、ＰＦＤ２は、前述した信号ＵＰＸ，ＤＮＸを生成するために、信号ＵＰ，ＤＮの論理レベルを反転する２つのインバータ回路を有していてもよい。このような２つのインバータ回路は、ＶＣＯ１０に設けられていてもよい。
図７は、参照信号ＲＣＫの位相に対して帰還信号ＦＢの位相が遅れているときに出力される信号ＵＰ，ＤＮの一例を示すタイミングチャートである。
図７には、参照信号ＲＣＫの位相に対して帰還信号ＦＢの位相が、位相差Φａで遅れている例が示されている。
参照信号ＲＣＫ、帰還信号ＦＢ、信号ＵＰ，ＤＮの論理レベルがＬレベルの状態で、参照信号ＲＣＫの論理レベルがＨレベルに立ち上がると（タイミングｔ１）、フリップフロップ４０の出力端子から出力される信号ＵＰの論理レベルはＨレベルとなる。このとき、フリップフロップ４１の出力端子から出力される信号ＤＮの論理レベルはＬレベルのままであるため、ＡＮＤ回路４２の出力信号の論理レベルはＬレベルのままである。
帰還信号ＦＢの論理レベルがＨレベルに立ち上がると（タイミングｔ２）、フリップフロップ４１の出力端子から出力される信号ＤＮの論理レベルはＨレベルとなる。これによって、ＡＮＤ回路４２の出力信号の論理レベルはＨレベルとなり、遅延回路４３の出力信号の論理レベルも所定時間後にＨレベルとなる。遅延回路４３の出力信号の論理レベルがＨレベルになると、フリップフロップ４０，４１の出力端子から出力される出力信号の論理レベルはＬレベルにリセットされる（タイミングｔ３）。
図８は、参照信号ＲＣＫの位相に対して帰還信号ＦＢの位相が進んでいるときに出力される信号ＵＰ，ＤＮの一例を示すタイミングチャートである。
図８には、参照信号ＲＣＫの位相に対して帰還信号ＦＢの位相が、位相差Φｂで進んでいる例が示されている。
参照信号ＲＣＫ、帰還信号ＦＢ、信号ＵＰ，ＤＮの論理レベルがＬレベルの状態で、帰還信号ＦＢの論理レベルがＨレベルに立ち上がると（タイミングｔ４）、フリップフロップ４１の出力端子から出力される信号ＤＮの論理レベルはＨレベルとなる。このとき、フリップフロップ４０の出力端子から出力される信号ＵＰの論理レベルはＬレベルのままであるため、ＡＮＤ回路４２の出力信号の論理レベルはＬレベルのままである。
参照信号ＲＣＫの論理レベルがＨレベルに立ち上がると（タイミングｔ５）、フリップフロップ４０の出力端子から出力される信号ＵＰの論理レベルはＨレベルとなる。これによって、ＡＮＤ回路４２の出力信号の論理レベルはＨレベルとなり、遅延回路４３の出力信号の論理レベルも所定時間後にＨレベルとなる。遅延回路４３の出力信号の論理レベルがＨレベルになると、フリップフロップ４０，４１の出力端子から出力される出力信号の論理レベルはＬレベルにリセットされる（タイミングｔ６）。
図７、図８において、タイミングｔ１〜ｔ２の期間やタイミングｔ４〜ｔ５の期間は、参照信号ＲＣＫと帰還信号ＦＢの位相差が小さいほど、短くなる。
前述したスイッチ部１２，１３は、このような短い期間に、インバータ回路の動作数を正確に切り替えて正確な位相制御を行うことを可能としている。
スイッチ部１２，１３のｎＭＯＳ２５，２６、ｐＭＯＳ３０，３１のそれぞれは、位相差Φａに対応するタイミングｔ１〜ｔ２の時間だけ、遅延素子部１１ａ１〜１１ａｎのそれぞれにおけるインバータ回路の動作数を１つ増やすためのスイッチとして用いられる。
スイッチ部１２，１３のｎＭＯＳ２７，２８、ｐＭＯＳ３２，３３のそれぞれは、位相差Φｂに対応するタイミングｔ４〜ｔ５の時間だけ、遅延素子部１１ａ１〜１１ａｎのそれぞれにおけるインバータ回路の動作数を１つ減らすためのスイッチとして用いられる。
図９は、インバータ回路の動作数を短期間増やす際のスイッチの動作例を示す図である。
スイッチＳＷ１はスイッチ部１２のｎＭＯＳ２６（またはスイッチ部１３のｐＭＯＳ３１）に相当し、スイッチＳＷ２はスイッチ部１２のｎＭＯＳ２５（またはスイッチ部１３のｐＭＯＳ３０）に相当する。
信号ＵＰ，ＤＮの論理レベルがＬレベルのとき（ＶＣＯ１０が状態Ａのとき）、スイッチＳＷ１はオフ状態となり、スイッチＳＷ２はオン状態となる。
図７のタイミングｔ１のように信号ＵＰの論理レベルがＨレベルとなると（ＶＣＯ１０が状態Ｃに遷移すると）、図９に示すように、スイッチＳＷ１，ＳＷ２は両方オン状態となる。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれにおけるインバータ回路の動作数が１つ増える。つまり、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路が、動作状態となる。
図７のタイミングｔ２のように信号ＤＮの論理レベルもＨレベルとなると（ＶＣＯ１０が状態Ｄに遷移すると）、図９に示すように、スイッチＳＷ１はオン状態を維持し、スイッチＳＷ２がオフ状態となる。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれにおけるインバータ回路の動作数が状態Ａのときの動作数（すなわち２個）に戻る。つまり、ｐＭＯＳ２０ａ１〜２０ａｎ、ｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路が、非動作状態となる。
図１０は、インバータ回路の動作数を短期間減らす際のスイッチの動作例を示す図である。
スイッチＳＷ３はスイッチ部１２のｎＭＯＳ２７（またはスイッチ部１３のｐＭＯＳ３３）に相当し、スイッチＳＷ４はスイッチ部１２のｎＭＯＳ２８（またはスイッチ部１３のｐＭＯＳ３２）に相当する。
信号ＵＰ，ＤＮの論理レベルがＬレベルのとき（ＶＣＯ１０が状態Ａのとき）、スイッチＳＷ３はオン状態となり、スイッチＳＷ４はオフ状態となる。このため、遅延素子部１１ａ１〜１１ａｎの、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路が、動作状態となる。
図８のタイミングｔ４のように信号ＤＮの論理レベルがＨレベルとなると（ＶＣＯ１０が状態Ｂに遷移すると）、図１０に示すように、スイッチＳＷ３，ＳＷ４は両方オフ状態となる。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれにおけるインバータ回路の動作数が１つ減る。つまり、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路が、非動作状態となる。
図８のタイミングｔ５のように信号ＵＰの論理レベルもＨレベルとなると（ＶＣＯ１０が状態Ｄに遷移すると）、図１０に示すように、スイッチＳＷ３はオフ状態を維持し、スイッチＳＷ４がオン状態となる。これにより、遅延素子部１１ａ１〜１１ａｎのそれぞれにおけるインバータ回路の動作数が状態Ａのときの動作数（すなわち２つ）に戻る。つまり、ｐＭＯＳ２０ｂ１〜２０ｂｎ、ｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路が、動作状態となる。
以上のように、ＶＣＯ１０は、直列に接続されたスイッチＳＷ１，ＳＷ２のそれぞれを異なる信号ＵＰ，ＤＮに基づき制御し、並列に接続されたスイッチＳＷ３，ＳＷ４のそれぞれを異なる信号ＵＰ，ＤＮに基づき制御する。これによって、位相差Φａ，Φｂが微小であっても、遅延素子部１１ａ１〜１１ａｎのそれぞれにおけるインバータ回路の動作数を短期間切り替える制御が可能となり、位相制御が正確に行える。
また、第２の実施の形態の注入同期型ＰＬＬ回路１ａは、第１の実施の形態の注入同期型ＰＬＬ回路１と同様の効果を有する。
なお、ＶＣＯ１０の遅延素子部１１ａ１〜１１ａｎはそれぞれ３つのインバータ回路を有しているが、これに限定されない。短時間だけ動作状態となるインバータ回路を増やし、それに対応したスイッチを追加してもよいし、短時間だけ非動作状態となるインバータ回路を増やし、それに対応したスイッチを追加してもよい。
ところで、図５に示したＶＣＯ１０の代わりに、以下に示すようなＶＣＯを用いることもできる。
（ＶＣＯの他の例（その１））
図１１は、ＶＣＯの他の例を示す図である。図１１において、図５に示したＶＣＯ１０と同じ要素については同一符号が付されている。
図１１に示すＶＣＯ１０ａは、スイッチ部１２ａ，１３ａが、図５に示したＶＣＯ１０のスイッチ部１２，１３と異なっている。
ＶＣＯ１０ａのスイッチ部１２ａは、ｎＭＯＳ５０，５１，５２，５３，５４，５５を有する。
ｎＭＯＳ５０，５２，５４のソースは、ｎＭＯＳ２３のドレインに接続されており、ｎＭＯＳ５０，５２のゲートには、信号ＤＮＸが供給され、ｎＭＯＳ５４のゲートには信号ＤＮが供給される。ｎＭＯＳ５０のドレインはｎＭＯＳ５１のソースに接続されており、ｎＭＯＳ５２のドレインはｎＭＯＳ５３のソースに接続されており、ｎＭＯＳ５４のドレインはｎＭＯＳ５５のソースに接続されている。ｎＭＯＳ５１，５５のゲートには信号ＵＰが供給され、ｎＭＯＳ５３のゲートには信号ＵＰＸが供給される。ｎＭＯＳ５１，５３，５５のドレインは、遅延素子部１１ａ１〜１１ａｎのｎＭＯＳ２１ｂ１〜２１ｂｎのソースに接続されている。
また、ＶＣＯ１０ａのスイッチ部１２ａは、ｎＭＯＳ５６，５７を有する。ｎＭＯＳ５６のソースはｎＭＯＳ２４のドレインに接続されており、ｎＭＯＳ５６のドレインはｎＭＯＳ５７のソースに接続されている。ｎＭＯＳ５７のドレインは、遅延素子部１１ａ１〜１１ａｎのｎＭＯＳ２１ｃ１〜２１ｃｎのソースに接続されている。ｎＭＯＳ５６，５７のゲートには、電源電圧Ｖｄｄが供給される。
ＶＣＯ１０ａのスイッチ部１３ａは、ｐＭＯＳ５８，５９，６０，６１，６２，６３を有する。
ｐＭＯＳ５８，６０，６２のドレインは、遅延素子部１１ａ１〜１１ａｎのｐＭＯＳ２０ｂ１〜２０ｂｎのソースに接続されている。ｐＭＯＳ５８，６０のゲートには、信号ＵＰＸが供給され、ｐＭＯＳ６２のゲートには信号ＵＰが供給される。ｐＭＯＳ５８のソースはｐＭＯＳ５９のドレインに接続されており、ｐＭＯＳ６０のソースはｐＭＯＳ６１のドレインに接続されており、ｐＭＯＳ６２のソースはｐＭＯＳ６３のドレインに接続されている。ｐＭＯＳ５９，６３のゲートには信号ＤＮが供給され、ｐＭＯＳ６１のゲートには信号ＤＮＸが供給される。ｐＭＯＳ５９，６１，６３のソースには電源電圧Ｖｄｄが供給される。
また、ＶＣＯ１０ａのスイッチ部１３ａは、ｐＭＯＳ６４，６５を有する。ｐＭＯＳ６４のドレインは、遅延素子部１１ａ１〜１１ａｎのｐＭＯＳ２０ｃ１〜２０ｃｎのソースに接続されており、ｐＭＯＳ６４のソースは、ｐＭＯＳ６５のドレインに接続されている。ｐＭＯＳ６５のソースには電源電圧Ｖｄｄが供給される。ｐＭＯＳ６４，６５のゲートは接地されている。
なお、図５のスイッチ部１３とは異なり、ｐＭＯＳ３０のゲートには信号ＵＰＸ、ｐＭＯＳ３１のゲートには信号ＤＮが供給されるものとしている。
ＶＣＯ１０ａでは、状態Ａ，Ｄのときの出力信号Ｘの周波数に対して、状態Ｂのときの周波数を正確に０．５倍、状態Ｃのときの周波数を正確に１．５倍とするために、各インバータ回路に対する電流供給経路のスイッチ抵抗が等しくなるようにしている。
たとえば、信号ＵＰ，ＤＮの論理レベルがＬレベルのとき（ＶＣＯ１０ａが状態Ａのとき）、スイッチ部１２ａでは、ｎＭＯＳ５２，５３による直列回路と、ｎＭＯＳ５６，５７による直列回路に電流が流れる。また、スイッチ部１３ａでは、ｐＭＯＳ６２，６３による直列回路と、ｐＭＯＳ６４，６５による直列回路に電流が流れる。このため、遅延素子部１１ａ１〜１１ａｎのそれぞれにおいて、２つのインバータ回路が動作する。また、動作する各インバータ回路に対する電流供給経路には、オン状態のスイッチ（ｐＭＯＳまたはｎＭＯＳ）が５つある。たとえば、遅延素子部１１ａ１のｐＭＯＳ２０ｂ１、ｎＭＯＳ２１ｂ１の組みによるインバータ回路に対する電流供給経路には、ｎＭＯＳ２３，５２，５３、ｐＭＯＳ６２，６３がある。また、ｐＭＯＳ２０ｃ１、ｎＭＯＳ２１ｃ１の組みによるインバータ回路に対する電流供給経路には、ｎＭＯＳ２４，５６，５７、ｐＭＯＳ６４，６５がある。
信号ＵＰの論理レベルがＬレベルで、信号ＤＮの論理レベルがＨレベルのとき（ＶＣＯ１０ａが状態Ｂのとき）、スイッチ部１２ａでは、ｎＭＯＳ５６，５７による直列回路に電流が流れる。また、スイッチ部１３ａでは、ｐＭＯＳ６４，６５による直列回路に電流が流れる。このため、遅延素子部１１ａ１〜１１ａｎのそれぞれにおいて、ｎＭＯＳ５７とｐＭＯＳ６４に接続された１つのインバータ回路が動作する。また、動作する各インバータ回路に対する電流供給経路には、前述したオン状態のスイッチが５つある。
信号ＵＰの論理レベルがＨレベルで信号ＤＮの論理レベルがＬレベルのとき（ＶＣＯ１０ａが状態Ｃのとき）、スイッチ部１２ａではｎＭＯＳ２５，２６による直列回路、ｎＭＯＳ５０，５１による直列回路、ｎＭＯＳ５６，５７による直列回路に電流が流れる。また、スイッチ部１３ａでは、ｐＭＯＳ３０，３１による直列回路、ｐＭＯＳ５８，５９による直列回路、ｐＭＯＳ６４，６５による直列回路に電流が流れる。
このため、遅延素子部１１ａ１〜１１ａｎのそれぞれにおいて、３つのインバータ回路が動作する。また、動作する各インバータ回路に対する電流供給経路には、オン状態のスイッチが５つある。たとえば、遅延素子部１１ａ１のｐＭＯＳ２０ａ１、ｎＭＯＳ２１ａ１の組み合わせによるインバータ回路に対する電流供給経路には、ｎＭＯＳ２２，２５，２６、ｐＭＯＳ３０，３１がある。ｐＭＯＳ２０ｂ１、ｎＭＯＳ２１ｂ１の組みによるインバータ回路に対する電流供給経路には、ｎＭＯＳ２３，５２，５３、ｐＭＯＳ５８，５９がある。また、ｐＭＯＳ２０ｃ１、ｎＭＯＳ２１ｃ１の組みによるインバータ回路に対する電流供給経路には、ｎＭＯＳ２４，５６，５７、ｐＭＯＳ６４，６５がある。
信号ＵＰ，ＤＮの論理レベルがＨレベルのとき（ＶＣＯ１０ａが状態Ｄのとき）、スイッチ部１２ａでは、ｎＭＯＳ５４，５５による直列回路と、ｎＭＯＳ５６，５７による直列回路に電流が流れる。また、スイッチ部１３ａでは、ｐＭＯＳ６０，６１による直列回路と、ｐＭＯＳ６４，６５による直列回路に電流が流れる。このため、遅延素子部１１ａ１〜１１ａｎのそれぞれにおいて、２つのインバータ回路が動作する。また、動作する各インバータ回路に対する電流供給経路には、オン状態のスイッチが５つある。たとえば、遅延素子部１１ａ１のｐＭＯＳ２０ｂ１、ｎＭＯＳ２１ｂ１の組みによるインバータ回路に対する電流供給経路には、ｎＭＯＳ２３，５４，５５、ｐＭＯＳ６０，６１がある。また、ｐＭＯＳ２０ｃ１、ｎＭＯＳ２１ｃ１の組みによるインバータ回路に対する電流供給経路には、ｎＭＯＳ２４，５６，５７、ｐＭＯＳ６４，６５がある。
以上のように状態Ａ〜Ｄの何れの場合においても、動作する各インバータ回路に対する電流供給経路には、５つのスイッチがあり、スイッチ抵抗が等しい。これにより、状態Ａ，Ｄのときの出力信号Ｘの周波数に対して、状態Ｂのときの周波数を正確に０．５倍、状態Ｃのときの周波数を正確に１．５倍とすることができ、より正確な位相制御を行うことができる。
（ＶＣＯの他の例（その２））
図１２は、ＶＣＯの他の例を示す図である。図１２において、図１１に示したＶＣＯ１０ａと同じ要素については同一符号が付されている。
図１２に示すＶＣＯ１０ｂは、電流供給回路７０を有している点が、図５に示したＶＣＯ１０と異なっている。
電流供給回路７０は、ｎＭＯＳ７１，７２，７３，７４，７５，７６，７７，７８，７９、ｐＭＯＳ８０，８１，８２を有している。
ｎＭＯＳ７１のゲートには、ループフィルタ４から制御電圧Ｖｃｎｔｌが供給される。ｎＭＯＳ７１のソースは接地されている。ｎＭＯＳ７１のドレインはｐＭＯＳ８０のドレインに接続されている。
ｎＭＯＳ７２のゲートには、信号ＤＮが供給される。ｎＭＯＳ７２のドレインは、ｎＭＯＳ７３のソースに接続され、ｎＭＯＳ７２のソースは、スイッチ部１２ａのｎＭＯＳ２３のドレインに接続されている。ｎＭＯＳ７３のゲートには、信号ＵＰＸが供給される。ｎＭＯＳ７３のドレインは、ｐＭＯＳ８１のドレインに接続されている。
ｎＭＯＳ７４，７８のゲートには信号ＤＮが供給され、ｎＭＯＳ７６のゲートには信号ＤＮＸが供給される。ｎＭＯＳ７４，７６，７８のソースは、スイッチ部１２ａのｎＭＯＳ２２のドレインに接続されている。ｎＭＯＳ７４のドレインは、ｎＭＯＳ７５のソースに接続されており、ｎＭＯS７６のドレインは、ｎＭＯＳ７７のソースに接続されており、ｎＭＯＳ７８のドレインは、ｎＭＯＳ７９のソースに接続されている。
ｎＭＯＳ７５のゲートには信号ＵＰが供給され、ｎＭＯＳ７７，７９のゲートには信号ＵＰＸが供給される。ｎＭＯＳ７５，７７，７９のドレインは、ｐＭＯＳ８２のドレインに接続されている。
ｐＭＯＳ８０〜８２のゲートは互いに接続されており、これらのゲートは、ｐＭＯＳ８０のドレインに接続されている。ｐＭＯＳ８０〜８２のソースには電源電圧Ｖｄｄが供給される。
このような電流供給回路７０は、カレントミラー回路として機能する。電流供給回路７０は、ｎＭＯＳ７１とｐＭＯＳ８０による直列回路に流れる電流と同じ大きさの電流を、スイッチ部１２ａのｎＭＯＳ２２，２５の間の電流経路または、ｎＭＯＳ２３とｎＭＯＳ５０，５２，５４との間の電流経路に流す。
たとえば、ｎＭＯＳ２５，２６の少なくとも１つがオフ状態となる状態Ａ，Ｂ，Ｄのとき、ｎＭＯＳ７４，７５による直列回路、ｎＭＯＳ７６，７７による直列回路、ｎＭＯＳ７８，７９による直列回路の何れかに電流が流れる。このため、ｎＭＯＳ２２にドレイン電流が供給される。
信号ＵＰ，ＤＮの論理レベルがＬレベルである状態Ａのとき、ｎＭＯＳ７６，７７がオン状態となるため、ｎＭＯＳ７６，７７による直列回路に電流が流れ、ｎＭＯＳ２２にドレイン電流が供給される。信号ＵＰの論理レベルがＬレベルで、信号ＤＮの論理レベルがＨレベルである状態Ｂのとき、ｎＭＯＳ７８，７９がオン状態となるため、ｎＭＯＳ７８，７９による直列回路に電流が流れ、ｎＭＯＳ２２にドレイン電流が供給される。信号ＵＰ，ＤＮの論理レベルがＨレベルである状態Ｄのとき、ｎＭＯＳ７４，７５がオン状態となるため、ｎＭＯＳ７４，７５による直列回路に電流が流れ、ｎＭＯＳ２２にドレイン電流が供給される。
また、ｎＭＯＳ５０，５１による直列回路、ｎＭＯＳ５２，５３による直列回路、ｎＭＯＳ５４，５５による直列回路の何れにも電流が流れない状態Ｂのとき、信号ＵＰの論理レベルがＬレベルで信号ＤＮの論理レベルがＨレベルである。そのため、電流供給回路７０のｎＭＯＳ７２，７３はオン状態となり、ｎＭＯＳ７２，７３による直列回路に電流が流れ、ｎＭＯＳ２３にドレイン電流が供給される。
状態Ａ，Ｂ，Ｄのように、遅延素子部１１ａ１〜１１ａｎの３つのインバータ回路のうち、少なくとも１つを動作させないときでも、電流供給回路７０によりｎＭＯＳ２２，２３にドレイン電流を供給することで、ドレイン電位が下がることを抑制できる。そのため、動作を停止させたインバータ回路の動作を再開させるとき、高速に再開させることができる。
なお、上記のような電流供給回路７０は、図５に示したＶＣＯ１０に設けてもよい。
（ＶＣＯの他の例（その３））
図１３は、ＶＣＯの他の例を示す図である。図１３において、図５に示したＶＣＯ１０と同じ要素については同一符号が付されている。なお、図１３では、図５に示したＶＣＯ１０のスイッチ部１２，１３については図示が省略されている。
図１３のＶＣＯ１０ｃは、キャパシタＣ１，Ｃ２，Ｃ３を有している。
キャパシタＣ１は、ｐＭＯＳ２０ａ１〜２０ａｎとｎＭＯＳ２１ａ１〜２１ａｎによるｎ個のインバータ回路に対する電流経路において、各インバータ回路の両端に接続されている。すなわち、キャパシタＣ１の一端は、ｐＭＯＳ２０ａ１〜２０ａｎのソースに接続されており、他端は、ｎＭＯＳ２１ａ１〜２１ａｎのソースに接続されている。
キャパシタＣ２は、ｐＭＯＳ２０ｂ１〜２０ｂｎとｎＭＯＳ２１ｂ１〜２１ｂｎによるｎ個のインバータ回路に対する電流経路において、各インバータ回路の両端に接続されている。すなわち、キャパシタＣ２の一端は、ｐＭＯＳ２０ｂ１〜２０ｂｎのソースに接続されており、他端は、ｎＭＯＳ２１ｂ１〜２１ｂｎのソースに接続されている。
キャパシタＣ３は、ｐＭＯＳ２０ｃ１〜２０ｃｎとｎＭＯＳ２１ｃ１〜２１ｃｎによるｎ個のインバータ回路に対する電流経路において、各インバータ回路の両端に接続されている。すなわちキャパシタＣ３の一端は、ｐＭＯＳ２０ｃ１〜２０ｃｎのソースに接続されており、他端は、ｎＭＯＳ２１ｃ１〜２１ｃｎのソースに接続されている。
図１４は、キャパシタを有するＶＣＯの出力信号の位相の変化の一例を示すタイミングチャートである。
図１４には、参照信号ＲＣＫの位相よりも帰還信号ＦＢの位相が遅れているときの、ＶＣＯ１０ｃの出力信号Ｘの位相の変化の様子が示されている。また、図１４には、位相変化が起きない仮想的な出力信号Ｘの波形が、出力信号Ｘａとして示されている。
図１４の例では、タイミングｔ１０で、参照信号ＲＣＫの論理レベルがＬレベルからＨレベルに立ち上がり、その後、タイミングｔ１１で、帰還信号ＦＢの論理レベルがＬレベルからＨレベルに立ち上がっている。このとき、参照信号ＲＣＫと帰還信号ＦＢの位相差はΦｉｎとなっている。
出力信号Ｘの位相は、キャパシタＣ１〜Ｃ３の影響で、徐々に変化していき、タイミングｔ１１後に、出力信号Ｘの論理レベルがＬレベルからＨレベルに最初に立ち上がるタイミングｔ１２から、時間Ｔ後のタイミングｔ１３に変化が完了する。タイミングｔ１３では、出力信号Ｘの位相は、出力信号Ｘａの位相よりもΦｏｕｔだけ進んでいる。
時間Ｔは、キャパシタＣ１〜Ｃ３の値が大きいほど長くなるが、次の位相比較タイミング（タイミングｔ１４）が到来するまでには位相の変化が完了するように時間Ｔを設定することが好ましい。
以上のように、キャパシタＣ１〜Ｃ３を設けることで、状態Ａ〜Ｄの遷移に伴うインバータ回路の動作数が切り替わったときの、出力信号Ｘの位相の急激な変化が抑えられ、周期ジッタとリファレンススプリアスが低減する。
なお、このようなキャパシタＣ１〜Ｃ３は、図１１に示したＶＣＯ１０ａに設けてもよいし、図１２に示したＶＣＯ１０ｂに設けてもよい。
（周波数オーバーシュート抑制回路の例）
以下に示す周波数オーバーシュート抑制回路は、たとえば、上記の注入同期型ＰＬＬ回路１，１ａに対する電源電圧Ｖｄｄの供給後に、出力信号Ｘの周波数の変化が収束するまでに発生する可能性のあるオーバーシュートを抑制するものである。
図１５は、オーバーシュートの一例を示す図である。
縦軸は周波数［Ｈｚ］を示し、横軸は、時間［ｓｅｃ］を示している。波形Ｆ１は、出力信号Ｘの周波数の変化を示している。
図１５に示すように、出力信号Ｘの周波数は、１ＧＨｚ程度に収束するまで、１．２ＧＨｚ以上にオーバーシュートしている。オーバーシュートにより到達する周波数が、分周回路６の最大動作周波数を上回ると、分周回路６が正しく動作しない可能性がある。
図１６は、周波数オーバーシュート抑制回路の一例を示す図である。
周波数オーバーシュート抑制回路９０は、スイッチ９１，９２，９３，９４、フリップフロップ９５，９６、ＡＮＤ回路９７、キャパシタＣ１０，Ｃ１１、抵抗Ｒ１，Ｒ２を有している。
抵抗Ｒ１の一端には電源電圧Ｖｄｄが供給され、抵抗Ｒ１の他端は、スイッチ９１，９３の一端、キャパシタＣ１０の一端、抵抗Ｒ２の一端及び、フリップフロップ９６のセット端子（“Ｓ”と表記されている）に接続されている。スイッチ９１の他端はスイッチ９２の一端に接続されており、スイッチ９２の他端は接地されている。スイッチ９３の他端はスイッチ９４の一端に接続されており、スイッチ９４の他端は接地されている。キャパシタＣ１０の他端は接地されている。
スイッチ９１は、信号ＤＮＸの論理レベルがＨレベルのときにオン状態となり、Ｌレベルのときにオフ状態となる。スイッチ９２は、信号ＵＰの論理レベルがＨレベルのときにオン状態となり、Ｌレベルのときにオフ状態となる。スイッチ９３は、信号ＤＮの論理レベルがＨレベルのときにオン状態となり、Ｌレベルのときにオフ状態となる。スイッチ９４は、信号ＵＰＸの論理レベルがＨレベルのときにオン状態となり、Ｌレベルのときにオフ状態となる。
スイッチ９１〜９４は、ｎＭＯＳで実現できる。
抵抗Ｒ２の他端は、キャパシタＣ１１の一端と、フリップフロップ９５のセット端子に接続されている。キャパシタＣ１１の他端は接地されている。
フリップフロップ９５の出力端子（“Ｑ”と表記されている）からはロック信号Ｌｏｃｋが出力される。フリップフロップ９６の出力端子からは信号Ｌ１が出力される。
フリップフロップ９５は、セット端子に印加されるキャパシタＣ１１の保持電圧（ノードｎ２の電位）が閾値（ＬレベルとＨレベルとを分ける値）を超えると、論理レベルがＨレベルのロック信号Ｌｏｃｋを出力する。また、フリップフロップ９６は、セット端子に印加されるキャパシタＣ１０の保持電圧（ノードｎ１の電位）が上記閾値を超えると、論理レベルがＨレベルの信号Ｌ１を出力する。
ＡＮＤ回路９７の一方の入力端子には、信号ＵＰが供給され、ＡＮＤ回路９７の他方の入力端子には、信号Ｌ１が供給される。ＡＮＤ回路９７の出力信号はＶＣＯ１０に供給される。ＡＮＤ回路９７は、信号ＵＰと信号Ｌ１の論理積を出力する。このため、信号ＵＰの論理レベルがＨレベルであっても、信号Ｌ１の論理レベルがＬレベルである場合には、ＶＣＯ１０に供給されるＡＮＤ回路９７の出力信号の論理レベルはＬレベルである。つまり、ＶＣＯ１０に供給される検出信号が無効化される。
なお、図１６では、ＶＣＯ１０を用いた例が示されているが、図１、図１１、図１２、図１３に示したＶＣＯ５，１０ａ，１０ｂ，１０ｃを用いることもできる。
周波数オーバーシュート抑制回路９０では、電源電圧Ｖｄｄが供給されると、信号ＵＰ，ＤＮの論理レベルがＬレベル、または、信号ＵＰ，ＤＮの論理レベルがＨレベル（つまり、状態Ａまたは状態Ｄ）のとき、キャパシタＣ１０，Ｃ１１に電荷が供給される。そのため、キャパシタＣ１０，Ｃ１１の一端のノードｎ１，ｎ２の電位が上昇する。
信号ＵＰ，ＤＮの論理レベルが異なる（状態Ｂまたは状態Ｃの）とき、スイッチ９１，９２がともにオン状態、またはスイッチ９３，９４がともにオン状態となるため、ノードｎ１，ｎ２の電位が下降する。
図１７は、周波数オーバーシュート抑制回路の各部の信号と、ＶＣＯの出力信号の周波数の一例の様子を示す図である。
図１７では、図１６に示した周波数オーバーシュート抑制回路９０のノードｎ１，ｎ２の電位、信号Ｌ１、ロック信号Ｌｏｃｋの電圧波形Ｖｎ１，Ｖｎ２，ＶＬ１，ＶＬｏｃｋのほか、ＶＣＯ１０の出力信号Ｘの周波数の波形Ｆ２の一例が示されている。横軸は時間［ｓｅｃ］を示し、縦軸は電圧［Ｖ］または周波数［Ｈｚ］を示している。
電源電圧Ｖｄｄが、たとえば、注入同期型ＰＬＬ回路１ａに供給されると、初めのうちは、参照信号ＲＣＫの周波数よりも帰還信号ＦＢの周波数が低いため、信号ＵＰの論理レベルがＨレベルで、信号ＤＮの論理レベルがＬレベルとなる頻度が高くなる。このため、制御電圧Ｖｃｎｔｌが増加し、ＶＣＯ１０の周波数制御機能により、波形Ｆ２に示すように出力信号Ｘの周波数が高くなっていく。
また、信号ＵＰの論理レベルがＨレベルで、信号ＤＮの論理レベルがＬレベルとなる頻度が高いため、図１６の周波数オーバーシュート抑制回路９０のスイッチ９１，９２がオンになる頻度が増える。そのため、図１７の電圧波形Ｖｎ１で示されているように、ノードｎ１の電位が上がらず、電圧波形ＶＬ１で示されているように、信号Ｌ１の電位も低いままである。したがって、ＡＮＤ回路９７は、信号ＵＰの論理レベルがＨレベルになっても、論理レベルがＬレベルの出力信号をＶＣＯ１０に供給する。このため、ＶＣＯ１０による位相制御機能が働かない。つまり、位相制御機能が無効状態となっている。
時間が１５μｓｅｃ程度経過すると、参照信号ＲＣＫの周波数と帰還信号ＦＢの周波数とがほぼ等しくなるため、信号ＵＰ，ＤＮの論理レベルがＬレベルとなる頻度が高くなる。このため、制御電圧Ｖｃｎｔｌの変化が小さくなり、ＶＣＯ１０の周波数制御機能による出力信号Ｘの周波数の上昇の度合いが小さくなる。
また、信号ＵＰ，ＤＮの論理レベルがＬとなる頻度が高いため、図１６の周波数オーバーシュート抑制回路９０のスイッチ９２，９３がオフになる頻度が増える。そのため、図１７の電圧波形Ｖｎ１で示されているように、ノードｎ１の電位が上昇し、論理レベルがＨレベルとなると（閾値を超えると）、電圧波形ＶＬ１で示されているように、信号Ｌ１の電位の論理レベルがＨレベルに立ち上がる。信号Ｌ１の電位の論理レベルがＨレベルになると、ＡＮＤ回路９７は、信号ＵＰの論理レベルがＨレベルになるたびに、論理レベルがＨレベルの出力信号をＶＣＯ１０に供給する。このため、ＶＣＯ１０による位相制御機能が有効状態になる。
その後、図１７の電圧波形Ｖｎ２で示されているように、ノードｎ２の電位も上昇し、論理レベルがＨレベルになると、電圧波形ＶＬｏｃｋで示されているように、ロック信号Ｌｏｃｋの論理レベルもＨレベルになる。
注入同期型ＰＬＬ回路１ａへの電源電圧Ｖｄｄの供給開始時には、位相調整機能を有効にして、インバータ回路の動作数の変更を可能とすると、図１５に示すようにオーバーシュートが生じる可能性がある。これに対して、上記の周波数オーバーシュート抑制回路９０を設けることで、参照信号ＲＣＫの周波数と帰還信号ＦＢの周波数とがほぼ等しくなるまでは、ＶＣＯ１０の位相調整機能を無効にすることができ、オーバーシュートの発生を抑制できる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応する全ての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
１ 注入同期型ＰＬＬ回路
２ ＰＦＤ
３ チャージポンプ回路
４ ループフィルタ
４ａ キャパシタ
５ ＶＣＯ
５ａ１〜５ａ３ 遅延素子部
５ｂ１〜５ｂ３，５ｃ１〜５ｃ３ インバータ回路
５ｄ１〜５ｄ３，５ｅ１〜５ｅ３ スイッチ
６ 分周回路
ＵＰ，ＤＮ 信号
ＦＢ 帰還信号
ＲＣＫ 参照信号
Ｘ 出力信号

Claims (8)

  1. 参照信号と帰還信号との位相差または周波数差に基づく検出信号を出力する位相周波数比較回路と、
    前記検出信号に基づいてパルス信号を出力するチャージポンプ回路と、
    前記パルス信号に基づいて制御電圧を出力するループフィルタと、
    並列に接続された複数の遅延素子を含む遅延素子部がリング状に複数直列に接続されたリングオシレータを含み、前記制御電圧に基づき前記リングオシレータの出力信号の周波数を制御するとともに、前記検出信号に基づき前記複数の遅延素子のうち、動作する個数を制御することで前記出力信号の位相を制御する電圧制御発振回路と、
    前記出力信号を分周することで前記帰還信号を生成し、前記帰還信号を出力する分周回路と、
    を有し、
    前記検出信号は、第１の信号と第２の信号とを含み、
    前記電圧制御発振回路は、前記複数の遅延素子の電源端子に接続された第１のスイッチ部と、前記複数の遅延素子の接地端子に接続された第２のスイッチ部とを有し、前記第１のスイッチ部と前記第２のスイッチ部のそれぞれは、前記第１の信号と前記第２の信号に基づいて、前記複数の遅延素子のそれぞれに対して、電源電圧に基づく電流の供給を遮断するか否かを切り替えることで、動作させる遅延素子の個数を決定する、
    ことを特徴とする注入同期型ＰＬＬ回路。
  2. 前記第１のスイッチ部と前記第２のスイッチ部のそれぞれは、
    前記参照信号の第１の位相に対して前記帰還信号の第２の位相が第１の位相差で遅れている第１の状態のとき、前記検出信号に基づき、前記第１の位相差に対応する第１の時間、前記複数の遅延素子のうち第１の遅延素子を動作状態とし、前記第１の位相に対して前記第２の位相が第２の位相差で進んでいる第２の状態のとき、前記検出信号に基づき、前記第２の位相差に対応する第２の時間、前記複数の遅延素子のうち第２の遅延素子を非動作状態とする、
    ことを特徴とする請求項１に記載の注入同期型ＰＬＬ回路。
  3. 前記第１のスイッチ部と前記第２のスイッチ部のそれぞれは、
    前記第１の遅延素子に対して前記電流を流す第１の電流経路に設けられ、前記第１の信号に基づき制御される第１のトランジスタ及び前記第１のトランジスタに直列に接続され前記第２の信号に基づき制御される第２のトランジスタと、
    前記第２の遅延素子に対して前記電流を流す第２の電流経路に設けられ、前記第１の信号に基づき制御される第３のトランジスタ及び前記第３のトランジスタに並列に接続され前記第２の信号に基づき制御される第４のトランジスタと、を有し、
    前記第１の状態のとき、前記第１のトランジスタ及び前記第２のトランジスタはオン状態になり、前記第１の遅延素子に前記電流を供給し、前記第１の時間後に前記第１のトランジスタはオン状態を維持し前記第２のトランジスタはオン状態からオフ状態になり、前記第１の遅延素子への前記電流の供給を遮断し、
    前記第２の状態のとき、前記第３のトランジスタ及び前記第４のトランジスタはオフ状態になり、前記第２の遅延素子への前記電流の供給を遮断し、前記第２の時間後に前記第３のトランジスタはオフ状態を維持し前記第４のトランジスタはオフ状態からオン状態になり、前記第２の遅延素子へ前記電流を供給する、
    ことを特徴とする請求項２に記載の注入同期型ＰＬＬ回路。
  4. 前記第１のスイッチ部及び前記第２のスイッチ部のそれぞれは、
    前記第３のトランジスタに直列に接続され、前記第２の信号に基づき制御される第５のトランジスタと、前記第４のトランジスタに直列に接続され、前記第１の信号に基づき制御される第６のトランジスタと、を有し、
    前記第１の状態のとき、前記第３のトランジスタ及び前記第５のトランジスタが両方オン状態、または、前記第４のトランジスタ及び前記第６のトランジスタが両方オン状態であり、前記第２の状態のとき、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタが全てオフ状態である、
    ことを特徴とする請求項３に記載の注入同期型ＰＬＬ回路。
  5. 前記第２のスイッチ部は、前記第１のトランジスタまたは前記第２のトランジスタに接続され、前記第１の電流経路に流れる前記電流の大きさを、前記制御電圧に基づき制御する第７のトランジスタと、前記第３のトランジスタまたは前記第４のトランジスタに接続され、前記第２の電流経路に流れる前記電流の大きさを、前記制御電圧に基づき制御する第８のトランジスタと、を有し、
    前記電圧制御発振回路は、
    前記第１の遅延素子が非動作状態のとき、前記第１のトランジスタまたは前記第２のトランジスタと前記第７のトランジスタとの間の前記第１の電流経路に第１の電流を流し、前記第２の遅延素子が非動作状態のとき、前記第３のトランジスタまたは前記第４のトランジスタと前記第８のトランジスタとの間の前記第２の電流経路に前記第１の電流を流す電流供給回路を有する、
    ことを特徴とする請求項３または４に記載の注入同期型ＰＬＬ回路。
  6. 前記第１のスイッチ部と前記第２のスイッチ部のそれぞれは、
    前記複数の遅延素子のうち第３の遅延素子に対して前記電流を流す第３の電流経路に設けられ、前記第１の信号及び前記第２の信号によらずにオン状態となる第９のトランジスタを有する、
    ことを特徴とする請求項３乃至５の何れか一項に記載の注入同期型ＰＬＬ回路。
  7. 前記電圧制御発振回路は、
    前記第１の電流経路において、前記第１の遅延素子の両端に接続された第１のキャパシタと、
    前記第２の電流経路において、前記第２の遅延素子の両端に接続された第２のキャパシタと、
    前記第３の電流経路において、前記第３の遅延素子の両端に接続された第３のキャパシタと、
    を有することを特徴とする請求項６に記載の注入同期型ＰＬＬ回路。
  8. 前記参照信号の第１の周波数に前記帰還信号の第２の周波数が近くなるほど、保持電圧が上昇するキャパシタを備え、前記保持電圧が閾値を超えるまでは、前記電圧制御発振回路に供給される前記検出信号を無効とする周波数オーバーシュート抑制回路を、さらに有する、
    ことを特徴とする請求項１乃至７の何れか一項に記載の注入同期型ＰＬＬ回路。
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