JP6828186B2 - 走査駆動回路 - Google Patents

Description

本発明は表示技術分野に関し、特に走査駆動回路に関する。

ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ）技術はディスプレイスクリーンの狭額縁設計及びコスト削減に有利であり、幅広く応用、研究されている。インジウムガリウム亜鉛酸化物（ＩＧＺＯ）は高い移動度及び良好なデバイス安定性を有し、走査駆動回路の複雑度を低減させることができ、ＩＧＺＯの高移動度により走査駆動回路中の薄膜トランジスタの寸法が相対的に小さく、狭額縁ディスプレイの作製に有利である。また、ＩＧＺＯのデバイス安定性によって薄膜トランジスタの特性を安定させるための電源及び薄膜トランジスタの数を減少させることができ、それにより回路がシンプルで且つ消費電力が低くなる。反面、ＩＧＺＯ材料自体の特徴によって初期の閾値電圧Ｖｔｈが負になりやすく、且つ照明の影響を受けて閾値電圧Ｖｔｈが深刻に負にシフトすることを引き起こし、さらに走査駆動回路の故障を引き起こす可能性がある。

本発明が主に解決しようとする技術的課題は閾値電圧の負へのシフト（ｓｈｉｆｔ）により走査駆動回路の故障を引き起こすことを防止する、走査駆動回路を提供することである。

上記技術的課題を解決するために、本発明が採用する１つの技術的手段は以下のとおりである。走査駆動回路を提供し、前記走査駆動回路は、順に接続される複数の走査駆動ユニットを含み、各走査駆動ユニットは、高レベルの走査信号又は低レベルの走査信号を出力することに用いられる走査信号出力端子と、自段クロック信号を受信し、且つ前記自段クロック信号に基づき前記走査信号出力端子が高レベルの走査信号を出力するように制御することに用いられるプルアップ回路と、前記プルアップ回路に接続され、高レベルの自段カスケード転送信号を出力することに用いられるダウンリンク回路と、ダウンリンク回路に接続され、プルアップ制御信号点を充電することにより前記プルアップ制御信号点の電位を高レベルにプルアップすることに用いられるプルアップ制御回路と、前記プルアップ制御回路に接続され、前記プルアップ制御信号点の低レベル及び前記走査信号出力端子によって出力される走査信号の低レベルを保持することに用いられるプルダウン保持回路と、前記プルアップ制御信号点の電位を上げることに用いられるブートストラップ回路と、前記プルダウン回路が前記ダウンリンク回路及び前記プルダウン保持回路に接続され、次段カスケード転送信号を受信し且つ前記次段カスケード転送信号に基づき前記走査信号出力端子が低レベルの走査信号を出力するように制御することに用いられるプルダウン回路と、を含み、前記プルアップ回路は第１制御可能スイッチを含み、前記第１制御可能スイッチの第１端子が前記自段クロック信号を受信し、且つ前記ダウンリンク回路に接続され、前記第１制御可能スイッチの制御端子が前記ダウンリンク回路に接続され、前記第１制御可能スイッチの第２端子が前記プルダウン保持回路及び前記走査信号出力端子に接続される。

上記技術的課題を解決するために、本発明が採用する１つの技術的手段は以下のとおりである。走査駆動回路を提供し、前記走査駆動回路は順に接続される複数の走査駆動ユニットを含み、各走査駆動ユニットは、高レベルの走査信号又は低レベルの走査信号を出力することに用いられる走査信号出力端子と、自段クロック信号を受信し、且つ前記自段クロック信号に基づき前記走査信号出力端子が高レベルの走査信号を出力するように制御することに用いられるプルアップ回路と、前記プルアップ回路に接続され、高レベルの自段カスケード転送信号を出力することに用いられるダウンリンク回路と、ダウンリンク回路に接続され、プルアップ制御信号点を充電することにより前記プルアップ制御信号点の電位を高レベルにプルアップすることに用いられるプルアップ制御回路と、前記プルアップ制御回路に接続され、前記プルアップ制御信号点の低レベル及び前記走査信号出力端子によって出力される走査信号の低レベルを保持することに用いられるプルダウン保持回路と、前記プルアップ制御信号点の電位を上げることに用いられるブートストラップ回路と、を含む。

本発明の有益な効果は、以下のとおりである。従来技術の場合と異なり、本発明の上記走査駆動回路はプルアップ回路、ダウンリンク回路、プルアップ制御回路、プルダウン保持回路、上記プルダウン回路及びブートストラップ回路によってリークを防止し、さらに閾値電圧の負へのシフトにより走査駆動回路の故障を引き起こすことを防止する。

図１は、本発明の走査駆動回路の第１実施例の回路模式図である。 図２は、図１の信号波形と電位の関係模式図である。 図３は、図１のシミュレーションの信号波形模式図である。 図４は、本発明の走査駆動回路の第３２段の走査駆動ユニットのシミュレーションの信号波形模式図である。 図５は、図１の信頼性シミュレーションの信号波形模式図である。 図６は、本発明の走査駆動回路の第２実施例の回路模式図である。 図７は、図６の信号波形と電位の関係模式図である。 図８は、図６のシミュレーションの信号波形模式図である。 図９は、本発明の走査駆動回路の第３２段の走査駆動ユニットのシミュレーションの信号波形模式図である。 図１０は、図６の信頼性シミュレーションの信号波形模式図である。

図１に示すように、本発明の走査駆動回路の第１実施例の回路模式図である。上記走査駆動回路は順に接続される複数の走査駆動ユニット１を含み、各走査駆動ユニット１は、高レベルの走査信号又は低レベルの走査信号を出力することに用いられる走査信号出力端子Ｇ（ｎ）、自段クロック信号ＣＫ（ｎ）を受信し、且つ上記自段クロック信号ＣＫ（ｎ）に基づき上記走査信号出力端子Ｇ（ｎ）が高レベルの走査信号を出力するように制御することに用いられるプルアップ回路１０、上記プルアップ回路１０に接続され、高レベルの自段カスケード転送信号ＳＴ（ｎ）を出力することに用いられるダウンリンク回路２０、ダウンリンク回路２０に接続され、プルアップ制御信号点Ｑ（ｎ）を充電することにより上記プルアップ制御信号点Ｑ（ｎ）の電位を高レベルにプルアップすることに用いられるプルアップ制御回路３０、上記プルアップ制御回路３０に接続され、上記プルアップ制御信号点Ｑ（ｎ）の低レベル及び上記走査信号出力端子Ｇ（ｎ）によって出力される走査信号の低レベルを保持することに用いられるプルダウン保持回路４０、及び上記プルアップ制御信号点Ｑ（ｎ）の電位を上げることに用いられるブートストラップ回路５０を含む。

上記走査駆動ユニット１はプルダウン回路６０をさらに含み、上記プルダウン回路６０は上記ダウンリンク回路２０及び上記プルダウン保持回路４０に接続され、次段カスケード転送信号ＳＴ（ｎ＋４）を受信し、且つ上記次段カスケード転送信号ＳＴ（ｎ＋４）に基づき上記走査信号出力端子Ｇ（ｎ）が低レベルの走査信号を出力するように制御することに用いられる。

上記プルアップ回路１０は第１制御可能スイッチＴ１を含み、上記第１制御可能スイッチＴ１の第１端子が上記自段クロック信号ＣＫ（ｎ）を受信し、且つ上記ダウンリンク回路２０に接続され、上記第１制御可能スイッチＴ１の制御端子が上記ダウンリンク回路２０に接続され、上記第１制御可能スイッチＴ１の第２端子が上記プルダウン保持回路４０及び上記走査信号出力端子Ｇ（ｎ）に接続される。

上記ダウンリンク回路２０は第２制御可能スイッチＴ２を含み、上記第２制御可能スイッチＴ２の制御端子が上記第１制御可能スイッチＴ１の制御端子に接続され、上記第２制御可能スイッチＴ２の第１端子が上記第１制御可能スイッチＴ１の第１端子に接続され、上記第２制御可能スイッチＴ２の第２端子が自段カスケード転送信号ＳＴ（ｎ）を出力する。

上記プルアップ制御回路３０は第３〜第５制御可能スイッチＴ３−Ｔ５を含み、上記第３制御可能スイッチＴ３の制御端子が上記第２制御可能スイッチＴ２の制御端子、第５制御可能スイッチＴ５の第２端子及び上記プルダウン保持回路４０に接続され、上記第３制御可能スイッチＴ３の第１端子が上記第４制御可能スイッチＴ４の第２端子及び上記第５制御可能スイッチＴ５の第１端子に接続され、上記第３制御可能スイッチＴ３の第２端子が上記プルダウン保持回路４０に接続され、上記第４制御可能スイッチＴ４の第１端子が前段カスケード転送信号ＳＴ（ｎ−４）を受信し、上記第４制御可能スイッチＴ４の制御端子が上記第５制御可能スイッチＴ５の制御端子に接続され且つ第１クロック信号ＸＣＫを受信する。

上記プルダウン保持回路４０は第６〜第１３制御可能スイッチＴ６−Ｔ１３を含み、上記第６制御可能スイッチＴ６の制御端子が上記第５制御可能スイッチＴ５の第２端子に接続され、上記第６制御可能スイッチＴ６の第１端子が上記第３制御可能スイッチＴ３の第２端子に接続され、上記第６制御可能スイッチＴ６の第２端子が上記第７制御可能スイッチＴ７の第２端子及び上記第８制御可能スイッチＴ８の第１端子に接続され、上記第７制御可能スイッチＴ７の第１端子が上記第５制御可能スイッチＴ５の第２端子に接続され、第７制御可能スイッチＴ７の制御端子が上記第８制御可能スイッチＴ８の制御端子に接続され、第８制御可能スイッチＴ８の第２端子が第２電圧端子ＶＳＳ２に接続され、上記第９制御可能スイッチＴ９の制御端子が上記第９制御可能スイッチＴ９の第１端子及び上記第１１制御可能スイッチＴ１１の第１端子に接続され、且つ自段クロック信号ＣＫ（ｎ）を受信し、上記第９制御可能スイッチＴ９の第２端子が上記第１０制御可能スイッチＴ１０の第１端子及び上記第１１制御可能スイッチＴ１１の制御端子に接続され、第１０制御可能スイッチＴ１０の制御端子が上記第１２制御可能スイッチＴ１２の制御端子及び上記プルアップ制御信号点Ｑ（ｎ）に接続され、上記第１０制御可能スイッチＴ１０の第２端子が第１電圧端子ＶＳＳ１に接続され、第１１制御可能スイッチＴ１１の第２端子が上記第１２制御可能スイッチＴ１２の第１端子、上記第１３制御可能スイッチＴ１３の制御端子及び上記第８制御可能スイッチＴ８の制御端子に接続され、上記第１２制御可能スイッチＴ１２の第２端子が上記第２電圧端子ＶＳＳ２に接続され、上記第１３制御可能スイッチＴ１３の第１端子が上記第１制御可能スイッチＴ１の第２端子、上記走査信号出力端子Ｇ（ｎ）及び上記第６制御可能スイッチＴ６の第１端子に接続され、上記第１３制御可能スイッチＴ１３の第２端子が上記第１電圧端子ＶＳＳ１に接続される。

上記ブートストラップ回路５０はブートストラップコンデンサＣ１を含み、上記ブートストラップコンデンサＣ１の一端が上記第３制御可能スイッチＴ３の制御端子に接続され、上記ブートストラップコンデンサＣ１の他端が上記第３制御可能スイッチＴ３の第２端子に接続される。

本実施例では、上記第１〜第１３制御可能スイッチＴ１−Ｔ１３はすべてＮ型薄膜トランジスタであり、上記第１〜第１３制御可能スイッチＴ１−Ｔ１３の制御端子、第１端子及び第２端子はそれぞれ上記Ｎ型薄膜トランジスタのゲート、ドレイン及びソースに対応する。ほかの実施例では、上記第１〜第１３制御可能スイッチはほかのタイプのスイッチであってもよく、本発明の目的を実現できればよい。

本実施例では、上記自段クロック信号ＣＫ（ｎ）の位相は上記第１クロック信号ＸＣＫの位相とは反対であり、それは、１組の高周波交流電源である。上記第１電圧端子ＶＳＳ１及び上記第２電圧端子ＶＳＳ２はそれぞれ直流電源である。本発明は８Ｋ４Ｋ表示を例に説明するが、ここでは、８つのクロック信号を採用し、２つごとのクロック信号間の重複時間が３．７５マイクロ秒であり、トリガー信号ＳＴＶがフレームごとに１つのパルスを有し、且つパルス幅が３０マイクロ秒であり、上記トリガー信号ＳＴＶとクロック信号ＣＫとの間の重複時間が３．７５マイクロ秒である。

本実施例では、クロック信号ＣＫは高電位が２８Ｖ、低電位が−１０Ｖである。本発明は８つのクロック信号ＣＫを採用するため、クロック信号ＣＫ１とＣＫ５の位相が反対であり、クロック信号ＣＫ２とＣＫ６の位相が反対であり、クロック信号ＣＫ３とＣＫ７の位相が反対であり、クロック信号ＣＫ４とＣＫ８の位相が反対である。上記前段カスケード転送信号ＳＴ（Ｎ−４）が前の第４段のカスケード転送信号に接続され、たとえば、現在段が第１０段である場合、ＳＴ（Ｎ）＝ＳＴ（１０）、ＳＴ（Ｎ−４）＝ＳＴ（６）であり、つまり、上記第４制御可能スイッチＴ４の第１端子が第６段のカスケード転送信号ＳＴ（６）に接続される。そのうち、前の４段の各段の第４制御可能スイッチＴ４の第１端子がすべてトリガー信号ＳＴＶに接続される。上記第１電圧端子ＶＳＳ１の電圧が−５Ｖであり、上記第２電圧端子ＶＳＳ２の電圧が−１０Ｖである。

図２〜図４に示すように、本実施例の走査駆動回路は第３２段の走査駆動ユニットの動作原理を例に説明する。すなわち、Ｇ（Ｎ）＝Ｇ（３２）、ＳＴ（Ｎ−４）＝ＳＴ（２８）であり、走査信号出力端子Ｇ（３２）によって出力される走査信号がクロック信号ＣＫ８によって制御され、カスケード転送信号ＳＴ（２８）がクロック信号ＣＫ４によって制御され、第１クロック信号ＸＣＫがクロック信号ＣＫ４である。

カスケード転送信号ＳＴ（２８）が高電位である時、クロック信号ＣＫ４が高電位であり、上記第４制御可能スイッチＴ４及び上記第５制御可能スイッチＴ５がともにオンし、カスケード転送信号ＳＴ（２８）の高電位が上記プルアップ制御信号点Ｑ（３２）に伝達され、この時、上記プルアップ制御信号点Ｑ（３２）が高電位であり、この場合、上記第１制御可能スイッチＴ１がオンし、この時、クロック信号ＣＫ８が低電位であり、従って、走査信号出力端子Ｇ（３２）によって出力される走査信号が低電位であり、この時、上記第９制御可能スイッチＴ９及び上記第１２制御可能スイッチＴ１２がともにオンし、上記第２電圧端子ＶＳＳ２が上記プルダウン制御信号点Ｐ（３２）の電位をプルダウンし、この時、上記第１３制御可能スイッチＴ１３、上記第７制御可能スイッチＴ７及び上記第８制御可能スイッチＴ８がすべてオフし、従って上記第１電圧端子ＶＳＳ１が上記走査信号出力端子Ｇ（３２）によって出力される走査信号の電位をプルダウンしない。

カスケード転送信号ＳＴ（２８）が低電位である時、クロック信号ＣＫ４が低電位であり、上記第４制御可能スイッチＴ４及び上記第５制御可能スイッチＴ５がともにオフし、この時、クロック信号ＣＫ８が高電位であり、走査信号出力端子Ｇ（３２）によって出力される走査信号が高電位であり、上記プルアップ制御信号点Ｑ（３２）がコンデンサＣ１の結合効果を受けてより高い電位に上げられ、上記プルダウン制御信号点Ｐ（３２）が低電位を継続的に保持する。

ここでは、本発明の上記走査駆動回路は閾値電圧Ｖｔｈの負へのシフトにより回路の故障を引き起こすことを如何に防止するかを説明する必要がある。

従来の走査駆動回路では、プルアップ制御回路３０及びプルダウン保持回路４０の閾値電圧Ｖｔｈが負になると、プルアップ制御信号点Ｑ（３２）の高電位がプルアップ制御回路３０及びプルダウン保持回路４０から低電位にリークし、走査信号出力端子Ｇ（３２）によって出力される走査信号の高電位も低電位にリークし、このように、回路が正常な波形を出力できず、それにより故障を引き起こす。

本発明の走査駆動回路はリークを効果的に防止でき、そのうち、プルアップ制御回路３０の閾値電圧Ｖｔｈが負になると、上記第３制御可能スイッチＴ３がオンし、この時、上記第５制御可能スイッチＴ５の第１端子の電圧が２８Ｖであり、クロック信号ＣＫ４がこの時に低電位であるため、電圧が−１０Ｖである。従って、上記第５制御可能スイッチＴ５のゲートソース間の電圧がＶｇｓ＝−１０Ｖ−２８Ｖ＝−３８Ｖであり、上記第５制御可能スイッチＴ５の閾値電圧Ｖｔｈが−３８Ｖ以上である限り、上記第５制御可能スイッチＴ５がともにオフ状態にある。従って、上記プルアップ制御信号点Ｑ（３２）の高電位が上記プルアップ制御回路３０からリークすることがなく、上記プルダウン保持回路４０のリーク防止原理は同様であるため、ここでは詳細説明をしない。

上記第１３制御可能スイッチＴ１３のリークに対しては、上記第１電圧端子ＶＳＳ１の電位が−５Ｖであり、上記第２電圧端子ＶＳＳ２の電位が−１０Ｖであるとすると、この時、上記プルダウン制御信号点Ｐ（３２）の電位が−１０Ｖであり、上記第１３制御可能スイッチＴ１３のゲートソース間の電圧がＶｇｓ＝−１０Ｖ−（−５Ｖ）＝−５Ｖであり、上記第１３制御可能スイッチＴ１３の閾値電圧Ｖｔｈが−５Ｖ以上である限り、上記第５制御可能スイッチＴ５がともにオフ状態であり、従って、走査信号出力端子Ｇ（３２）によって出力される走査信号の高電位が上記第１３制御可能スイッチＴ１３からリークすることがない。

クロック信号ＣＫ８が低電位である時、上記走査信号出力端子Ｇ（３２）によって出力される走査信号が低電位にプルされ、同時に、クロック信号ＣＫ４が高電位であり、カスケード転送信号ＳＴ（２８）の低電位が上記プルアップ制御信号点Ｑ（３２）に伝達され、上記プルアップ制御信号点Ｑ（３２）が低電位にプルされる。以降、クロック信号ＣＫ８が周期的に高電位であり、上記プルダウン制御信号点Ｐ（３２）が周期的に高電位であり、従って上記第１３制御可能スイッチＴ１３、上記第７制御可能スイッチＴ７及び上記第８制御可能スイッチＴ８が周期的にオンし、上記プルアップ制御信号点Ｑ（３２）が上記第２電圧端子ＶＳＳ２の電位によく保持でき、上記走査信号出力端子Ｇ（３２）によって出力される走査信号が上記第１電圧端子ＶＳＳ１の電位によく保持できる。

図５に示すように、本発明の走査駆動回路の信頼性シミュレーションの波形模式図である。図５からわかるように、閾値電圧Ｖｔｈが−７ｖである場合にも、上記走査駆動回路が正常に動作でき、本願の走査駆動回路の信頼性が非常に優れていることを示す。

上記走査駆動回路はプルアップ回路、ダウンリンク回路、プルアップ制御回路、プルダウン保持回路及びブートストラップ回路によってリークを防止し、さらに閾値電圧負へのシフトにより走査駆動回路の故障を引き起こすことを防止する。

図６に示すように、本発明の走査駆動回路の第２実施例の回路模式図である。上記走査駆動回路の第２実施例と上記第１実施例との相違点は以下のとおりである。上記プルアップ制御回路３０は第３〜第５制御可能スイッチＴ３−Ｔ５を含み、上記第３制御可能スイッチＴ３の制御端子が上記第２制御可能スイッチＴ２の制御端子、第５制御可能スイッチＴ５の第２端子及び上記プルダウン保持回路４０に接続され、上記第３制御可能スイッチＴ３の第１端子が上記第４制御可能スイッチＴ４の第２端子及び上記第５制御可能スイッチＴ５の第１端子に接続され、上記第３制御可能スイッチＴ３の第２端子が上記プルダウン保持回路４０に接続され、上記第４制御可能スイッチＴ４の第１端子が前段カスケード転送信号ＳＴ（ｎ−４）を受信し、上記第４制御可能スイッチＴ４の制御端子が上記第５制御可能スイッチＴ５の制御端子に接続され且つ上記前段カスケード転送信号ＳＴ（ｎ−４）を受信する。

上記プルダウン保持回路４０は第６〜第１３制御可能スイッチＴ６−Ｔ１３を含み、上記第６制御可能スイッチＴ６の制御端子が上記第５制御可能スイッチＴ５の第２端子に接続され、上記第６制御可能スイッチＴ６の第１端子が上記第３制御可能スイッチＴ３の第２端子に接続され、上記第６制御可能スイッチＴ６の第２端子が上記第７制御可能スイッチＴ７の第２端子及び上記第８制御可能スイッチＴ８の第１端子に接続され、上記第７制御可能スイッチＴ７の第１端子が上記第５制御可能スイッチＴ５の第２端子に接続され、上記第７制御可能スイッチＴ７の制御端子が上記第８制御可能スイッチＴ８の制御端子に接続され、上記第８制御可能スイッチＴ８の第２端子が第２電圧端子ＶＳＳ２に接続され、上記第９制御可能スイッチＴ９の制御端子が上記第９制御可能スイッチＴ９の第１端子及び上記第１１制御可能スイッチＴ１１の第１端子に接続され且つ自段クロック信号ＣＫ（ｎ）を受信し、上記第９制御可能スイッチＴ９の第２端子が上記第１０制御可能スイッチＴ１０の第１端子及び上記第１１制御可能スイッチＴ１１の制御端子に接続され、第１０制御可能スイッチＴ１０の制御端子が上記第１２制御可能スイッチＴ１２の制御端子及び上記プルアップ制御信号点Ｑ（ｎ）に接続され、上記第１０制御可能スイッチＴ１０の第２端子が第１電圧端子ＶＳＳ１に接続され、第１１制御可能スイッチＴ１１の第２端子が上記第１２制御可能スイッチＴ１２の第１端子、上記第１３制御可能スイッチＴ１３の制御端子及び上記第８制御可能スイッチＴ８の制御端子に接続され、上記第１２制御可能スイッチＴ１２の第２端子が上記第２電圧端子ＶＳＳ２に接続され、上記第１３制御可能スイッチＴ１３の第１端子が上記第６制御可能スイッチＴ６の第１端子に接続され、上記第１３制御可能スイッチＴ１３の第２端子が上記第１電圧端子ＶＳＳ１に接続される。

上記プルダウン回路６０は第１４〜第１７制御可能スイッチＴ１４−Ｔ１７を含み、上記第１４制御可能スイッチＴ１４の制御端子が上記第１５制御可能スイッチＴ１５の第１端子及び上記第２制御可能スイッチＴ２の制御端子に接続され、上記第１４制御可能スイッチＴ１４の第１端子が上記走査信号出力端子Ｇ（ｎ）及び上記第１３制御可能スイッチＴ１３の第１端子に接続され、上記第１４制御可能スイッチＴ１４の第２端子が上記第１５制御可能スイッチＴ１５の第２端子及び上記第１６制御可能スイッチＴ１６の第１端子に接続され、上記第１５制御可能スイッチＴ１５の制御端子が上記第１６制御可能スイッチＴ１６の制御端子及び上記第１７制御可能スイッチＴ１７の制御端子に接続され且つ上記次段カスケード転送信号ＳＴ（ｎ＋４）を受信し、上記第１６制御可能スイッチＴ１６の第２端子が上記第２電圧端子ＶＳＳ２に接続され、上記第１７制御可能スイッチＴ１７の第１端子が上記走査信号出力端子Ｇ（ｎ）に接続され、上記第１７制御可能スイッチＴ１７の第２端子が上記第１電圧端子ＶＳＳ１に接続される。

本実施例では、上記第１〜第１７制御可能スイッチＴ１−Ｔ１７はすべてＮ型薄膜トランジスタであり、上記第１〜第１７制御可能スイッチＴ１−Ｔ１７の制御端子、第１端子及び第２端子がそれぞれ上記Ｎ型薄膜トランジスタのゲート、ドレイン及びソースに対応する。ほかの実施例では、上記第１〜第１７制御可能スイッチはほかのタイプのスイッチであってもよく、本発明の目的を実現できればよい。

本実施例では、クロック信号ＣＫの高電位が２８Ｖであり、低電位が−１０Ｖであるとする。上記走査駆動回路は８つのクロック信号ＣＫを採用し、上記カスケード転送信号ＳＴ（Ｎ−４）が前の第４段のカスケード転送信号に接続され、たとえば、現在段が第１０段であると、ＳＴ（Ｎ）＝ＳＴ（１０）、ＳＴ（Ｎ−４）＝ＳＴ（６）、ＳＴ（Ｎ＋４）＝ＳＴ（１０）であり、つまり、上記第４制御可能スイッチＴ４の第１端子が第６段のカスケード転送信号ＳＴ（６）に接続される。そのうち、前の４段の各段の走査駆動ユニット１の第４制御可能スイッチＴ４がすべてトリガー信号ＳＴＶに接続され、後の４段のカスケード転送信号ＳＴ（ｎ＋４）がトリガー信号ＳＴＶで代替され、ここでは、上記第１電圧端子ＶＳＳ１の電圧を−５Ｖ、上記第２電圧端子ＶＳＳ２の電圧を−１０Ｖと設定する。

図７〜図９に示すように、本実施例の走査駆動回路は第３２段の走査駆動ユニットの動作原理を例に説明する。すなわち、Ｇ（Ｎ）＝Ｇ（３２）、ＳＴ（Ｎ−４）＝ＳＴ（２８）、ＳＴ（Ｎ＋４）＝ＳＴ（３６）であり、走査信号出力端子Ｇ（３２）によって出力される走査信号がクロック信号ＣＫ８によって制御され、カスケード転送信号ＳＴ（２８）がクロック信号ＣＫ４によって制御される。

カスケード転送信号ＳＴ（２８）が高電位である時、クロック信号ＣＫ４が高電位であり、上記第４制御可能スイッチＴ４及び上記第５制御可能スイッチＴ５がともにオンであり、上記カスケード転送信号ＳＴ（２８）の高電位が上記プルアップ制御信号点Ｑ（３２）に伝達され、上記プルアップ制御信号点Ｑ（３２）が高電位である。この時、上記第１制御可能スイッチＴ１がオンし、クロック信号ＣＫ８が低電位である。従って、走査信号出力端子Ｇ（３２）によって出力される走査信号が低電位であり、同時に、上記第１０制御可能スイッチＴ１０及び上記第１２制御可能スイッチＴ１２がともにオンする。従って、上記第２電圧端子ＶＳＳ２が上記プルダウン制御信号点Ｐ（３２）の電位をプルダウンする。この時、上記第１３制御可能スイッチＴ１３、第７制御可能スイッチＴ７及び上記第８制御可能スイッチＴ８がすべてオフし、上記第２電圧端子ＶＳＳ２の低電位が走査信号出力端子Ｇ（３２）によって出力される走査信号の電位をプルダウンしない。

カスケード転送信号ＳＴ（２８）が低電位である時、クロック信号ＣＫ４が低電位であり、上記第４制御可能スイッチＴ４及び上記第５制御可能スイッチＴ５がともにオフし、この時、クロック信号ＣＫ８が高電位であり、上記走査信号出力端子Ｇ（３２）によって出力される走査信号が高電位であり、上記プルアップ制御信号点Ｑ（３２）がコンデンサＣ１の結合効果を受けてより高い電位に上げられ、上記プルダウン制御信号点Ｐ（３２）が低電位を継続的に保持する。

ここでは、本発明の走査駆動回路は閾値電圧Ｖｔｈの負へのシフト（ｓｈｉｆｔ）により回路の故障を引き起こすことを如何に防止するかを説明する必要がある。

従来の走査駆動回路では、プルアップ制御回路３０、プルダウン回路６０及びプルダウン保持回路４０の閾値電圧Ｖｔｈが負になると、プルアップ制御信号点Ｑ（３２）の高電位がプルアップ制御回路３０、プルダウン回路６０及びプルダウン保持回路４０から低電位にリークし、走査信号出力端子Ｇ（３２）によって出力される走査信号の高電位がプルダウン回路６０及びプルダウン保持回路４０から低電位にリークし、このように、走査駆動回路が正常な波形を出力できず、それにより故障を引き起こす。

本発明の走査駆動回路はリークを効果的に防止でき、そのうち上記プルアップ制御回路３０の閾値電圧Ｖｔｈが負になると、上記第３制御可能スイッチＴ３がオンし、この時、上記第５制御可能スイッチＴ５の第１端子の電圧が２８Ｖである。クロック信号ＣＫ４がこの時に低電位であるため、電圧が−１０Ｖであり、上記第５制御可能スイッチＴ５のゲートソース間の電圧がＶｇｓ＝−１０Ｖ−２８Ｖ＝−３８Ｖであり、上記第５制御可能スイッチＴ５の閾値電圧Ｖｔｈが−３８Ｖ以上である限り、上記第５制御可能スイッチＴ５がともにオフ状態にあり、従って、上記プルアップ制御信号点Ｑ（３２）の高電位が上記プルアップ制御回路３０からリークすることがない。上記プルダウン保持回路４０のリーク防止原理は同様であるため、ここでは詳細説明をしない。

上記第１３制御可能スイッチＴ１３及び上記第１７制御可能スイッチＴ１７のリークに対しては、上記第１電圧端子ＶＳＳ１の電位が−５Ｖであり、上記第２電圧端子ＶＳＳ２の電位が−１０Ｖであるとすると、この時、上記プルダウン制御信号点Ｐ（３２）の電位が−１０Ｖであり、上記第１３制御可能スイッチＴ１３のゲートソース間の電圧がＶｇｓ＝−１０Ｖ−（−５Ｖ）＝−５Ｖである。上記第１３制御可能スイッチＴ１３の閾値電圧Ｖｔｈが−５Ｖ以上である限り、上記第５制御可能スイッチＴ５がともにオフ状態であり、従って、走査信号出力端子Ｇ（３２）によって出力される走査信号の高電位が上記プルダウン保持回路４０からリークすることがない。同様に、カスケード転送信号ＳＴ（３６）が−１０Ｖであり、ＶＳＳ１が−５Ｖであり、上記第１７制御可能スイッチＴ１７のゲートソース間の電圧がＶｇｓ＝−５Ｖであり、上記第１７制御可能スイッチＴ１７が良好なオフ状態にある。

カスケード転送信号ＳＴ（３６）が高電位である時、上記第１４〜第１７制御可能スイッチＴ１４−Ｔ１７がすべてオンし、上記走査信号出力端子Ｇ（３２）によって出力される走査信号及び上記プルアップ制御信号点Ｑ（３２）が低電位にプルされる。以降、クロック信号ＣＫ８が周期的に高電位であり、上記プルダウン制御信号点Ｐ（３２）が周期的に高電位であり、上記第６〜第８制御可能スイッチＴ６−Ｔ８及び上記第１３制御可能スイッチＴ１３が周期的にオンし、上記プルアップ制御信号点Ｑ（３２）が上記第２電圧端子ＶＳＳ２の電位まで良好に保持でき、上記走査信号出力端子Ｇ（３２）によって出力される走査信号が上記第１電圧端子ＶＳＳ１の電位まで保持できる。

図１０に示すように、本発明の走査駆動回路の信頼性シミュレーションの波形模式図である。図１０からわかるように、閾値電圧Ｖｔｈが−７ｖである場合にも、上記走査駆動回路が正常に動作でき、本願の走査駆動回路の信頼性が非常に優れていることを示す。

上記走査駆動回路はプルアップ回路、ダウンリンク回路、プルアップ制御回路、プルダウン保持回路、上記プルダウン回路及びブートストラップ回路によってリークを防止し、さらに閾値電圧の負へのシフトにより走査駆動回路の故障を引き起こすことを防止する。

以上は、本発明の実施形態に過ぎず、それによって本発明の特許範囲を制限するものではなく、本発明の明細書及び図面の内容を利用して施される同等構造又は同等プロセスの変形、又はほかの関連技術分野における直接又は間接的な応用は、同様に、すべて本発明特許の保護範囲内に含まれる。

１ 走査駆動ユニット
１０ プルアップ回路
２０ ダウンリンク回路
３０ プルアップ制御回路
４０ プルダウン保持回路
５０ ブートストラップ回路
６０ プルダウン回路

Claims (6)

1. 走査駆動回路であって、前記走査駆動回路は順に接続される複数の走査駆動ユニットを含み、各走査駆動ユニットは、
   高レベルの走査信号又は低レベルの走査信号を出力することに用いられる走査信号出力端子と、
   自段クロック信号を受信し、且つ前記自段クロック信号に基づき前記走査信号出力端子が高レベルの走査信号を出力するように制御することに用いられるプルアップ回路と、
   前記プルアップ回路に接続され、高レベルの自段カスケード転送信号を出力することに用いられるダウンリンク回路と、
   ダウンリンク回路に接続され、プルアップ制御信号点を充電することにより前記プルアップ制御信号点の電位を高レベルにプルアップすることに用いられるプルアップ制御回路と、
   前記プルアップ制御回路に接続され、前記プルアップ制御信号点の低レベル及び前記走査信号出力端子によって出力される走査信号の低レベルを保持することに用いられるプルダウン保持回路と、
   前記プルアップ制御信号点の電位を上げることに用いられるブートストラップ回路と、を含み、
   前記プルアップ回路は第１制御可能スイッチを含み、前記第１制御可能スイッチの第１端子が前記自段クロック信号を受信し、且つ前記ダウンリンク回路に接続され、前記第１制御可能スイッチの制御端子が前記ダウンリンク回路に接続され、前記第１制御可能スイッチの第２端子が前記プルダウン保持回路及び前記走査信号出力端子に接続され、
   前記ダウンリンク回路は第２制御可能スイッチを含み、前記第２制御可能スイッチの制御端子が前記第１制御可能スイッチの制御端子に接続され、前記第２制御可能スイッチの第１端子が前記第１制御可能スイッチの第１端子に接続され、前記第２制御可能スイッチの第２端子が自段カスケード転送信号を出力し、
   前記プルアップ制御回路は第３〜第５制御可能スイッチを含み、前記第３制御可能スイッチの制御端子が前記第２制御可能スイッチの制御端子、第５制御可能スイッチの第２端子及び前記プルダウン保持回路に接続され、前記第３制御可能スイッチの第１端子が前記第４制御可能スイッチの第２端子及び前記第５制御可能スイッチの第１端子に接続され、前記第３制御可能スイッチの第２端子が前記プルダウン保持回路に接続され、前記第４制御可能スイッチの第１端子が前段カスケード転送信号を受信し、前記第４制御可能スイッチの制御端子が前記第５制御可能スイッチの制御端子に接続され、且つ第１クロック信号を受信し、
   前記プルダウン保持回路は第６〜第１３制御可能スイッチを含み、前記第６制御可能スイッチの制御端子が前記第５制御可能スイッチの第２端子に接続され、前記第６制御可能スイッチの第１端子が前記第３制御可能スイッチの第２端子に接続され、前記第６制御可能スイッチの第２端子が前記第７制御可能スイッチの第２端子及び前記第８制御可能スイッチの第１端子に接続され、前記第７制御可能スイッチの第１端子が前記第５制御可能スイッチの第２端子に接続され、第７制御可能スイッチの制御端子が前記第８制御可能スイッチの制御端子に接続され、第８制御可能スイッチの第２端子が第２電圧端子に接続され、前記第９制御可能スイッチの制御端子が前記第９制御可能スイッチの第１端子及び前記第１１制御可能スイッチの第１端子に接続され且つ自段クロック信号を受信し、前記第９制御可能スイッチの第２端子が前記第１０制御可能スイッチの第１端子及び前記第１１制御可能スイッチの制御端子に接続され、第１０制御可能スイッチの制御端子が前記第１２制御可能スイッチの制御端子及び前記プルアップ制御信号点に接続され、前記第１０制御可能スイッチの第２端子が第１電圧端子に接続され、第１１制御可能スイッチの第２端子が前記第１２制御可能スイッチの第１端子、前記第１３制御可能スイッチの制御端子及び前記第８制御可能スイッチの制御端子に接続され、前記第１２制御可能スイッチの第２端子が前記第２電圧端子に接続され、前記第１３制御可能スイッチの第１端子が前記第１制御可能スイッチの第２端子、前記走査信号出力端子及び前記第６制御可能スイッチの第１端子に接続され、前記第１３制御可能スイッチの第２端子が前記第１電圧端子に接続される走査駆動回路。
2. 前記走査駆動ユニットはプルダウン回路をさらに含み、前記プルダウン回路は前記ダウンリンク回路及び前記プルダウン保持回路に接続され、次段カスケード転送信号を受信し且つ前記次段カスケード転送信号に基づき前記走査信号出力端子が低レベルの走査信号を出力するように制御することに用いられる請求項１に記載の走査駆動回路。
3. 前記ブートストラップ回路はブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第３制御可能スイッチの制御端子に接続され、前記ブートストラップコンデンサの他端が前記第３制御可能スイッチの第２端子に接続される請求項１に記載の走査駆動回路。
4. 走査駆動回路であって、前記走査駆動回路は順に接続される複数の走査駆動ユニットを含み、各走査駆動ユニットは、
   高レベルの走査信号又は低レベルの走査信号を出力することに用いられる走査信号出力端子と、
   自段クロック信号を受信し、且つ前記自段クロック信号に基づき前記走査信号出力端子が高レベルの走査信号を出力するように制御することに用いられるプルアップ回路と、
   前記プルアップ回路に接続され、高レベルの自段カスケード転送信号を出力することに用いられるダウンリンク回路と、
   ダウンリンク回路に接続され、プルアップ制御信号点を充電することにより前記プルアップ制御信号点の電位を高レベルにプルアップすることに用いられるプルアップ制御回路と、
   前記プルアップ制御回路に接続され、前記プルアップ制御信号点の低レベル及び前記走査信号出力端子によって出力される走査信号の低レベルを保持することに用いられるプルダウン保持回路と、
   前記プルアップ制御信号点の電位を上げることに用いられるブートストラップ回路と、を含み、
   前記プルアップ回路は第１制御可能スイッチを含み、前記第１制御可能スイッチの第１端子が前記自段クロック信号を受信し、且つ前記ダウンリンク回路に接続され、前記第１制御可能スイッチの制御端子が前記ダウンリンク回路に接続され、前記第１制御可能スイッチの第２端子が前記プルダウン保持回路及び前記走査信号出力端子に接続され、
   前記ダウンリンク回路は第２制御可能スイッチを含み、前記第２制御可能スイッチの制御端子が前記第１制御可能スイッチの制御端子に接続され、前記第２制御可能スイッチの第１端子が前記第１制御可能スイッチの第１端子に接続され、前記第２制御可能スイッチの第２端子が自段カスケード転送信号を出力し、
   前記プルアップ制御回路は第３〜第５制御可能スイッチを含み、前記第３制御可能スイッチの制御端子が前記第２制御可能スイッチの制御端子、第５制御可能スイッチの第２端子及び前記プルダウン保持回路に接続され、前記第３制御可能スイッチの第１端子が前記第４制御可能スイッチの第２端子及び前記第５制御可能スイッチの第１端子に接続され、前記第３制御可能スイッチの第２端子が前記プルダウン保持回路に接続され、前記第４制御可能スイッチの第１端子が前段カスケード転送信号を受信し、前記第４制御可能スイッチの制御端子が前記第５制御可能スイッチの制御端子に接続され、且つ前記前段カスケード転送信号を受信し、
   前記プルダウン保持回路は第６〜第１３制御可能スイッチを含み、前記第６制御可能スイッチの制御端子が前記第５制御可能スイッチの第２端子に接続され、前記第６制御可能スイッチの第１端子が前記第３制御可能スイッチの第２端子に接続され、前記第６制御可能スイッチの第２端子が前記第７制御可能スイッチの第２端子及び前記第８制御可能スイッチの第１端子に接続され、前記第７制御可能スイッチの第１端子が前記第５制御可能スイッチの第２端子に接続され、前記第７制御可能スイッチの制御端子が前記第８制御可能スイッチの制御端子に接続され、前記第８制御可能スイッチの第２端子が第２電圧端子に接続され、前記第９制御可能スイッチの制御端子が前記第９制御可能スイッチの第１端子及び前記第１１制御可能スイッチの第１端子に接続され、且つ自段クロック信号を受信し、前記第９制御可能スイッチの第２端子が前記第１０制御可能スイッチの第１端子及び前記第１１制御可能スイッチの制御端子に接続され、第１０制御可能スイッチの制御端子が前記第１２制御可能スイッチの制御端子及び前記プルアップ制御信号点に接続され、前記第１０制御可能スイッチの第２端子が第１電圧端子に接続され、第１１制御可能スイッチの第２端子が前記第１２制御可能スイッチの第１端子、前記第１３制御可能スイッチの制御端子及び前記第８制御可能スイッチの制御端子に接続され、前記第１２制御可能スイッチの第２端子が前記第２電圧端子に接続され、前記第１３制御可能スイッチの第１端子が前記第６制御可能スイッチの第１端子に接続され、前記第１３制御可能スイッチの第２端子が前記第１電圧端子に接続される走査駆動回路。
5. 前記走査駆動ユニットはプルダウン回路をさらに含み、前記プルダウン回路は前記ダウンリンク回路及び前記プルダウン保持回路に接続され、次段カスケード転送信号を受信し且つ前記次段カスケード転送信号に基づき前記走査信号出力端子が低レベルの走査信号を出力するように制御することに用いられ、
   前記プルダウン回路は第１４〜第１７制御可能スイッチを含み、前記第１４制御可能スイッチの制御端子が前記第１５制御可能スイッチの第１端子及び前記第２制御可能スイッチの制御端子に接続され、前記第１４制御可能スイッチの第１端子が前記走査信号出力端子及び前記第１３制御可能スイッチの第１端子に接続され、前記第１４制御可能スイッチの第２端子が前記第１５制御可能スイッチの第２端子及び前記第１６制御可能スイッチの第１端子に接続され、前記第１５制御可能スイッチの制御端子が前記第１６制御可能スイッチの制御端子及び前記第１７制御可能スイッチの制御端子に接続され、且つ前記次段カスケード転送信号を受信し、前記第１６制御可能スイッチの第２端子が前記第２電圧端子に接続され、前記第１７制御可能スイッチの第１端子が前記走査信号出力端子に接続され、前記第１７制御可能スイッチの第２端子が前記第１電圧端子に接続される請求項４に記載の走査駆動回路。
6. 前記ブートストラップ回路はブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第３制御可能スイッチの制御端子に接続され、前記ブートストラップコンデンサの他端が前記第３制御可能スイッチの第２端子に接続される請求項４に記載の走査駆動回路。