JP6760156B2 - 電力変換装置 - Google Patents

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Description

本発明は、高電位配線と低電位配線との間に、互いに直列接続された上アーム半導体と下アーム半導体とを接続した構成を有する電力変換装置に関する。
高電位配線と低電位配線との間に、互いに直列接続された上アーム半導体と下アーム半導体とを接続した構成を有する電力変換装置がある。かかる電力変換装置において、上アーム半導体と下アーム半導体とのそれぞれが、２つのスイッチング素子の並列接続体を構成しているものが、特許文献１に開示されている。そして、特許文献１には、並列接続体を構成する２つのスイッチング素子のターンオフのタイミングをずらして制御することが開示されている。
特許第５８０５５１３号公報
しかしながら、２つのスイッチング素子のターンオフのタイミングをずらす制御に応じた効果的なスイッチング損失の低減について、特許文献１においては考慮されていない。すなわち、並列接続された２つのスイッチング素子のうち、後からスイッチングオフするスイッチング素子がターンオフする際に生じる主回路中の電流変化に起因してスイッチング損失が生じる。したがって、この電流変化が生じる閉回路のインダクタンスが大きいと、スイッチング損失を効果的に低減することができない。
本発明は、かかる課題に鑑みてなされたものであり、スイッチング損失を効果的に低減することができる電力変換装置を提供しようとするものである。
本発明の第１の態様は、高電位配線（１１Ｈ）及び低電位配線（１１Ｌ）と、
上記高電位配線に接続された上アーム半導体（２Ｈ）と、
上記上アーム半導体に直列接続されると共に上記低電位配線に接続された下アーム半導体（２Ｌ）と、
上記高電位配線と上記低電位配線との間に接続されたコンデンサ（３）と、を有し、
互いに直列接続された上記上アーム半導体と上記下アーム半導体との少なくとも一方は、スイッチング素子（２）が２つ以上並列接続された並列接続体（２０）を構成しており、
互いに直列接続された上記上アーム半導体と上記下アーム半導体とのうち、少なくとも上記並列接続体と反対側のアームには、上記低電位配線側から上記高電位配線側へ向かう方向の電流を許容する半導体素子である還流許容素子（２１）が設けられており、
上記並列接続体を構成する複数の上記スイッチング素子は、ターンオフのタイミングが互いにずれるようにスイッチング制御され、
上記並列接続体を構成する複数の上記スイッチング素子のうち、最後にターンオフされる上記スイッチング素子である最終オフ素子（２２）と、他の上記スイッチング素子である非最終オフ素子（２３）とが、特定されており、
上記最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る最終オフ閉回路（１０１）のインダクタンスは、当該最終オフ素子に並列接続された上記非最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る非最終オフ閉回路（１０２）のインダクタンスよりも小さく、
上記並列接続体を構成する複数の上記スイッチング素子は、ターンオンのタイミングが互いにずれるようにスイッチング制御され、上記最終オフ素子は、上記並列接続体を構成する複数の上記スイッチング素子のうち、最初にターンオンされるようにスイッチング制御される上記スイッチング素子でもある、電力変換装置（１）にある。
本発明の第２の態様は、高電位配線（１１Ｈ）及び低電位配線（１１Ｌ）と、
上記高電位配線に接続された上アーム半導体（２Ｈ）と、
上記上アーム半導体に直列接続されると共に上記低電位配線に接続された下アーム半導体（２Ｌ）と、
上記高電位配線と上記低電位配線との間に接続されたコンデンサ（３）と、を有し、
互いに直列接続された上記上アーム半導体と上記下アーム半導体との少なくとも一方は、スイッチング素子（２）が２つ以上並列接続された並列接続体（２０）を構成しており、
互いに直列接続された上記上アーム半導体と上記下アーム半導体とのうち、少なくとも上記並列接続体と反対側のアームには、上記低電位配線側から上記高電位配線側へ向かう方向の電流を許容する半導体素子である還流許容素子（２１）が設けられており、
上記並列接続体を構成する複数の上記スイッチング素子は、ターンオフのタイミングが互いにずれるようにスイッチング制御され、
上記並列接続体を構成する複数の上記スイッチング素子のうち、最後にターンオフされる上記スイッチング素子である最終オフ素子（２２）と、他の上記スイッチング素子である非最終オフ素子（２３）とが、特定されており、
上記最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る最終オフ閉回路（１０１）のインダクタンスは、当該最終オフ素子に並列接続された上記非最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る非最終オフ閉回路（１０２）のインダクタンスよりも小さく、
上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、半導体モジュールに搭載されており、上記最終オフ素子と上記非最終オフ素子とは、互いに独立した個別の上記半導体モジュールである最終オフモジュール（５２）と非最終オフモジュール（５３）とにそれぞれ搭載されており、上記最終オフ閉回路及び上記非最終オフ閉回路は、それぞれ、上記半導体モジュールと、上記コンデンサと、上記半導体モジュールに接続されたバスバー（６１、６２、６３）とを含み、上記最終オフ閉回路に含まれるバスバーのインダクタンスの合計は、上記非最終オフ閉回路に含まれるバスバーのインダクタンスの合計よりも小さい、電力変換装置（１）にある。
本発明の第３の態様は、高電位配線（１１Ｈ）及び低電位配線（１１Ｌ）と、
上記高電位配線に接続された上アーム半導体（２Ｈ）と、
上記上アーム半導体に直列接続されると共に上記低電位配線に接続された下アーム半導体（２Ｌ）と、
上記高電位配線と上記低電位配線との間に接続されたコンデンサ（３）と、を有し、
互いに直列接続された上記上アーム半導体と上記下アーム半導体との少なくとも一方は、スイッチング素子（２）が２つ以上並列接続された並列接続体（２０）を構成しており、
互いに直列接続された上記上アーム半導体と上記下アーム半導体とのうち、少なくとも上記並列接続体と反対側のアームには、上記低電位配線側から上記高電位配線側へ向かう方向の電流を許容する半導体素子である還流許容素子（２１）が設けられており、
上記並列接続体を構成する複数の上記スイッチング素子は、ターンオフのタイミングが互いにずれるようにスイッチング制御され、
上記並列接続体を構成する複数の上記スイッチング素子のうち、最後にターンオフされる上記スイッチング素子である最終オフ素子（２２）と、他の上記スイッチング素子である非最終オフ素子（２３）とが、特定されており、
上記最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る最終オフ閉回路（１０１）のインダクタンスは、当該最終オフ素子に並列接続された上記非最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る非最終オフ閉回路（１０２）のインダクタンスよりも小さく、
上記上アーム半導体の上記並列接続体は、上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子を有し、上記下アーム半導体の上記並列接続体は、上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とを有し、上記上アーム半導体における上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子と、上記下アーム半導体における上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、一つの共通の半導体モジュールであるレグ共通モジュール（５００）に搭載されており、該レグ共通モジュールは、上記上アーム半導体に接続された高電位端子（５５Ｈ）と、上記下アーム半導体に接続された低電位端子（５５Ｌ）と、上記上アーム半導体及び上記下アーム半導体に接続された出力端子（５５３）とを、モジュール本体（５５０）から突出形成してなり、上記モジュール本体内において、互いに反対側のアームに属する上記最終オフ素子と上記還流許容素子とを通り、上記高電位端子と上記低電位端子とを繋ぐ配線経路の合計のインダクタンスは、互いに反対側のアームに属する上記非最終オフ素子と上記還流許容素子とを通り、上記高電位端子と上記低電位端子とを繋ぐ配線経路の合計のインダクタンスよりも小さい、電力変換装置（１）にある。
本発明の第４の態様は、高電位配線（１１Ｈ）及び低電位配線（１１Ｌ）と、
上記高電位配線に接続された上アーム半導体（２Ｈ）と、
上記上アーム半導体に直列接続されると共に上記低電位配線に接続された下アーム半導体（２Ｌ）と、
上記高電位配線と上記低電位配線との間に接続されたコンデンサ（３）と、を有し、
互いに直列接続された上記上アーム半導体と上記下アーム半導体との少なくとも一方は、スイッチング素子（２）が２つ以上並列接続された並列接続体（２０）を構成しており、
互いに直列接続された上記上アーム半導体と上記下アーム半導体とのうち、少なくとも上記並列接続体と反対側のアームには、上記低電位配線側から上記高電位配線側へ向かう方向の電流を許容する半導体素子である還流許容素子（２１）が設けられており、
上記並列接続体を構成する複数の上記スイッチング素子は、ターンオフのタイミングが互いにずれるようにスイッチング制御され、
上記並列接続体を構成する複数の上記スイッチング素子のうち、最後にターンオフされる上記スイッチング素子である最終オフ素子（２２）と、他の上記スイッチング素子である非最終オフ素子（２３）とが、特定されており、
上記最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る最終オフ閉回路（１０１）のインダクタンスは、当該最終オフ素子に並列接続された上記非最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る非最終オフ閉回路（１０２）のインダクタンスよりも小さく、
上記上アーム半導体の上記並列接続体は、上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子を有し、上記下アーム半導体の上記並列接続体は、上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とを有し、上記上アーム半導体における上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子は、一つの共通の半導体モジュールである上アーム共通モジュール（５０Ｈ）に搭載されており、上記下アーム半導体における上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、一つの共通の半導体モジュールである下アーム共通モジュール（５０Ｌ）に搭載されており、上記上アーム共通モジュールと上記下アーム共通モジュールとは、それぞれ、２つのパワー端子（５５１、５５２）をモジュール本体（５５０）から突出形成してなり、上記モジュール本体内において、上記最終オフ素子を通り上記パワー端子を繋ぐ配線経路のインダクタンスは、上記非最終オフ素子を通り上記パワー端子を繋ぐ配線経路のインダクタンスよりも小さい、電力変換装置（１）にある。
上記電力変換装置においては、上記最終オフ閉回路のインダクタンスが、上記非最終オフ閉回路のインダクタンスよりも小さい。これにより、スイッチング損失を効果的に低減することができる。
すなわち、上記のような電力変換装置の回路構成においては、最終オフ素子のターンオフの際に、当該最終オフ素子と反対側のアームにおける還流許容素子に、還流電流が流れ始める。このとき、上記最終オフ閉回路において電流変化が生じることとなる。この最終オフ閉回路における電流変化に起因するサージ電圧を低減することで、スイッチング損失を低減することができる。そこで、上記電力変換装置においては、最終オフ閉回路のインダクタンスを、非最終オフ閉回路のインダクタンスよりも小さくしている。これにより、スイッチング損失を効果的に低減することができる。
以上のごとく、上記態様によれば、スイッチング損失を効果的に低減することができる電力変換装置を提供することができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。
実施形態１における、電力変換装置の回路図。 実施形態１における、上アーム半導体のスイッチングに注目したときの最終オフ閉回路と非最終オフ閉回路との説明図。 実施形態１における、下アーム半導体のスイッチングに注目したときの最終オフ閉回路と非最終オフ閉回路との説明図。 実施形態１における、最終オフ素子と非最終オフ素子とのスイッチングのタイミングの説明図。 実施形態２における、最終オフ素子と非最終オフ素子とのスイッチングのタイミングの説明図。 実施形態３における、電力変換装置の回路図。 実施形態３における、上アーム半導体のスイッチングに注目したときの最終オフ閉回路と非最終オフ閉回路との説明図。 実施形態３における、下アーム半導体のスイッチングに注目したときの最終オフ閉回路と非最終オフ閉回路との説明図。 実施形態４における、電力変換装置の回路図。 実施形態５における、電力変換装置の回路図。 実施形態６における、電力変換装置の一部の回路図。 実施形態６における、最終オフモジュールの正面図。 実施形態６における、非最終オフモジュールの正面図。 実施形態６における、電力変換装置の一部の平面説明図。 実施形態６における、一部のバスバーを含めた電力変換装置の一部の平面説明図。 実施形態６における、上アームモジュールと下アームモジュールとバスバーとの接続状態を示す正面説明図。 実施形態７における、上アーム半導体のスイッチングに注目したときの最終オフ閉回路と非最終オフ閉回路との説明図。 実施形態７における、下アーム半導体のスイッチングに注目したときの最終オフ閉回路と非最終オフ閉回路との説明図。 実施形態７における、最終オフモジュールでもある上下共通モジュールの正面図。 実施形態７における、非最終オフモジュールでもある上下共通モジュールの正面図。 図１９のXXI−XXI線矢視断面図。 実施形態７における、電力変換装置の一部の平面説明図。 実施形態８における、上アーム半導体のスイッチングに注目したときの最終オフ閉回路と非最終オフ閉回路との説明図。 実施形態８における、下アーム半導体のスイッチングに注目したときの最終オフ閉回路と非最終オフ閉回路との説明図。 実施形態８における、レグ共通モジュールの正面図。 図２５のXXVI−XXVI線矢視断面図。 実施形態９における、電力変換装置の一部の回路図。 実施形態９におけるモジュール本体内の第１の配線経路及び第２の配線経路の説明図。 実施形態９における、上アーム共通モジュールの正面図。 図２９のXXX−XXX線矢視断面図。
（実施形態１）
電力変換装置に係る実施形態について、図１〜図４を参照して説明する。
本実施形態の電力変換装置１は、図１に示すごとく、高電位配線１１Ｈ及び低電位配線１１Ｌと、高電位配線１１Ｈに接続された上アーム半導体２Ｈと、低電位配線１１Ｌに接続された下アーム半導体２Ｌと、コンデンサ３と、を有する。
下アーム半導体２Ｌは、上アーム半導体２Ｈに直列接続されている。
コンデンサ３は、高電位配線１１Ｈと低電位配線１１Ｌとの間に接続されている。
互いに直列接続された上アーム半導体２Ｈと下アーム半導体２Ｌとの少なくとも一方は、スイッチング素子２が２つ以上並列接続された並列接続体２０を構成している。
互いに直列接続された上アーム半導体２Ｈと下アーム半導体２Ｌとのうち、少なくとも並列接続体２０と反対側のアームには、低電位配線１１Ｌ側から高電位配線１１Ｈ側へ向かう方向の電流を許容する半導体素子である還流許容素子２１が設けられている。
並列接続体２０を構成する複数のスイッチング素子２は、図４に示すごとく、ターンオフのタイミングが互いにずれるようにスイッチング制御されている。
並列接続体２０を構成する複数のスイッチング素子２のうち、最後にターンオフされるスイッチング素子２である最終オフ素子２２と、他のスイッチング素子２である非最終オフ素子２３とが、特定されている。つまり、並列接続体２０における複数のスイッチング素子２のうち、特定のスイッチング素子２が、最後にターンオフされるように制御される。そして、この特定のスイッチング素子２を最終オフ素子２２と定義し、他のスイッチング素子２を非最終オフ素子２３と定義している。
図２、図３に示すごとく、最終オフ素子２２と、当該最終オフ素子２２と反対側のアームにおける還流許容素子２１と、コンデンサ３とを通る閉回路を、最終オフ閉回路１０１とする。また、当該最終オフ素子２２に並列接続された非最終オフ素子２３と、当該最終オフ素子２２と反対側のアームにおける還流許容素子２１と、コンデンサ３とを通る閉回路を、非最終オフ閉回路１０２とする。このとき、最終オフ閉回路１０１のインダクタンスは、非最終オフ閉回路１０２のインダクタンスよりも小さい。
図１に示すごとく、本実施形態の電力変換装置１は、上アーム半導体２Ｈと下アーム半導体２Ｌとの双方が、それぞれ並列接続体２０を構成している。そして、いずれの並列接続体２０も、２つのスイッチング素子２を並列接続してなる。この２つのスイッチング素子２は、互いに異なる種類の半導体素子からなる。具体的には、並列接続体２０を構成する複数のスイッチング素子２は、ＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴとである。ＳｉＣ−ＭＯＳＦＥＴは、ＳｉＣ（すなわち、炭化シリコン）によって形成されるＭＯＳＦＥＴである。ここで、ＭＯＳＦＥＴは、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、すなわち、金属酸化物電界効果トランジスタの略である。また、Ｓｉ−ＩＧＢＴは、Ｓｉ（すなわち、シリコン）によって形成されるＩＧＢＴである。ここで、ＩＧＢＴは、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、すなわち、絶縁ゲートバイポーラトランジスタの略である。
図１に示すごとく、上アーム半導体２Ｈからなる並列接続体２０と、下アーム半導体２Ｌからなる並列接続体２０とが直列接続されて構成されたレグが３本、コンデンサ３と共に、高電位配線１１Ｈと低電位配線１１Ｌとの間に並列接続されている。３つのレグは、互いに同様の構成を有する。各レグは、上アーム半導体２Ｈと下アーム半導体２Ｌとの間において、それぞれ出力配線１２Ｕ、１２Ｖ、１２Ｗを介して、三相交流の回転電機４２のＵ相電極、Ｖ相電極、Ｗ相電極に接続される。なお、高電位配線１１Ｈは、直流電源４１の正極に接続され、低電位配線１１Ｌは直流電源４１の負極に接続される。このように構成された電力変換装置１は、スイッチング素子２のオンオフによって、直流電源４１の直流電力を、三相交流電力に変換して、回転電機４２を駆動することができるよう構成されている。また、電力変換装置１は、回転電機４２において発電された交流電力を、直流電力に変換して回生することができるよう構成されている。
本実施形態においては、最終オフ素子２２が、ＭＯＳＦＥＴからなり、非最終オフ素子２３が、ＩＧＢＴからなる。また、ＭＯＳＦＥＴには、寄生ダイオードが存在しており、この寄生ダイオードが、低電位配線１１Ｌ側から高電位配線１１Ｈ側へ向かう方向の電流を許容する還流許容素子２１として機能する。ただし、還流時にもＭＯＳＦＥＴをオンさせる同期整流を行うことで、ＭＯＳＦＥＴを還流許容素子２１として機能させることもできる。いずれにしても、本実施形態においては、一つのＭＯＳＦＥＴが最終オフ素子２２と還流許容素子２１とを兼ねている。
上述のように、電力変換装置１は、各スイッチング素子２が、所定のタイミングにてオンオフ制御される。各並列接続体２０を構成する複数のスイッチング素子２は、互いに略同期して、オンオフされる。すなわち、各アームを複数のスイッチング素子２の並列接続体２０にて構成することで、各アームにおいて導通時の抵抗を小さくすることで、損失を低減している。そして、各並列接続体２０においては、図４に示すごとく、２つのスイッチング素子２のターンオフのタイミングが互いにずれている。つまり、最終オフ素子２２が非最終オフ素子２３よりも後にターンオフするように制御される。図４において、実線Ｓ２２が最終オフ素子２２のオンオフを示し、実線Ｓ２３が非最終オフ素子２３のオンオフを示す。
また、本実施形態においては、並列接続体２０を構成する複数のスイッチング素子２は、ターンオンのタイミングも互いにずれるようにスイッチング制御される。そして、最終オフ素子２２は、並列接続体２０を構成する複数のスイッチング素子２のうち、最初にターンオンされるようにスイッチング制御されるスイッチング素子２でもある。つまり、本実施形態においては、図４のＳ２２に示すように、最終オフ素子２２が、最初にターンオンして、最後にターンオフすることとなる。
したがって、最終オフ素子２２のターンオンの直後、及び、ターンオフの直前は、並列接続体２０のスイッチング素子２のうち、最終オフ素子２２にのみ電流が流れていることとなる。それゆえ、最終オフ素子２２のターンオンとターンオフとにおいて、当該最終オフ素子２２に電流変化が生じ、これに伴い、当該最終オフ素子２２と反対側のアームにおける還流許容素子２１に、リカバリ電流又は還流電流が流れる。
このことにつき、電力変換回路のうち、Ｕ相出力配線１２Ｕに接続されるレグと、高電位配線１１Ｈ、低電位配線１１Ｌ、コンデンサ３とによって構成される閉回路１０Ｕを用いて説明する。閉回路１０Ｕを、図２、図３に示す。なお、Ｖ相出力配線１２Ｖに接続されるレグと、高電位配線１１Ｈ、低電位配線１１Ｌ、コンデンサ３とによって構成される閉回路についても、上記閉回路１０Ｕと同様の現象が生じる。同じく、Ｗ相出力配線１２Ｗに接続されるレグと、高電位配線１１Ｈ、低電位配線１１Ｌ、コンデンサ３とによって構成される閉回路についても、上記閉回路１０Ｕと同様の現象が生じる。
例えば、上アーム半導体２Ｈの最終オフ素子２２をターンオフする際、回転電機４２のインダクタンスに蓄積されたエネルギーを電源４１に帰還させる還流電流ｉＦが下アームの還流許容素子２１（本実施形態においては、ＭＯＳＦＥＴの寄生ダイオード）に流れ始める。このとき、図２に示すごとく、閉回路１０Ｕにおいて、下アーム半導体２Ｌの還流許容素子２１、上アーム半導体２Ｈの最終オフ素子２２、高電位配線１１Ｈ、コンデンサ３、低電位配線１１Ｌを順に結ぶ閉回路において電流変化が生じる。それゆえ、この最終オフ閉回路１０１のインダクタンスを小さくすることが、ターンオフの際におけるサージ電圧の低減につながる。また、最終オフ閉回路１０１のインダクタンスを小さくすることで、スイッチングスピードを上げることが可能となり、ターンオフの際におけるスイッチング損失を低減することができる。
また、上アーム半導体２Ｈの最終オフ素子２２をターンオンする際には、それまで低電位配線１１Ｌ側から高電位配線１１Ｈ側へ向かう向きに電流が流れていた下アーム半導体２Ｌの還流許容素子２１に、逆バイアスがかかる。これにより、下アーム半導体２Ｌの還流許容素子２１に、低電位配線１１Ｌ側へ向かうリカバリ電流ｉＲが瞬間的に生じる。このリカバリ電流ｉＲは、図２に示すごとく、閉回路１０Ｕにおいて、下アーム半導体２Ｌの還流許容素子２１（本実施形態においては、ＭＯＳＦＥＴの寄生ダイオード）、低電位配線１１Ｌ、コンデンサ３、高電位配線１１Ｈ、上アーム半導体２Ｈの最終オフ素子２２を順に結ぶ閉回路に流れる。すなわち、上述の最終オフ閉回路１０１と同じ閉回路に、上記リカバリ電流ｉＲが、還流電流ｉＦとは逆向きに流れる。そして、このリカバリ電流の減少によりサージ電圧が発生する。それゆえ、最終オフ閉回路１０１のインダクタンスを小さくすることは、ターンオンの際におけるサージ電圧を低減するうえでも、有効である。
このように、本実施形態においては、最終オフ素子２２のターンオフの際のスイッチング損失についても、ターンオンの際のスイッチング損失についても、上記最終オフ閉回路１０１のインダクタンスを低減することが、有効であると言える。
一方、非最終オフ素子２３を含む閉回路１０２、すなわち、下アーム半導体２Ｌの還流許容素子２１（本実施形態においては、ＭＯＳＦＥＴの寄生ダイオード）、上アーム半導体２Ｈの非最終オフ素子２３、高電位配線１１Ｈ、コンデンサ３、低電位配線１１Ｌを通る閉回路のインダクタンスは、スイッチング損失にほとんど影響しない。
そこで、本実施形態においては、最終オフ閉回路１０１のインダクタンスを、非最終オフ閉回路１０２のインダクタンスよりも小さくしている。
なお、本実施形態において、下アーム半導体２Ｌのスイッチングに注目した場合には、図３に示すごとく、最終オフ閉回路１０１は、下アーム半導体２Ｌの最終オフ素子２２と上アーム半導体２Ｈの還流許容素子２１（本実施形態においては、ＭＯＳＦＥＴの寄生ダイオード）とを含む閉回路となる。また、非最終オフ閉回路１０２は、下アーム半導体２Ｌの非最終オフ素子２３と上アーム半導体２Ｈの還流許容素子２１（本実施形態においては、ＭＯＳＦＥＴの寄生ダイオード）とを含む閉回路となる。そして、これらの関係も、同様に、最終オフ閉回路１０１のインダクタンスが、非最終オフ閉回路１０２のインダクタンスよりも小さいという関係となっている。
なお、スイッチング素子２のターンオフのタイミングとは、スイッチング素子２に流れていた被制御電流（本実施形態においては、ドレイン−ソース間、或いは、コレクタ−エミッタ間の電流）が遮断されるタイミングをいう。スイッチング素子２は、制御部からのオンオフ信号により、オンとオフとを繰り返すこととなるが、スイッチング素子２のターンオフのタイミングは、必ずしも制御部からの信号がオンからオフに切り替わるタイミングと一致しない。つまり、制御部からの信号がオンからオフに切り替わったとき、スイッチング素子２にかかるゲート電圧が低下し始め、所定の閾値まで下がったときに、被制御電流が遮断される。このタイミングが、ターンオフのタイミングである。
一方、スイッチング素子２のターンオンのタイミングは、スイッチング素子２に被制御電流（本実施形態においては、ドレイン−ソース間の電流、或いは、コレクタ−エミッタ間の電流）が流れ始めるタイミングをいう。そして、同様に、スイッチング素子２のターンオンのタイミングは、必ずしも制御部からの信号がオフからオンに切り替わるタイミングと一致しない。つまり、制御部からの信号がオフからオンに切り替わったとき、スイッチング素子２にかかるゲート電圧が上昇し始め、所定の閾値まで上がったときに、被制御電流が流れ始める。このタイミングが、ターンオンのタイミングである。
したがって、例えば、非最終オフ素子２３のゲート抵抗を、最終オフ素子２２のゲート抵抗よりも小さくしておくことで、制御部から非最終オフ素子２３及び最終オフ素子２２へのオフ信号のタイミングを同時にすることもできる。
もちろん、制御部から最終オフ素子２２へのオフ信号のタイミングを、非最終オフ素子へのオフ信号のタイミングよりも遅らせる制御とすることもできる。
次に、本実施形態の作用効果につき説明する。
上記電力変換装置１においては、最終オフ閉回路１０１のインダクタンスが、非最終オフ閉回路１０２のインダクタンスよりも小さい。これにより、スイッチング損失を効果的に低減することができる。
すなわち、上記のような電力変換装置１の回路構成においては、最終オフ素子２２のターンオフの際に、当該最終オフ素子２２と反対側のアームにおける還流許容素子２１に、還流電流ｉＦが流れ始める。そして、最終オフ閉回路１０１における電流変化が生じることとなる。この最終オフ閉回路１０１に流れる還流電流ｉＦに起因するサージ電圧を低減することで、スイッチング損失を低減することができる。そこで、電力変換装置１においては、最終オフ閉回路１０１のインダクタンスを、非最終オフ閉回路１０２のインダクタンスよりも小さくしている。これにより、スイッチング損失を効果的に低減することができる。
また、最終オフ素子２２は、並列接続体２０を構成する複数のスイッチング素子２のうち、最初にターンオンされるようにスイッチング制御されるスイッチング素子２でもある。そのため、ターンオンの際のサージ電圧も、効果的に低減することができる。
また、並列接続体２０を構成する複数のスイッチング素子２は、ＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴとである。それゆえ、二種類の半導体素子の特性を活かして、スイッチング損失を効果的に低減しつつ、各アームにおける損失を低減することができる。
特に、本実施形態においては、最終オフ素子２２がＳｉＣ−ＭＯＳＦＥＴである。すなわち、高速のターンオン、ターンオフが可能な、ＳｉＣ−ＭＯＳＦＥＴを最終オフ素子２２とすることで、スイッチング損失をさらに低減することができる。また、Ｓｉ−ＩＧＢＴは、ターンオフ時にテール電流が流れるが、このＳｉ−ＩＧＢＴを最終オフ素子２２にしなければ、テール電流に起因するスイッチング損失を低減することができる。かかる観点においても、Ｓｉ−ＩＧＢＴを非最終オフ素子２３とし、ＳｉＣ−ＭＯＳＦＥＴを最終オフ素子２２とすることにより、スイッチング損失を一層効果的に低減することができる。
以上のごとく、本実施形態によれば、スイッチング損失を効果的に低減することができる電力変換装置を提供することができる。
なお、上記実施形態１とは異なり、最終オフ素子をＳｉ−ＩＧＢＴとし、非最終オフ素子をＳｉＣ−ＭＯＳＦＥＴとすることもできる。この場合には、ＳｉＣ−ＭＯＳＦＥＴを補助的なスイッチング素子２として用いることとなる。それゆえ、比較的高価なＳｉＣ−ＭＯＳＦＥＴを小型化しやすくなり、電力変換装置のコスト低減を図ることができる。その一方で、最終オフ素子をＳｉ−ＩＧＢＴとすることで、スイッチング損失が問題となりやすいが、最終オフ閉回路のインダクタンスを、非最終オフ閉回路のインダクタンスよりも小さくした構成を採用することで、スイッチング損失を低減することができる。つまり、最終オフ素子をＳｉ−ＩＧＢＴとし、非最終オフ素子をＳｉＣ−ＭＯＳＦＥＴとすることにより、スイッチング損失の増大を抑制しつつ、低コスト化を実現することができる。
また、上記実施形態１においては、２つのスイッチング素子２を並列接続して並列接続体を構成したものを示したが、並列接続体は、３つ以上のスイッチング素子２を並列接続して構成してもよい。この場合にも、３つ以上のスイッチング素子２のうち、最後にターンオフするスイッチング素子２が最終オフ素子であり、他の２つ以上のスイッチング素子２が非最終オフ素子である。そして、２つ以上の非最終オフ素子の中でも、ターンオフのタイミングがずれていてもよい。この場合、より遅くターンオフする非最終オフ素子を通る閉回路のインダクタンスをより小さくすることが好ましい。
（実施形態２）
本実施形態は、図５に示すごとく、最終オフ素子２２のターンオンのタイミングが、非最終オフ素子２３のターンオンのタイミングよりも前にずれるように制御された形態である。
ただし、最終オフ素子２２のターンオフのタイミングが、非最終オフ素子２３のターンオフのタイミングよりも後となるように制御されている点は、実施形態１と同様である。
なお、実施形態２以降において用いた符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。
本実施形態の場合には、ターンオンの際のスイッチング損失については低減されないが、ターンオフの際のスイッチング損失は、実施形態１と同様に、効果的に低減することができる。スイッチング損失は、特にターンオフの際の電流変化に起因するものが大きい。それゆえ、ターンオフの際のスイッチング損失を低減することができれば、本実施形態においても、電力変換装置１の損失の低減を効果的に実現することができる。
また、ターンオンの際の還流許容素子２１におけるリカバリ電流は、ショットキーバリアダイオードを用いるなどすることにより、抑制することができる。特に、ＳｉＣ製のショットキーバリアダイオードを用いることで、充分な高耐圧性を確保しつつ、リカバリ電流を防ぐことができる。この場合、本実施形態のように、ターンオンの際のスイッチング損失を考慮せずに、ターンオフのタイミングと、最終オフ閉回路１０１のインダクタンスとを設定することで、電力変換装置１の損失低減を充分に図ることができる。
また、最終オフ素子と非最終オフ素子とのターンオンのタイミングを一致させ、両者のターンオンのタイミングをずらさないような制御を行ってもよい。
（実施形態３）
本実施形態は、図６〜図８に示すごとく、還流許容素子２１として、スイッチング素子２とは別のダイオード２１０を用いた形態である。
すなわち、並列接続体２０を構成するＭＯＳＦＥＴとＩＧＢＴとに対して、ダイオード２１０を、逆並列接続している。
ダイオード２１０としては、例えば、Ｓｉによって形成されたＰＩＮダイオード、ＳｉＣによって形成されたショットキーバリアダイオード等を用いることができる。
本実施形態においては、図７、図８に示すごとく、最終オフ閉回路１０１は、最終オフ素子２２と、当該最終オフ素子２２と反対側のアームにおけるダイオード２１０と、コンデンサ３とを通る閉回路となる。また、非最終オフ閉回路１０２は、当該最終オフ素子２２に並列接続された非最終オフ素子２３と、当該最終オフ素子２２と反対側のアームにおけるダイオード２１０と、コンデンサ３とを通る閉回路となる。
すなわち、上アーム半導体２Ｈのスイッチングに注目した場合には、図７に示すごとく、最終オフ閉回路１０１は、上アーム半導体２Ｈの最終オフ素子２２と下アーム半導体２Ｌのダイオード２１０とを含む閉回路となる。また、非最終オフ閉回路１０２は、上アーム半導体２Ｈの非最終オフ素子２３と下アーム半導体２Ｌのダイオード２１０とを含む閉回路となる。
一方、下アーム半導体２Ｌのスイッチングに注目した場合には、図８に示すごとく、最終オフ閉回路１０１は、下アーム半導体２Ｌの最終オフ素子２２と上アーム半導体２Ｈのダイオード２１０とを含む閉回路となる。また、非最終オフ閉回路１０２は、下アーム半導体２Ｌの非最終オフ素子２３と上アーム半導体２Ｈのダイオード２１０とを含む閉回路となる。
そして、実施形態１と同様に、最終オフ閉回路１０１のインダクタンスは、非最終オフ閉回路１０２のインダクタンスよりも小さい。
その他の構成は、実施形態１と同様である。
本実施形態においても、実施形態１と同様の作用効果を有する。
なお、ＩＧＢＴとダイオードとを一つの素子にて構成したＲＣ−ＩＧＢＴを用いることで、本実施形態と同様の回路構成を実現することもできる。
（実施形態４）
本実施形態の電力変換装置１０は、図９に示すごとく、上アーム半導体２Ｈと下アーム半導体２Ｌとを備えたコンバータである。
上アーム半導体２Ｈと下アーム半導体２Ｌとは、それぞれ、実施形態１と同様に、２つのスイッチング素子２を並列接続してなる並列接続体２０によって構成されている。２つのスイッチング素子２は、ＭＯＳＦＥＴとＩＧＢＴとである。
そして、上アーム半導体２Ｈの並列接続体２０と、下アーム半導体２Ｌの並列接続体２０とは、互いに直列接続されている。直列接続された２つの並列接続体２０からなるレグは、高電位配線１１Ｈと低電位配線１１Ｌとの間に、コンデンサ３と並列接続されている。
上アーム半導体２Ｈと下アーム半導体２Ｌとの間の配線は、リアクトル４３を介して、直流電源４１０の正極に接続されている。リアクトル４３と直流電源４１０の正極との間と、低電位配線１１Ｌとの間に、フィルタコンデンサ４４が接続されている。
本実施形態の電力変換装置１０は、上アーム半導体２Ｈ及び下アーム半導体２Ｌを適宜オンオフすることにより、直流電源４１０の電圧を昇圧して、高電位配線１１Ｈと低電位配線１１Ｌとに接続された、図示しない負荷へ出力する。また、負荷側から供給される高電圧の電力を降圧する。負荷としては、実施形態１に示したようなインバータ及び回転電機を接続することができる。
本実施形態の電力変換装置１０においても、最終オフ素子２２を含む最終オフ閉回路１０１のインダクタンスが、非最終オフ素子２３を含む非最終オフ閉回路１０２のインダクタンスよりも小さい。なお、図９には、対比すべき最終オフ閉回路１０１と非最終オフ閉回路１０２との一例を示す。
その他は、実施形態１と同様の構成を有し、同様の作用効果を有する。
本実施形態においても、還流許容素子２１としては、ＭＯＳＦＥＴの寄生ダイオード、同期整流させるＭＯＳＦＥＴ、スイッチング素子２と並列接続させるダイオード、或いは、ＲＣ−ＩＧＢＴに含まれるダイオード等、種々の態様とすることができる。
（実施形態５）
本実施形態の電力変換装置１０は、図１０に示すごとく、上アーム半導体２Ｈを、還流許容素子２１としてのダイオード２１０によって構成したものである。
すなわち、上アームには、スイッチング素子２を設けることなく、ダイオード２１０のみを設けている。下アーム半導体２Ｌは、２つのスイッチング素子２の並列接続体２０を構成する。
本実施形態の電力変換装置１０は、昇圧動作のみ行うコンバータである。本実施形態の電力変換装置１０は、例えば、燃料電池用の昇圧コンバータとして用いることができる。
本実施形態において、最終オフ閉回路１０１は、並列接続体２０における最終オフ素子２２と、上アーム半導体２Ｈであるダイオード２１０と、コンデンサ３とを含む閉回路となる。一方、非最終オフ閉回路１０２は、並列接続体２０における非最終オフ素子２３と、上アーム半導体２Ｈであるダイオード２１０と、コンデンサ３とを含む閉回路となる。
ダイオード２１０としては、例えば、Ｓｉによって形成されたＰＩＮダイオード、ＳｉＣによって形成されたショットキーバリアダイオード等を用いることができる。あるいは、ダイオード２１０として、ＭＯＳＦＥＴ等を用いることもできる。
その他の構成は、実施形態１と同様である。
本実施形態においても、実施形態１と同様の作用効果を有する。
（実施形態６）
本実施形態は、図１１〜図１６に示すごとく、スイッチング素子２及び還流許容素子２１を、半導体モジュール（５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌ）に搭載した形態である。
すなわち、本実施形態において、最終オフ素子２２と非最終オフ素子２３と還流許容素子２１とは、半導体モジュールに搭載されている。そして、図１１〜図１３に示すごとく、最終オフ素子２２と非最終オフ素子２３とは、互いに独立した個別の半導体モジュールである最終オフモジュール５２と非最終オフモジュール５３とにそれぞれ搭載されている。つまり、最終オフ素子２２を搭載した半導体モジュールが最終オフモジュール５２であり、非最終オフ素子２３を搭載した半導体モジュールが非最終オフモジュール５３である。
本実施形態においては、上アーム半導体２Ｈと下アーム半導体２Ｌとも、互いに独立した個別の半導体モジュールである上アームモジュール５Ｈと下アームモジュール５Ｌとにそれぞれ搭載されている。
すなわち、上アーム半導体２Ｈの最終オフ素子２２、上アーム半導体２Ｈの非最終オフ素子２３、下アーム半導体２Ｌの最終オフ素子２２、下アーム半導体２Ｌの非最終オフ素子２３は、それぞれ互いに独立した個別の半導体モジュールに搭載されている。本実施形態においては、上アーム半導体２Ｈの最終オフ素子２２が搭載された半導体モジュールを、半導体モジュール５２Ｈ、上アーム半導体２Ｈの非最終オフ素子２３が搭載された半導体モジュールを、半導体モジュール５３Ｈ、下アーム半導体２Ｌの最終オフ素子２２が搭載された半導体モジュールを、半導体モジュール５２Ｌ、下アーム半導体２Ｌの非最終オフ素子２３が搭載された半導体モジュールを、半導体モジュール５３Ｌ、とする。
最終オフ閉回路１０１及び非最終オフ閉回路１０２は、それぞれ、半導体モジュールと、コンデンサ３と、半導体モジュールに接続されたバスバー６１、６２、６３とを含む。最終オフ閉回路１０１に含まれるバスバー６１、６２、６３のインダクタンスの合計は、非最終オフ閉回路１０２に含まれるバスバー６１、６２、６３のインダクタンスの合計よりも小さい。なお、図１１に示した最終オフ閉回路１０１及び非最終オフ閉回路１０２は、上アーム半導体２Ｈの最終オフ素子２２のオンオフに着目した場合に比較すべき、最終オフ閉回路と非最終オフ閉回路とである。
上アームモジュール５Ｈと下アームモジュール５Ｌとは、互いに中間バスバー６３によって接続されている。また、上アームモジュール５Ｈは、高電位配線１１Ｈを構成する高電位バスバー６１によってコンデンサ３に接続されている。下アームモジュール５Ｌは、低電位配線１１Ｌを構成する低電位バスバー６２によって、コンデンサ３に接続されている。最終オフ閉回路１０１に含まれる高電位バスバー６１と低電位バスバー６２と中間バスバー６３のインダクタンスの合計は、非最終オフ閉回路１０２に含まれる高電位バスバー６１と低電位バスバー６２と中間バスバー６３のインダクタンスの合計よりも小さい。
すなわち、図１１に示すごとく、最終オフ閉回路１０１に含まれる高電位バスバー６１のインダクタンスをＬ１１、最終オフ閉回路１０１に含まれる低電位バスバー６２のインダクタンスをＬ１２、最終オフ閉回路１０１に含まれる中間バスバー６３のインダクタンスをＬ１３とする。また、非最終オフ閉回路１０２に含まれる高電位バスバー６１のインダクタンスをＬ２１、非最終オフ閉回路１０２に含まれる低電位バスバー６２のインダクタンスをＬ２２、非最終オフ閉回路１０２に含まれる中間バスバー６３のインダクタンスをＬ２３とする。このとき、Ｌ１１＋Ｌ１２＋Ｌ１３＜Ｌ２１＋Ｌ２２＋Ｌ２３となる。特に本実施形態においては、Ｌ１１＜Ｌ２１であり、Ｌ１３＜Ｌ２３である。なお、各閉回路において、インダクタンスは、他の箇所にも存在し得るが、図１１においては、注目するインダクタンスのみを示している。他の図においても同様である。
本実施形態の電力変換装置１の具体的な構造を、図１２〜図１６に示す。電力変換装置１は、図１４に示すごとく、半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌを並べている。各半導体モジュールは、図１２〜図１６に示すごとく、カード形状を有するモジュール本体５５０と、モジュール本体５５０から、その厚み方向Ｘに直交する方向に、２つのパワー端子５５１、５５２を突出してなる。また、図１２、図１３に示すごとく、半導体モジュールは、モジュール本体５５０からパワー端子５５１、５５２と反対側に突出した制御端子５４をも有する。このパワー端子５５１、５５２及び制御端子５４が突出する方向を、便宜的に、高さ方向Ｚという。また、厚み方向Ｘ及び高さ方向Ｚの双方に直交する方向を、便宜的に幅方向Ｙという。
図１４に示すごとく、２つの上アームモジュール５Ｈ同士、すなわち、半導体モジュール５２Ｈと半導体モジュール５３Ｈは、厚み方向Ｘに並んで配置されている。また、２つの下アームモジュール５Ｌ同士、すなわち、半導体モジュール５２Ｌと半導体モジュール５３Ｌも、厚み方向Ｘに並んで配置されている。
一方、２つの最終オフモジュール５２同士、すなわち、半導体モジュール５２Ｈと半導体モジュール５２Ｌは、幅方向Ｙに並んで配置されている。また、２つの非最終オフモジュール５３同士、すなわち、半導体モジュール５３Ｈと半導体モジュール５３Ｌも、幅方向Ｙに並んで配置されている。
コンデンサ３は、これらの半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌに対して、厚み方向Ｘに並ぶ位置に配されている。そして、上記４つの半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌのうち、半導体モジュール５２Ｈ及び半導体モジュール５２Ｌ、すなわち最終オフモジュール５２が、半導体モジュール５３Ｈ及び半導体モジュール５３Ｌ、すなわち非最終オフモジュール５３よりも、コンデンサ３に近い位置に配されている。つまり、最終オフモジュール５２は、該最終オフモジュール５２に並列接続された非最終オフモジュール５３よりも、コンデンサ３に近い位置に配されている。
図１５、図１６に示すごとく、半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌは、パワー端子５５１、５５２において、高電位バスバー６１又は低電位バスバー６２を介して、コンデンサ３に接続されている。また、上アームモジュール５Ｈ（５２Ｈ、５３Ｈ）と下アームモジュール５Ｌ（５２Ｌ、５３Ｌ）とは、パワー端子５５２、５５１において、出力バスバー６３を介して接続されている。上述のように、最終オフモジュール５２（５２Ｈ、５２Ｌ）は、非最終オフモジュール５３（５３Ｈ、５３Ｌ）よりも、コンデンサ３に近い位置に配されている。
それゆえ、最終オフモジュール５２（５２Ｈ、５２Ｌ）とコンデンサ３との間の、高電位バスバー６１を介した電流経路の距離は、非最終オフモジュール５３（５３Ｈ、５３Ｌ）とコンデンサ３との間の、高電位バスバー６１を介した電流経路の距離よりも、短い。同様に、最終オフモジュール５２（５２Ｈ、５２Ｌ）とコンデンサ３との間の、低電位バスバー６２を介した電流経路の距離は、非最終オフモジュール５３（５３Ｈ、５３Ｌ）とコンデンサ３との間の、低電位バスバー６２を介した電流経路の距離よりも、短い。
なお、図１４、図１５に示すごとく、半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌは、半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌを冷却する冷却管７１と共に、厚み方向Ｘに積層されている。半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌは、その厚み方向Ｘの両主面において、冷却管７１と接触している。複数の冷却管７１は、幅方向Ｙにおける両端部付近において、互いに連結されている。また、積層方向（すなわち厚み方向Ｘ）の一端に配された冷却管７１には、冷媒を導入する冷媒導入管７２１と、冷媒を排出する冷媒排出管７２２とが設けてある。また、積層方向の一端に配された冷却管７１に、コンデンサ３が接触している。コンデンサ３は、冷却管７１を挟んで、半導体モジュール５２Ｈ及び半導体モジュール５２Ｌに隣接している。
また、図１４、図１５には、電力変換装置１における一つのレグを構成する半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌのみを表した。他の２つのレグを構成する半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌについては、図１４、図１５に示す積層体に対して、厚み方向Ｘにおける、コンデンサ３と反対側の位置に、積層することができる。他の２つのレグを構成する半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌは、図１４、図１５に表した半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌと同様に、冷却管７１と交互に積層することができる。そして、これらの半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌについても、共通のレグを構成する半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌの中で、最終オフモジュール５２（５２Ｈ、５２Ｌ）を、非最終オフモジュール５３（５３Ｈ、５３Ｌ）よりも、コンデンサ３に近い側に配置する。
その他の構成は、実施形態１と同様である。
本実施形態においては、半導体モジュールとコンデンサ３との間のバスバー６１、６２、６３におけるインダクタンスを調整することで、最終オフ閉回路１０１のインダクタンスが非最終オフ閉回路１０２のインダクタンスよりも小さくなるようにすることができる。それゆえ、半導体モジュールの内部構造において、インダクタンスの差を設けるなどの必要がない。つまり、各半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌを互いに略同様の構造とすることができる。
また、特に、高電位バスバー６１及び低電位バスバー６２における電流経路においてインダクタンスの差を設けることで、バスバー６１、６２、６３等の配線の複雑化を招くことなく、容易に、最終オフ閉回路１０１のインダクタンスを小さくすることができる。
また、最終オフモジュール５２を、非最終オフモジュール５３よりも、コンデンサ３に近い位置に配している。これにより、半導体モジュール５２Ｈ、５３Ｈ、５２Ｌ、５３Ｌの配置の仕方によって、容易に、最終オフ閉回路１０１のインダクタンスを小さくすることができる。
その他、実施形態１と同様の作用効果を有する。
（実施形態７）
本実施形態は、図１７〜図２２に示すごとく、上アーム半導体２Ｈと下アーム半導体２Ｌとが、共通の半導体モジュールである上下共通モジュール５２０、５３０に搭載されている形態である。
上下共通モジュール５２０、５３０は、高電位配線１１Ｈを構成する高電位バスバー６１と、低電位配線１１Ｌを構成する低電位バスバー６２とによって、コンデンサ３に接続されている。そして、最終オフ閉回路１０１に含まれる高電位バスバー６１と低電位バスバー６２とのインダクタンスの合計は、非最終オフ閉回路１０２に含まれる高電位バスバー６１と低電位バスバー６２とのインダクタンスの合計よりも小さい。
図１７、図１８に示すごとく、コンデンサ３と、最終オフ素子２２を搭載した上下共通モジュール５２０との間の高電位バスバー６１のインダクタンスをＬ１１とする。コンデンサ３と、最終オフ素子２２を搭載した上下共通モジュール５２０との間の低電位バスバー６２のインダクタンスをＬ１２とする。コンデンサ３と、非最終オフ素子２３を搭載した上下共通モジュール５３０との間の高電位バスバー６１のインダクタンスをＬ２１とする。コンデンサ３と、非最終オフ素子２３を搭載した上下共通モジュール５３０との間の低電位バスバー６２のインダクタンスをＬ２２とする。
そして、図１７に示すごとく、上アーム半導体２Ｈのスイッチングに注目した場合に比較すべき最終オフ閉回路１０１と非最終オフ閉回路１０２とを考えると、Ｌ１１＋Ｌ１２＜Ｌ２１＋Ｌ１２となる。
また、図１８に示すごとく、下アーム半導体２Ｌのスイッチングに注目した場合に比較すべき最終オフ閉回路１０１と非最終オフ閉回路１０２とを考えると、Ｌ１１＋Ｌ１２＜Ｌ１１＋Ｌ２２となる。
したがって、全体を考慮すると、Ｌ１１＜Ｌ２１、かつ、Ｌ１２＜Ｌ２２とすることが望まれる。
上下共通モジュール５２０、５３０は、図１９〜図２１に示すごとく、上アーム半導体２Ｈと下アーム半導体２Ｌとを搭載している。そして、上下共通モジュール５２０、５３０は、パワー端子として、高電位端子５５Ｈ及び低電位端子５５Ｌを有すると共に、さらに出力端子５５３を有する。高電位端子５５Ｈは、モジュール本体５５０内において、上アーム半導体２Ｈに接続されている。低電位端子５５Ｌは、モジュール本体５５０内において、下アーム半導体２Ｌに接続されている。出力端子５５３は、モジュール本体５５０内において、上アーム半導体２Ｈ及び下アーム半導体２Ｌに接続されている。高電位端子５５Ｈ、低電位端子５５Ｌ、及び出力端子５５３は、モジュール本体５５０から突出形成されている。
高電位端子５５Ｈ、低電位端子５５Ｌ、及び出力端子５５３は、モジュール本体５５０から、高さ方向Ｚにおける同じ方向に突出している。
また、図２１に示すごとく、上下共通モジュール５２０においては、上アーム半導体２Ｈが、互いに対向配置された２枚の電極板５５４、５５５の間に、スペーサ５６を介して挟持してある。また、下アーム半導体２Ｌも、互いに対向配置された２枚の電極板５５６、５５７の間に、スペーサ５６を介して挟持してある。電極板５５４、５５６とスイッチング素子２、スイッチング素子２とスペーサ５６、スペーサ５６と電極板５５５、５５７とは、互いにハンダにて接続されている。
このようにして、上アーム半導体２Ｈと２枚の電極板５５４、５５５とスペーサ５６とによって、一つの積層体が構成され、下アーム半導体２Ｌと２枚の電極板５５６、５５７とスペーサ５６とによって、他の一つの積層体が構成されている。
この２組の積層体は、樹脂部５７にて一体化されて、一つの上下共通モジュール５２０を構成している。また、上アーム半導体２Ｈに積層された一方の電極板５５４は、高電位端子５５Ｈに接続されている。下アーム半導体２Ｌに積層された一方の電極板５５７は、低電位端子５５Ｌに接続されている。上アーム半導体２Ｈに積層された他方の電極板５５５と、下アーム半導体２Ｌに積層された他方の電極板５５６とは、互いに電気的に接続されている。そして、これらは、出力端子５５３に電気的に接続されている。
また、上述の４枚の電極板５５４、５５５、５５６、５５７は、上下共通モジュール５２０の厚み方向Ｘにおける両主面に露出しており、放熱板としても機能する。なお、高電位端子５５Ｈに接続された電極板５５４と、低電位端子５５Ｌに接続された電極板５５７とは、上下共通モジュール５２０における互いに反対側の面に露出している。また、出力端子５５３に電気的に接続された２つの電極板５５５、５５６は、上下共通モジュール５２０における互いに反対側の面に露出している。
なお、他の上下共通モジュール５３０も、半導体素子の種類が異なる以外は、上述した上下共通モジュール５２０と同様の構造となっている。
一つのレグを構成する上下共通モジュール５２０、５３０は、２つ存在している。その一方の上下共通モジュール５２０が、図１９に示すごとく、最終オフ素子２２を搭載した最終オフモジュール５２でもあり、他方の上下共通モジュール５３０が、図２０に示すごとく、非最終オフ素子２３を搭載した非最終オフモジュール５３でもある。
図２２に示すごとく、電力変換装置１は、２つの上下共通モジュール５２０、５３０を厚み方向Ｘに積層配置してなる。そして、最終オフモジュール５２である上下共通モジュール５２０が、非最終オフモジュール５３である上下共通モジュール５３０よりも、コンデンサ３に近い側に配されている。
その他の構成は、実施形態６と同様である。
本実施形態においては、上アーム半導体２Ｈと下アーム半導体２Ｌとを、一つの上下共通モジュール５２０、５３０に搭載しているため、電力変換装置１の小型化を容易にすることができる。また、最終オフ素子２２と、その反対側のアームの還流許容素子２１とが、一つの上下共通モジュール５２０、５３０に搭載されることとなるため、最終オフ閉回路１０１のインダクタンスを効果的に小さくすることができる。
その他、実施形態６と同様の作用効果を有する。
（実施形態８）
本実施形態は、図２３〜図２６に示すごとく、一つのレグを構成する２つの並列接続体２０の半導体素子を、一つの半導体モジュールであるレグ共通モジュール５００に搭載した形態である。
本実施形態において、図２３に示すごとく、上アーム半導体２Ｈの並列接続体２０は、最終オフ素子２２、非最終オフ素子２３、及び還流許容素子２１を有する。下アーム半導体２Ｌの並列接続体２０は、最終オフ素子２２と非最終オフ素子２３と還流許容素子２１とを有する。上アーム半導体２Ｈにおける最終オフ素子２２、非最終オフ素子２３、及び還流許容素子２１と、下アーム半導体２Ｌにおける最終オフ素子２２と非最終オフ素子２３と還流許容素子２１とは、一つの共通の半導体モジュールであるレグ共通モジュール５００に搭載されている。なお、実施形態１と同様に、一つのＭＯＳＦＥＴが最終オフ素子２２と還流許容素子２１とを兼ねている。
図２５に示すごとく、レグ共通モジュール５００は、上アーム半導体２Ｈに接続された高電位端子５５Ｈと、下アーム半導体２Ｌに接続された低電位端子５５Ｌと、上アーム半導体２Ｈ及び下アーム半導体２Ｌに接続された出力端子５５３とを、モジュール本体５５０から突出形成してなる。
モジュール本体５５０内において、次の２つの配線経路５０１、５０２を考える。すなわち、第１の配線経路５０１は、互いに反対側のアームに属する最終オフ素子２２と還流許容素子２１とを通り、高電位端子５５Ｈと低電位端子５５Ｌとを繋ぐ配線経路である。第２の配線経路５０２は、互いに反対側のアームに属する非最終オフ素子２３と還流許容素子２１とを通り、高電位端子５５Ｈと低電位端子５５Ｌとを繋ぐ配線経路である。このとき、第１の配線経路５０１の合計のインダクタンスが、第２の配線経路５０２の合計のインダクタンスよりも小さくなるようにしてある。
図２３に示すごとく、上アーム半導体２Ｈのスイッチングに注目した場合、第１の配線経路５０１のインダクタンスは、Ｌ１５＋Ｌ１６＋Ｌ１７にて表すことができる。第２の配線経路５０２のインダクタンスは、Ｌ２５＋Ｌ２６＋Ｌ１７にて表すことができる。つまり、Ｌ１５＋Ｌ１６＋Ｌ１７＜Ｌ２５＋Ｌ２６＋Ｌ１７である。特に、本実施形態においては、Ｌ１５＜Ｌ２５、Ｌ１６＜Ｌ２６である。
Ｌ１５は、高電位端子５５Ｈと上アーム半導体２Ｈの最終オフ素子２２との間の配線のインダクタンスである。Ｌ１６は、上アーム半導体２Ｈの最終オフ素子２２から、出力端子５５３と同電位の電極板５５５、５５６を介して下アーム半導体２Ｌの還流許容素子２１に至る配線のインダクタンスである。Ｌ１７は、下アーム半導体２Ｌの還流許容素子２１と低電位端子５５Ｌとの間の配線のインダクタンスである。Ｌ２５は、高電位端子５５Ｈと上アーム半導体２Ｈの最終オフ素子２２との間の配線のインダクタンスである。Ｌ２６は、上アーム半導体２Ｈの非最終オフ素子２３から、出力端子５５３と同電位の電極板５５５、５５６を介して下アーム半導体２Ｌの還流許容素子２１に至る配線のインダクタンスである。
次に、下アーム半導体２Ｌのスイッチングに注目した場合につき、図２４を用いて説明する。この場合、第１の配線経路５０１のインダクタンスは、Ｌ１５＋Ｌ１６＋Ｌ１７にて表すことができる。第２の配線経路５０２のインダクタンスは、Ｌ１５＋Ｌ２８＋Ｌ２７にて表すことができる。つまり、Ｌ１５＋Ｌ１６＋Ｌ１７＜Ｌ１５＋Ｌ２８＋Ｌ２７である。特に、本実施形態においては、Ｌ１６＜Ｌ２８、Ｌ１６＜Ｌ２６である。
ここで、Ｌ１５は、高電位端子５５Ｈと上アーム半導体２Ｈの還流許容素子２１との間の配線のインダクタンスである。Ｌ１６は、上アーム半導体２Ｈの還流許容素子２１から、出力端子５５３と同電位の電極板５５５、５５６を介して下アーム半導体２Ｌの最終オフ素子２２に至る配線のインダクタンスである。Ｌ１７は、下アーム半導体２Ｌの最終オフ素子２２と低電位端子５５Ｌとの間の配線のインダクタンスである。Ｌ２７は、下アーム半導体２Ｌの非最終オフ素子２３と低電位端子５５２との間の配線のインダクタンスである。Ｌ２８は、上アーム半導体２Ｈの還流許容素子２１から、出力端子５５３と同電位の電極板５５５、５５６を介して下アーム半導体２Ｌの非最終オフ素子２３に至る配線のインダクタンスである。
なお、Ｌ１５、Ｌ１６、Ｌ１７は、下アーム半導体２Ｌのスイッチングに注目した場合と、上アーム半導体２Ｈのスイッチングに注目した場合とで、同等であるため、同じ符号を付した。
上述のように、レグ共通モジュール５００のモジュール本体５５０の内部において、最終オフ素子２２及び還流許容素子２１を通る電流経路のインダクタンスと、非最終オフ素子２３及び還流許容素子２１を通る電流経路のインダクタンスとの間に、差を設けている。
レグ共通モジュール５００は、図２５、図２６に示すごとく、２組の並列接続体２０を構成する４つのスイッチング素子２を搭載している。すなわち、レグ共通モジュール５００のモジュール本体５５０には、最終オフ素子２２と非最終オフ素子２３との並列接続体２０が、二組、内蔵されている。上アーム半導体２Ｈの並列接続体２０を構成する最終オフ素子２２と非最終オフ素子２３とは、電極板５５４と電極板５５５とによって並列接続されている。下アーム半導体２Ｌの並列接続体２０を構成する最終オフ素子２２と非最終オフ素子２３とは、電極板５５６と電極板５５７とによって並列接続されている。
レグ共通モジュール５００は、２つの最終オフ素子２２と、２つの非最終オフ素子２３とを、一つの方向に沿って並べて搭載している。具体的には、幅方向Ｙに、２つの最終オフ素子２２と、２つの非最終オフ素子２３とが、一列に並んでいる。そして、２つの最終オフ素子２２は、２つの非最終オフ素子２３の間に配置している。還流許容素子２１は、ＭＯＳＦＥＴにて最終オフ素子２２と共に構成されているため、還流許容素子２１も２つの非最終オフ素子２３の間に配置していることとなる。
実施形態７において示した上下共通モジュール５２０、５３０と同様に、図２５に示すごとく、レグ共通モジュール５００において、高電位端子５５Ｈ、低電位端子５５Ｌ、及び出力端子５５３は、モジュール本体５５０から、高さ方向Ｚにおける同じ方向に突出している。ただし、高電位端子５５Ｈと低電位端子５５Ｌとは、出力端子５５３よりも幅方向Ｙにおけるモジュール本体５５０の中央に近い位置に配されている。具体的には、２つの非最終オフ素子２３よりも、幅方向Ｙにおけるモジュール本体５５０の中央に近い位置に、高電位端子５５Ｈ及び低電位端子５５Ｌが配されている。そして、厚み方向Ｘから見たとき、高電位端子５５Ｈは、上アーム半導体２Ｈの最終オフ素子２２と高さ方向Ｚに重なる位置に配されており、低電位端子５５Ｌは、下アーム半導体２Ｌの最終オフ素子２２と高さ方向Ｚに重なる位置に配されている。
このような配置にすることで、高電位端子５５Ｈから、上アーム半導体２Ｈの最終オフ素子２２、下アーム半導体２Ｌの最終オフ素子２２が兼ねている還流許容素子２１を介して、低電位端子５５Ｌに至る電流経路を効果的に短くすることができる。それゆえ、この電流経路のインダクタンスを短くすることができる。この電流経路は、上述の第１の配線経路５０１である。したがって、最終オフ閉回路１０１のインダクタンスを低減しやすくなる。
また、同様に、高電位端子５５Ｈから、上アーム半導体２Ｈの最終オフ素子２２が兼ねている還流許容素子２１、下アーム半導体２Ｌの最終オフ素子２２を介して、低電位端子５５Ｌに至る電流経路も、効果的に短くすることができる。
その他の構成は、実施形態１と同様である。
本実施形態においては、一つのレグを構成する２つの並列接続体２０の半導体素子を、一つの半導体モジュールであるレグ共通モジュール５００に搭載しているため、電力変換装置１の小型化を容易にすることができる。また、最終オフ素子２２と、その反対側のアームの還流許容素子２１とが、一つのレグ共通モジュール５００に搭載されることとなるため、最終オフ閉回路１０１のインダクタンスを効果的に小さくすることができる。
また、共通モジュール５００の内部において、最終オフ閉回路１０１の一部となる電流経路のインダクタンスを低減している。そのため、電力変換装置１を形成する際にも、最終オフ閉回路１０１のインダクタンスを容易に低減することができる。また、２つの最終オフ素子２２は、２つの非最終オフ素子２３の間に配置している。かかる配置とすることで、上述のように、効果的に、最終オフ閉回路１０１のインダクタンスを低減することができる。
その他、実施形態１と同様の作用効果を有する。
（実施形態９）
本実施形態は、図２７〜図３０に示すごとく、一つの並列接続体２０を一つの共通の半導体モジュールである上アーム共通モジュール５０Ｈ、下アーム共通モジュール５０Ｌに搭載した形態である。
図２７に示すごとく、上アーム半導体２Ｈの並列接続体２０は、最終オフ素子２２、非最終オフ素子２３、及び還流許容素子２１を有する。下アーム半導体２Ｌの並列接続体２０は、最終オフ素子２２と非最終オフ素子２３と還流許容素子２１とを有する。上アーム半導体２Ｈにおける最終オフ素子２２、非最終オフ素子２３、及び還流許容素子２１は、一つの共通の半導体モジュールである上アーム共通モジュール５０Ｈに搭載されている。下アーム半導体２Ｌにおける最終オフ素子２２と非最終オフ素子２３と還流許容素子２１とは、一つの共通の半導体モジュールである下アーム共通モジュール５０Ｌに搭載されている。
図２９に示すごとく、上アーム共通モジュール５０Ｈと下アーム共通モジュール５０Ｌとは、それぞれ、２つのパワー端子５５１、５５２をモジュール本体５５０から突出形成してなる。モジュール本体５５０内において、図２８に示すごとく、次の２つの配線経路５０３、５０４を考える。すなわち、第１の配線経路５０３は、最終オフ素子２２を通り２つのパワー端子５５１、５５２を繋ぐ配線経路である。第２の配線経路５０４は、非最終オフ素子２３を通り２つのパワー端子を繋ぐ配線経路である。このとき、第１の配線経路５０３の合計のインダクタンスが、第２の配線経路５０４の合計のインダクタンスよりも小さくなるようにしてある。
図２８に示すごとく、第１の配線経路５０３のインダクタンスは、Ｌ１５＋Ｌ１６にて表すことができる。第２の配線経路５０４のインダクタンスは、Ｌ２５＋Ｌ２６にて表すことができる。つまり、Ｌ１５＋Ｌ１６＜Ｌ２５＋Ｌ２６である。
Ｌ１５は、高電位側のパワー端子５５１と最終オフ素子２２との間の配線のインダクタンスである。Ｌ１６は、低電位側のパワー端子５５２と最終オフ素子２２との間の配線のインダクタンスである。Ｌ２５は、高電位側のパワー端子５５１と非最終オフ素子２３との間の配線のインダクタンスである。Ｌ２６は、低電位側のパワー端子５５２と非最終オフ素子２３との間の配線のインダクタンスである。
つまり、上アーム共通モジュール５０Ｈ及び下アーム共通モジュール５０Ｌは、それぞれモジュール本体５５０の内部において、最終オフ素子２２を通る電流経路のインダクタンスと、非最終オフ素子２３を通る電流経路のインダクタンスとの間に、差を設けている。
上アーム共通モジュール５０Ｈ、下アーム共通モジュール５０Ｌは、同様の構造を有する。それゆえ、以下においては、適宜、上アーム共通モジュール５０Ｈを用いてその構造を説明する。上アーム共通モジュール５０Ｈは、図２９、図３０に示すごとく、並列接続体２０を構成する２つのスイッチング素子２を搭載している。すなわち、２つのスイッチング素子２は、２枚の電極板５５８、５５９によって並列接続されている。つまり、最終オフ素子２２と非最終オフ素子２３とが、２枚の電極板５５８、５５９によって、厚み方向Ｘから挟持された構成となっている。そして、最終オフ素子２２と非最終オフ素子２３とは、幅方向Ｙに並んで配置されている。
図２９に示すごとく、上アーム共通モジュール５０Ｈは、２つのパワー端子５５１、５５２を、モジュール本体５５０から同じ方向に突出させてある。２つのパワー端子５５１、５５２の根元部の中央位置Ｃは、最終オフ素子２２と非最終オフ素子２３との並び方向、すなわち幅方向Ｙにおいて、非最終オフ素子２３よりも最終オフ素子２２に近い位置にある。還流許容素子２１は、ＭＯＳＦＥＴにて最終オフ素子２２と共に構成されている。そのため、２つのパワー端子５５１、５５２の根元部の中央位置Ｃは、還流許容素子２１にも、非最終オフ素子２３よりも近い位置に配置されていることとなる。
このような配置とすることで、最終オフ素子２２を通り２つのパワー端子５５１、５５２を繋ぐ配線経路を短くすることができる。その結果、この電流経路のインダクタンスを低減することができる。この電流経路は、上述の第１の配線経路５０３でもある。それゆえ、最終オフ閉回路１０１のインダクタンスを、低減しやすくなる。
その他の構成は、実施形態１と同様である。
本実施形態においては、一つの並列接続体２０を一つの共通の半導体モジュール、すなわち、上アーム共通モジュール５０Ｈ又は下アーム共通モジュール５０Ｌに搭載している。そのため、電力変換装置１の小型化を容易にすることができる。
また、上アーム共通モジュール５０Ｈ又は下アーム共通モジュール５０Ｌの内部において、最終オフ閉回路１０１の一部となる電流経路のインダクタンスを低減している。そのため、電力変換装置１を形成する際にも、最終オフ閉回路１０１のインダクタンスを容易に低減することができる。
その他、実施形態１と同様の作用効果を有する。
本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。
なお、実施形態６、７においては、バスバー６１、６２、６３によって、最終オフ閉回路１０１のインダクタンスを非最終オフ閉回路１０２のインダクタンスよりも小さくする構成としている。また、実施形態８、９においては、半導体モジュールの内部構造によって、最終オフ閉回路１０１のインダクタンスを非最終オフ閉回路１０２のインダクタンスよりも小さくする構成としている。しかし、最終オフ閉回路１０１のインダクタンスを非最終オフ閉回路１０２のインダクタンスよりも小さくする構成であれば、これらの手法に限らず、他の手法を採用することもできる。
１、１０ 電力変換装置
１０１ 最終オフ閉回路
１０２ 非最終オフ閉回路
２ スイッチング素子
２０ 並列接続体
２１ 還流許容素子
２２ 最終オフ素子
２３ 非最終オフ素子
２Ｈ 上アーム半導体
２Ｌ 下アーム半導体

Claims (20)

  1. 高電位配線（１１Ｈ）及び低電位配線（１１Ｌ）と、
    上記高電位配線に接続された上アーム半導体（２Ｈ）と、
    上記上アーム半導体に直列接続されると共に上記低電位配線に接続された下アーム半導体（２Ｌ）と、
    上記高電位配線と上記低電位配線との間に接続されたコンデンサ（３）と、を有し、
    互いに直列接続された上記上アーム半導体と上記下アーム半導体との少なくとも一方は、スイッチング素子（２）が２つ以上並列接続された並列接続体（２０）を構成しており、
    互いに直列接続された上記上アーム半導体と上記下アーム半導体とのうち、少なくとも上記並列接続体と反対側のアームには、上記低電位配線側から上記高電位配線側へ向かう方向の電流を許容する半導体素子である還流許容素子（２１）が設けられており、
    上記並列接続体を構成する複数の上記スイッチング素子は、ターンオフのタイミングが互いにずれるようにスイッチング制御され、
    上記並列接続体を構成する複数の上記スイッチング素子のうち、最後にターンオフされる上記スイッチング素子である最終オフ素子（２２）と、他の上記スイッチング素子である非最終オフ素子（２３）とが、特定されており、
    上記最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る最終オフ閉回路（１０１）のインダクタンスは、当該最終オフ素子に並列接続された上記非最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る非最終オフ閉回路（１０２）のインダクタンスよりも小さく、
    上記並列接続体を構成する複数の上記スイッチング素子は、ターンオンのタイミングが互いにずれるようにスイッチング制御され、上記最終オフ素子は、上記並列接続体を構成する複数の上記スイッチング素子のうち、最初にターンオンされるようにスイッチング制御される上記スイッチング素子でもある、電力変換装置（１）。
  2. 上記並列接続体を構成する複数の上記スイッチング素子は、ＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴとである、請求項１に記載の電力変換装置。
  3. 上記最終オフ素子は、ＳｉＣ−ＭＯＳＦＥＴであり、上記非最終オフ素子は、Ｓｉ−ＩＧＢＴである、請求項２に記載の電力変換装置。
  4. 上記最終オフ素子は、Ｓｉ−ＩＧＢＴであり、上記非最終オフ素子は、ＳｉＣ−ＭＯＳＦＥＴである、請求項２に記載の電力変換装置。
  5. 上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、半導体モジュールに搭載されており、上記最終オフ素子と上記非最終オフ素子とは、互いに独立した個別の上記半導体モジュールである最終オフモジュール（５２）と非最終オフモジュール（５３）とにそれぞれ搭載されており、上記最終オフ閉回路及び上記非最終オフ閉回路は、それぞれ、上記半導体モジュールと、上記コンデンサと、上記半導体モジュールに接続されたバスバー（６１、６２、６３）とを含み、上記最終オフ閉回路に含まれるバスバーのインダクタンスの合計は、上記非最終オフ閉回路に含まれるバスバーのインダクタンスの合計よりも小さい、請求項１〜４のいずれか一項に記載の電力変換装置。
  6. 上記上アーム半導体と上記下アーム半導体とは、互いに独立した個別の上記半導体モジュールである上アームモジュール（５Ｈ）と下アームモジュール（５Ｌ）とにそれぞれ搭載されており、上記上アームモジュールと上記下アームモジュールとは、互いに中間バスバー（６３）によって接続されており、また、上記上アームモジュールは、上記高電位配線を構成する高電位バスバー（６１）によって上記コンデンサに接続され、上記下アームモジュールは、上記低電位配線を構成する低電位バスバー（６２）によって、上記コンデンサに接続されており、上記最終オフ閉回路に含まれる上記高電位バスバーと上記低電位バスバーと上記中間バスバーのインダクタンスの合計は、上記非最終オフ閉回路に含まれる上記高電位バスバーと上記低電位バスバーと上記中間バスバーのインダクタンスの合計よりも小さい、請求項５に記載の電力変換装置。
  7. 上記上アーム半導体と上記下アーム半導体とは、共通の上記半導体モジュールである上下共通モジュール（５２０、５３０）に搭載されており、該上下共通モジュールは、上記高電位配線を構成する高電位バスバー（６１）と、上記低電位配線を構成する低電位バスバー（６２）と、によって、上記コンデンサに接続されており、上記最終オフ閉回路に含まれる上記高電位バスバーと上記低電位バスバーのインダクタンスの合計は、上記非最終オフ閉回路に含まれる上記高電位バスバーと上記低電位バスバーとのインダクタンスの合計よりも小さい、請求項５に記載の電力変換装置。
  8. 上記最終オフモジュールは、該最終オフモジュールに並列接続された上記非最終オフモジュールよりも、上記コンデンサに近い位置に配されている、請求項６又は７に記載の電力変換装置。
  9. 上記上アーム半導体の上記並列接続体は、上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子を有し、上記下アーム半導体の上記並列接続体は、上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とを有し、上記上アーム半導体における上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子と、上記下アーム半導体における上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、一つの共通の半導体モジュールであるレグ共通モジュール（５００）に搭載されており、該レグ共通モジュールは、上記上アーム半導体に接続された高電位端子（５５Ｈ）と、上記下アーム半導体に接続された低電位端子（５５Ｌ）と、上記上アーム半導体及び上記下アーム半導体に接続された出力端子（５５３）とを、モジュール本体（５５０）から突出形成してなり、上記モジュール本体内において、互いに反対側のアームに属する上記最終オフ素子と上記還流許容素子とを通り、上記高電位端子と上記低電位端子とを繋ぐ配線経路の合計のインダクタンスは、互いに反対側のアームに属する上記非最終オフ素子と上記還流許容素子とを通り、上記高電位端子と上記低電位端子とを繋ぐ配線経路の合計のインダクタンスよりも小さい、請求項１〜４のいずれか一項に記載の電力変換装置。
  10. 上記レグ共通モジュールは、２つの上記最終オフ素子と、２つの上記非最終オフ素子とを、一つの方向に沿って並べて搭載しており、２つの上記最終オフ素子は、２つの上記非最終オフ素子の間に配置している、請求項９に記載の電力変換装置。
  11. 上記上アーム半導体の上記並列接続体は、上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子を有し、上記下アーム半導体の上記並列接続体は、上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とを有し、上記上アーム半導体における上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子は、一つの共通の半導体モジュールである上アーム共通モジュール（５０Ｈ）に搭載されており、上記下アーム半導体における上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、一つの共通の半導体モジュールである下アーム共通モジュール（５０Ｌ）に搭載されており、上記上アーム共通モジュールと上記下アーム共通モジュールとは、それぞれ、２つのパワー端子（５５１、５５２）をモジュール本体（５５０）から突出形成してなり、上記モジュール本体内において、上記最終オフ素子を通り上記パワー端子を繋ぐ配線経路のインダクタンスは、上記非最終オフ素子を通り上記パワー端子を繋ぐ配線経路のインダクタンスよりも小さい、請求項１〜４のいずれか一項に記載の電力変換装置。
  12. 上記上アーム共通モジュール及び上記下アーム共通モジュールは、それぞれ、上記２つのパワー端子を、上記モジュール本体から同じ方向に突出させてあり、上記２つのパワー端子の根元部の中央位置（Ｃ）は、上記最終オフ素子と上記非最終オフ素子との並び方向において、上記非最終オフ素子よりも上記最終オフ素子に近い位置にある、請求項１１に記載の電力変換装置。
  13. 高電位配線（１１Ｈ）及び低電位配線（１１Ｌ）と、
    上記高電位配線に接続された上アーム半導体（２Ｈ）と、
    上記上アーム半導体に直列接続されると共に上記低電位配線に接続された下アーム半導体（２Ｌ）と、
    上記高電位配線と上記低電位配線との間に接続されたコンデンサ（３）と、を有し、
    互いに直列接続された上記上アーム半導体と上記下アーム半導体との少なくとも一方は、スイッチング素子（２）が２つ以上並列接続された並列接続体（２０）を構成しており、
    互いに直列接続された上記上アーム半導体と上記下アーム半導体とのうち、少なくとも上記並列接続体と反対側のアームには、上記低電位配線側から上記高電位配線側へ向かう方向の電流を許容する半導体素子である還流許容素子（２１）が設けられており、
    上記並列接続体を構成する複数の上記スイッチング素子は、ターンオフのタイミングが互いにずれるようにスイッチング制御され、
    上記並列接続体を構成する複数の上記スイッチング素子のうち、最後にターンオフされる上記スイッチング素子である最終オフ素子（２２）と、他の上記スイッチング素子である非最終オフ素子（２３）とが、特定されており、
    上記最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る最終オフ閉回路（１０１）のインダクタンスは、当該最終オフ素子に並列接続された上記非最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る非最終オフ閉回路（１０２）のインダクタンスよりも小さく、
    上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、半導体モジュールに搭載されており、上記最終オフ素子と上記非最終オフ素子とは、互いに独立した個別の上記半導体モジュールである最終オフモジュール（５２）と非最終オフモジュール（５３）とにそれぞれ搭載されており、上記最終オフ閉回路及び上記非最終オフ閉回路は、それぞれ、上記半導体モジュールと、上記コンデンサと、上記半導体モジュールに接続されたバスバー（６１、６２、６３）とを含み、上記最終オフ閉回路に含まれるバスバーのインダクタンスの合計は、上記非最終オフ閉回路に含まれるバスバーのインダクタンスの合計よりも小さい、電力変換装置（１）。
  14. 上記上アーム半導体と上記下アーム半導体とは、互いに独立した個別の上記半導体モジュールである上アームモジュール（５Ｈ）と下アームモジュール（５Ｌ）とにそれぞれ搭載されており、上記上アームモジュールと上記下アームモジュールとは、互いに中間バスバー（６３）によって接続されており、また、上記上アームモジュールは、上記高電位配線を構成する高電位バスバー（６１）によって上記コンデンサに接続され、上記下アームモジュールは、上記低電位配線を構成する低電位バスバー（６２）によって、上記コンデンサに接続されており、上記最終オフ閉回路に含まれる上記高電位バスバーと上記低電位バスバーと上記中間バスバーのインダクタンスの合計は、上記非最終オフ閉回路に含まれる上記高電位バスバーと上記低電位バスバーと上記中間バスバーのインダクタンスの合計よりも小さい、請求項１３に記載の電力変換装置。
  15. 上記上アーム半導体と上記下アーム半導体とは、共通の上記半導体モジュールである上下共通モジュール（５２０、５３０）に搭載されており、該上下共通モジュールは、上記高電位配線を構成する高電位バスバー（６１）と、上記低電位配線を構成する低電位バスバー（６２）と、によって、上記コンデンサに接続されており、上記最終オフ閉回路に含まれる上記高電位バスバーと上記低電位バスバーのインダクタンスの合計は、上記非最終オフ閉回路に含まれる上記高電位バスバーと上記低電位バスバーとのインダクタンスの合計よりも小さい、請求項１３に記載の電力変換装置。
  16. 上記最終オフモジュールは、該最終オフモジュールに並列接続された上記非最終オフモジュールよりも、上記コンデンサに近い位置に配されている、請求項１４又は１５に記載の電力変換装置。
  17. 高電位配線（１１Ｈ）及び低電位配線（１１Ｌ）と、
    上記高電位配線に接続された上アーム半導体（２Ｈ）と、
    上記上アーム半導体に直列接続されると共に上記低電位配線に接続された下アーム半導体（２Ｌ）と、
    上記高電位配線と上記低電位配線との間に接続されたコンデンサ（３）と、を有し、
    互いに直列接続された上記上アーム半導体と上記下アーム半導体との少なくとも一方は、スイッチング素子（２）が２つ以上並列接続された並列接続体（２０）を構成しており、
    互いに直列接続された上記上アーム半導体と上記下アーム半導体とのうち、少なくとも上記並列接続体と反対側のアームには、上記低電位配線側から上記高電位配線側へ向かう方向の電流を許容する半導体素子である還流許容素子（２１）が設けられており、
    上記並列接続体を構成する複数の上記スイッチング素子は、ターンオフのタイミングが互いにずれるようにスイッチング制御され、
    上記並列接続体を構成する複数の上記スイッチング素子のうち、最後にターンオフされる上記スイッチング素子である最終オフ素子（２２）と、他の上記スイッチング素子である非最終オフ素子（２３）とが、特定されており、
    上記最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る最終オフ閉回路（１０１）のインダクタンスは、当該最終オフ素子に並列接続された上記非最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る非最終オフ閉回路（１０２）のインダクタンスよりも小さく、
    上記上アーム半導体の上記並列接続体は、上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子を有し、上記下アーム半導体の上記並列接続体は、上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とを有し、上記上アーム半導体における上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子と、上記下アーム半導体における上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、一つの共通の半導体モジュールであるレグ共通モジュール（５００）に搭載されており、該レグ共通モジュールは、上記上アーム半導体に接続された高電位端子（５５Ｈ）と、上記下アーム半導体に接続された低電位端子（５５Ｌ）と、上記上アーム半導体及び上記下アーム半導体に接続された出力端子（５５３）とを、モジュール本体（５５０）から突出形成してなり、上記モジュール本体内において、互いに反対側のアームに属する上記最終オフ素子と上記還流許容素子とを通り、上記高電位端子と上記低電位端子とを繋ぐ配線経路の合計のインダクタンスは、互いに反対側のアームに属する上記非最終オフ素子と上記還流許容素子とを通り、上記高電位端子と上記低電位端子とを繋ぐ配線経路の合計のインダクタンスよりも小さい、電力変換装置（１）。
  18. 上記レグ共通モジュールは、２つの上記最終オフ素子と、２つの上記非最終オフ素子とを、一つの方向に沿って並べて搭載しており、２つの上記最終オフ素子は、２つの上記非最終オフ素子の間に配置している、請求項１７に記載の電力変換装置。
  19. 高電位配線（１１Ｈ）及び低電位配線（１１Ｌ）と、
    上記高電位配線に接続された上アーム半導体（２Ｈ）と、
    上記上アーム半導体に直列接続されると共に上記低電位配線に接続された下アーム半導体（２Ｌ）と、
    上記高電位配線と上記低電位配線との間に接続されたコンデンサ（３）と、を有し、
    互いに直列接続された上記上アーム半導体と上記下アーム半導体との少なくとも一方は、スイッチング素子（２）が２つ以上並列接続された並列接続体（２０）を構成しており、
    互いに直列接続された上記上アーム半導体と上記下アーム半導体とのうち、少なくとも上記並列接続体と反対側のアームには、上記低電位配線側から上記高電位配線側へ向かう方向の電流を許容する半導体素子である還流許容素子（２１）が設けられており、
    上記並列接続体を構成する複数の上記スイッチング素子は、ターンオフのタイミングが互いにずれるようにスイッチング制御され、
    上記並列接続体を構成する複数の上記スイッチング素子のうち、最後にターンオフされる上記スイッチング素子である最終オフ素子（２２）と、他の上記スイッチング素子である非最終オフ素子（２３）とが、特定されており、
    上記最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る最終オフ閉回路（１０１）のインダクタンスは、当該最終オフ素子に並列接続された上記非最終オフ素子と、当該最終オフ素子と反対側のアームにおける上記還流許容素子と、上記コンデンサとを通る非最終オフ閉回路（１０２）のインダクタンスよりも小さく、
    上記上アーム半導体の上記並列接続体は、上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子を有し、上記下アーム半導体の上記並列接続体は、上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とを有し、上記上アーム半導体における上記最終オフ素子、上記非最終オフ素子、及び上記還流許容素子は、一つの共通の半導体モジュールである上アーム共通モジュール（５０Ｈ）に搭載されており、上記下アーム半導体における上記最終オフ素子と上記非最終オフ素子と上記還流許容素子とは、一つの共通の半導体モジュールである下アーム共通モジュール（５０Ｌ）に搭載されており、上記上アーム共通モジュールと上記下アーム共通モジュールとは、それぞれ、２つのパワー端子（５５１、５５２）をモジュール本体（５５０）から突出形成してなり、上記モジュール本体内において、上記最終オフ素子を通り上記パワー端子を繋ぐ配線経路のインダクタンスは、上記非最終オフ素子を通り上記パワー端子を繋ぐ配線経路のインダクタンスよりも小さい、電力変換装置（１）。
  20. 上記上アーム共通モジュール及び上記下アーム共通モジュールは、それぞれ、上記２つのパワー端子を、上記モジュール本体から同じ方向に突出させてあり、上記２つのパワー端子の根元部の中央位置（Ｃ）は、上記最終オフ素子と上記非最終オフ素子との並び方向において、上記非最終オフ素子よりも上記最終オフ素子に近い位置にある、請求項１９に記載の電力変換装置。
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