JP6757357B2 - 半導体のヘテロ構造およびその形成方法 - Google Patents

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Description

本開示は、概して半導体のヘテロ構造およびその形成方法に関する。
窒化物半導体は、例えば、新たな固体照明、無線通信用の高効率増幅器、これまでにない低損失の先進パワーエレクトロニクス、および新たな高性能デバイスの大規模アレイの作成に使用される。
窒化ガリウム（ＧａＮ）や他のＩＩＩ族窒化物材料（例えば、窒素と元素周期表のＩＩＩ族における少なくとも１つの元素とを含む半導体化合物）などのＩＩＩ−Ｖ族半導体は、高電力密度および高効率スイッチングが要求される多くのマイクロエレクトロニクス実装で使用される。このような実装例には、電界効果トランジスタ（ＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）が含まれる。
本概要は、詳細な説明において以下にさらに説明される概念の選択肢を紹介するために提供される。本概要は、特許請求される主題の重要なまたは本質的な特徴を特定することを意図したものではなく、特許請求される主題の範囲を限定するために使用されることを意図したものでもない。
一態様において、本明細書に開示される実施形態はヘテロ構造に関し、このヘテロ構造は、基板と、前記基板上に配置された中間層と、前記中間層上に配置された第１主面を有するＩＩＩ−Ｖ族層であって、当該ＩＩＩ−Ｖ族層の厚さ全体にわたる前記第１主面からの成長方向に沿って、第２主面で終端するまでに、ドーパント濃度の増加およびドーパント濃度の減少のうちの少なくとも一方を伴った複数の傾斜を含むように変化するドーパント濃度を有するＩＩＩ−Ｖ族層とを含む。
別の態様において、本明細書に開示される実施形態はヘテロ構造に関し、このヘテロ構造は、基板と、前記基板上に配置された中間層と、前記中間層上に配置された第１主面を有するＩＩＩ−Ｖ族層であって、当該ＩＩＩ−Ｖ族層の厚さ全体にわたる前記第１主面からの成長方向に沿って、第２主面で終端するまでに、複数の傾斜を含む周期的態様で変化するドーパント濃度を有するＩＩＩ−Ｖ族層とを含む。
さらに別の態様において、本明細書に開示される実施形態はヘテロ構造を製造する方法に関し、この方法は、基板上に中間層を堆積すること、前記中間層上にＩＩＩ−Ｖ族層を堆積することを含む。前記ＩＩＩ−Ｖ族層は、当該ＩＩＩ−Ｖ族層の厚さ全体にわたる第１主面からの成長方向に沿って、第２主面で終端するまでに、ドーパント濃度の増加およびドーパント濃度の減少のうちの少なくとも一方を伴った複数の傾斜を含むように変化するドーパント濃度を有する。
特許請求された主題の他の態様および利点は、以下の説明および添付の特許請求の範囲から明らかとなる。
本開示に従った半導体ヘテロ構造の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示のＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 本開示に従わないＩＩＩ−Ｖ族層内のドーパント濃度変化の実施形態を示す図。 実施例１のヘテロ構造と比較例１のヘテロ構造の垂直ブレークダウン電圧のプロットを示す図。 実施例１のヘテロ構造と比較例１のヘテロ構造の水平ブレークダウン電圧のプロットを示す図。
本明細書に開示される実施形態は、概して、半導体ヘテロ構造組成物およびそのヘテロ構造組成物を作製する方法に関する。具体的には、本明細書に開示される実施形態は、概して、基板と、中間層と、ＩＩＩ−Ｖ族層とを含む半導体ヘテロ構造であって、ＩＩＩ−Ｖ族層がその層全体にわたって変化するドーパント濃度を有する半導体ヘテロ構造に関する。
ＩＩＩ−Ｖ族半導体は、窒化ガリウム（ＧａＮ）からなるＩＩＩ族窒化物材料および／またはその合金、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などの合金を含む。これらの材料は、比較的広い直接バンドギャップと強い圧電分極を有する半導体化合物であり、高い破壊電界と二次元電子ガス（２ＤＥＧ）の生成を可能にする。その結果、ＧａＮなどのＩＩＩ族窒化物材料は、高出力密度および高効率スイッチングが要求される多くのマイクロエレクトロニクス実装で使用される。このような実装例としては、電界効果トランジスタ（ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、およびダイオードが挙げられる。
ＩＩＩ族窒化物半導体の固有材料特性は、理論上は高性能デバイスの製造を可能にするが、実際的な問題として、ＩＩＩ族窒化物材料の従来の成長環境は、典型的にはその性能を損なわせ得る不純物源を含む。例えば、ＩＩＩ族窒化物の成長環境における不純物源の存在は、重要なデバイス層の意図しないドーピングを引き起こし得る。例えばＨＥＭＴや他の高速スイッチングデバイスにおいて、このような意図しない不純物ドーピングは、デバイスの性能を低下させる場合がある。しかしながら、本出願では、特定の主要デバイス領域内の不純物／ドーパントプロファイルを選択的かつ制御可能に調節して性能を強化または最適化するべく、ＩＩＩ族窒化物または他のＩＩＩ−Ｖ族半導体材料を生成するために使用される成長条件／環境が綿密に操作される。例えば、ＩＩＩ−Ｖ層内のドーパント濃度を選択的に調節することにより、エピタキシャル堆積層の構造的一貫性や性質を改善することができ、ＩＩＩ−Ｖ層の動的な電気特性に悪影響を与える電流崩壊も低減することもできる。
概して、窒化ガリウムＩＩＩ−Ｖ層をエピタキシャル成長させる場合、その反応物は、トリメチルガリウム（ＴＭＧａ）またはトリエチルガリウム（ＴＥＧａ）とアンモニア（ＮＨ３）であり、これらは気相で反応する。１つまたは複数の実施形態において、反応混合物に使用されるアンモニアとガリウム化合物との割合は、窒化ガリウムＩＩＩ−Ｖ層の成長中において、より多量のアンモニアまたはより多量のガリウム化合物を含むように調整され得る。以下でさらに説明するように、反応混合物中のアンモニアとガリウム化合物との割合は、窒化ガリウムＩＩＩ−Ｖ層の成長中に、その成長層のドーパント濃度を調節するために調整され得る。このようにして、制御されたドーパント濃度プロファイル（すなわち、層の成長に伴うドーパント濃度の相対的変化）を有する窒化ガリウムＩＩＩ−Ｖ層を形成することができる。
１つまたは複数の実施形態では、使用されるアンモニアとガリウム化合物との割合だけでなく、窒化ガリウムＩＩＩ−Ｖ層の製造中に成長速度、圧力、および／または成長温度を調整することによって、ＩＩＩ−Ｖ層の成長中に、ドーパント濃度を選択的に調節することができる。１つまたは複数の実施形態では、これらの要因のうちの１つのみを操作することでＩＩＩ−Ｖ層の成長中にドーパント濃度を調節／調整することができ、または他の実施形態では、これらの要因のうちの２つ以上を操作することでドーパント濃度を調節／調整することができる。例えば、反応混合物に使用されるアンモニア濃度の増加、成長速度の上昇、成長システム内の圧力の増加、および／または成長温度の上昇は、本開示のＩＩＩ−Ｖ層におけるドーパント濃度の減少をもたらし得る。また、上述した操作と反対の操作を用いることにより、本開示のＩＩＩ−Ｖ層におけるドーパント濃度を増加させることができる。このように、ドーパント濃度を増加または減少させるために、ＩＩＩ−Ｖ層の製造中に、アンモニアとガリウム化合物との割合、成長速度、圧力、および／または成長温度が綿密かつ選択的に調節され得る。１つまたは複数の実施形態において、ＩＩＩ−Ｖ層のドーパント濃度は、いくつかの領域が約１×１０１８／ｃｍ３未満のドーパント濃度を有し、他の領域が約２×１０１９／ｃｍ３よりも高いドーパント濃度を有する状態で、ＩＩＩ−Ｖ層の厚さ全体にわたって変化し得る。このドーパント濃度は、上述したように、ＩＩＩ−Ｖ層を成長させるために使用される条件に依存する。他の実施形態では、ＩＩＩ−Ｖ層内のドーパント濃度は、いくつかの領域が約５×１０１８／ｃｍ３未満のドーパント濃度を有し、他の領域が５×１０１８／ｃｍ３よりも高いドーパント濃度を有する状態で、ＩＩＩ−Ｖ層の厚さ全体にわたって変化し得る。
ＩＩＩ−Ｖ層エピタキシャル成長法の一例として、本開示の１つまたは複数の実施形態によれば、ＩＩＩ−Ｖ族層は、特定の厚さについて、約１０００℃未満の安定した温度、約３μｍ／時間よりも大きい安定した成長速度、および約２００Ｔｏｒｒ未満の安定した圧力で成長し得る。これらの条件は、約５×１０１８／ｃｍ３よりも高い安定したドーパント濃度を有するＩＩＩ−Ｖ族層をもたらし得る。これらの条件で特定の厚さについて成長させた後、温度が約１０００℃よりも高い温度まで連続的に上昇され、成長速度が３μｍ／時間未満となるまで連続的に低下され、圧力が約２００Ｔｏｒｒよりも高い圧力まで連続的に増加され得る。これらの傾斜条件により、約５×１０１８／ｃｍ３よりも高いまたは上述したように約２×１０１９／ｃｍ３よりも高いドーパント濃度で始まり、約５×１０１８／ｃｍ３未満または上述したように約１×１０１８／ｃｍ３未満のドーパント濃度まで連続的にドーパント濃度が低下するＩＩＩ−Ｖ族層がもたらされ得る。そして、約５×１０１８／ｃｍ３未満または上述したように約１×１０１８／ｃｍ３未満の安定したドーパント濃度を有するＩＩＩ−Ｖ族層が特定の厚さにわたって製造され得るように成長条件が再度安定化され得る。これらの条件で特定の厚さについて成長させた後、温度が約１０００℃未満の温度まで連続的に低下され、成長速度が３μｍ／時間よりも大きくなるまで連続的に上昇され、圧力が約２００Ｔｏｒｒ未満の圧力まで連続的に低下され得る。これらの傾斜条件により、約５×１０１８／ｃｍ３未満または上述したように約１×１０１８／ｃｍ３未満のドーパント濃度で始まり、約５×１０１８／ｃｍ３よりも高いまたは上述したように約２×１０１９／ｃｍ３よりも高いドーパント濃度まで連続的にドーパント濃度が増加するＩＩＩ−Ｖ族層がもたらされ得る。そして、約５×１０１８／ｃｍ３よりも高いまたは上述したように約２×１０１９／ｃｍ３よりも高い安定したドーパント濃度を有するＩＩＩ−Ｖ族層が特定の厚さにわたって製造され得るように成長条件が再度安定化され得る。このような特定の成長条件変更のシーケンスは、ＩＩＩ−Ｖ族層の厚さ全体にわたってドーパント濃度を調節するべく、必要に応じて繰り返され得る。
１つまたは複数の実施形態において、選択的に調節され得るドーパントは、炭素（Ｃ）、酸素（Ｏ）、水素（Ｈ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、クロム（Ｃｒ）、およびカドミウム（Ｃｄ）のうちの少なくとも１つを含み得る。これらのドーパントは、本開示によるＩＩＩ族窒化物の特定の層または構造あるいは他のＩＩＩ−Ｖ族半導体構造に意図せずに存在し得るかまたは選択的に導入され得る。さらに、これらの特定のドーパントを記載したが、本発明の概念の範囲から逸脱することなく、追加のドーパントを半導体構造に含めることができることが理解され得る。
１つまたは複数の実施形態において、ドーパント濃度は、ドープされた層の厚さ全体にわたって周期的態様または非周期的態様で変化し得る。具体的には、本開示では、周期的態様で変化すると言えるドーパント濃度は、その層の厚さ全体にわたって反復的に変化する濃度であり、非周期的なドーパント濃度は反復しない。例えば、ドーパント濃度における周期的変化において、ドーパント濃度が濃度Ａで始まり、濃度Ｂに変化した後に濃度Ａに戻る場合、この概略的なパターンが繰り返される。さらには、周期的であるとみなすために、各特定の濃度レベル（例えばＡ，Ｂ）の厚さも、任意の遷移厚さ（例えばドーパント濃度が濃度Ａから濃度Ｂに変化するときの厚さ）を伴って繰り返される。本出願で提示され、以下で説明する図２〜図１２は、ドーパント濃度の周期的変化および非周期的変化が何を意味するかをさらに説明するのに役立つ。
図１は、本開示に従った半導体ヘテロ構造の一実施形態の断面図を示す。半導体ヘテロ構造１００は、基板１０２と、基板１０２の上面に配置された中間層１０４と、中間層１０４の上面に配置されたＩＩＩ−Ｖ族層１０６とを含む。図１に示すように、ＩＩＩ−Ｖ族層１０６は下面１０８と上面１１０とを有し、これらの面は主面とも呼ばれる。これらの面の間の距離はＩＩＩ−Ｖ族層の厚さとみなせる。本出願において「配置される」という記載は、面上に直接的に配置されること、または面上に間接的に配置されることを意味し得ることを理解されたい。例えば、面上に直接的に配置される層とは、層と面との間に物理的接触があることを意味し、面上に間接的に配置される層とは、その面と対象層との間に別個の層が配置され得ることを意味する。
１つまたは複数の実施形態において、ヘテロ構造の基板は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、サファイア（Ａｌ２Ｏ３）のうちの１つから形成され得る。１つまたは複数の実施形態において、図１に示されるような本開示の半導体ヘテロ構造は、基板と中間層との間に配置される核形成層を含んでいてもよい。これらの実施形態において、核形成層は基板の上面全体に配置され、中間層は核形成層の上面全体に配置され得る。核形成層は、窒化アルミニウムから構成され得る。
１つまたは複数の実施形態において、中間層は、窒化アルミニウム、上述したような窒化ガリウムの合金、またはＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）などのアルミニウムとガリウムの合金から形成され得る。１つまたは複数の実施形態において、中間層は、傾斜構造および／または超格子構造を有していてもよい。具体的に、傾斜構造とは、その構造全体にわたって濃度が変化する層（例えば、ＡｌｘＧａ１−ｘＮにおけるｘの値がその層全体にわたって変化すること）を言い、超格子構造とは、多数回繰り返される少なくとも２つの異なる層を備える積層構造を言う。１つまたは複数の実施形態において、積層構造は、ＡｌＮ層とＡｌＧａＮ層とが繰り返される層とすることができる。
１つまたは複数の実施形態において、ＩＩＩ−Ｖ族層は、その厚さ全体にわたってまたはその厚さの少なくとも一部にわたって、周期的または非周期的な態様で変化するドーパント濃度を有する。以下でより詳細に説明するように、ＩＩＩ−Ｖ族層のドーパント濃度またはドーパント濃度プロファイル（すなわち、層の厚さの増加に伴うドーパント濃度の相対的変化）は、いくつかの方法で変化させることができる。
１つまたは複数の実施形態において、ＩＩＩ−Ｖ族層は、成長方向に沿った少なくとも１つの連続的な傾斜を含む変動ドーパント濃度を有し得る。連続的な傾斜は、ドーパント濃度が一定の割合で連続的に増加または減少している厚さ領域を意味する。この連続的な傾斜の厚さは、約０．００１μｍ〜２０μｍまたは約０．０１μｍ〜０．５μｍとすることができる。１つまたは複数の実施形態において、ＩＩＩ−Ｖ族層内には、複数の連続的な傾斜領域が存在してもよく、ドーパント濃度がより高いドーパント濃度またはより低いドーパント濃度へと連続的に増加するこの複数の厚さ領域は、実質的にすべて同じ厚さであってもよいし、ＩＩＩ−Ｖ層の成長方向に進むとより薄くなってもよいし、成長方向に進むとより厚くなってもよいし、あるいは、高ドーパント濃度領域から低ドーパント濃度領域への連続的傾斜と低ドーパント濃度領域から高ドーパント濃度領域への連続的傾斜との両方を含む実施形態の場合を考慮すると上記いずれかの組み合わせであってもよい。
連続的な傾斜の使用は、ＩＩＩ−Ｖ族層の成長を複雑にし得るドーパント濃度の急激な変化がないため、その厚さ全体にわたり炭素濃度の変動を有するＩＩＩ−Ｖ族層のエピタキシャル品質を向上させ得る。さらに、ドーパント濃度を急激に変化させるには、温度や圧力または成長の他の環境条件を変化させてドーパント濃度に急激な変化が生じるようにドーパント濃度を調整するべく層の成長を中断させる必要が生じ得るため、高ドーパント濃度の領域と低ドーパント濃度の領域とを接続する連続的傾斜の使用は、ドーパント濃度を急激に変化させる場合よりも時間がかからないものとなり得る。
１つまたは複数の実施形態において、変動ドーパント濃度は、少なくとも１つの急激な濃度変化を含み得る。急激な濃度変化は、ドーパント濃度の急速な増加または減少を意味する。
１つまたは複数の実施形態において、ＩＩＩ−Ｖ族層は、ドーパント濃度が相対的に高い濃度であるかそれとも相対的に低い濃度であるかを問わず、ドーパント濃度が実質的に一定のままである少なくとも１つの厚さ領域を有し得る。ドーパント濃度が実質的に一定のままである領域の厚さは、約０．００１μｍ〜２０μｍとすることができる。１つまたは複数の実施形態では、ドーパント濃度が相対的に高い濃度であるかまたは相対的に低い濃度であるかを問わず、ドーパント濃度が実質的に同じである複数の厚さ領域が存在してもよく、これらの領域は、急激な濃度変化（例えば、低濃度から高濃度への変化、または高濃度から低濃度への変化）または連続的な傾斜のいずれかによって分離される。１つまたは複数の実施形態において、ドーパント濃度が実質的に同じままである複数の厚さ領域は、実質的にすべて同じ厚さであってもよいし、ＩＩＩ−Ｖ層の成長方向に進むとより薄くなってもよいし、成長方向に進むとより厚くなってもよいし、あるいは、実質的に同じ濃度のままである高ドーパント濃度領域と低ドーパント濃度領域との両方を複数含む実施形態の場合を考慮すると上記のいずれかの組み合わせであってもよい。後者の条件の一例としては、実質的に同じ濃度のままである高ドーパント濃度領域は、ＩＩＩ−Ｖ層の成長方向に厚さが減少する一方、実質的に同じ濃度のままである低ドーパント濃度領域は、ＩＩＩ−Ｖ層の成長方向に厚さが増加するものであってもよい。
図２〜図１２は、ＩＩＩ−Ｖ族層の厚さ全体にわたりドーパント濃度が変化するいくつかの特定の実施形態を示す。図示された各実施形態において、Ｘ軸の最も左側の部分は、図１に示されたＩＩＩ−Ｖ族層の下面（すなわち第１主面）１０８に対応し、Ｘ軸の最も右側の部分は、ＩＩＩ−Ｖ族層の上面（すなわち第２主面）１１０に対応する。Ｙ軸は、相対的なドーパント濃度を反映し、従って、ＩＩＩ−Ｖ族層の厚さ全体にわたるドーパント濃度の変化は左から右へと示すことができる。
図２は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと連続した割合で減少し、同じ高い濃度レベルへと連続した割合で増加した後に、このシーケンスを繰り返す。図２は、反復シーケンスを示すため、ドーパント濃度の周期的変化を示している。
図３は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと連続した割合で減少し、同じ高い濃度レベルへと急激に増加した後に、このシーケンスを繰り返す。図３は、反復シーケンスを示すため、ドーパント濃度の周期的変化を示している。
図４は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと急激に低下し、同じ高い濃度レベルへと連続した割合で増加した後に、このシーケンスを繰り返す。図４は、反復シーケンスを示すため、ドーパント濃度の周期的変化を示している。
図５は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、低い濃度レベルで始まり、高い濃度レベルへと連続した割合で増加し、同じ低い濃度レベルへと急激に減少した後に、このシーケンスを繰り返す。図５は、反復シーケンスを示すため、ドーパント濃度の周期的変化を示している。
図６は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、低い濃度レベルで始まり、高い濃度レベルへと急激に増加し、同じ低い濃度レベルへと連続した割合で減少した後に、このシーケンスを繰り返す。図６は、反復シーケンスを示すため、ドーパント濃度の周期的変化を示している。
図７は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと連続した割合で減少し、直ちに同じ高い濃度レベルへと連続した割合で増加した後に、直ちに同じ低い濃度レベルへと減少することによってこのシーケンスを繰り返す。図７は、反復シーケンスを示すため、ドーパント濃度の周期的変化を示している。
図８は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと連続した割合で減少し、同じ高い濃度レベルへと連続した割合で増加した後に、このシーケンスを繰り返す。図８は、反復シーケンスを示すため、ドーパント濃度の周期的変化を示している。
図９は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと連続した割合で減少し、直ちに同じ高い濃度レベルへと連続した割合で増加した後に、このシーケンスを繰り返す。図９は、反復シーケンスを示すため、ドーパント濃度の周期的変化を示している。
図１０は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと連続した割合で減少し、先行する高い濃度レベルほど高くはないものの、高い濃度レベルへと連続した割合で直ちに増加した後に、同じ低い濃度レベルへと直ちに減少する。図１０は、非反復シーケンス（すなわち、それぞれ次に続く「高い」濃度レベルが、先行する「高い」濃度レベルよりも低いこと）を示すため、ドーパント濃度の非周期的変化を示している。
図１１は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと連続した割合で減少し、直ちに同じ高い濃度レベルへと連続した割合で増加した後に、より低い濃度レベルへと直ちに減少する。このより低い濃度レベルは、先行する低い濃度レベルよりも低い濃度レベルである。図１１は、非反復シーケンス（すなわち、それぞれ次に続く「低い」濃度レベルが、先行する「低い」濃度レベルよりも低いこと）を示すため、ドーパント濃度の非周期的変化を示している。
図１２は、本開示のＩＩＩ−Ｖ族層内でのドーパント濃度変化の実施形態を示す。同図から分かるように、ドーパント濃度は、高い濃度レベルで始まり、低い濃度レベルへと連続した割合で減少し、先行する高い濃度レベルほど高くはないものの、高い濃度レベルへと連続した割合で直ちに増加した後に、より低い濃度レベルへと直ちに減少する。このより低い濃度レベルは、先行する低い濃度レベルよりも低い濃度レベルである。図１２は、非反復シーケンス（すなわち、それぞれ次に続く「高い」濃度レベルが、先行する「高い」濃度レベルよりも低く、かつ、それぞれ次に続く「低い」濃度レベルが、先行する「低い」濃度レベルよりも低いこと）を示すため、ドーパント濃度の非周期的変化を示している。
［実施例］
２つのヘテロ構造を準備し、その１つを、実質的に同じドーパント濃度を有する複数のドーパント濃度領域（高ドーパント濃度領域、低ドーパント濃度領域）を接続する連続的傾斜層を含むＩＩＩ−Ｖ層を有するもの（実施例１）とした。従って、実施例１は、図２に示されるものと同様なＩＩＩ−Ｖ層のドーパント濃度プロファイルを有する。
他のヘテロ構造（比較例１）は、実質的に同じドーパント濃度を有する複数のドーパント濃度領域（高ドーパント濃度領域、低ドーパント濃度領域）を接続する連続的傾斜層を含まないＩＩＩ−Ｖ層を有し、代わりに、それら複数のドーパント濃度領域をドーパント濃度の急激な変化を介して接続する。従って、比較例１は、図１３に示されるものと同様なＩＩＩ−Ｖ層のドーパント濃度プロファイルを有する。実施例１のヘテロ構造と比較例１のヘテロ構造とは双方、同じ基本構造を有しており、シリコン基板と、シリコン基板上に配置されたＡｌＮ層と、ＡｌＮ層上に配置され、ＡｌＮ層との接触点から上面に向かってＡｌ濃度が減少するＡｌＧａＮ層と、ＡｌＧａＮ層の上面に配置され、炭素をドープしたＧａＮ層（ｃ−ＧａＮ）とを含む。実施例１と比較例１とでは、上記したように、ｃ−ＧａＮ層のドーパント濃度プロファイルが異なるのみとした。
ヘテロ構造を合成後に室温まで冷却した後、実施例１のヘテロ構造におけるクラック長が約１．１ｍｍであることを観察した。これは、比較例１のヘテロ構造について観察されたクラック長である約１．９ｍｍよりも短いものであった。
図１４は、実施例１のヘテロ構造と比較例１のヘテロ構造の垂直ブレークダウン電圧のプロットを示す。実施例１の６００Ｖにおける電流は１．３×１０−７アンペアであったのに対して、比較例１の６００Ｖにおける電流は２．３×１０−７アンペアであり、実施例１ではより低いリーク電流を示している。
図１５は、実施例１のヘテロ構造と比較例１のヘテロ構造の水平ブレークダウン電圧のプロットを示す。実施例１の６００Ｖにおける電流は５×１０−８アンペアであったのに対して、比較例１の６００Ｖにおける電流は２×１０−７アンペアであり、実施例１ではより低いリーク電流を示している。
要約すると、本明細書に記載される半導体は、当業者に公知の半導体よりも優れた品質である。具体的に、本明細書に開示される半導体のＩＩＩ−Ｖ層における１つまたは複数の連続的傾斜を有するドーパント濃度プロファイルは、ＩＩＩ−Ｖ層をよりクラック耐性を有するものとし、本明細書で教示するそのようなドーパント濃度プロファイルを有さないＩＩＩ−Ｖ層に比べて電流コラプスを低減することができる。また、本明細書に記載される１つまたは複数の連続的傾斜を伴うドーパント濃度プロファイルを有するＩＩＩ−Ｖ族層を形成する方法は、ドーパント濃度の緩やかな変化を利用するため、ドーパント濃度の変化を伴うＩＩＩ−Ｖ層における従来のアプローチに比べてより効果的なものとすることができる。ドーパント濃度の緩やかな変化を利用することで、ドーパント濃度を調節するために層の成長を中断することがなくなり、特にドーパント濃度の急激な増加／減少を利用するアプローチと比較した場合にＩＩＩ−Ｖ層のより早い生成やより高品質な体積を行うことが可能となる。
本開示は、特定のブロック図、フローチャート、および実施例を用いて様々な実施形態を説明するものであるが、本明細書に記載および／または図示された各ブロック図の構成要素、フローチャートのステップ、動作、および／または構成要素は、広い構成の範囲を使用して、個別におよび／または統合して実装することができる。本明細書に記載および／または図示されたプロセスパラメータおよびステップのシーケンスは、単なる一例として示されている。例えば、本明細書に図示および／または記載されたステップは、特定の順序で示されまたは説明されているが、これらのステップは必ずしも図示または説明された順序で実行される必要はない。本明細書に記載および／または図示された様々な例示的方法は、本明細書に記載または図示された１つまたは複数のステップを省略したり、あるいは開示されたステップに加えて追加のステップを含んだりすることもできる。
本開示は限られた数の実施形態に関して記載しているが、本開示の利益を有する当業者は、開示の範囲から逸脱しない他の実施形態が考案され得ることを理解し得る。さらに、当業者は、特定の「要素」、「構成要素」、「部分」、「ユニット」、または、任意のそのときの用語は、本発明を説明するために使用される場合、任意の既知の方法を使用して実施され得ることを理解し得る。従って、本開示の範囲は添付の特許請求の範囲によってのみ限定されるべきである。
以上、いくつかの実施形態のみを詳細に説明したが、本発明から本質的に逸脱することなく、例示の実施形態において多くの変更が可能であることを当業者は容易に理解し得る。従って、そのような変更のすべては、添付の特許請求の範囲に規定される本開示の範囲内に含まれることが意図される。

Claims (16)

  1. ヘテロ構造であって、
    基板と、
    前記基板上に配置された中間層と、
    前記中間層上に配置された第１主面を有するＩＩＩ−Ｖ族層であって、当該ＩＩＩ−Ｖ族層の厚さ全体にわたる前記第１主面からの成長方向に沿って、第２主面で終端するまでに、少なくとも１つのドーパント濃度の増加および少なくとも１つのドーパント濃度の減少を伴った複数の傾斜を含むように変化するドーパント濃度を有するＩＩＩ−Ｖ族層と、
    を備え、前記複数の傾斜は、前記成長方向に沿った少なくとも１つの連続的な傾斜を含み、前記連続的な傾斜の領域の厚さは、約０．００１μｍ〜２０μｍであり、
    前記ドーパント濃度は、より高いドーパント濃度の領域からより低いドーパント濃度の領域への傾斜と、より低いドーパント濃度の領域からより高いドーパント濃度の領域への傾斜とを繰り返すことによって、前記ＩＩＩ−Ｖ族層の前記成長方向に沿って変化し、それぞれ次に続くより高いドーパント濃度の領域からより低いドーパント濃度の領域への傾斜領域は、先行するより高いドーパント濃度の領域からより低いドーパント濃度の領域への傾斜領域に対して薄い、ヘテロ構造。
  2. 前記ドーパント濃度は、前記ＩＩＩ−Ｖ族層の厚さ全体にわたる前記第１主面からの成長方向に沿って、前記第２主面で終端するまでに、より低いドーパント濃度からより高いドーパント濃度への少なくとも１つの傾斜を含むように変化する、請求項１に記載のヘテロ構造。
  3. それぞれ次に続くより高いドーパント濃度の領域は、先行するより高いドーパント濃度の領域に対して、より低いドーパント濃度を有するか又は実質的に同じドーパント濃度を有する、請求項１に記載のヘテロ構造。
  4. それぞれ次に続くより低いドーパント濃度の領域は、先行するより低いドーパント濃度の領域に対して、より低いドーパント濃度を有するか又は実質的に同じドーパント濃度を有する、請求項１に記載のヘテロ構造。
  5. それぞれ次に続くより高いドーパント濃度の領域が、先行するより高いドーパント濃度の領域に対して薄い、請求項１に記載のヘテロ構造。
  6. それぞれ次に続くより低いドーパント濃度の領域が、先行するより低いドーパント濃度の領域に対して厚い、請求項１に記載のヘテロ構造。
  7. それぞれ次に続くより低いドーパント濃度の領域からより高いドーパント濃度の領域への傾斜領域は、先行するより低いドーパント濃度の領域からより高いドーパント濃度の領域への傾斜領域に対して厚い、請求項１に記載のヘテロ構造。
  8. ドーパントが、炭素、酸素、水素、シリコン、ゲルマニウム、マグネシウム、ベリリウム、亜鉛、鉄、クロム、およびカドミウムのうちの少なくとも１つである、請求項１に記載のヘテロ構造。
  9. ヘテロ構造であって、
    基板と、
    前記基板上に配置された中間層と、
    前記中間層上に配置された第１主面を有するＩＩＩ−Ｖ族層であって、当該ＩＩＩ−Ｖ族層の厚さ全体にわたる前記第１主面からの成長方向に沿って、第２主面で終端するまでに、複数の傾斜を含む周期的態様で変化するドーパント濃度を有するＩＩＩ−Ｖ族層と、
    を備え、前記周期的態様は、低ドーパント濃度から高ドーパント濃度への少なくとも１つの連続的な傾斜を含み、前記連続的な傾斜の領域の厚さは、約０．００１μｍ〜２０μｍであり、
    前記周期的態様は、高ドーパント濃度から低ドーパント濃度への複数の傾斜を含み、それぞれ次に続く高ドーパント濃度の領域から低ドーパント濃度の領域への傾斜領域は、先行する高ドーパント濃度の領域から低ドーパント濃度の領域への傾斜領域に対して薄い、ヘテロ構造。
  10. それぞれ次に続く傾斜の最高ドーパント濃度が、先行する傾斜の最高ドーパント濃度に対して実質的に同じである、請求項９に記載のヘテロ構造。
  11. それぞれ次に続く傾斜の最低ドーパント濃度が、先行する傾斜の最低ドーパント濃度に対して実質的に同じである、請求項９に記載のヘテロ構造。
  12. ドーパントが、炭素、酸素、水素、シリコン、ゲルマニウム、マグネシウム、ベリリウム、亜鉛、鉄、クロム、およびカドミウムのうちの少なくとも１つである、請求項９に記載のヘテロ構造。
  13. ヘテロ構造を製造する方法であって、
    基板上に中間層を堆積すること、
    前記中間層上にＩＩＩ−Ｖ族層を堆積すること、
    を備え、前記ＩＩＩ−Ｖ族層は、当該ＩＩＩ−Ｖ族層の厚さ全体にわたる第１主面からの成長方向に沿って、第２主面で終端するまでに、少なくとも１つのドーパント濃度の増加および少なくとも１つのドーパント濃度の減少を伴った複数の傾斜を含むように変化するドーパント濃度プロファイルを有し、前記複数の傾斜は、前記成長方向に沿った少なくとも１つの連続的な傾斜を含み、前記連続的な傾斜の領域の厚さは、約０．００１μｍ〜２０μｍであり、
    前記ＩＩＩ−Ｖ族層は、高ドーパント濃度から低ドーパント濃度への複数の傾斜を含む周期的態様で変化するドーパント濃度を有し、それぞれ次に続く高ドーパント濃度の領域から低ドーパント濃度の領域への傾斜領域は、先行する高ドーパント濃度の領域から低ドーパント濃度の領域への傾斜領域に対して薄い、方法。
  14. ドーパント濃度を減少させる１つまたは複数の傾斜は、１０００℃未満の温度を１０００℃よりも高い温度まで上昇させるように制御すること、３μｍ／時間よりも大きい成長速度を３μｍ／時間未満の成長速度まで低下させるように制御すること、または２００Ｔｏｒｒ未満の圧力を２００Ｔｏｒｒよりも高い圧力まで増加させるように制御することによって形成される、請求項１３に記載の方法。
  15. ドーパント濃度を増加させる１つまたは複数の傾斜は、１０００度よりも高い温度を１０００度未満の温度まで低下させるように制御すること、３μｍ／時間未満の成長速度を３μｍ／時間よりも大きい成長速度まで上昇させるように制御すること、または２００Ｔｏｒｒよりも高い圧力を２００Ｔｏｒｒ未満の圧力まで増加させるように制御することによって形成される、請求項１３に記載の方法。
  16. １つまたは複数の傾斜が、５×１０１８／ｃｍ３を超える濃度から５×１０１８／ｃｍ３未満の濃度までのドーパント濃度の減少、または５×１０１８／ｃｍ３未満の濃度から５×１０１８／ｃｍ３を超える濃度までのドーパント濃度の増加を有する、請求項１３に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7007548B2 (ja) * 2017-05-16 2022-01-24 富士通株式会社 化合物半導体装置及びその製造方法
EP3451364B1 (en) * 2017-08-28 2020-02-26 Siltronic AG Heteroepitaxial wafer and method for producing a heteroepitaxial wafer
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TWI772715B (zh) * 2019-11-20 2022-08-01 環球晶圓股份有限公司 磊晶結構與半導體裝置
US20220328673A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604461B2 (en) * 2009-12-16 2013-12-10 Cree, Inc. Semiconductor device structures with modulated doping and related methods
US8796738B2 (en) * 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
WO2014140370A1 (en) * 2013-03-15 2014-09-18 Soitec Semiconductor light emitting structure having active region comprising ingan and method of its fabrication
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6302254B2 (ja) * 2014-01-15 2018-03-28 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ、及び、窒化物半導体素子の製造方法
DE102014111058A1 (de) * 2014-08-04 2016-02-04 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zur Herstellung
US9608103B2 (en) * 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride

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