JP6727897B2 - 固体撮像装置、固体撮像装置の製造方法、および撮像システム - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の製造方法、および撮像システムに関する。

ＣＭＯＳイメージセンサ、ＣＣＤイメージセンサなどの固体撮像装置において、光電変換を行う光電変換部以外の部分に光が入射されるのを防ぐ遮光部材が設けられている。例えば、グローバル電子シャッタ（全画素一括同時露光）機能を備えたＣＭＯＳイメージセンサは、光電変換部から転送された電荷を保持する電荷保持部を有している。電荷保持部に光が入射して光電変換が起こると、光電変換された電荷がノイズとなり、画質が劣化する虞がある。このため、電荷保持部を遮光部材で覆い、光の入射を防いでいる。また、ＣＣＤイメージセンサにおいてもＣＭＯＳイメージセンサと同様に、読み出し部に光が入射するとノイズの原因となるため、読み出し部を遮光部材で覆っている。

遮光部材を有する固体撮像装置においては、基板と遮光部材との間に光学的に透明な層間絶縁膜が存在するため、この層間絶縁膜を介して侵入する光を防ぐことによって遮光性能の向上が図られている。特許文献１では、遮光部材の下に配される絶縁膜をエッチングすることでこの絶縁膜の膜厚を薄くしている。遮光部材の下の絶縁膜を薄くして光電変換部と遮光部材の下面との距離を縮めることで、電荷保持部への光の漏れを抑制し、遮光性能の向上を図っている。

特開２０１２−２４８６８１号公報

ゲート電極間の間隔がある程度の大きさを有する場合には、隣り合うゲート電極上に絶縁膜を形成し、遮光膜を製膜した場合、ゲート電極間で絶縁膜が十分平らになる部分があるため、遮光膜をエッチングしても残渣は発生しにくい。一方、半導体プロセスの微細化により、ゲート電極間の間隔が狭くなる。この狭い間隔上に遮光部材となる遮光膜を成膜し、遮光膜をエッチングすると、狭い間隔の内部に遮光膜の残渣が存在する場合がある。このような残渣はリークの原因となり得る。特許文献１においては、遮光膜の下に絶縁膜を成膜することにより、ゲート電極間、配線間の凹部を埋め込み、段差を緩和している。これにより、遮光膜のエッチング残渣の発生を低減することができる。しかしながら、特許文献１においては、ある一定の間隔よりも狭い凹部を埋め込むことはできるものの、当該間隔以上の凹部を平坦に埋め込みきれず、細い隙間が残り、この隙間の中に遮光部材が残ることがあった。たとえ埋め込む絶縁膜を厚くしたとしも、凹部の間隔によっては隙間が生じてしまい、残渣の発生を完全に防止することはできなかった。

また、ゲート電極の段差に起因して、絶縁膜表面の平坦性が損ねられると、遮光部材およびその上に形成する構造体の平坦性も同様に悪化し、ひいては歩留まりも低下し得る。本発明の目的は、遮光部材による遮光性能を維持するとともに、歩留まりを向上しうる固体撮像装置、固体撮像装置の製造方法、および撮像システムを提供することにある。

本発明の一実施形態に係る固体撮像装置の製造法は、第１の領域、第２の領域、第３の領域及び第４の領域を有する基板の上に、第１のトランジスタの第１のゲート電極と、前記第１のゲート電極に隣接する、第２のトランジスタの第２のゲート電極とを、前記第１のゲート電極が前記第１の領域の上に位置し、前記第２のゲート電極が前記第２の領域の上に位置し、前記第１のゲート電極と前記第２のゲート電極との間隙が前記第４の領域の上に位置するように形成する工程と、前記第４の領域、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁体膜を成膜する工程と、前記絶縁体膜の上に、前記第３の領域及び前記第４の領域を覆う遮光性の材料よりなる膜を成膜する工程と、前記絶縁体膜を挟んでボイドの上に位置している前記遮光性の材料よりなる膜のうち、少なくとも前記第４の領域の上に位置する一部をエッチングで除去し、前記遮光性の材料よりなる膜から前記第３の領域の上に遮光部材を形成する工程と、前記遮光部材、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁膜を形成する工程と、前記絶縁膜を貫通して前記第１のトランジスタ及び前記第２のトランジスタのいずれかに接続するコンタクトプラグを形成する工程と、
前記絶縁膜の上に、前記コンタクトプラグに接続する配線を形成する工程と、を有し、前記遮光性の材料よりなる膜を成膜する工程において、前記絶縁体膜と前記第４の領域との間にボイドが存在する。

本発明の他の実施形態に係る固体撮像装置の製造方法は、前記遮光性の材料よりなる膜のエッチング時間に対する前記絶縁体膜のエッチング時間の比をａ、前記遮光部材となる前記遮光性の材料よりなる膜と前記絶縁体膜のエッチング選択比をｂ、前記絶縁体膜の膜厚をｔ、前記遮光部材の膜厚をｄ_１としたとき、前記絶縁体膜が、ａ×ｂ×ｄ _１ ≦ｔを満たすように形成される。

また、本発明の他の実施形態に係る固体撮像装置は、第１の領域、第２の領域、第３の領域及び第４の領域を有する基板と、前記第１の領域の上に位置する、第１のトランジスタの第１のゲート電極と、前記第２の領域の上に位置し、前記第１のゲート電極に隣り合う、第２のトランジスタの第２のゲート電極と、前記第３の領域、前記第４の領域、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁膜と、前記絶縁膜と前記基板の間に配され、前記第３の領域、前記第４の領域、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁体膜と、前記絶縁膜と前記第３の領域の間に設けられた遮光部材と、
前記絶縁膜の上に設けられた配線と、を備え、前記絶縁体膜のうちの前記第３の領域を覆う部分が前記遮光部材と前記第３の領域の間に位置し、前記第１のゲート電極と前記第２のゲート電極の間隙が前記第４の領域の上に位置し、前記絶縁体膜のうちの前記第４の領域を覆う部分と前記第４の領域の間にボイドが存在する。

本発明によれば、固体撮像装置の遮光性能を維持したまま歩留まりを向上することができる。

本発明の第１実施形態による固体撮像装置のブロック図である。 本発明の第１実施形態による固体撮像装置の構造を示す概略断面図である。 本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図である。 本発明の第２実施形態による固体撮像装置の構造を示す概略断面図である。 本発明の第２実施形態による固体撮像装置の製造方法を示す工程断面図である。 本発明の第３実施形態による固体撮像装置のブロック図である。 本発明の第３実施形態による固体撮像装置の構造を示す平面図である。 本発明の第３実施形態による固体撮像装置の構造を示す概略断面図である。 本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図である。 本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図である。 本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図である。 本発明の第４実施形態による撮像システムのブロック図である。

（第１実施形態）
本発明の第１実施形態による固体撮像装置およびその製造方法について、図面を参照しながら説明する。図１は本実施形態に係る固体撮像装置のブロック図である。固体撮像装置は、行列状に配列された複数の画素回路１を有する画素領域１０と、画素領域の周辺に位置し、周辺回路が配された周辺領域２０を備える。画素回路１は光電変換を行う光電変換部、電荷を読み出すための読み出し部を備える。読み出し部は、電荷を転送する転送トランジスタ、電荷電圧変換部をリセットするトランジスタ、電荷電圧変換部の電位に応じた信号を出力する増幅トランジスタ、増幅トランジスタを選択するためのトランジスタを含む。また、読み出し部は光電変換部からの電荷を保持する電荷保持部を含み得る。光電変換部以外の回路部分、例えば電荷保持部は遮光部材によって入射光が遮られる。また、画素領域１０には、分光感度特性を制御するためのカラーフィルタ、集光のためのマイクロレンズが光電変換部上に設けられており、各光電変換部間には混色を防ぐための遮光部材が形成され得る。さらに、画素領域１０には、有効な画素以外に、光電変換部が遮光されたオプティカルブラック画素、光電変換部を有さないダミー画素などのように画像を出力しない画素が含まれ得る。

周辺領域２０は垂直走査回路２１、列増幅回路２２、水平走査回路２３、出力部２４を備える。垂直走査回路２１は、画素回路１のトランジスタをオン（導通状態）またはオフ（非導通状態）に制御するための制御信号を供給する。垂直信号線１１は、画素回路１の各列に設けられ、画素回路１からの信号を列ごとに読み出す。列増幅回路２２は差動増幅回路およびサンプル・ホールド回路を備え、垂直信号線１１に出力された画素信号を増幅する。水平走査回路２３は、各列の増幅器に接続されたスイッチと、該スイッチをオンまたはオフに制御するための制御信号を供給する。出力部２４はバッファアンプ、差動増幅器などから構成され、列増幅回路２２からの画素信号を固体撮像装置の外部の信号処理部に出力する。出力された画素信号は信号処理部によって、アナログ／デジタル変換、入力データの補正などの処理が行われる。なお、固体撮像装置はアナログ／デジタル変換の機能を備えたいわゆるデジタルセンサであっても良い。

図２は、本実施形態による固体撮像装置の概略断面図である。ここでは、平面視において隣り合う任意の２つの第１のトランジスタ２０６、第２のトランジスタ２０７が示されている。トランジスタ２０６、２０７は、一例では、画素回路１を構成するトランジスタである。なお、隣り合う２つのトランジスタ２０６、２０７は互いに隣り合う一対のゲート電極２０１、２０２を有し、これらのゲート電極２０１、２０２の間にはボイド３０２が存在している。このように間にボイド３０２が存在する一対のゲート電極を有するトランジスタは、画素回路１、周辺回路のいずれのトランジスタであっても良い。

半導体基板１００はＸ軸方向、Ｙ軸方向を含むＸ−Ｙ平面に平行な表面を有し、半導体基板１００には、Ｚ軸方向（第１の方向）に所定の厚さの第１導電型（例えばＰ型）のウェル１０１が設けられている。ウェル１０１が形成された半導体基板１００の表面部には、活性領域を画定する素子分離領域１０２が設けられている。素子分離領域１０２により画定された活性領域には、ウェル１０１とは逆導電型（例えばＮ型）の不純物領域２０３、２０４、２０５が互いに離間して設けられている。

不純物領域２０３と不純物領域２０４との間の半導体領域（チャネル領域）上には、ゲート絶縁膜１０３を介してゲート電極２０１が設けられている。これにより、ソース／ドレイン領域を構成する不純物領域２０３、２０４とゲート電極２０１とを有するトランジスタ２０６が構成されている。ここで、ソース／ドレイン領域とは、トランジスタのソースおよびドレインの少なくともいずれかとして機能し得る半導体領域を意味する。トランジスタの駆動方法によっては、同一の半導体領域がソースとして機能する場合とドレインとして機能する場合がありうるし、同一の半導体領域が或るトランジスタのソースとして機能し、別のトランジスタのドレインとして機能する場合もある。同様に、不純物領域２０４と不純物領域２０５との間の半導体領域（チャネル領域）上には、ゲート絶縁膜１０３を介してゲート電極２０２が設けられている。これにより、ソース／ドレイン領域を構成する不純物領域２０４、２０５とゲート電極２０２とを有するトランジスタ２０７が構成されている。これら２つのトランジスタ２０６、２０７は、一方のソース／ドレイン領域（不純物領域２０４）を共有している。２つのトランジスタ２０６、２０７のゲート電極２０１、２０２の間隔は例えば１．０μｍ以下程度に狭くなっている。典型的にはゲート電極２０１とゲート電極２０２の間隔は、ゲート電極２０１とゲート電極２０２の厚さの和より小さく、０．５μｍ以下である。ゲート電極２０１とゲート電極２０２の間隔は、０．１μｍ以上でありうる。

なお、ここでいう部材の厚さ、膜厚とは、半導体基板１００の平面視に垂直なＺ軸方向（第１の方向）における長さを指す。半導体基板１００上に後述するゲート電極、絶縁対膜、遮光部材などの層が積層される方向をＺ軸方向と定義し得る。以下の説明において、特に断り書きのない限り、部材の厚さ、膜厚はＺ軸方向の長さを指すものとする。

トランジスタ２０６、２０７が設けられた半導体基板１００上には、絶縁体膜３０１が設けられている。絶縁体膜３０１は、ゲート電極２０１とゲート電極２０２との間隙に完全には埋め込まれておらず、ゲート電極２０１とゲート電極２０２との間の領域の少なくとも一部はボイド（空孔）３０２が形成されている。ゲート電極２０１とゲート電極２０２との間の領域の少なくとも一部にボイド３０２を形成することで、この領域上における絶縁体膜３０１の表面の平坦性を改善することができる。すなわち、ゲート電極２０１とゲート電極２０２とにより形成される下地の段差の影響が、ゲート電極２０１とゲート電極２０２との間の領域上の絶縁体膜３０１の表面部では緩和されている。絶縁体膜３０１上の一部の領域には、タングステンやタングステンシリサイド等の遮光性の材料よりなる遮光部材３０８が設けられている。ボイド３０２を形成することにより、絶縁体膜３０１表面を平坦化することができ、絶縁体膜３０１上に遮光膜をエッチングして遮光部材３０８を形成する際に残渣が生じるのを回避することができる。

絶縁体膜３０１上には層間絶縁膜３１０が配されている。層間絶縁膜３１０および絶縁体膜３０１を貫通するコンタクトホールが形成され、コンタクトホール内にはコンタクトプラグ３１１ａ〜ｃが設けられている。コンタクトプラグ３１１ａはゲート電極２０１に接続され、コンタクトプラグ３１１ｂはゲート電極２０２に接続されている。また、コンタクトプラグ３１１ｃはソース／ドレイン領域（不純物領域２０５）に接続されている。コンタクトプラグ３１１ａ〜ｃは配線３１２ａ〜ｃに接続されている。

図３は、本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図である。図３（ａ）に示されるように、半導体基板１００の表面部に、例えばＳＴＩ（Shallow Trench Isolation）法、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法を用いて、活性領域を画定する素子分離領域１０２を形成する。次いで、イオン注入法により、半導体基板１００の所定の領域に、ウェル１０１を形成する。

ウェル１０１を形成した後、半導体基板１００の活性領域の表面に、熱酸化法、ＣＶＤ法等を用いて、例えば酸化シリコン膜等よりなるゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３を形成した半導体基板１００上の全面に、例えばＣＶＤ法により、例えばポリシリコン膜を堆積する。フォトリソグラフィおよびドライエッチングを用いて、このポリシリコン膜をパターニングし、ポリシリコン膜よりなるゲート電極２０１、２０２を形成する。次に、ゲート電極２０１、２０２をマスクとしてイオン注入を行い、半導体基板１００内に、ゲート電極２０１、２０２に対して自己整合的に、ソース／ドレイン領域となる不純物領域２０３、２０４、２０５を形成する。

このようにして、半導体基板１００の活性領域に、不純物領域２０３、２０４とゲート電極２０１とを有するトランジスタ２０６と、不純物領域２０４、２０５とゲート電極２０２とを有するトランジスタ２０７とが形成される。

次に、図３（ｂ）に示されるように、トランジスタ２０６、２０７を形成した半導体基板１００上に、例えば酸化シリコン膜等の絶縁体膜３０１を堆積する。この際、絶縁体膜３０１がゲート電極２０１とゲート電極２０２との間隙に完全には埋め込まれないように、絶縁体膜３０１を形成する。これにより、ゲート電極２０１とゲート電極２０２との間の領域の少なくとも一部にボイド３０２が形成される。典型的には、絶縁膜の成膜条件において、等方的な成分が多いほど、また、成膜速度が速いほど、狭い隙間にボイドが残り易くなる。このような点を考慮したうえで、ゲート電極２０１、２０２の間隔や膜厚に応じて絶縁体膜３０１の成膜条件を適宜設定することにより、ボイド３０２を残しつつ、絶縁体膜３０１を形成することができる。

具体的な成膜条件としては、ＴＥＯＳ−Ｏ_２系やＳｉＨ_４−Ｏ_２系のガス種を用いた平行平板型プラズマＣＶＤ法など異方性や流動性の小さいＣＶＤ法を用いて成膜することが好ましい。これは、成膜速度が速くなることで、ゲート電極２０１とゲート電極２０２と絶縁体膜３０１との間に空隙であるボイド３０２が形成されやすくなる一方、ボイド３０２より十分狭い隙間が閉塞され、ボイド上の膜の窪みを低減することができるためである。

本実施例では、ガス流量をＴＥＯＳ：２６５ｓｃｃｍ、Ｏ_２：２．５ｓｃｃｍとし、圧力を３６０Ｐａとした。また、ＲＦ出力を、上部電極７２０Ｗ、下部電極３２０Ｗとし、成膜時間を４ｓｅｃとして、５００Å相当のプラズマＣＶＤ酸化膜を成膜した。

ゲート電極２０１、２０２のように狭い間隔で配置されたパターン上に、その間隔を埋め込むように絶縁体膜３０１を形成すると、ゲート電極２０１とゲート電極２０２との間の絶縁体膜３０１の表面部（ゲート電極２０１及び２０２と接する面と反対側の面）に、微細な窪みが形成される。この微細な窪みの中に後工程で膜が堆積されると、その後にこの膜をエッチングする際に完全に除去しきれず、残渣として残ることがある。特に、この膜が導電膜であると、この残渣によって配線間がショートし、不良の原因になる。ゲート電極２０１、２０２間にボイド３０２を残すように絶縁体膜３０１を形成することで、ゲート電極２０１、２０２間を埋め込むように絶縁体膜３０１を形成する場合と比較して、ゲート電極２０１、２０２間の領域上の窪みを低減することができる。

次に、図３（ｃ）に示すように、絶縁体膜３０１上に、スパッタ法、ＣＶＤ法等を用いて、例えばタングステン、タングステンシリサイド等よりなる遮光膜３０９を形成する。さらに、遮光膜３０９を形成した後、フォトリソグラフィおよびドライエッチングを用いて、遮光膜３０９を所定の形状にパターニングする。これにより、図３（ｄ）に示すように、遮光膜３０９から遮光部材３０８を形成する。このパターニングでは、遮光膜３０９のうちで、光電変換部の上に位置する部分は除去され得る。また、遮光膜３０９のうちで、後で形成されるコンタクト部の上に位置する部分も除去され得る。本例では、遮光膜３０９のうちで、ゲート電極２０１、２０２間の不純物領域２０４の上に位置する部分、つまり、ボイド３０２の上に位置する部分を除去するものとする。この際、絶縁体膜３０１の表面には遮光膜３０９の残渣が残るような窪みは形成されていない。すなわち、ゲート電極２０１、２０２間の領域上の絶縁体膜３０１の表面の平坦性を向上させることでき、遮光膜３０９のエッチング残渣を回避することができる。また、ゲート電極２０１、２０２間の不純物領域２０４上にて遮光膜３０９を除去する必要がない場合でも、絶縁体膜３０１の表面の平坦性が向上することによって、遮光部材３０８の平坦性を向上できるという効果が得られる。

また、本実施形態によれば、絶縁体膜３０１の膜厚を薄くできるという効果も得られる。絶縁体膜３０１の表面の段差を緩和する他の手段としては、絶縁体膜３０１の膜厚を厚くすることが考えられる。しかしながら、絶縁体膜３０１の膜厚を厚くすると、遮光部材３０８と半導体基板１００との間の距離が広がり、遮光性能が低下する。一方、本実施形態によれば、絶縁体膜３０１表面の段差を生じさせることなく、絶縁膜の膜厚を薄くすることができる。例えば、絶縁体膜３０１の膜厚をゲート電極２０１、２０２の厚さよりも薄くすることができる。このため、遮光部材３０８と半導体基板１００との間の距離を短くし、遮光性能を向上することができる。

なお、遮光性の観点からは、ゲート電極２０１上に形成されていない遮光部材３０８の下面の高さは、ゲート電極２０１、２０２の上面の高さよりも低いことが望ましい。すなわち、絶縁体膜３０１の膜厚は、ゲート絶縁膜１０３の膜厚とゲート電極２０１、２０２の膜厚とを足し合わせた膜厚よりも薄いことが望ましい。典型的には、ゲート絶縁膜１０３の膜厚はゲート電極２０１、２０２の膜厚と比較して薄いため、絶縁体膜３０１の膜厚は、ゲート電極２０１、２０２の膜厚よりも薄くすれば十分である。

その後、図２に示すように、遮光部材３０８および複数のトランジスタのゲート電極２０１、２０２を覆う層間絶縁膜３１０を形成する。層間絶縁膜３１０にはエッチバック法やＣＭＰ法、リフロー法などによって平坦化処理が施される。そして、層間絶縁膜３１０および絶縁体膜３０１を貫通して半導体基板１００やゲート電極２０１、２０２あるいは遮光部材３０８に達するコンタクトホールを形成する。コンタクトホール内に、タングステン等の導電材料を埋め込むことで、コンタクトプラグ３１１ａ〜ｃを形成する。このコンタクトプラグ３１１ａ〜ｃは、層間絶縁膜３１０および絶縁体膜３０１を貫通して複数のトランジスタ２０６、２０７のいずれかに接続する。一方、不純物領域２０４の上、つまり、ボイド３０２の上にはコンタクトプラグは形成されていない。ボイド３０２を貫通するようにコンタクトホールを設けると、コンタクトプラグ形成時にボイド３０２内に導電材料が入り込む場合があるが、ボイド３０２上にコンタクトホールを設けなければ、そのような事態は回避できる。不純物領域２０４にコンタクトプラグを接続する必要がある場合には、ボイド３０２から離れた位置にコンタクトプラグを形成するのがよい。コンタクトプラグ３１１ａ〜ｃが通る部分は遮光膜３０９が除去されているため、コンタクトプラグ３１１ａ〜ｃは遮光部材３０８から離れて形成される。遮光部材３０８に接続するコンタクトプラグ（不図示）をさらに形成することもできる。さらに、層間絶縁膜３１０の上に、コンタクトプラグ３１１ａ〜ｃの各々に接続する配線３１２ａ〜ｃを形成する。

絶縁体膜３０１は遮光部材３０８をエッチングする際にエッチストッパ膜としても機能する。絶縁体膜３０１の膜厚が、遮光部材エッチング時にオーバーエッチングによりエッチングされる絶縁体膜３０１の厚さよりも薄いと、遮光部材３０８のエッチング時に半導体基板１００の表面が露出し、半導体基板１００にエッチングダメージが加わる。このエッチングダメージは、暗電流などの原因となる。

ここで、第１のトランジスタ２０６のゲート電極２０１、絶縁体膜３０１、遮光部材３０８を積層するＺ軸方向（第１の方向）において、絶縁体膜３０１の膜厚をｔ、遮光部材３０８の膜厚をｄ_１とする。また、遮光部材エッチング時のメインエッチング時間に対するオーバーエッチング時間の比をａ、遮光部材エッチング時の遮光部材３０８に対する絶縁体膜３０１の選択比をｂとする。このとき、遮光部材エッチング時にエッチングされる絶縁体膜３０１の厚さはａ×ｂ×ｄ_１である。よって絶縁体膜３０１の膜厚ｔはａ×ｂ×ｄ_１以上であることが好ましい。

また、遮光部材３０８と配線３１２ａ〜ｃが接触すると、リークなどの原因となる。Ｚ軸方向において、ゲート電極２０１、２０２の膜厚をｄ_２、配線３１２ａ〜ｃから半導体基板１００までの距離のうち、最も小さい距離をｄ_３、ゲート絶縁膜１０３の厚さをｄ_４としたとき、絶縁体膜３０１の膜厚ｔはｄ_３−（ｄ_１＋ｄ_２＋ｄ_４）よりも薄いことが好ましい。

遮光性の観点からは、絶縁体膜３０１の膜厚は厚ければ厚いほど遮光部材３０８と半導体基板１００との距離が広がり遮光性能が低下するため、絶縁体膜３０１の膜厚ｔは薄いほどよい遮光性能を示す。

具体的な例を以下に述べる。遮光部材３０８にタングステンを使用した場合、十分な遮光能力を得るためには、膜厚ｄ_１は０．１μｍ以上であることが好ましい。タングステンの透過率は０．１μｍ以上の厚さで０．２％以下となり十分な遮光能力を達成できる。

遮光部材エッチング時のメインエッチング時間に対するオーバーエッチング時間の比ａを０．１、遮光部材３０８に対する絶縁体膜３０１の選択比ｂが０．１であったとき、絶縁体膜３０１の膜厚ｔは少なくとも１．０ｎｍ以上である必要がある。実際は製造ばらつきなども考慮する必要があるため、絶縁体膜厚は５．０ｎｍ以上であることが好ましい。

また、遮光部材３０８の膜厚ｄ_１が０．１μｍ、ゲート電極の膜厚ｄ_２を０．２μｍ、配線３１２ａ〜ｃと半導体基板１００までの距離ｄ_３を０．６μｍ、ゲート絶縁膜の膜厚ｄ_４を８．０ｎｍとした場合、配線と接触しないためには絶縁体膜３０１の膜厚ｔは少なくとも０．３μｍよりも薄いことが好ましい。実際は層間絶縁膜や遮光部材の製造ばらつきなどが発生し、絶縁体膜３０１の膜厚ｔが厚くなるほど遮光性能が低下するため、絶縁体膜３０１の膜厚ｔは、０．１μｍ以下であることが好ましい。
よって、絶縁体膜３０１の膜厚は、１ｎｍ以上かつ０．３μｍ未満であることが好ましく、より好ましくは、５ｎｍ以上かつ０．１μｍ以下であることが好ましい。

このように、本実施形態によれば、ゲート電極の間に形成される絶縁体膜の表面の窪みを低減することができ、この領域上に形成される構造体の下地の平坦性を向上することができる。特に、ゲート電極間の領域上に形成される導電膜をエッチングにより除去する場合にあっては、絶縁体膜の窪みに導電膜の残渣が残ることを抑制することができ、製造歩留まりの向上を図ることができる。

（第２実施形態）
本発明の第２実施形態による固体撮像装置および製造方法について、図４、図５を用いて説明する。図４は、本実施形態による固体撮像装置の構造を示す概略断面図であり、図５は、本実施形態による固体撮像装置の製造方法を示す工程断面図である。図１〜図３に示す第１実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

図４に示されるように、本実施形態による固体撮像装置は、ゲート電極２０１、２０２の側面上にサイドウォールスペーサ３０４、３０５、３０６、３０７が形成されている点を除いて、図２に示す第１実施形態による固体撮像装置と略同様である。ゲート電極２０１、２０２の対向する側面上にサイドウォールスペーサ３０５、３０６が形成されているため、ボイド３０２はサイドウォールスペーサ３０５、３０６の間に形成される。本実施形態においても、ゲート電極２０１、２０２間の間隙に絶縁体膜３０１が埋め込まれずにボイド３０２が形成されていることで、ボイド３０２上における絶縁体膜３０１の表面の平坦性を向上することができる。

次に、本実施形態による固体撮像装置の製造方法について、図５を用いて説明する。図５（ａ）において、第１実施形態による固体撮像装置の製造方法と同様にして、半導体基板１００に、ウェル１０１、素子分離領域１０２、第１のトランジスタ２０６，第２のトランジスタ２０７を形成する。全面に、ＣＶＤ法等を用いて、例えば酸化シリコン膜よりなる誘電体膜３０３を形成する。続いて、図５（ｂ）に示されるように、誘電体膜３０３をエッチバックし、ゲート電極２０１、２０２の側面上に、サイドウォールスペーサ３０４、３０５、３０６、３０７を形成する。なお、誘電体膜と絶縁体膜は便宜的に呼称を異ならせているだけのものであり、誘電体膜を構成する材料と絶縁体膜を構成する材料は同じであってもよい。

次に、図５（ｃ）に示されるように、サイドウォールスペーサ３０４、３０５、３０６、３０７を形成した半導体基板１００上に、プラズマＣＶＤ法等を用いて、例えば酸化シリコン膜等の絶縁体膜３０１を堆積する。この際、ゲート電極２０１、２０２間におけるサイドウォールスペーサ３０５、３０６の間隙には絶縁体膜３０１が埋め込まれないように、絶縁体膜３０１を成膜する。これにより、ゲート電極２０１とゲート電極２０２との間の領域の少なくとも一部にボイド３０２を残存する。ゲート電極２０１、２０２間にボイド３０２を形成するように絶縁体膜３０１を成膜することにより、ゲート電極２０１、２０２間の領域上に形成される窪みを低減することができる。

次いで、絶縁体膜３０１上に、スパッタ法、ＣＶＤ法等により、タングステン、タングステンシリサイド等よりなる遮光膜を形成する。さらに、フォトリソグラフィおよびドライエッチングを用いて遮光膜を所定の形状にパターニングすることにより遮光部材３０８を形成する。ここでは、遮光膜のうちでゲート電極２０１、２０２間の不純物領域２０４の上に位置する部分を除去する。この際、ゲート電極２０１、２０２間の領域上にある絶縁体膜３０１表面には窪みが生じないため、遮光膜のエッチング残渣を抑制することができる。

また、ゲート電極２０１、２０２の側面上にサイドウォールスペーサ３０４、３０５、３０６、３０７を形成することにより、ゲート電極２０１、２０２の段差に緩やかな傾斜が設けられている。これにより、段差部、特に、サイドウォールスペーサ３０４上における遮光部材３０８の被覆性が向上し、遮光性能を向上することができる。さらに、第１実施形態と同様に、絶縁体膜３０１の膜厚を、ゲート電極２０１、２０２の膜厚とゲート絶縁膜１０３の膜厚とを足し合わせた膜厚よりも薄くし、遮光部材３０８と半導体基板１００との距離を短くすることができる。これにより、良好な遮光性能を得ることができる。

第１実施形態と同様に、絶縁体膜３０１は遮光部材エッチング時のエッチストッパ膜でもあるため、絶縁体膜３０１の膜厚は、遮光部材エッチング時にエッチングされる絶縁体膜の厚さよりも厚いことが好ましい。なお、第１のトランジスタ２０６のゲート電極２０１、絶縁体膜３０１、遮光部材３０８を積層するＺ軸方向（第１の方向）において、絶縁体膜３０１の膜厚をｔ、遮光部材３０８の膜厚をｄ_１とする。また、遮光部材エッチング時のメインエッチング時間に対するオーバーエッチング時間の比をａ、遮光部材エッチング時の遮光部材に対する絶縁体膜３０１のエッチング選択比をｂとする。その場合、遮光部材エッチング時にエッチングされる絶縁体膜３０１の厚さはａ×ｂ×ｄ_１となるため、ｔはａ×ｂ×ｄ_１以上の厚さであることが好ましい。

また、遮光部材３０８と配線が接触すると、リークなどの原因となる。Ｚ軸方向において、ゲート電極２０１、２０２の膜厚をｄ_２、配線３１２ａ〜ｃから半導体基板１００までの距離のうち最も小さい距離をｄ_３、ゲート絶縁膜１０３の厚さをｄ_４としたとき、絶縁体膜３０１の膜厚ｔはｄ_３−（ｄ_１＋ｄ_２＋ｄ_４）よりも薄いことが好ましい。
なお、絶縁体膜３０１の成膜方法としては、第１実施形態と同じ方法を用いることができる。

このように、本実施形態によれば、ゲート電極の間に形成される絶縁体膜の表面の窪みを低減することができ、この領域上に形成される構造体の下地の平坦性を向上することができる。特に、ゲート電極間の領域上に形成される導電膜をエッチングにより除去する場合にあっては、絶縁体膜の窪みに導電膜の残渣が残ることを抑制することができ、製造歩留まりの向上を図ることができる。また、ゲート電極の側面上にサイドウォールスペーサを形成することにより、遮光性能を向上することができる。

（第３実施形態）
本発明の第３実施形態による固体撮像装置およびその製造方法について、図６〜図１１を用いて説明する。図６は本実施形態の固体撮像装置のブロック図である。固体撮像装置は複数の画素回路４０１を含む画素領域５０１と、垂直走査回路５３０、列増幅回路５３１、水平走査回路５３２などの周辺回路を含む周辺領域５０２とを備える。図６の画素領域５０１には２行２列の画素回路４０１が示されているが、画素数は限定されない。画素回路４０１は、光電変換部４０２、電荷保持部４０３、電荷電圧変換部４０４、電源部４０５、画素出力部４０７、第１および第２の転送トランジスタＭ１、Ｍ２、リセットトランジスタＭ３、増幅トランジスタＭ４、選択トランジスタＭ５、オーバーフロードレイン（以下、ＯＦＤと称する）のトランジスタＭ６を備える。光電変換部４０２は、マイクロレンズ、フォトダイオード等から構成され、入射光に応じた電荷を蓄積する。光電変換部４０２はＯＦＤ用のトランジスタＭ６および第１の転送トランジスタＭ１に電気的に接続されている。トランジスタＭ６はゲート電極に供給された制御信号ＯＦＤ（ｎ）に応じて、光電変換部４０２の電荷を電源部４０５に排出する。

第１の転送トランジスタＭ１は、ゲート電極に供給された制御信号ＴＸ１（ｎ）に応じて、光電変換部４０２からの電荷を電荷保持部４０３に転送する。電荷保持部４０３は、転送トランジスタＭ１を介して転送された電荷を保持する。第２の転送トランジスタＭ２は、制御信号ＴＸ２（ｎ）に応じて、電荷保持部４０３に保持された電荷を電荷電圧変換部４０４に転送する。リセットトランジスタＭ３は、制御信号ＲＥＳ（ｎ）に応じて、電荷電圧変換部４０４の電圧を電源部４０５の電圧にリセットする。増幅トランジスタＭ４はゲート電極の電位に応じた信号を信号線ＯＵＴ（ｍ）に出力する。選択トランジスタＭ５は電源部４０５と増幅トランジスタＭ４との間に電気的に接続されており、信号ＳＥＬ（ｎ）に応じて増幅トランジスタＭ４に電流を供給する。

電源部４０５はリセットトランジスタＭ３のドレイン、選択トランジスタＭ５のドレイン、ＯＦＤのドレインと同一のノードとなっている。垂直走査回路５３０は制御信号ＲＥＳ（ｎ）、ＴＸ１（ｎ）、ＴＸ２（ｎ）、ＳＥＬ（ｎ）、ＯＦＤ（ｎ）を単位画素回路に供給する。信号線ＯＵＴから出力された信号は列増幅回路５３１に保持され、増幅、加算等の処理がなされる。水平走査回路５３２は列増幅回路５３１に保持された信号を順次、出力端子ＯＵＴに出力させる。

本実施形態による固体撮像装置におけるグローバルシャッターの動作を説明する。ある蓄積期間が経過した後に、光電変換部４０２にて生じた電荷は転送トランジスタＭ１を介して電荷保持部４０３へと転送される。電荷保持部４０３が信号電荷を保持している間、光電変換部４０２において再び電荷の蓄積が始まる。電荷保持部４０３の電荷は第２の転送トランジスタＭ２を介して電荷電圧変換部４０４へと転送され、増幅トランジスタＭ４の一端子である画素出力部４０７から信号として出力される。また、電荷保持部４０３にて信号電荷を保持している間に光電変換部４０２にて生じた電荷が電荷保持部４０３へ混入しないように、ＯＦＤのトランジスタＭ６は光電変換部４０２の電荷を排出させ得る。リセットトランジスタＭ３は、電荷保持部４０３から信号電荷が転送される前に電荷電圧変換部４０４を所定の電位に設定する（リセット動作）。この時の電荷電圧変換部４０４の電位はノイズ信号として画素出力部４０７から列増幅回路５３１へ出力される。続いて、リセットトランジスタＭ３はオフとなり、光電変換に基づく信号が列増幅回路５３１へ出力される。列増幅回路５３１は、ノイズ信号と光電変換に基づく信号との差分の信号を出力することにより、ノイズ信号が除去された信号を生成する。

図７は、本実施形態による固体撮像装置の画素領域５０１のＺ軸方向から見た平面図である。図７には、画素領域５０１を構成する３行×３列の画素回路４０１が示されているが、画素数は限定されないことは上述したとおりである。各画素回路４０１には、素子分離領域１０２により、略逆Ｓ字状の活性領域１０２ａが画定されている。活性領域１０２ａ上には、画素回路を構成するトランジスタＭ１〜Ｍ６のゲート電極６０１〜６０６が配置されている。すなわち、図７における活性領域１０２ａの下側から、複数のゲート電極６０１、６０２、６０３、６０４、６０５が、活性領域１０２ａを横断するように、この順番で配置されている。ここで、ゲート電極６０１は第１の転送トランジスタＭ１のゲート電極であり、ゲート電極６０２は第２の転送トランジスタＭ２のゲート電極である。ゲート電極６０３はリセットトランジスタＭ３のゲート電極であり、ゲート電極６０４は増幅トランジスタＭ４のゲート電極である。ゲート電極６０５は選択トランジスタＭ５のゲート電極である。平面視において、ゲート電極６０４、６０５は隣り合っている。

ゲート電極６０１の下側の活性領域１０２ａは、フォトダイオードにより構成される光電変換部４０２である。ゲート電極６０１とゲート電極６０２との間の活性領域１０２ａは、光電変換部４０２から転送される電荷を一時的に保持する電荷保持部４０３である。光電変換部４０２と電荷保持部４０３との間に配される第１の転送トランジスタＭ１が形成されている。ゲート電極６０２とゲート電極６０３との間の活性領域１０２ａは、電荷電圧変換部４０４である。

活性領域１０２ａは、光電変換部４０２と電源電圧線への接続部（ゲート電極６０３，６０４間の活性領域１０２ａ）との間で接続されており、この接続部上にＯＦＤのトランジスタＭ６のゲート電極６０６が配置されている。電荷保持部４０３、ゲート電極６０１、６０２上には、遮光部材３０８が設けられている。図７において、黒の丸印は、上層の配線と接続するためのコンタクト部を模式的に表している。

図８は、本実施形態による固体撮像装置の画素領域および周辺領域の概略断面図である。すなわち、図８の左側の画素領域５０１は、図７のＡ−Ａ’線の電荷保持部４０３から選択トランジスタＭ５に至る断面を示しており、点線よりも右側の周辺領域５０２は列増幅回路路等における隣接して設けられた任意の２つのトランジスタの断面を示している。図８には、Ｘ−Ｙ平面に平行な断面図、Ｙ−Ｚ平面に平行な断面図が併せて示されている。

半導体基板１００内には、Ｐ型半導体領域により構成されるウェル１０１と、素子分離領域１０２とが設けられている。画素領域５０１には、素子分離領域１０２により、図７に示すような略逆Ｓ字状の活性領域１０２ａが画定されている。周辺領域５０２には、素子分離領域１０２により、活性領域１０２ｂが画定されている。

画素領域５０１の活性領域１０２ａの表面部には、Ｎ型半導体領域４２１およびＰ型半導体領域４３１、Ｎ型半導体領域４２２、Ｎ型半導体領域４２３、Ｎ型半導体領域４２４、Ｎ型半導体領域４２５が、互いに離間して設けられている。Ｎ型半導体領域４２１は、電荷保持部４０３を構成する不純物領域である。Ｐ型半導体領域４３１は、Ｎ型半導体領域４２１の表面保護層である。Ｎ型半導体領域４２２は、電荷電圧変換部４０４を構成する不純物領域（浮遊拡散領域）である。Ｎ型半導体領域４２３は、リセットトランジスタＭ３、増幅トランジスタＭ４のドレインを構成する不純物領域である。Ｎ型半導体領域４２４は、増幅トランジスタＭ４のソース、選択トランジスタＭ５のドレインを構成する不純物領域である。Ｎ型半導体領域４２５は、選択トランジスタＭ５のソースを構成する不純物領域であり、画素出力部４０７として機能する。

Ｎ型半導体領域４２１とＮ型半導体領域４２２との間の半導体基板１００上には、ゲート絶縁膜１０３を介して、ゲート電極６０２が設けられている。これにより、Ｎ型半導体領域４２１、４２２により構成されるソース／ドレイン領域と、ゲート電極６０２とを有する第２の転送トランジスタＭ２が構成されている。また、Ｎ型半導体領域４２２とＮ型半導体領域４２３との間の半導体基板１００上には、ゲート絶縁膜１０３を介して、ゲート電極６０３が設けられている。これにより、Ｎ型半導体領域４２２、４２３により構成されるソース／ドレイン領域と、ゲート電極６０３とを有するリセットトランジスタＭ３が構成されている。また、Ｎ型半導体領域４２３とＮ型半導体領域４２４との間の半導体基板１００上には、ゲート絶縁膜１０３を介して、ゲート電極６０４が設けられている。これにより、Ｎ型半導体領域４２３、４２４により構成されるソース／ドレイン領域と、ゲート電極６０４とを有する増幅トランジスタＭ４が構成されている。また、Ｎ型半導体領域４２４とＮ型半導体領域４２５との間の半導体基板１００上には、ゲート絶縁膜１０３を介して、ゲート電極６０５が設けられている。これにより、Ｎ型半導体領域４２４，４２５により構成されるソース／ドレイン領域と、ゲート電極６０５とを有する選択トランジスタＭ５が構成されている。

周辺領域５０２の活性領域１０２ｂの表面部には、Ｎ型半導体領域４２６、４２７、４２８が互いに離間して設けられている。Ｎ型半導体領域４２６とＮ型半導体領域４２７との間の半導体基板１００上には、ゲート絶縁膜１０３を介して、ゲート電極６０７が設けられている。これにより、Ｎ型半導体領域４２６、４２７により構成されるソース／ドレイン領域と、ゲート電極６０７とを有する周辺トランジスタ６１７が構成される。また、Ｎ型半導体領域４２７とＮ型半導体領域４２８との間の半導体基板１００上には、ゲート絶縁膜１０３を介して、ゲート電極６０８が設けられている。よって、Ｎ型半導体領域４２７、４２８により構成されるソース／ドレイン領域と、ゲート電極６０８とを有する周辺トランジスタ６１８が構成される。周辺トランジスタ６１７、６１８のＮ型半導体領域４２６、４２７、４２８、ゲート電極６０７、６０８の表面部には、配線抵抗、拡散層抵抗、コンタクト抵抗等を低減するための金属シリサイド膜４３２が設けられている。金属シリサイド膜４３２としては、コバルトシリサイドやチタンシリサイド等を適用可能である。

画素領域５０１の半導体基板１００上には、ゲート電極６０２、６０３、６０４、６０５の上面および側面を覆うように誘電体膜７０１、７０２が設けられている。誘電体膜７０１、７０２で覆われたゲート電極６０２、６０３、６０４、６０５の側面上には、サイドウォールスペーサ７０３ａ、７０４が設けられている。

周辺領域５０２に配置された周辺トランジスタ６１７、６１８の一対のゲート電極６０７、６０８の側面上には、サイドウォールスペーサ７０１ａが設けられている。また、周辺領域５０２の半導体基板１００上には、側面がサイドウォールスペーサ７０１ａで覆われたゲート電極６０７、６０８の上面および側面を覆うように、誘電体膜７０３が設けられている。サイドウォールスペーサ７０１ａおよび誘電体膜７０３で覆われたゲート電極６０７、６０８の側面上には、サイドウォールスペーサ７０４が設けられている。

半導体基板１００上の全面には絶縁体膜３０１が設けられている。一対のゲート電極６０４、６０５の間隙は、絶縁体膜３０１によって埋め込まれておらず、ボイド８０１が形成されている。すなわち、第１および第２のゲート電極６０４、６０５、絶縁体膜３０１に囲まれた領域にボイド８０１が存在している。遮光部材３０８は平面視に垂直なＺ軸方向において、ボイド８０１と絶縁体膜３０１を挟んで対向する位置には形成されていない。また、一対のゲート電極６０７、６０８の間隙は、絶縁体膜３０１によって埋め込まれておらず、ボイド８０２が形成されている。画素領域５０１の絶縁体膜３０１上には、電荷保持部４０３と第２の転送トランジスタＭ２のゲート電極６０２を覆うように、遮光部材３０８が設けられている。なお、図８には示されていないが、図２と同様に、絶縁体膜３０１上には、層間絶縁膜、層間絶縁膜および絶縁体膜３０１を貫通するコンタクトホール、コンタクトホールに接続された配線が設けられている。

図９〜図１１は、本実施形態による固体撮像装置の製造方法を示す工程断面図である。図９（ａ）において、半導体基板１００の表面部に、例えばＳＴＩ法、ＬＯＣＯＳ法等により、活性領域１０２ａ、１０２ｂを画定する素子分離領域１０２を形成する。次に、イオン注入法により、画素領域５０１および周辺領域５０２の所定の領域に、Ｐ型半導体領域で構成されるウェル１０１を形成する。イオン注入法により、画素領域５０１の電荷保持部４０３の形成領域に、Ｎ型半導体領域４２１およびＰ型半導体領域４３１を形成する。

半導体基板１００の活性領域１０２ａ、１０２ｂの表面部に、例えば熱酸化法、ＣＶＤ法を用いて、酸化シリコン膜等よりなるゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３を形成した半導体基板１００上の全面に、ＣＶＤ法により、例えばポリシリコン膜を堆積する。次に、フォトリソグラフィおよびドライエッチングを用いて、ポリシリコン膜をパターニングし、ポリシリコン膜よりなるゲート電極６０２、６０３、６０４、６０５、６０７、６０８を形成する。イオン注入法により、画素領域５０１の半導体基板１００内に、ゲート電極６０２、６０３、６０４、６０５に対して自己整合的に、Ｎ型半導体領域４２２、４２３、４２４、４２５を形成する。

なお、ここではゲート電極６０２〜６０８を形成する前にＮ型半導体領域４２１およびＰ型半導体領域４３１を形成する例を示しているが、ゲート電極６０２〜６０８を形成した後にＮ型半導体領域４２１およびＰ型半導体領域４３１を形成してもよい。この場合、Ｎ型半導体領域４２１およびＰ型半導体領域４３１は、Ｎ型半導体領域４２２、４２３、４２４，４２５と同様、ゲート電極６０２に対して自己整合的に形成することも可能である。

次に、ゲート電極６０２〜６０８が形成された半導体基板１００上の全面に、ＣＶＤ法等により、酸化シリコン膜等の誘電体膜７０１を形成する。誘電体膜７０１は、酸化シリコン層と窒化シリコン層との積層構造にすることで、反射防止膜として用いてもかまわない。フォトリソグラフィにより画素領域５０１を覆うとともに周辺領域５０２を露出するフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜をマスクとして周辺領域５０２の誘電体膜７０１をエッチバックする。これにより、画素領域５０１に誘電体膜７０１を残すとともに、周辺領域５０２のゲート電極６０７、６０８の側面上に、誘電体膜７０１（第１の誘電体膜）よりなるサイドウォールスペーサ（第１のサイドウォールスペーサ）７０１ａを形成する。次いで、例えばアッシングにより、マスクに用いたフォトレジスト膜（図示せず）を除去する。

次に、図９（ｂ）において、周辺領域５０２に、ゲート電極６０７、６０８およびサイドウォールスペーサ７０１ａをマスクとしてイオン注入を行う。これにより、ゲート電極６０７、６０８およびサイドウォールスペーサ７０１ａに対して自己整合的に、ソース／ドレイン領域となるＮ型半導体領域４２６、４２７、４２８を形成する。次いで、全面に、例えばＣＶＤ法等を用いて、誘電体膜７０２を成膜する。この誘電体膜７０２は、周辺領域５０２に金属シリサイド膜４３２を形成する際に画素領域５０１の保護膜として用いられる。誘電体膜７０２を成膜した後、フォトリソグラフィにより画素領域５０１を覆うとともに周辺領域５０２を露出するフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜をマスクとして周辺領域５０２の誘電体膜７０２をエッチングする。これにより、誘電体膜７０２を、画素領域５０１に選択的に残存させる。次いで、例えばアッシングにより、マスクに用いたフォトレジスト膜（図示せず）を除去する。

サリサイド（Self-ALIgned siliCIDE）プロセスにより、シリコンが露出している周辺領域５０２のゲート電極６０７、６０８およびＮ型半導体領域４２６の表面部に、金属シリサイド膜４３２を選択的に形成する。具体的には、例えばコバルト等の金属膜を堆積して熱処理を行い、この金属膜と接する部分のシリコンをシリサイド化した後、未反応の金属膜を除去する。これにより、金属シリサイド膜４３２が局所的に形成される。

次に、図１０（ａ）に示されるように、全面に、例えばスパッタリング法、ＣＶＤ法等を用いて、誘電体膜（第１の誘電体膜）７０３を成膜する。フォトリソグラフィにより周辺領域５０２を覆うとともに画素領域５０１を露出するフォトレジスト膜（図示せず）を形成後、このフォトレジスト膜をマスクとして画素領域５０１の誘電体膜７０３をエッチバックする。これにより、周辺領域５０２に誘電体膜７０３を残すとともに、誘電体膜７０１、７０２で覆われた画素領域５０１のゲート電極６０２〜６０５の側面上に、誘電体膜７０３よりなるサイドウォールスペーサ（第１のサイドウォールスペーサ）７０３ａを形成する。次いで、例えばアッシングにより、マスクに用いたフォトレジスト膜（図示せず）を除去する。

次に、図１０（ｂ）に示されるように、全面に、例えばＣＶＤ法等を用いて、酸化シリコン膜等の第２の誘電体膜を成膜した後、この誘電体膜をエッチバックする。これにより、誘電体膜７０１、７０２、サイドウォールスペーサ７０３ａで覆われたゲート電極６０２〜６０５の側面上に、サイドウォールスペーサ（第２のサイドウォールスペーサ）７０４を形成する。また、サイドウォールスペーサ７０１ａ、誘電体膜７０３で覆われたゲート電極６０７、６０８の側面上に、サイドウォールスペーサ７０４を形成する。この際、誘電体膜７０１、７０３を窒化シリコン膜とすることで、誘電体膜７０１、７０３をエッチングストッパ膜として用いてもよい。

このとき、ゲート電極６０２〜６０８の側面を覆う膜の厚さとゲート電極６０２〜６０８間の間隔に応じて、サイドウォールスペーサ７０４間に狭い隙間が生じ、あるいは生じなくなる。例えば、ゲート電極６０２〜６０８の側面を覆う膜の厚さが０．２μｍであるとすると、ゲート電極６０２〜６０８の間隔が０．３μｍよりも狭い場合に、サイドウォールスペーサ７０４間に狭い隙間が発生する。このような狭い隙間は、例えば、隣り合う一対のゲート電極の間であって、これらゲート電極間の不純物領域にコンタクト部を設ける必要のない場所に発生し得る。例えば、図１０（ｂ）において、狭い隙間は、第１のゲート電極６０４および第２のゲート電極６０５の間と、第１のゲート電極６０７および第２のゲート電極６０８の間とにおいて発生している。ここで、狭い隙間に直接遮光部材３０８を成膜し、エッチングして取り除こうとすると、上述したように遮光部材３０８の残渣が発生する虞がある。後述するように、本実施形態によれば、狭い隙間にボイドを形成することで、エッチングの残渣の発生を防ぐことができる。なお、第１のゲート電極６０４と第２のゲート電極６０５との間の不純物領域には、図６に示すように、コンタクト部は設けられていない。一方、ゲート電極６０２〜６０８の間隔が０．４μｍよりも大きい箇所には、このような狭い隙間は発生しない。

次に、図１１に示されるように、例えばプラズマＣＶＤ法等を用いて、酸化シリコン膜等の絶縁体膜３０１を成膜する。この際、第１のゲート電極６０４と第２のゲート電極６０５との間の空隙、および第１のゲート電極６０７と第２のゲート電極６０８との間の空隙において、絶縁体膜３０１が埋め込まれないように、ボイド８０１、８０２を形成する。ボイド８０１、８０２を残すように絶縁体膜３０１を形成することで、ゲート電極６０４、６０５間およびゲート電極６０７、６０８間の領域上の窪みが低減される。

具体的な成膜条件としては、ＴＥＯＳ−Ｏ２系やＳｉＨ_４−Ｏ_２系のガス種を用いた平行平板型プラズマＣＶＤ法など異方性や流動性の小さいＣＶＤ法を用いて成膜することが好ましい。これは、成膜速度が速くなることで、ゲート電極６０４とゲート電極６０５と絶縁体膜３０１との間に空隙であるボイド８０１が形成されやすくなる一方、ボイド８０１より十分狭い隙間が閉塞され、ボイド上の膜の窪みを低減することができるためである。

本実施例では、ガス流量をＴＥＯＳ：２６５ｓｃｃｍ、Ｏ_２：２．５ｓｃｃｍとし、圧力を３６０Ｐａとした。また、ＲＦ出力を、上部電極７２０Ｗ、下部電極３２０Ｗとし、成膜時間を４ｓｅｃとして、５００Å相当のプラズマＣＶＤ酸化膜を成膜した。

次に、絶縁体膜３０１上に、スパッタ法、ＣＶＤ法等を用いて、タングステンまたはタングステンシリサイド等よりなる遮光部材３０８を形成する。さらに、フォトリソグラフィおよびドライエッチングを用いることにより、遮光部材３０８を所定の形状にパターニングする。

パターニングによって、電荷保持部４０３、転送トランジスタのゲート電極６０１および第２の転送トランジスタ６１２のゲート電極６０２上における遮光部材３０８は残り、他の箇所はエッチングにより除去される。この際、ゲート電極６０４、６０５間、およびゲート電極６０７、６０８間の領域上の絶縁体膜３０１の表面の平坦性は、第１、第２実施形態と同様に向上し、この部分に遮光部材３０８のエッチング残渣が生じることを防ぐことができる。

また、ゲート電極６０２の側面上にサイドウォールスペーサ７０３ａ、７０４を積層することにより、ゲート電極６０２の段差を緩和することができる。これにより、遮光部材３０８の被覆性が向上し、遮光性能が向上する。さらに、増幅トランジスタＭ４の第１のゲート電極６０４と選択トランジスタＭ５の第２のゲート電極６０５の間には、ボイド８０１が形成される。空隙であるボイド８０１は、酸化シリコンや窒化シリコン等からなる誘電体膜７０３、７０４よりも誘電率が低い。このため、ゲート電極６０４、６０５間を誘電体膜７０３、７０４で埋め込む場合と比較してゲート電極６０４、６０５間の寄生容量を低減することができる。増幅トランジスタＭ４のゲート電極６０４の寄生容量が低減されることで、増幅回路の増幅効率の低下を抑制することができる。

第１および第２実施形態と同様に、絶縁体膜３０１は遮光部材をエッチングする際にエッチストッパ膜としても機能する。Ｚ軸方向（第１の方向）において、絶縁体膜３０１の膜厚をｔ、遮光部材３０８の膜厚をｄ_１とし、遮光部材エッチング時のメインエッチ時間に対するオーバーエッチ時間の比をａ、遮光部材エッチング時の遮光部材に対する絶縁体膜３０１のエッチング選択比をｂとする。このとき、遮光部材エッチング時にエッチングされる絶縁体膜の厚さはａ×ｂ×ｄ_１である。

絶縁体膜３０１の膜厚ｔがａ×ｂ×ｄ_１よりも薄いと、画素領域において遮光部材エッチング時に誘電体膜７０３の表面が露出する。誘電体膜７０３をフォトダイオードの反射防止膜として用いている場合、誘電体膜７０３がエッチングされて膜厚が変化すると、フォトダイオードの光学的特性が変化する恐れがある。そのため、絶縁体膜３０１の膜厚ｔはａ×ｂ×ｄ_１以上であることが好ましい。

誘電体膜７０３をフォトダイオードの反射防止膜として用いない場合は、絶縁体膜３０１の膜厚ｔと、誘電体膜７０３の膜厚ｔ´の和がａ×ｂ×ｄ_１よりも薄ければよい。

遮光部材３０８と配線が接触するとリークなどの原因となるため、絶縁体膜３０１の膜厚ｔは遮光部材と配線が接触しないような膜厚であることが好ましい。画素領域のゲート電極６０７〜６０８の膜厚が異なる場合には、大きい方のゲート電極の膜厚と、誘電体膜７０３の膜厚の和をｄ_２、半導体基板１００と配線との距離のうち最も小さい距離（層間絶縁膜の膜厚）をｄ_３、ゲート絶縁膜１０３の厚さをｄ_４としたとき、絶縁体膜３０１の膜厚ｔはｄ_３−（ｄ_１＋ｄ_２＋ｄ_４）より薄いことが好ましい。

遮光性の観点から、絶縁体膜３０１の膜厚は厚ければ厚いほど遮光部材３０８と半導体基板１００との距離が広がり遮光性能が低下するため、絶縁体膜３０１の膜厚はできるだけ薄くするのが好ましい。

具体的な例を以下に述べる。遮光部材３０８にタングステンを使用した場合、十分な遮光能力を得るためには、膜厚ｄ_１は０．１μｍ以上であることが好ましい。タングステンの透過率は０．１μｍ以上の厚さで０．２％以下となり十分な遮光能力を達成できる。

遮光部材エッチング時のメインエッチ時間に対するオーバーエッチ時間の比ａを０．１、遮光部材３０８に対する絶縁体膜３０１のエッチング選択比ｂが０．１であったとき、絶縁体膜３０１の膜厚ｔは少なくとも１ｎｍ以上である必要がある。実際は製造ばらつきなども考慮する必要があるため、絶縁体膜３０１の膜厚は５ｎｍ以上が好ましい。

また、ゲート電極の膜厚ｄ_２を０．２μｍ、基板と配線との距離のうち最も小さい距離（層間絶縁膜の膜厚）ｄ_３を０．６μｍ、ゲート絶縁膜１０３の厚さを８．０ｎｍとした場合、配線と接触しないためには絶縁体膜３０１の膜厚ｔは少なくとも０．３μｍよりも薄くすることが好ましい。実際は層間絶縁膜厚、遮光部材３０８の膜厚の製造ばらつき、絶縁体膜３０１の膜厚ｔが厚くなることによる遮光性能の低下を考慮する必要があるため、実際の絶縁体膜３０１の膜厚ｔは０．１μｍより小さいことが好ましい。
よって、絶縁体膜３０１の膜厚は、１ｎｍ以上かつ０．３μｍ未満であることが好ましく、より好ましくは、５ｎｍ以上かつ０．１μｍ未満であることが好ましい。

このように、本実施形態によれば、ゲート電極の間に形成される絶縁体膜の表面の窪みを低減することができ、この領域上に形成される構造体の下地の平坦性を向上することができる。特に、ゲート電極間の領域上に形成される導電膜をエッチングにより除去する場合にあっては、絶縁体膜の窪みに導電膜の残渣を抑制し、製造歩留まりを向上させることができる。さらに、ゲート電極の側面上にサイドウォールスペーサを形成することにより、遮光性能を向上することができる。

本実施形態では、サイドウォールスペーサ間に狭い隙間が発生する条件として、ゲート電極間の間隔が０．３μｍよりも狭い場合を例示したが、狭い隙間が発生するゲート電極間の間隔は、必ずしも０．３μｍよりも狭い場合に限定されるものではない。ゲート電極の側面上に堆積される絶縁体膜の膜厚やサイドウォールスペーサの幅が変われば、これに応じてサイドウォールスペーサ間の隙間の幅も変わる。したがって、ボイドが残存するように絶縁体膜を形成する部位は、各固体撮像装置に求められるデザインルールやプロセス条件等に応じて、絶縁体膜上に形成される窪みの大きさを考慮しつつ、適宜設定することが好ましい。

また、本実施形態では、画素領域５０１のゲート電極６０１〜６０５を、誘電体膜７０１、７０２、サイドウォールスペーサ７０３ａ、７０４、絶縁体膜３０１で覆っている。しかし、ゲート電極６０１〜６０５を覆う絶縁体膜・誘電体膜の構成は、これに限定されるものではない。例えば、サイドウォールスペーサ７０３ａ、７０４による段差の緩和度合いに応じて、積層するサイドウォールスペーサの数を適宜増減してもよい。或いは、誘電体膜７０１、７０２のいずれかを形成しなくてもよい。周辺領域５０２についても同様である。

さらに、本実施形態では、画素領域５０１における増幅トランジスタＭ４、選択トランジスタＭ５のゲート電極の間にボイドを形成する例を示したが、他のトランジスタＭ１〜Ｍ４、Ｍ６のゲート電極の間においてもボイドを形成しても良い。

（第４実施形態）
本発明の第４実施形態に係る撮像システムを説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファクシミリ、携帯電話、車載カメラ、観測衛星などがあげられる。図１２に、第４実施形態に係る撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図１２において、撮像システムは、レンズの保護のためのバリア１００１、被写体の光学像を固体撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通った光量を可変するための絞り１００３、メカニカルシャッタ１００５を備える。撮像システムは上述の第１〜第３実施形態で説明した固体撮像装置１００４をさらに備え、固体撮像装置１００４はレンズ１００２により結像された光学像を画像データとして変換する。ここで、固体撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。撮像システムはさらに信号処理部１００７、タイミング発生部１００８、全体制御・演算部１００９、メモリ部１０１０、記録媒体制御Ｉ／Ｆ部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を備える。信号処理部１００７は固体撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する。タイミング発生部１００８は固体撮像装置１００４および信号処理部１００７に各種タイミング信号を出力する。全体制御・演算部１００９はデジタルスチルカメラ全体を制御し、メモリ部１０１０は画像データを一時的に記憶するためフレームメモリとして機能する。記録媒体制御Ｉ／Ｆ部１０１１は記録媒体に記録または読み出しを行う。記録媒体１０１２は着脱可能な半導体メモリ等から構成され、撮像データの記録または読み出しを行う。外部Ｉ／Ｆ部１０１３は外部コンピュータ等と通信するためのインターフェースである。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも固体撮像装置１００４と、固体撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。

（他の実施形態）
上述した実施形態は、本発明を実施するにあたっての具体例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されない。すなわち、本発明はその技術思想から逸脱することなく、様々な形で実施することができる。例えば、本発明は、トランジスタのゲート電極間の空隙のみならず、配線パターン間の微細スペースなど、遮光部材のエッチング残渣が生じる可能性のある回路構成に広く適用可能である。また、上述した実施形態では、信号電荷を電子とする固体撮像装置を例にして説明したが、本発明は、信号電荷を正孔とする固体撮像装置においても同様に適用することができる。なお、この場合、上述した半導体領域の導電型は、Ｐ型とＮ型とが逆になる。また、図６に示した固体撮像装置の画素回路の平面レイアウトは、一例を示したものであり、本発明を適用しうる固体撮像装置の画素回路の平面レイアウトは、これに限定されるものではない。さらに、画素回路の読み出し部の構成も、図６に示される例に限定されるものではない。

また、第３実施形態では、グローバル電子シャッタ機能を持つＣＭＯＳイメージセンサを例に挙げて本発明を説明したが、本発明を適用しうる固体撮像装置はＣＭＯＳイメージセンサに限定されるものではない。例えば、本発明は、ＣＣＤイメージセンサにも適用可能である。ＣＣＤイメージセンサでは、光電変換部における光電変換よって発生した電荷を読み出して転送するための読み出し部上に、遮光部材が配置される。この遮光部材が堆積される下地構造および製造方法に、上述の実施形態と同様の構造および製造方法を適用可能である。なお、本明細書において「電荷保持部」とは、固体撮像装置がＣＣＤイメージセンサである場合においては、上述の読み出し部をも意味するものとする。

１００ 半導体基板
１０１ ウェル
１０２ 素子分離領域
１０３ ゲート絶縁膜
２０１、２０２、６０１〜６０８ ゲート電極
２０３、２０４、２０５ 不純物領域
３０１ 絶縁体膜
３０３、７０１〜７０３ 誘電体膜
３０２、８０１、８０２ ボイド
３０４〜３０７、７０１ａ、７０３ａ、７０４ サイドウォールスペーサ
３０８ 遮光部材
４２１〜４２５ Ｎ型不純物領域
４３２ Ｐ型不純物領域

Claims (26)

1. 固体撮像装置の製造方法であって、
   第１の領域、第２の領域、第３の領域及び第４の領域を有する基板の上に、第１のトランジスタの第１のゲート電極と、前記第１のゲート電極に隣接する、第２のトランジスタの第２のゲート電極とを、前記第１のゲート電極が前記第１の領域の上に位置し、前記第２のゲート電極が前記第２の領域の上に位置し、前記第１のゲート電極と前記第２のゲート電極との間隙が前記第４の領域の上に位置するように形成する工程と、
   前記第４の領域、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁体膜を成膜する工程と、
   前記絶縁体膜の上に、前記第３の領域及び前記第４の領域を覆う遮光性の材料よりなる膜を成膜する工程と、
   前記絶縁体膜を挟んでボイドの上に位置している前記遮光性の材料よりなる膜のうち、少なくとも前記第４の領域の上に位置する一部をエッチングで除去し、前記遮光性の材料よりなる膜から前記第３の領域の上に遮光部材を形成する工程と、
   前記遮光部材、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁膜を形成する工程と、
   前記絶縁膜を貫通して前記第１のトランジスタ及び前記第２のトランジスタのいずれかに接続するコンタクトプラグを形成する工程と、
   前記絶縁膜の上に、前記コンタクトプラグに接続する配線を形成する工程と、
   を有し、
   前記遮光性の材料よりなる膜を成膜する工程において、前記絶縁体膜と前記第４の領域との間にボイドが存在する固体撮像装置の製造方法。
2. 前記遮光性の材料よりなる膜のエッチング時間に対する前記絶縁体膜のエッチング時間の比をａ、前記遮光部材となる前記遮光性の材料よりなる膜と前記絶縁体膜のエッチング選択比をｂ、前記絶縁体膜の膜厚をｔ、前記遮光部材の膜厚をｄ_１としたとき、
   前記絶縁体膜が、ａ×ｂ×ｄ_１≦ｔを満たすように形成される請求項１に記載の固体撮像装置の製造方法。
3. 前記第４の領域は前記第１のトランジスタ及び前記第２のトランジスタで共有される不純物領域を含み、前記コンタクトプラグを形成する工程では、前記不純物領域の上に前記コンタクトプラグを形成しない請求項１または２に記載の固体撮像装置の製造方法。
4. 前記固体撮像装置は周辺回路を備え、
   前記第１のトランジスタ及び前記第２のトランジスタは、前記周辺回路を構成する請求項１乃至３のいずれか１項に記載の固体撮像装置の製造方法。
5. 前記固体撮像装置は複数の画素回路を有する画素領域を備え、
   前記画素回路は、
   光電変換部からの電荷を電荷保持部に転送する第１の転送トランジスタと、
   前記電荷保持部からの電荷を電荷電圧変換部に転送する第２の転送トランジスタと、
   前記電荷電圧変換部の電位に応じた信号を出力する増幅トランジスタと、
   を有し、
   前記電荷保持部を含み、前記電荷保持部は前記遮光部材によって覆われている請求項１乃至４のいずれか１項に記載の固体撮像装置の製造方法。
6. 前記遮光部材は、前記第１の転送トランジスタのゲート電極と前記第２の転送トランジスタのゲート電極とを覆う請求項５に記載の固体撮像装置の製造方法。
7. 前記第１のゲート電極及び前記第２のゲート電極を形成する工程と前記絶縁体膜を成膜する工程の間に、
   前記第１のゲート電極及び前記第２のゲート電極を覆う誘電体膜を成膜する工程と、
   前記誘電体膜をエッチバックすることにより前記第１のゲート電極及び前記第２のゲート電極の側面上にサイドウォールスペーサを形成する工程と、
   をさらに有する請求項１乃至６のいずれか１項に記載の固体撮像装置の製造方法。
8. 前記第１のゲート電極及び前記第２のゲート電極を形成する工程と前記絶縁体膜を形成する工程の間に、
   前記第１のゲート電極及び前記第２のゲート電極を覆う第１の誘電体膜を形成する工程と、
   前記第１の誘電体膜をエッチングすることにより前記第１のゲート電極及び前記第２のゲート電極の側面上に第１のサイドウォールスペーサを形成する工程と、
   前記第１のサイドウォールスペーサを覆う第２の誘電体膜を形成する工程と、
   前記第２の誘電体膜をエッチングすることにより前記第１のサイドウォールスペーサの上に第２のサイドウォールスペーサを形成する工程と、
   をさらに有する、請求項１乃至６のいずれか１項に記載の固体撮像装置の製造方法。
9. 前記第１のサイドウォールスペーサを形成する工程と第２の誘電体膜を形成する工程の間に、前記第１のサイドウォールスペーサ、前記第１のゲート電極及び前記第２のゲート電極を覆う第３の誘電体膜を形成する工程をさらに有し、
   前記絶縁体膜を成膜する工程において、前記第１のサイドウォールスペーサと前記第２のサイドウォールスペーサとの間、前記絶縁体膜と前記第１のゲート電極の上面との間及び前記絶縁体膜と前記第２のゲート電極の上面との間に、前記第３の誘電体膜が位置する請求項８に記載の固体撮像装置の製造方法。
10. 第１の領域、第２の領域、第３の領域及び第４の領域を有する基板と、
    前記第１の領域の上に位置する、第１のトランジスタの第１のゲート電極と、
    前記第２の領域の上に位置し、前記第１のゲート電極に隣り合う、第２のトランジスタの第２のゲート電極と、
    前記第３の領域、前記第４の領域、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁膜と、
    前記絶縁膜と前記基板の間に配され、前記第３の領域、前記第４の領域、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁体膜と、
    前記絶縁膜と前記第３の領域の間に設けられた遮光部材と、
    前記絶縁膜の上に設けられた配線と、を備え、
    前記絶縁体膜のうちの前記第３の領域を覆う部分が前記遮光部材と前記第３の領域の間に位置し、
    前記第１のゲート電極と前記第２のゲート電極の間隙が前記第４の領域の上に位置し、前記絶縁体膜のうちの前記第４の領域を覆う部分と前記第４の領域の間にボイドが存在する、固体撮像装置。
11. 前記絶縁膜と前記基板との間に配された絶縁体の一部が前記第１のゲート電極と前記第２のゲート電極の間の前記間隙に位置し、前記ボイドが前記絶縁体の前記一部と前記絶縁膜との間に位置する、請求項１０に記載の固体撮像装置。
12. 前記絶縁体は、前記第１のゲート電極と前記第２のゲート電極の間に設けられたサイドウォールスペーサを含む、請求項１１に記載の固体撮像装置。
13. 前記絶縁体は、前記サイドウォールスペーサと前記ボイドの間に位置する部分をさらに含む、請求項１２に記載の固体撮像装置。
14. 前記サイドウォールスペーサは窒化シリコンからなり、前記第３の領域と前記遮光部材の間には窒化シリコン膜が位置する、請求項１２または１３に記載の固体撮像装置。
15. 前記絶縁体は、前記第１のゲート電極の上面の上に位置する第１の部分と、前記第２のゲート電極の上面の上に位置する第２の部分と、を含み、前記ボイドが前記第１の部分と前記第２の部分の間に位置する、請求項１１乃至１４のいずれか１項に記載の固体撮像装置。
16. 前記第３の領域と前記遮光部材の間には窒化シリコン膜が設けられており、前記窒化シリコン膜と前記遮光部材の間には酸化シリコン膜が設けられている、請求項１０乃至１５のいずれか１項に記載の固体撮像装置。
17. 前記絶縁体膜は前記ボイドに接する、請求項１０乃至１６のいずれか１項に記載の固体撮像装置。
18. 前記ボイドと前記絶縁膜の間には、前記遮光部材の材料と同じ材料からなる部材が存在しない、請求項１０乃至１７のいずれか１項に記載の固体撮像装置。
19. 前記遮光部材の材料は、タングステンまたはタングステンシリサイドである、請求項１０乃至１８のいずれか１項に記載の固体撮像装置。
20. 複数の画素回路を有する画素領域と、前記画素領域の周辺に位置し、周辺回路が配された周辺領域と、を備え、前記第３の領域は前記画素領域に位置し、前記第４の領域は前記周辺領域に位置する、請求項１０乃至１９のいずれか１項に記載の固体撮像装置。
21. 前記第１のトランジスタと前記第２のトランジスタは不純物領域を共有しており、
    前記ボイドは前記不純物領域の上に存在している請求項１０乃至１９のいずれか１項に記載の固体撮像装置。
22. 前記画素回路は、
    光電変換部の電荷を電荷保持部に転送する第１の転送トランジスタと、
    前記電荷保持部の電荷を電荷電圧変換部に転送する第２の転送トランジスタと、
    前記電荷電圧変換部に接続されたゲート電極を有する第３トランジスタと、
    を含み、
    前記第１の転送トランジスタのゲート電極と、前記遮光部材は前記電荷保持部と、前記第２の転送トランジスタのゲート電極と、を覆う、請求項２０に記載の固体撮像装置。
23. 前記第１のゲート電極と前記第２のゲート電極の間隔は、０．１μｍより大きく、０．３μｍより小さい、請求項１０乃至２２のいずれか１項に記載の固体撮像装置。
24. 請求項１０乃至２３のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置が出力する信号を処理する信号処理部と、
    を有する撮像システム。
25. グローバル電子シャッタ機能を備えたＣＭＯＳイメージセンサと、
    前記ＣＭＯＳイメージセンサが出力する信号を処理する信号処理部と、
    を有する撮像システムであって、
    前記ＣＭＯＳイメージセンサは、
    第１の領域、第２の領域、第３の領域及び第４の領域を有する基板と、
    前記第１の領域の上に位置する、第１のトランジスタの第１のゲート電極と、
    前記第２の領域の上に位置し、前記第１のゲート電極に隣り合う、第２のトランジスタの第２のゲート電極と、
    前記第３の領域、前記第４の領域、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁膜と、
    前記第３の領域、前記第４の領域、前記第１のゲート電極及び前記第２のゲート電極を覆う絶縁体膜と、
    前記絶縁膜と前記第３の領域の間に設けられた遮光部材と、を備え、
    前記絶縁膜と前記基板の間に配され、前記絶縁体膜のうちの前記第３の領域を覆う部分が前記遮光部材と前記第３の領域の間に位置し、
    前記第１のゲート電極と前記第２のゲート電極の間の間隙が前記第４の領域の上に位置し、前記絶縁体膜のうちの前記第４の領域を覆う部分と前記第４の領域の間にボイドが存在する、撮像システム。
26. 前記ＣＭＯＳイメージセンサは画素回路及び周辺回路を備え、前記第１のトランジスタ及び前記第２のトランジスタは前記周辺回路に含まれる、請求項２５に記載の撮像システム。

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