JP2014022421A - 固体撮像素子及びその製造方法、並びに、電子機器 - Google Patents

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Abstract

【課題】 スミアの抑制及び良好な転送特性を両立することができるようにする。
【解決手段】 固体撮像素子は、半導体基板と、半導体基板上に設けられる複数の画素部とを備える。画素部は、入射された光に基づいて電荷を発生する光電変換部と、発生された電荷を蓄積するメモリ部と、メモリを少なくとも遮光する遮光部と、光電変換部とメモリ部との間の半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、掘り込み部に転送用のチャネルが形成されることにより、電荷を光電変換部からメモリ部に転送する転送部とを有する。本技術は、撮像機能を備えた電子機器に適用することができる。
【選択図】図１０

Description

本技術は、固体撮像素子及びその製造方法、並びに、電子機器に関し、特に、スミアの抑制及び良好な転送特性を両立することができる、固体撮像素子及びその製造方法、並びに、電子機器に関する。
従来、デジタルスチルカメラやデジタルビデオカメラなどには、CCD（Charge Coupled Device）イメージセンサのみならず、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサも多く採用されている。また、近年、携帯電話機などのモバイル機器にも撮像機能が備えられるようになっているが、このようなモバイル機器に搭載される固体撮像素子として、電源電圧が低く、低消費電力である等の観点から、MOS型イメージセンサが多く採用されている。そこで、以下、MOS型イメージセンサのうちのCMOSイメージセンサについて説明する。
例えば、特許文献１には、各画素における蓄積の同時性を実現するために、画素ごとに記憶素子（キャパシタ）を設けて、いわゆるグローバルシャッタ撮影を可能にしたCMOSイメージセンサが提案されている。しかしながら、特許文献１に提案されたグローバルシャッタ撮影が可能なCMOSイメージセンサにおいては、電荷保持中に記憶素子に光が漏れ込む事によるスミアの発生と、スミアに基づく画質の劣化が懸念される。
そこで、スミアを抑制する従来の手法として、遮光膜を記憶素子の直上に導入して記憶素子を遮光することにより、光の漏れ込みを防止する第１の手法が存在する。
また、スミアを抑制する従来の別の手法として、記憶素子の直上に導入された遮光膜を、半導体基板にさらに掘り込む掘り込み型とすることにより、光の漏れ込みを防止する第２の手法が存在する（例えば、特許文献２乃至５参照）。
特開２０１１−２９８３５号公報 特開２００９−１２９９３１号公報 特開２０１１−１９８８５０号公報 特開２００７−５４９３号公報 特開２００４−３１９９５９号公報
しかしながら、第１の手法を適用すると、遮光膜が導入されていない領域からの光の漏れ込みによりスミアが発生して、画質が劣化するおそれがある。
また、第２の手法を適用すると、遮光膜が導入されていない領域からの光の漏れ込みを抑制することは可能になる一方で、半導体基板の深い位置で転送を行う必要があるため、転送劣化や残像を引き起こすおそれがある。
このように、第１の手法及び第２の手法を含め従来の手法では、画素毎にメモリ部を有するグローバルシャッタ撮影が可能なCMOSイメージセンサにおいて、スミアの抑制及び良好な転送特性を両立することは困難な状況である。
本技術は、このような状況に鑑みてなされたものであり、スミアの抑制及び良好な転送特性を両立することができるようにしたものである。
本技術の一側面の固体撮像素子は、半導体基板と、前記半導体基板上に設けられる複数の画素部とを備え、前記画素部は、入射された光に基づいて電荷を発生する光電変換部と、前記光電変換部により発生された電荷を蓄積するメモリ部と、前記メモリを少なくとも遮光する遮光部と、前記光電変換部と前記メモリ部との間の前記半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、前記掘り込み部に転送用のチャネルが形成されることにより、電荷を前記光電変換部から前記メモリ部に転送する転送部とを有する。
前記掘り込み部は、前記遮光部の一部として、前記光電変換部と前記転送部との間に形成され、前記転送部は、電極ゲートを有するトランジスタであり、前記電極ゲートと前記遮光部とが接続されることにより、前記転送用のチャネルを形成することができる。
前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに設け、前記コンタクト部を、前記遮光部上に形成することができる。
前記転送部は、前記掘り込み部として機能する電極ゲートを有するトランジスタとすることができる。
前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに設け、前記コンタクト部を、前記遮光部に形成された孔を介して前記電極ゲート上に形成することができる。
前記光電変換部は、前記半導体基板内に複数段積層すて形成することができる。
前記転送部は、電極ゲートを有するトランジスタであり、前記掘り込み部は、前記遮光部の一部として、前記光電変換部と前記転送部との間に形成される第１の掘り込み部と、前記電極ゲートに形成される第２の掘り込み部とを有し、前記電極ゲートと前記遮光部とが接続されることにより、前記転送用のチャネルを形成することができる。
前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに設け、前記コンタクト部を、前記遮光部上に形成することができる。
前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに設け、前記コンタクト部を、前記遮光部に形成された孔を介して前記電極ゲート上に形成することができる。
前記掘り込み部は、前記光電変換部を囲うように形成されており、前記掘り込み部の前記光電変換部と前記メモリ部との間に、前記転送部の転送用のチャネルを形成することができる。
前記画素部は、前記光電変換部において所定の電荷量以上の電荷が発生した場合にその電荷の一部を電源電位に排出するオーバーフローゲートを有するトランジスタをさらに設け、前記掘り込み部は、前記オーバーフローゲートへのチャネル形成領域において、欠損しているか又は他所よりも浅く掘り込むことができる。
前記画素部は、前記光電変換部において所定の電荷量以上の電荷が発生した場合にその電荷の一部を電源電位に排出するオーバーフローゲートを有するトランジスタをさらに設け、前記掘り込み部は、さらに、前記オーバーフローゲートに形成することができる。
本技術の一側面の製造方法は、半導体基板を製造し、前記半導体基板上に設けられる複数の画素部として、入射された光に基づいて電荷を発生する光電変換部と、前記光電変換部により発生された電荷を蓄積するメモリ部と、前記メモリを少なくとも遮光する遮光部と、前記光電変換部と前記メモリ部との間の前記半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、前記掘り込み部に転送用のチャネルが形成されることにより、電荷を前記光電変換部から前記メモリ部に転送する転送部とを有する画素部をそれぞれ製造する。
本技術の一側面の電子機器は、半導体基板と、前記半導体基板上に設けられる複数の画素部とを備え、前記画素部は、入射された光に基づいて電荷を発生する光電変換部と、前記光電変換部により発生された電荷を蓄積するメモリ部と、前記メモリを少なくとも遮光する遮光部と、前記光電変換部と前記メモリ部との間の前記半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、前記掘り込み部に転送用のチャネルが形成されることにより、電荷を前記光電変換部から前記メモリ部に転送する転送部とを有する固体撮像素子を備える。
本技術の一側面においては、半導体基板と、前記半導体基板上に設けられる複数の画素部とが備えられ、前記画素部は、入射された光に基づいて電荷が発生される光電変換部と、前記光電変換部により発生された電荷が蓄積されるメモリ部と、前記メモリ部が少なくとも遮光される遮光部と、前記光電変換部と前記メモリ部との間の前記半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、前記掘り込み部に転送用のチャネルが形成されることにより、電荷が前記光電変換部から前記メモリ部に転送する転送部とが含まれる。
以上のごとく、本技術によれば、スミアの抑制及び良好な転送特性を両立することができる。
従来の撮像素子の一実施の形態の構成例を示すブロック図である。 従来の第１の手法が適用された画素の構成例を示す断面図である。 従来の第２の手法が適用された画素の構成例を示す断面図である。 第２の手法が適用された撮像素子の製造方法について説明する図である。 第２の手法が適用された撮像素子の製造方法について説明する図である。 第２の手法が適用された撮像素子の製造方法について説明する図である。 第２の手法が適用された画素の上面レイアウト図である。 第３の手法が適用された画素の断面図と上面レイアウト図である。 本技術が適用された第１実施形態の撮像素子の構成例を示すブロック図である。 本技術が適用された第１実施形態の画素の構成例を示す断面図である。 撮像素子の製造方法について説明する図である。 第２実施形態の画素の構成例を示す断面図である。 撮像素子の製造方法について説明する図である。 撮像素子の他の製造方法について説明する図である。 撮像素子の他の製造方法について説明する図である。 第３実施形態の画素の構成例を示す断面図である。 第４実施形態の画素の構成例を示す断面図である。 第５実施形態の画素の構成例を示す断面図である。 第６実施形態の画素の断面図と上面レイアウト図である。 第７実施形態の画素の断面図と上面レイアウト図である。 第８実施形態の画素の断面図と、コンタクト部の配置を示す上面レイアウト図である。 第９実施形態の画素の断面図と、コンタクト部の配置を示す上面レイアウト図である。 第１０実施形態の画素の断面図と、コンタクト部の配置を示す上面レイアウト図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。
[本発明の基本となる撮像素子の構成例]
図１は、本発明が適用される撮像素子の構成の基本となる構成の例を示すブロック図である。この基本となる構成例は、背景技術の欄で上述した第１の手法又は第２の手法が適用されている。
撮像素子１１はCMOSイメージセンサとして構成されており、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、及び駆動制御部１７を備えている。
画素アレイ部１２は、複数の画素２１がアレイ状に規則的に配置されて構成されている。ここで、アレイ状に配置された画素２１の群のうち、画像の水平方向に対応するラインを行と適宜称し、画像の垂直方向に対応するラインを列と適宜称する。画素２１の群の各行毎の水平信号線２２により、画素アレイ部１２は垂直駆動部１３と接続されている。また、画素２１の群の各列毎の垂直信号線２３により、画素アレイ部１２はカラム処理部１４と接続されている。すなわち、画素アレイ部１２においては、水平信号線２２と垂直信号線２３の交差点には、１つの画素２１が配置される。
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号、読み出し信号、選択信号、リセット信号など）を、水平信号線２２を介して順次供給する。
カラム処理部１４は、それぞれの画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給される。出力部１６は、例えば、供給された画素データを増幅して、後段の画像処理回路に出力する。
駆動制御部１７は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
画素２１は、ＰＤ（Photodiode：フォトダイオード）３１、転送トランジスタ３２、メモリ部３３、読み出しトランジスタ３４、ＦＤ（Floating Diffusion）３５、増幅トランジスタ３６、選択トランジスタ３７、第１のリセットトランジスタ３８、及び第２のリセットトランジスタ３９を備えて構成される。
ＰＤ３１は、光電変換部であり、画素２１に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。
転送トランジスタ３２は、垂直駆動部１３から転送ゲート電極（TRG）に供給される転送信号に従って駆動し、転送トランジスタ３２がオンになると、ＰＤ３１に蓄積されている電荷がメモリ部３３に転送される。ここで、撮像素子１１では、ＰＤ３１からメモリ部３３への電荷の転送は、全てのＰＤ３１において同時に（すなわち、同一のタイミングで）行われる。
メモリ部３３は、ＰＤ３１から転送トランジスタ３２を介して転送されてくる電荷を一時的に蓄積する。
読み出しトランジスタ３４は、垂直駆動部１３から読み出しゲート電極（ROG）に供給される読み出し信号に従って駆動し、読み出しトランジスタ３４がオンになると、メモリ部３３に蓄積されている電荷がＦＤ３５に読み出される。
ＦＤ３５は、読み出しトランジスタ３４と増幅トランジスタ３６のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、メモリ部３３から読み出しトランジスタ３４を介して読み出された電荷を蓄積する。
増幅トランジスタ３６は、電源電位ＶＤＤに接続されており、ＦＤ３５に蓄積されている電荷に応じたレベルの画素信号を出力する。
選択トランジスタ３７は、垂直駆動部１３から供給される選択信号に従って駆動し、選択トランジスタ３７がオンになると、増幅トランジスタ３６から出力される画素信号が選択トランジスタ３７を介して垂直信号線２３へ出力可能な状態となる。
第１のリセットトランジスタ３８は、垂直駆動部１３から供給されるリセット信号に従って駆動し、第１のリセットトランジスタ３８がオンになると、ＦＤ３５に蓄積されている電荷が、第１のリセットトランジスタ３８を介して電源電位ＶＤＤに排出される。これにより、ＦＤ３５が電源電位ＶＤＤにリセットされる。
第２のリセットトランジスタ３９は、ＰＤ３１において、所定の電荷量以上の電荷が発生した場合に、その電荷を電源電位ＶＤＤに排出するためのオーバーフローゲートとして機能する。
なお、画素２１においては、選択トランジスタ３７が含まれる構成とされているが、選択トランジスタ３７を省略した回路構成（所謂、３トランジスタ構成）が採用される場合もある。
[第１の手法が適用された画素の構成例]
図２は、第１の手法が適用された画素２１の構成例を示す断面図である。
図２に示されるように、画素２１は、半導体基板４１、配線層４２、カラーフィルタ層４３、及びオンチップレンズ層４４が積層されて構成される。カラーフィルタ層４３には、画素２１ごとに、赤色、青色、または緑色の光を透過するフィルタが配置されている。オンチップレンズ層４４には、複数の小型のレンズが配置されている。
半導体基板４１では、例えば、Ｐ型のシリコン層（Ｐウェル）５１の内部に、ＰＤ３１のＰ型領域６１及びＮ型領域６２、転送トランジスタ３２のＮ型領域６３、メモリ部３３のＮ型領域６４、読み出しトランジスタ３４のＮ型領域６５、並びに、ＦＤ３５のＮ型領域６６が形成される。
配線層４２では、半導体基板４１の表面に成膜されるゲート絶縁膜（図示せず）を介して、転送トランジスタ３２のゲート電極７１、メモリ部３３のゲート電極７２、及び読み出しトランジスタ３４のゲート電極７３が形成される。ゲート電極７１は、ポリシリコンにより形成され、半導体基板４１のうち、Ｎ型領域６３が形成されている部位に積層されて配置されている。ゲート電極７２はポリシリコンにより形成され、半導体基板４１のうち、Ｎ型領域６４が形成されている部位に積層されて配置されている。ゲート電極７３はポリシリコンにより形成され、半導体基板４１のうち、Ｎ型領域６５が形成されている部位に積層されて配置されている。
また、配線層４２では、ゲート電極７１乃至７３の側面をそれぞれ囲うようにサイドウォール８１乃至８３が形成されている。半導体基板４１、ゲート電極７１乃至７３、及びサイドウォール８１乃至８３を覆うようにライナー膜８４が形成されている。配線層４２では、ライナー膜８４を介して、転送トランジスタ３２、メモリ部３３、及び読み出しトランジスタ３４の全体を覆うように遮光メタル８５が形成されている。さらに、遮光メタル８５に対して層間絶縁膜８６が積層されるように形成されている。層間絶縁膜８６中には、配線８７とコンタクト部８８が形成されている。コンタクト部８８は、配線８７とＮ型領域６６とを接続するように形成されている。
なお、画素２１において、ＰＤ３１からメモリ部３３のゲート電極７２までの転送経路rＰ１は矢印で表わされている。
このように、画素２１は、メモリ部３３の直上に形成された遮光メタル８５によって、メモリ部３３に対する光の漏れ込みを防止することができる。しかしながら、画素２１においては、遮光メタル８５が形成されていないＰＤ３１の脇からの光がメモリ部３３に漏れ込むため、画質が劣化するおそれがある。
そこで、ＰＤ３１の脇からの光の漏れ込みを抑制するために、遮光メタル８５を半導体基板４１に掘り込む掘り込み型とした第２の手法が存在する。次に、第２の手法が適用された撮像素子１１が有する画素２１の構成例について説明する。
[第２の手法が適用された画素の構成例]
図３は、第２の手法が適用された画素２１の構成例を示す断面図である。なお、図３において、図２の第１の手法が適用された画素２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図３に示されるように、画素２１においては、遮光メタル８５は、転送トランジスタ３２、メモリ部３３、及び読み出しトランジスタ３４の全体を覆うように形成されている。この遮光メタル８５の一端部は、ライナー膜８４を貫通して半導体基板４１の内部まで掘り込まれた構造となっている。そこで、以下、遮光メタル８５のうち、このような構造の部位を、遮光メタル掘り込み部８５ｍと称する。
図３の画素２１においては、遮光メタル８５が遮光メタル掘り込み部８５ｍを有する構造であるため、ＰＤ３１の脇からの光の漏れ込みを抑制することができる。
なお、画素２１において、ＰＤ３１からメモリ部３３のゲート電極７２までの転送経路ｒＰ２は矢印で表わされている。転送経路ｒＰ２は、遮光メタル掘り込み部８５ｍの下側を通っている。
[第２の手法が適用された撮像素子の製造方法]
次に、図４乃至図６を参照して、画素２１を有する第２の手法が適用された撮像素子１１の製造方法について説明する。なお、撮像素子１１の製造処理においては、適宜人手が介在したり、複数の装置により分担されて撮像素子１１が製造されることがある。しかしながら、説明を簡略化するために、１台の製造装置が、撮像素子１１を製造するまでの一連の処理を実行するものとする。
まず、図４に示されるように、ステップＳ１Ｐにおいて、製造装置は、半導体基板４１となるシリコン層５１上にリソグラフィー及びイオン注入を行うことにより、Ｐ型領域６１及びＮ型領域６２、並びにＮ型領域６３乃至６６を、所望の箇所に形成する。
ステップＳ２Ｐにおいて、製造装置は、ゲート電極７１乃至７３、及びサイドウォール８１乃至８３を形成する。
次に、図５に示されるように、ステップＳ３Ｐにおいて、製造装置は、ライナー膜８４を全面に形成する。そして、製造装置は、遮光メタル掘り込み部８５ｍを形成させるために、その形成位置であるＰＤ３１の脇のライナー膜８４に孔を形成すると共に、当該孔の下方位置の半導体基板４１内に溝部９１を形成する。
その後、製造装置は、遮光メタル８５と溝部９１の半導体基板４１を絶縁するために、溝部９１の表面に酸化膜９２を形成する。
ステップＳ４Ｐにおいて、製造装置は、遮光メタル８５を形成する。このとき、製造装置は、遮光メタル８５の一部を、ステップＳ３Ｐにおいて形成された溝部９１に注入することにより、遮光メタル掘り込み部８５ｍを形成する。
次に、図６に示されるように、ステップＳ５Ｐにおいて、製造装置は、層間絶縁膜８６を成膜し、CMP（Chemical Mechanical Polishing）により平坦化する。
その後、製造装置は、リソグラフィーでコンタクト部８８のパターニングを行い、ドライエッチングで加工する。さらに、製造装置は、バリアメタル、タングステンを成膜し、エッチバック、あるいはCMPでブランケット部分を除去し、コンタクト部８８を形成する。
ステップＳ６Ｐにおいて、製造装置は、必要な配線８７を形成した後に、カラーフィルタ層４３、及びオンチップレンズ層４４を形成する。これにより、第２の手法が適用された撮像素子１１が完成する。
このようにして製造される撮像素子１１の画素２１においては、遮光メタル８５が遮光メタル掘り込み部８５ｍを有する構造であるため、ＰＤ３１の脇からの光の漏れ込みを抑制することができる。
[第２の手法が適用された画素の上面レイアウト]
次に、第２の手法が適用された画素２１の上面レイアウトについて説明する。
図７は、第２の手法が適用された画素２１の上面レイアウト図である。
図７Ａは、画素２１についての図３と同一の断面図である。図７Ｂは、画素２１の上面レイアウト図である。具体的には、図７Ｂの画素２１の上面レイアウト図の線ａ−ａ’における断面図が、図７Ａに示されている。
図７Ｂにおいて、転送トランジスタ３２、メモリ部３３、及び読み出しトランジスタ３４のうち、遮光メタル８５の下側に位置している部分は点線で描画されている。これは、転送トランジスタ３２、メモリ部３３、及び読み出しトランジスタ３４のうち、点線で描画された部分を上から覆うように遮光メタル８５が形成されているためである。
転送トランジスタ３２、メモリ部３３、及び読み出しトランジスタ３４の遮光メタル８５で覆われず、引き出された部分は、実線で描画されている。それらには、それらのゲート電圧を制御するために、コンタクト部８８−１乃至８８−３が設けられている。コンタクト部８８−４は、ＦＤ３５に接続されている。
このように、第２の手法の画素２１においては、ゲート電極７１乃至７３の一部（図７Ｂにおいてハッチングされた遮光領域から外部に突出している部分）が遮光メタル８５で覆われた遮光領域から引き出されて、そこにコンタクト部８８−１乃至８８−３が配置されている。
しかしながら、第２の手法が適用された画素２１においては、遮光領域からゲート電極７１乃至７３の一部を引き出すために、遮光メタル掘り込み部８５ｍが形成されない領域が生ずる。したがって、遮光メタル掘り込み部８５ｍが形成されない領域、すなわちゲート電極７２の端部９０（図７Ｂにおいて点線で囲まれた部分）からメモリ部３３へ光が漏れ込むおそれがある。さらに、遮光領域からゲート電極７１乃至７３の一部が引き出されるために、画素２１の面積が拡大されてしまう。
そこで、ゲート電極７２の端部からメモリ部３３への光の漏れ込みと、画素２１の面積の拡大化を抑制するために、遮光メタル８５を加工してゲート電極上にコンタクト部８８を形成する第３の手法が存在する。このような第３の手法について図８を参照して説明する。
[第３の手法が適用された画素の上面レイアウト]
図８は、第３の手法が適用された画素２１の断面図と上面レイアウト図である。
図８Ａは、図８Ｂの画素２１の上面レイアウト図の線ａ−ａ’における断面図である。
図８Ａに示されるように、層間絶縁膜８６、ゲート電極７１上の遮光メタル８５、及びライナー膜８４が貫通するようにあけられた孔が、加工部１０１−１として形成される。そして、加工部１０１−１にコンタクト部８８−１１が挿入されて、ゲート電極７１が図示せぬ配線に接続される。
同様に、層間絶縁膜８６、ゲート電極７２上の遮光メタル８５、及びライナー膜８４が貫通するようにあけられた孔が、加工部１０１−２として形成される。そして、加工部１０１−２にコンタクト部８８−１２が挿入されて、ゲート電極７２が図示せぬ配線に接続される。
図８Ｂは、画素２１の上面レイアウト図である。
図８Ｂに示されるように、第３の手法が適用された画素２１においては、ゲート電極７２は、第２の手法のように遮光領域から引き出されずに、遮光メタル８５に覆われるように形成されている。このようなゲート電極７２の上部にコンタクト部８８−１２が形成されていることから、ゲート電極７２の端部にも遮光メタル掘り込み部８５ｍが形成されることになる。したがって、ゲート電極７２の端部からメモリ部３３への光の漏れ込みを抑制することができる。また、遮光領域からゲート電極７１とゲート電極７２が引き出されていないことから、画素２１の面積の拡大化が抑制される。
このように、画素２１のメモリ部３３への光の漏れ込みを抑制する手法として、第１の手法乃至第３の手法が存在する。
しかしながら、第１の手法を適用すると、画素２１のＰＤ３１の脇からの光の漏れ込みによりスミアが発生して、画質が劣化するおそれがある。
また、第２の手法を適用すると、ＰＤ３１の脇からの光の漏れ込みを抑制することは可能になる一方で、ＰＤ３１からメモリ部３３のゲート電極７２への転送を、半導体基板４１の深い位置で行う必要があるため、転送劣化や残像を引き起こすおそれがある。
また、第３の手法を適用すると、ゲート電極７２の端部からメモリ部３３への光の漏れ込みを抑制することは可能になる一方で、加工部１０１−２からの光の漏れ込みによりスミアが発生して、画質が劣化するおそれがある。
そこで、本発明者等は、スミアの抑制及び良好な転送特性の両立を実現すべく、以下に説明するような本技術の手法を開発した。
以下、本技術の手法が適用された撮像素子の１０個の実施形態（以下、それぞれ第１乃至第１０実施形態と称する）について、次の順序で説明する。
１．第１実施形態（掘り込み型の遮光メタルの例）
２．第２実施形態（掘り込み型のゲート電極の例）
３．第３実施形態（掘り込み型の遮光メタルの他の例）
４．第４実施形態（掘り込み型のゲート電極の他の例）
５．第５実施形態（第１実施形態と第２実施形態の組み合わせの例）
６．第６実施形態（掘り込み型の遮光メタルの他の例）
７．第７実施形態（掘り込み型のゲート電極の例の他の例）
８．第８実施形態（掘り込み型の遮光メタルの他の例）
９．第９実施形態（掘り込み型のゲート電極の例の他の例）
１０．第１０実施形態（オーバーフローゲートを考慮した例）
＜１．第１実施形態＞
[第１実施形態の画素の構成例]
図９は、本技術が適用された第１実施形態の撮像素子１１１の構成例を示すブロック図である。
撮像素子１１１はCMOSイメージセンサとして構成されており、画素アレイ部１１２、垂直駆動部１１３、カラム処理部１１４、水平駆動部１１５、出力部１１６、及び駆動制御部１１７を備えている。
画素アレイ部１１２は、複数の画素１２１がアレイ状に規則的に配置されて構成されている。画素１２１の群の各行毎の水平信号線１２２により、画素アレイ部１１２は垂直駆動部１１３と接続されている。また、画素１２１の群の各列毎の垂直信号線１２３により、画素アレイ部１１２はカラム処理部１１４と接続されている。すなわち、画素アレイ部１１２においては、水平信号線１２２と垂直信号線１２３の交差点には、１つの画素１２１が配置される。
また、画素１２１は、ＰＤ１３１、転送トランジスタ１３２、メモリ部１３３、読み出しトランジスタ１３４、ＦＤ１３５、増幅トランジスタ１３６、選択トランジスタ１３７、第１のリセットトランジスタ１３８、及び第２のリセットトランジスタ１３９を備えて構成される。
なお、撮像素子１１１乃至垂直信号線１２３、及びＰＤ１３１乃至第２のリセットトランジスタ１３９のそれぞれの基本的な構成は、図１の撮像素子１１乃至垂直信号線２３、及びＰＤ３１乃至第２のリセットトランジスタ３９のそれぞれの構成と基本的に同様である。したがって、その説明は省略する。
[第１実施形態の画素の構成例]
図１０は、本技術が適用された第１実施形態の画素１２１の構成例を示す断面図である。
画素１２１は、半導体基板１４１、配線層１４２、図示せぬカラーフィルタ層、及びオンチップレンズ層が積層されて構成される。図１０においては、配線層１４２に含まれる配線、カラーフィルタ層、及びオンチップレンズ層については図示を省略する。
半導体基板１４１では、例えば、Ｐ型のシリコン層１５１の内部に、ＰＤ１３１のＰ型領域１６１及びＮ型領域１６２、メモリ部１３３のＮ型領域１６４、読み出しトランジスタ１３４のＮ型領域１６５、並びに、ＦＤ１３５のＮ型領域１６６が形成される。
配線層１４２では、半導体基板１４１の表面に成膜されるゲート絶縁膜（図示せず）を介して、転送トランジスタ１３２のゲート電極１７１、メモリ部１３３のゲート電極１７２、及び読み出しトランジスタ１３４のゲート電極１７３が形成される。ゲート電極１７１は、ポリシリコンにより形成され、半導体基板１４１に積層されて配置されている。ゲート電極１７２はポリシリコンにより形成され、半導体基板１４１のうち、Ｎ型領域１６４が形成されている部位に積層されて配置されている。ゲート電極１７３はポリシリコンにより形成され、半導体基板１４１のうち、Ｎ型領域１６５が形成されている部位に積層されて配置されている。
また、配線層１４２では、ゲート電極１７１乃至１７３の側面をそれぞれ囲うようにサイドウォール１８１乃至１８３が形成されている。半導体基板１４１、ゲート電極１７１乃至１７３、及びサイドウォール１８１乃至１８３を覆うようにライナー膜１８４が形成されている。配線層１４２では、ライナー膜１８４を介して、転送トランジスタ１３２、メモリ部１３３、及び読み出しトランジスタ１３４の全体を覆うように遮光メタル１８５が形成されている。さらに、遮光メタル１８５に対して層間絶縁膜１８６が積層されるように形成されている。層間絶縁膜１８６中には、図示せぬ配線とコンタクト部１８８が形成されている。コンタクト部１８８は、図示せぬ配線とＮ型領域１６６とを接続するように形成される。
図１０に示されるように、画素１２１においては、遮光メタル１８５は、転送トランジスタ１３２、メモリ部１３３、及び読み出しトランジスタ１３４の全体を覆うように形成されている。この遮光メタル１８５の一部は、半導体基板１４１に形成された溝に掘り込まれた構造を有している。すなわち、遮光メタル１８５のうち、当該構造の部位が、遮光メタル掘り込み部１８５ｍに該当する。このように、画素１２１においては、遮光メタル１８５が遮光メタル掘り込み部１８５ｍを有する構造であるため、ＰＤ１３１の脇からの光の漏れ込みを抑制することができる。
さらに、画素１２１においては、ライナー膜１８４には孔１９３が形成されており、当該孔１９３に挿通されている遮光メタル接続部１８５ｈを介して、掘り込み型の遮光メタル１８５と、転送トランジスタ１３２のゲート電極１７１とが接続されている。これにより、遮光メタル掘り込み部１８５ｍに転送用のチャネルが形成されて、電圧制御が可能となる。
なお、画素１２１において、ＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送経路ｒ１は矢印で表わされている。遮光メタル掘り込み部１８５ｍに転送用のチャネルが形成されるため、転送経路ｒ１は、遮光メタル掘り込み部１８５ｍの周囲を通る経路となる。
画素１２１においては、掘り込み型の遮光メタル１８５が遮光メタル掘り込み部１８５ｍを有する構造であるために、転送経路ｒ１が半導体基板１４１の深い位置に配置される。しかしながら、画素１２１においては、遮光メタル接続部１８５ｈによって、遮光メタル掘り込み部１８５ｍは、ゲート電極１７１と同電位となり、そこに転送用のチャネルが形成される。したがって、転送経路ｒ１で表わされるＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送が良好に行われる。
このように、第１実施形態の画素１２１においては、掘り込み型の遮光メタル１８５によってメモリ部１３３に対する光の漏れ込みが防止されるので、スミアを抑制することができる。さらに、画素１２１においては、掘り込み型の遮光メタル１８５とゲート電極１７１とが遮光メタル接続部１８５ｈにより接続されることで、遮光メタル掘り込み部１８５ｍに転送用のチャネルが形成される。したがって、画素１２１は、良好な転送特性を有することができる。
[撮像素子の製造方法]
次に、図１１を参照して、画素１２１を有する撮像素子１１１の製造方法について説明する。
はじめに、図４のステップＳ１Ｐ，Ｓ２Ｐと基本的に同様の処理が実行される。
すなわち、ステップＳ１Ｐの処理と同様に、製造装置は、半導体基板１４１となるシリコン層１５１上にリソグラフィー及びイオン注入を行うことにより、Ｐ型領域１６１及びＮ型領域１６２、並びにＮ型領域１６４乃至１６６を、所望の箇所に形成する。
そして、ステップＳ２Ｐの処理と同様に、製造装置は、ゲート電極１７１乃至１７３、及びサイドウォール１８１乃至１８３を形成する。
すなわち、製造装置は、図示しないゲート絶縁膜を成膜した後に、ポリシリコン膜を全面に成膜する。そして、製造装置は、リソグラフィー及びドライエッチングを行って、ゲート電極１７１乃至１７３となる部分を残す一方、不必要となる部分のポリシリコンを除去する。これにより、ゲート電極１７１乃至１７３となるパターンが形成される。その後、製造装置は、サイドウォール１８１乃至１８３を形成する。なお、サイドウォール１８１乃至１８３の材料としては、酸化膜、窒化膜などの絶縁膜の単層、あるいは、これらの組み合わせを採用することができる。
そして、図５のステップＳ３Ｐ，Ｓ４Ｐの処理の代わりに、次のステップＳ３，Ｓ４の処理が実行される。
ステップＳ３において、製造装置は、ライナー膜１８４を全面に形成する。
ライナー膜１８４は、CVD（Chemical Vapor Deposition）法により成膜され、例えば、膜厚が50ｎｍの窒化膜が用いられる。製造装置は、ライナー膜１８４の形成後、ＰＤ１３１の脇の所望の箇所にパターニングを行い、その後エッチングを行うことで半導体基板１４１に溝部１９１を形成する。このとき、例えばＣｌ系、ＣＦ系、ＨＢｒ系ガスを用いたRIE（Reactive Ion Etching：異方性エッチング）が行われることにより、500nmの深さの溝部１９１が形成される。
その後、製造装置は、遮光メタル掘り込み部１８５ｍを形成させるために、その形成位置のライナー膜１８４に孔を形成すると共に、当該孔の下方位置の半導体基板１４１内に溝部１９１を形成する。また、製造装置は、遮光メタル１８５と溝部１９１の半導体基板１４１を絶縁する為に、溝部１９１の表面に酸化膜１９２を形成する。酸化膜１９２の形成には、例えば、拡散炉による酸化、Rapid Thermal Oxidation（RTO）、CVD法による成膜（酸化膜、窒化膜）などを適用することができる。また、製造装置は、半導体基板１４１の加工時の基板ダメージを抑制するために、酸化膜１９２の形成前または後に、溝部１９１の周辺部にＰ型のインプラント、例えばボロンを注入してもよい。
その後、製造装置は、ライナー膜１８４に対して、掘り込み型の遮光メタル１８５とゲート電極１７１とを接続するためにパターニングを施して孔１９３を形成し、ゲート電極１７１を露出させる。
ステップＳ４において、製造装置は、遮光メタル１８５を形成する。このとき、ステップＳ３の処理で形成された溝部１９１に遮光メタル１８５が注入される。これにより、遮光メタル掘り込み部１８５ｍを有する掘り込み型の遮光メタル１８５が形成される。
製造装置は、スパッタ法、CVD法、ALD（Atomic Layer Deposition）法、あるいはこれらの組み合わせにより、例えば、膜厚が150ｎｍのタングステン膜を成膜する。その後、リソグラフィーとドライエッチングにより、不要部分のタングステン膜が除去されることにより、所望の遮光メタル１８５のパターンが形成される。
なお、遮光メタル１８５の膜種、膜厚に関しては、求められる遮光性を満たしていれば足りる。遮光メタル１８５の膜種としては、例えば、タングステン膜の他にも、チタン、タンタル、アルミニウム、ハフニウム、カッパ等の単膜、これらの窒化膜、酸化膜、若しくは炭化膜、またはこれらの組み合わせを採用することができる。遮光メタル１８５の膜厚としては、例えば、50nm乃至300nm程度の厚みが好適である。
また、遮光メタル１８５の下に、バリアメタルが形成されてもよく、例えば、チタン、タンタル、タングステン、あるいはその窒化物、炭化物系、またはこれらの組み合わせを採用することができる。バリアメタルを形成することにより、密着性向上、バリア性向上、Grainコントロールによる遮光性向上、エレクトロンマイグレーション耐性向上などの効果が期待される。
また、ステップＳ３において形成された孔１９３に遮光メタル１８５が注入されることにより、遮光メタル接続部１８５ｈが形成されて、掘り込み型の遮光メタル１８５とゲート電極１７１とが接続される。
その後、図６のステップＳ５Ｐ，Ｓ６Ｐと同様の処理が実行される。すなわち、層間絶縁膜１８６が成膜され、CMPにより平坦化される。その後、コンタクト部１８８、必要な配線、カラーフィルタ層、及びオンチップレンズ層が形成される。
以上のようなステップの処理により、画素毎にメモリ部を有するグローバルシャッタ撮影が可能なCMOSイメージセンサにおいて、スミアの抑制及び良好な転送特性を両立することが可能な撮像素子１１１を製造することができる。
＜２．第２実施形態＞
[第２実施形態の画素の構成例]
次に、図１２乃至図１５を参照して、第２実施形態の画素１２１について説明する。
図１２は、第２実施形態の画素１２１の構成例を示す断面図である。なお、図１２において、図１０の画素１２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図１２に示されるように、画素１２１においては、遮光メタル１８５は、転送トランジスタ１３２、メモリ部１３３、及び読み出しトランジスタ１３４の全体を覆うように形成されている。画素１２１においては、第１実施形態とは異なり、遮光メタル１８５は掘り込み型とはなっていない。その代わりに、画素１２１においては、転送トランジスタ１３２のゲート電極２３１の一部が、半導体基板１４１の内部まで掘り込まれた構造となっている。そこで、以下、ゲート電極２３１のうち、このような構造の部位を、ゲート電極掘り込み部２３１ｍと称する。ゲート電極掘り込み部２３１ｍを有するゲート電極２３１の材料としては、遮光特性を有する電極材が採用される。
このような構成の画素１２１においては、遮光特性を有する掘り込み型のゲート電極２３１が電圧制御されることにより、半導体基板１４１の深い位置に転送用のチャネルが形成される。これにより、転送経路ｒ２で表わされるＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送が良好に行われる。
なお、画素１２１において、ＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送経路ｒ２は矢印で表わされている。ゲート電極掘り込み部２３１ｍに転送用のチャネルが形成されるため、転送経路ｒ２は、ゲート電極掘り込み部２３１ｍの周囲を通る経路となる。
このように、第２実施形態の画素１２１においては、遮光特性を有する掘り込み型のゲート電極２３１によってメモリ部１３３に対する光の漏れ込みが防止されるので、スミアを抑制することができる。さらに、画素１２１は、掘り込み型のゲート電極２３１が電圧制御されることにより、半導体基板１４１の深い位置に転送用のチャネルが形成されるので、良好な転送特性を有することができる。
なお、掘り込み型のゲート電極２３１は、少なくとも半導体基板１４１に埋め込まれた部分、すなわちゲート電極掘り込み部２３１ｍが遮光特性を有する電極材で形成されていれば、スミアを抑制することが可能である。しかしながら、ゲート電極掘り込み部２３１ｍ以外の他の部分も遮光特性を有する電極材で形成されるようにしてもよい。この場合には、掘り込み型のゲート電極２３１の直上の遮光メタル１８５は必須な構成要素でなくなるため、画素１２１の遮光メタル１８５のレイアウトに自由度を持たせることが可能となる、という付帯効果も奏する。
なお、画素１２１における構造の統一化を目的として、メモリ部１３３のゲート電極１７２、及び読み出しトランジスタ１３４のゲート電極１７３についても、掘り込み型のゲート電極２３１と同様に、遮光特性を有する電極材が採用されてもよい。
[撮像素子の製造方法]
次に、図１３を参照して、画素１２１を有する撮像素子１１１の製造方法について説明する。
はじめに、ステップＳ２１において、製造装置は、シリコン層１５１にＰ型領域１６１及びＮ型領域１６２、並びにＮ型領域１６４乃至１６６を形成する。すなわち、製造装置は、半導体基板１４１となるシリコン層１５１上にリソグラフィー及びイオン注入を行うことにより、Ｐ型領域１６１及びＮ型領域１６２、並びにＮ型領域１６４乃至１６６を、所望の箇所に形成する。
そして、製造装置は、ゲート電極掘り込み部２３１ｍを形成させるために、その形成位置の半導体基板１４１内に溝部２４１を形成する。このとき、例えばＣｌ系、ＣＦ系、ＨＢｒ系ガスを用いたRIEが行われることにより、500nmの深さの溝部２４１が形成される。
その後、製造装置は、溝部２４１の表面にゲート絶縁膜２４２を成膜する。なお、ゲート電極２３１のシュレッスホールド電位Ｖｔｈ（すなわち、閾値電圧Ｖｔｈ）の調整のために、溝部２４１の周辺部にイオン注入が行われてもよい。
ステップＳ２２において、製造装置は、ゲート電極１７２及びゲート電極１７３を形成する。
すなわち、製造装置は、ポリシリコン膜を全面に成膜する。そして、製造装置は、リソグラフィー及びドライエッチングを行って、ゲート電極１７２及びゲート電極１７３となる部分を残す一方、不必要となる部分のポリシリコンを除去する。これにより、ゲート電極１７２及びゲート電極１７３となるパターンが形成される。
ステップＳ２３において、製造装置は、遮光特性を有する掘り込み型のゲート電極２３１を形成する。このとき、製造装置は、掘り込み型のゲート電極２３１の一部を、ステップＳ２１において形成された溝部２４１に注入することにより、ゲート電極掘り込み部２３１ｍを形成する。
掘り込み型のゲート電極２３１の材料としては、遮光性を有する素材であって、タングステン、チタン、タンタル、アルミニウム、ハフニウム、カッパ等の単膜、これらの窒化膜、酸化膜、若しくは炭化膜、またはこれらの組み合わせを採用することができる。半導体基板１４１のSiと選択性を持たせることが可能なので、掘り込み型のゲート電極２３１部分のみを選択的に加工することができる。なお、掘り込み型のゲート電極２３１の形成は、ゲート電極１７２及びゲート電極１７３の形成前または後でもよい。また、上述したように、画素１２１における構造の統一化を目的として、ゲート電極１７２及びゲート電極１７３についても、掘り込み型のゲート電極２３１と同様に、遮光特性を有する電極材が採用されてもよい。
その後、図４乃至図６のステップＳ２Ｐの後段乃至Ｓ６Ｐと基本的に同様の処理が実行される。ただし、第２実施形態の画素１２１においては、遮光メタル１８５は掘り込み型の構造として形成されない。すなわち、サイドウォール１８１乃至１８３、ライナー膜１８４、及び遮光メタル１８５が形成される。そして、層間絶縁膜１８６が成膜され、CMPにより平坦化される。その後、コンタクト部１８８、必要な配線、カラーフィルタ層、及びオンチップレンズ層が形成される。
以上のようなステップの処理により、画素毎にメモリ部を有するグローバルシャッタ撮影が可能なCMOSイメージセンサにおいて、スミアの抑制及び良好な転送特性を両立することが可能な撮像素子１１１を製造することができる。
[撮像素子の他の製造方法]
次に、図１４及び図１５を参照して、画素１２１を有する撮像素子１１１の他の製造方法について説明する。
はじめに、図１３のステップＳ２１，Ｓ２２と同様の処理が実行される。すなわち、シリコン層１５１にＰ型領域１６１及びＮ型領域１６２、並びにＮ型領域１６４乃至１６６、溝部２４１、ゲート絶縁膜２４２、ゲート電極１７２、及びゲート電極１７３が形成される。そして、図１３のステップＳ２３の処理の代わりに、次のステップＳ３３の処理が実行される。
ステップＳ３３において、製造装置は、ゲート電極１７２及びゲート電極１７３と同様のポリシリコンを用いて、掘り込み型のゲート電極２５１を形成する。すなわち、ゲート電極２５１の一部が、ステップＳ３３の処理の前に形成された溝部２４１に注入されることにより、ゲート電極掘り込み部２５１ｍが形成される。その後、製造装置は、サイドウォール１８１乃至１８３、ライナー膜１８４、及び層間絶縁膜１８６を成膜し、CMPによりライナー膜１８４が露出するまで平坦化を行う。このとき、CMPには、ライナー膜１８４と選択比を持たせる条件を適用させると好適である。
ステップＳ３４において、製造装置は、ゲート電極２５１部分を開口させるようにレジストでパターニングを行い、掘り込み型のゲート電極２５１と、その上部のライナー膜１８４とを、半導体基板１４１から剥離させる。その結果、掘り込み型のゲート電極２５１でくり抜かれたのと等価な形状の開口部２６１が形成される。この開口部２６１には、ゲート電極２５１のゲート電極掘り込み部２５１ｍでくり抜かれたのと等価な形状の溝部２４１が形成される。このとき、製造装置は、溝部２４１の表面に形成されたゲート絶縁膜２４２とは選択比を持たせるように、開口部２６１を形成させる。あるいは、製造装置は、溝部２４１の表面に一旦形成されたゲート絶縁膜２４２を剥離した後、新たにゲート絶縁膜２４２を形成してもよい。
次に、図１５に示されるように、ステップＳ３５において、製造装置は、遮光特性を有する掘り込み型のゲート電極２３１を形成する。このとき、製造装置は、遮光特性を有する電極材を、ステップＳ３４において形成された開口部２６１に注入することにより、掘り込み型のゲート電極２３１を形成する。この場合、溝部２４１に注入された遮光特性を有する電極材が、ゲート電極掘り込み部２３１ｍを形成する。その後、製造装置は、開口部２６１に注入された掘り込み型のゲート電極２３１の不要部分を、CMPにより除去する。
ステップＳ３６において、製造装置は、層間絶縁膜１８６の積み増しを行い、コンタクト部１８８を形成する。その後、製造装置は、必要な配線を形成した後に、カラーフィルタ層、及びオンチップレンズ層を形成する。
以上のようなステップの処理により、画素毎にメモリ部を有するグローバルシャッタ撮影が可能なCMOSイメージセンサにおいて、スミアの抑制及び良好な転送特性を両立することが可能な撮像素子１１１を製造することができる。
なお、画素１２１においては、ライナー膜１８４に孔が形成され、当該孔に挿通された遮光メタル接続部１８５ｈ（第１実施形態参照）を介して、遮光メタル１８５と遮光特性を有する掘り込み型のゲート電極２３１とが接続されてもよい。
＜３．第３実施形態＞
[第３実施形態の画素の構成例]
次に、図１６を参照して、第３実施形態の画素１２１について説明する。
図１６は、第３実施形態の画素１２１の構成例を示す断面図である。なお、図１６において、図１０の画素１２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図１６に示されるように、画素１２１は、第１実施形態と基本的に同様の構成を有している。すなわち、画素１２１においては、遮光メタル１８５は、遮光メタル掘り込み部１８５ｍ１を有する掘り込み型の構造となっている。さらに、画素１２１においては、掘り込み型の遮光メタル１８５と、転送トランジスタ１３２のゲート電極１７１とが遮光メタル接続部１８５ｈにより接続されている。
ここで、掘り込み型の遮光メタル１８５の遮光メタル掘り込み部１８５ｍ１の形状は、特に第１実施形態の例に限定されず、任意でよい。このため、第３実施形態では、掘り込み型の遮光メタル１８５の遮光メタル掘り込み部１８５ｍ１は、その長手方向の長さ（深さ）が第１実施形態と比較してより長く、その結果として、半導体基板１４１内部により深く掘り込まれている。具体的には、第１実施形態では、遮光メタル掘り込み部１８５ｍの深さは500nmに過ぎなかったが、第３実施形態では、遮光メタル掘り込み部１８５ｍ１の深さは２μmとなっている。
その結果、例えば、画素１２１において、ＰＤ１３１を半導体基板１４１の内部の深さ方向に複数段積層することも可能になる。具体的には、図１６の例では、画素１２１の半導体基板１４１の内部において、ＰＤ１３１ａ１のＰ型領域１６１ａ１及びＮ型領域１６２ａ１と、ＰＤ１３１ａ２のＰ型領域１６１ａ２及びＮ型領域１６２ａ２とが、深さ方向に２段階に積層されて配置されている。
なお、画素１２１において、ＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送経路ｒ３は矢印で表わされている。遮光メタル掘り込み部１８５ｍ１は、ゲート電極１７１と同電位となり、そこに転送用のチャネルが形成されるため、転送経路ｒ３は、遮光メタル掘り込み部１８５ｍ１の周囲を通る経路となる。
このように、第３実施形態の画素１２１においては、掘り込み型の遮光メタル１８５のうち遮光メタル掘り込み部１８５ｍ１が、第１実施形態と比較して半導体基板１４１のより深い位置まで掘り込まれている。その結果、ＰＤ１３１を複数段積層することが可能であり、さらに、このように複数段積層しても、転送経路ｒ３で表わされるＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送が良好に行われる。また、ＰＤ１３１が複数段積層して配置されているため、飽和電荷量をより増やすことができる。
なお、第２実施形態の画素１２１においても、掘り込み型のゲート電極２３１が有するゲート電極掘り込み部２３１ｍを半導体基板１４１のより深い位置まで掘り込むことによって、ＰＤ１３１を複数段積層することが可能である。この場合にも、第３実施形態の画素１２１と同様の効果を得ることができる。
＜４．第４実施形態＞
[第４実施形態の画素の構成例]
次に、図１７を参照して、第４実施形態の画素１２１について説明する。
図１７は、第４実施形態の画素１２１の構成例を示す断面図である。なお、図１７において、図１２の画素１２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図１７に示されるように、画素１２１は、第２実施形態と基本的に同様の構成を有している。すなわち、画素１２１においては、遮光メタル１８５は掘り込み型とはなっておらず、ゲート電極２３１が、ゲート電極掘り込み部２３１ｍを有する掘り込み型の構造となっている。
なお、画素１２１において、ＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送経路ｒ４は矢印で表わされている。ゲート電極掘り込み部２３１ｍに転送用のチャネルが形成されるため、転送経路ｒ４は、ゲート電極掘り込み部２３１ｍの周囲を通る経路となる。
第２実施形態と第４実施形態との差異点は、ＰＤ１３１の半導体基板１４１内に占める体積が異なる点である。ここで、第１実施形及び第３実施形態では、遮光メタル掘り込み部１８５ｍが半導体基板１４１内に掘り込まれているのに対して、第２実施形態及び第４実施形態では、ゲート電極掘り込み部２３１ｍが半導体基板１４１内に掘り込まれている。しかし、半導体基板１４１内部におけるＰＤ１３１からの水平方向の距離は、第１実施形及び第３実施形態の遮光メタル掘り込み部１８５ｍと比較して、第２実施形態及び第４実施形態のゲート電極掘り込み部２３１ｍの方が長くなる。この長くなった分だけ、ＰＤ１３１の形状を自在に設計することが可能になる。したがって、第２実施形態では、第１実施形態や第３実施形態との比較を容易なものとすべく、第１実施形態や第２実施形態と同一体積のＰＤ１３１が採用されていたのに対して、第４実施形態では、当該距離が長くなった分を有効活用するように、体積が拡大されたＰＤ１３１ｂが採用されている。
つまり、第４実施形態では、ＰＤ１３１ｂが、第２実施形態と比較して掘り込み型のゲート電極２３１側に拡大されている。その結果、ＰＤ１３１ｂの領域が拡大されるため、飽和電荷量をより増やすことができる。
以上、画素１２１の実施形態として、第１実施形態乃至第４実施形態についてその順番に個別に説明したが、これらの実施形態は単体で用いる必要はなく、幾つかの実施形態を組み合わせてもよい。そこで、以下、第１実施形態と第２実施形態とを組み合わせた実施形態を、第５実施形態として説明する。
＜５．第５実施形態＞
[第５実施形態の画素の構成例]
次に、図１８を参照して、第５実施形態の画素１２１について説明する。
図１８は、第５実施形態の画素１２１の構成例を示す断面図である。なお、図１８において、図１０，図１２の画素１２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
なお、画素１２１において、ＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送経路ｒ５は矢印で表わされている。転送経路ｒ５は、遮光メタル掘り込み部１８５ｍとゲート電極掘り込み部２３１ｍの周囲を通る経路となる。
図１８Ａに示されるように、画素１２１は、第１実施形態の掘り込み型の遮光メタル１８５と、第２実施形態の掘り込み型のゲート電極２３１とが組み合わされた構造となっている。
すなわち、図１８Ａの画素１２１においては、遮光メタル１８５は、第１実施形態と同様に、遮光メタル掘り込み部１８５ｍを有する掘り込み型の構造となっている。また、画素１２１においては、遮光特性を有するゲート電極２３１は、第２実施形態と同様に、ゲート電極掘り込み部２３１ｍを有する掘り込み型の構造となっている。さらに、画素１２１においては、掘り込み型の遮光メタル１８５と掘り込み型のゲート電極２３１とが遮光メタル接続部１８５ｈにより接続されている。
このように、図１８Ａに示される画素１２１においては、遮光メタル１８５の遮光メタル掘り込み部１８５ｍと、ゲート電極２３１のゲート電極掘り込み部２３１ｍが、半導体基板１４１の内部まで掘り込まれた２重の掘り込み構造となっている。その結果、メモリ部１３３に対する遮光能力をさらに向上させ、スミアをより抑制することができる。
さらに、画素１２１は、掘り込み型の遮光メタル１８５と掘り込み型のゲート電極２３１とが遮光メタル接続部１８５ｈにより接続されることで、遮光メタル掘り込み部１８５ｍに転送用のチャネルが形成される。また、掘り込み型のゲート電極２３１が電圧制御されることにより、ゲート電極掘り込み部２３１ｍに転送用のチャネルが形成される。その結果、画素１２１は、２重の掘り込み構造であっても、転送経路ｒ５で表わされるＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送が良好に行われる。
なお、図１８Ｂに示されるように、画素１２１においては、遮光メタル接続部１８５ｈは必須な構成要素ではなく、掘り込み型の遮光メタル１８５と掘り込み型のゲート電極２３１とは、遮光メタル接続部１８５ｈにより接続されない構造であってもよい。この場合、掘り込み型の遮光メタル１８５に図示せぬコンタクト部が形成されて、電圧制御されることで、遮光メタル掘り込み部１８５ｍに転送用のチャネルが形成される。その結果、画素１２１は、２重の掘り込み構造であっても、図１８Ａと同様に、転送経路ｒ６で表わされるＰＤ１３１からメモリ部１３３のゲート電極１７２までの転送が良好に行われる。
このように、第５実施形態の画素１２１においては、スミアの抑制及び良好な転送特性の両立が可能となる。
以上説明した第１実施形態乃至第５実施形態では、転送トランジスタ１３２のゲート電極１７１とメモリ部１３３のゲート電極１７２が分離されていた。しかしながら、転送トランジスタ１３２のゲート電極１７１とメモリ部１３３のゲート電極１７２は分離されている必要は特になく、一体構造として形成されてもよい。転送トランジスタ１３２のゲート電極１７１とメモリ部１３３のゲート電極１７２が一体構造で形成された実施形態を、第６実施形態及び第７実施形態として、以下説明する。
＜６．第６実施形態＞
[第６実施形態の画素の構成例]
図１９は、第６実施形態の画素１２１の断面図と上面レイアウト図である。なお、図１９において、図１０の画素１２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
なお、同図を含め上面レイアウト図においては、当該上面レイアウト図が表された平面の法線方向が上下方向になる。すなわち、画素１２１の上面レイアウト図は、当該画素１２１が上から下にみられた場合における、各構成要素のレイアウト構成を示している。
図１９Ａは、図１９Ｂの画素１２１の上面レイアウト図の線ａ−ａ’における断面図である。
図１９Ａに示されるように、画素１２１においては、転送トランジスタ１３２のゲート電極とメモリ部１３３のゲート電極が一体化されて、一体化ゲート電極３０１として形成されている。画素１２１においては、遮光メタル１８５は、遮光メタル掘り込み部１８５ｍを有する掘り込み型である。また、画素１２１においては、遮光メタル接続部１８５ｈによって、掘り込み型の遮光メタル１８５と一体化ゲート電極３０１とが接続されている。
なお、画素１２１において、ＰＤ１３１から一体化ゲート電極３０１までの転送経路ｒ１１は矢印で表わされている。転送経路ｒ１１は、遮光メタル掘り込み部１８５ｍの周囲を通る経路となる。
画素１２１においては、遮光メタル１８５上にコンタクト部１８８−１が形成される。すなわち、一体化ゲート電極３０１は、遮光メタル１８５上に形成されたコンタクト部１８８−１を介して図示せぬ配線に接続されることにより、電圧制御される。また、遮光メタル１８５は、一体化ゲート電極３０１と接続されているので、遮光メタル掘り込み部１８５ｍに転送用のチャネルが形成される。これにより、転送経路ｒ１１で表わされるＰＤ１３１から一体化ゲート電極３０１までの転送が良好に行われる。
図１９Ｂは、画素１２１の上面レイアウト図である。
画素１２１においては、遮光メタル１８５に覆われた一体化ゲート電極３０１上に、コンタクト部１８８−１が形成されている。また、ゲート電極１７３の一部が遮光領域から引き出されて、コンタクト部１８８−２が形成されている。さらに、ＦＤ１３５上に、コンタクト部１８８−３が形成されている。
図１９Ｂに示されるように、画素１２１においては、一体化ゲート電極３０１は、従来の第２の手法のように遮光領域から引き出されずに、遮光メタル１８５に覆われるように形成されている。このような一体化ゲート電極３０１の上部にコンタクト部１８８−１が形成されていることから、一体化ゲート電極３０１の端部にも遮光メタル掘り込み部１８５ｍが形成される。したがって、画素１２１においては、一体化ゲート電極３０１の端部からの光の漏れ込みを抑制することができる。
さらに、画素１２１においては、従来の第３の手法のような加工部、すなわち層間絶縁膜１８６、一体化ゲート電極３０１上の遮光メタル１８５、及びライナー膜１８４が貫通するようにあけられた加工部に、コンタクト部１８８−１は形成されていない。すなわちコンタクト部１８８−１は、遮光メタル１８５上に形成されている。したがって、画素１２１においては、一体化ゲート電極３０１に対する上方向からの光の漏れ込みを抑制することができる。
ここで、図１９Ｂに示される遮光メタル掘り込み部１８５ｍのうち、ＰＤ１３１と一体化ゲート電極３０１の間の一部の領域には、転送のためのチャネルが形成される。以下では、遮光メタル掘り込み部１８５ｍのうちチャネルが形成された部分を、チャネル形成部１８５ｃと称する。
遮光メタル掘り込み部１８５ｍのうちチャネル形成部１８５ｃのみにチャネルを形成させるための手法としては、イオン注入を行う手法や、絶縁のための酸化膜を薄い膜厚で形成する手法が存在する。これにより、チャネル形成部１８５ｃのシュレッスホールド電位Ｖｔｈ（すなわち、閾値電圧Ｖｔｈ）の調整をすることができる。したがって、チャネル形成部１８５ｃのシュレッスホールド電位Ｖｔｈをその他の領域よりも低くなるように調整することで、チャネル形成部１８５ｃのみにチャネルが形成される。
このように、画素１２１においては、コンタクト部１８８−１を遮光メタル１８５上に形成することができるので、従来の手法と比較して、光の漏れ込みをより抑制することができる。
さらに、画素１２１においては、コンタクト部１８８−１は、一体化ゲート電極３０１上の領域であれば、遮光メタル１８５上のいずれの位置に配置されてもよい。したがって、画素１２１においては、従来の手法と比較して、コンタクト部１８８−１や必要な配線のレイアウトの自由度が増す。
＜７．第７実施形態＞
[第７実施形態の画素の構成例]
図２０は、第７実施形態の画素１２１の断面図と上面レイアウト図である。なお、図２０において、図１２の画素１２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図２０Ａは、図２０Ｂの画素１２１の上面レイアウト図の線ａ−ａ’における断面図である。
図２０Ａに示されるように、画素１２１においては、転送トランジスタ１３２のゲート電極とメモリ部１３３のゲート電極が一体化されて、一体化ゲート電極３１１として形成されている。また、画素１２１においては、一体化ゲート電極３１１の一部が、半導体基板１４１の内部まで掘り込まれた構造となっている。そこで、以下、一体化ゲート電極３１１のうち、このような構造の部位を、一体化ゲート電極掘り込み部３１１ｍと称する。また、一体化ゲート電極掘り込み部３１１ｍを有する一体化ゲート電極３１１の材料としては、遮光特性を有する電極材が採用される。
なお、画素１２１において、ＰＤ１３１から掘り込み型の一体化ゲート電極３１１までの転送経路ｒ１２は矢印で表わされている。転送経路ｒ１２は、一体化ゲート電極掘り込み部３１１ｍの周囲を通る経路となる。
画素１２１においては、掘り込み型の一体化ゲート電極３１１が遮光特性を有するため、遮光メタル１８５が開口されて、掘り込み型の一体化ゲート電極３１１上に直接コンタクト部１８８−１１が形成されることができる。具体的には、図２０Ａに示されるように、層間絶縁膜１８６、遮光メタル１８５、及びライナー膜１８４が貫通するように開けられた孔が、開口部３２１として形成される。そして、コンタクト部１８８−１１が、開口部３２１を介して掘り込み型の一体化ゲート電極３１１に直接接続される。
これにより、掘り込み型の一体化ゲート電極３１１は、コンタクト部１８８−１を介して図示せぬ配線に接続されて電圧制御されることにより、半導体基板１４１の深い位置に転送用のチャネルが形成される。したがって、転送経路ｒ１２で表わされるＰＤ１３１から掘り込み型の一体化ゲート電極３０１までの転送が良好に行われる。
図２０Ｂは、画素１２１の上面レイアウト図である。
画素１２１においては、遮光メタル１８５に覆われた掘り込み型の一体化ゲート電極３１１上の開口部３２１に、コンタクト部１８８−１１が形成されている。また、ゲート電極１７３の一部が遮光領域から引き出されて、コンタクト部１８８−１２が形成されている。さらに、ＦＤ１３５上に、コンタクト部１８８−１３が形成されている。
図２０Ｂに示されるように、画素１２１においては、掘り込み型の一体化ゲート電極３１１は、従来の第２の手法のように遮光領域から引き出されずに、遮光メタル１８５に覆われるように形成されている。このような掘り込み型の一体化ゲート電極３１１の上部にコンタクト部１８８−１１が形成されていることから、掘り込み型の一体化ゲート電極３１１の端部にも遮光メタル掘り込み部１８５ｍが形成されることになる。したがって、画素１２１は、掘り込み型の一体化ゲート電極３１１の端部からの光の漏れ込みを抑制することができる。
さらに、画素１２１においては、コンタクト部１８８−１は、遮光特性を有する掘り込み型の一体化ゲート電極３１１上に形成される。したがって、一体化ゲート電極３０１に対する上方向からの光の漏れ込みを抑制することができる。
このように、画素１２１においては、コンタクト部１８８−１を、遮光特性を有する掘り込み型の一体化ゲート電極３１１上に形成することができるので、従来の手法と比較して、光の漏れ込みをより抑制することができる。
さらに、画素１２１においては、コンタクト部１８８−１１は、掘り込み型の一体化ゲート電極３１１上の領域であれば、遮光メタル１８５上のいずれの位置に配置されてもよい。したがって、画素１２１においては、従来の手法と比較して、コンタクト部１８８−１１や必要な配線のレイアウトの自由度が増す。
以上、第６実施形態及び第７実施形態の説明と併せて、コンタクト部１８８の配置の手法についても説明した。なお、第６実施形態における一体化ゲート電極３０１及び第７実施形態における掘り込み型の一体化ゲート電極３１１のそれぞれは、転送トランジスタ１３２のゲート電極とメモリ部１３３のゲート電極に分離された構造であってもよい。
そこで、図２１を参照して、第６実施形態における一体化ゲート電極３０１が転送トランジスタ１３２のゲート電極とメモリ部１３３のゲート電極に分離された画素１２１と、当該画素１２１におけるコンタクト部１８８の配置の手法を第８実施形態として説明する。また、図２２を参照して、第７実施形態における掘り込み型の一体化ゲート電極３１１が転送トランジスタ１３２のゲート電極とメモリ部１３３のゲート電極に分離された画素１２１と、当該画素１２１におけるコンタクト部１８８の配置の手法を第９実施形態として説明する。
＜８．第８実施形態＞
[第８実施形態の画素の構成例]
図２１は、第８実施形態の画素１２１の断面図と、当該画素１２１におけるコンタクト部の配置を示す上面レイアウト図である。
図２１Ａは、図２１Ｂの画素１２１の上面レイアウト図の線ａ−ａ’における断面図である。
図２１Ａに示されるように、画素１２１においては、図１９の第６実施形態における一体化ゲート電極３０１が、転送トランジスタ１３２のゲート電極３３１とメモリ部１３３のゲート電極３３２に分離されている。画素１２１においては、遮光メタル１８５は、遮光メタル掘り込み部１８５ｍを有する掘り込み型である。また、画素１２１においては、遮光メタル接続部１８５ｈ１によって、掘り込み型の遮光メタル１８５とゲート電極３３１とが接続されている。さらに、画素１２１においては、遮光メタル１８５ｈ２によって、ゲート電極３３２上の遮光メタル１８５とゲート電極３３２が接続されている。
なお、画素１２１において、ＰＤ１３１からゲート電極３３２までの転送経路ｒ１３は矢印で表わされている。転送経路ｒ１３は、遮光メタル掘り込み部１８５ｍの周囲を通っている。
画素１２１においては、ゲート電極３３１を覆う遮光メタル１８５上にコンタクト部１８８−２１が形成される。すなわち、ゲート電極３３１は、遮光メタル１８５上に形成されたコンタクト部１８８−２１を介して図示せぬ配線に接続されることにより、電圧制御される。また、遮光メタル１８５は、ゲート電極３３１と接続されているので、遮光メタル掘り込み部１８５ｍに転送用のチャネルが形成される。これにより、転送経路ｒ１３で表わされるＰＤ１３１からゲート電極３３２までの転送が良好に行われる。
また、画素１２１においては、ゲート電極３３２を覆う遮光メタル１８５上にコンタクト部１８８−２２が形成される。すなわち、ゲート電極３３２は、遮光メタル上に形成されたコンタクト部１８８−２２を介して図示せぬ配線に接続されることにより、電圧制御される。
図２１Ｂは、画素１２１の上面レイアウト図である。
画素１２１においては、遮光メタル１８５に覆われたゲート電極３３１上に、コンタクト部１８８−２１が形成されている。また、遮光メタル１８５に覆われたゲート電極３３２上に、コンタクト部１８８−２２が形成されている。また、ゲート電極１７３の一部が遮光領域から引き出されて、コンタクト部１８８−２３が形成されている。さらに、ＦＤ１３５上に、コンタクト部１８８−２４が形成されている。
なお、画素１２１においては、ゲート電極３３１とゲート電極３３２の間、およびゲート電極３３２とゲート電極１７３との間には、遮光メタル１８５は形成されない。これは、隣接するゲート電極の電圧が異なる場合があるからである。
図２１Ｂに示されるように、画素１２１においても、図１９の画素１２１と同様に、ゲート電極３３２は遮光領域から引き出されないため、ゲート電極３３２の端部からの光の漏れ込みを抑制することができる。さらに、画素１２１においても、図１９の画素１２１と同様に、コンタクト部１８８−２２は、遮光メタル１８５上に形成されため、ゲート電極３３２に対する上方向からの光の漏れ込みを抑制することができる。
なお、ＰＤ１３１とゲート電極３３１の間には、チャネル形成部１８５ｃが形成される。チャネル形成部１８５ｃにチャネルを形成させるための手法は、図１９を参照して上述したので省略する。
ゲート電極３３１とゲート電極３３２が分離されている画素１２１においては、図１９の一体化ゲート電極３０１を有する画素１２１と比較すると、コンタクト部１８８−２１，１８８−２２や必要な配線のレイアウトの自由度は低くなる。しかしながら、画素１２１においては、コンタクト部１８８−２２を遮光メタル１８５上に形成することができるので、従来の手法と比較して、光の漏れ込みをより抑制することができる。
＜９．第９実施形態＞
[第９実施形態の画素の構成例]
図２２は、第９実施形態の画素１２１の断面図と、当該画素１２１におけるコンタクト部の配置を示す上面レイアウト図である。
図２２Ａは、図２２Ｂの画素１２１の上面レイアウト図の線ａ−ａ’における断面図である。
図２２Ａに示されるように、画素１２１においては、図２０の第７実施形態の遮光特性を有する掘り込み型の一体化ゲート電極３１１が、転送トランジスタ１３２のゲート電極３４１とメモリ部１３３のゲート電極３４２に分離されている。画素１２１においては、ゲート電極３４１は、ゲート電極掘り込み部３４１ｍを有する掘り込み型である。なお、画素１２１においては、ゲート電極３４１とゲート電極３４２の材料としては、遮光特性を有する電極材が採用される。
なお、画素１２１において、ＰＤ１３１からゲート電極３４２までの転送経路ｒ１４は矢印で表わされている。転送経路ｒ１４は、ゲート電極掘り込み部３４１ｍの周囲を通る経路となる。
画素１２１においては、掘り込み型のゲート電極３４１は遮光特性を有するため、遮光メタル１８５が開口されて、ゲート電極３４１上に直接コンタクト部１８８−３１が形成できる。すなわち、１コンタクト部１８８−３１が、ゲート電極３４１上に形成された開口部３５１−を介してゲート電極３４１に直接接続される。
これにより、掘り込み型のゲート電極３４１は、コンタクト部１８８−３１を介して図示せぬ配線に接続されることにより、半導体基板１４１の深い位置に転送用のチャネルが形成される。したがって、転送経路ｒ１４で表わされるＰＤ１３１から掘り込み型のゲート電極３４１までの転送が良好に行われる。
また、ゲート電極３４２についても同様に遮光特性を有するため、ゲート電極３４２上に形成された開口部３５１−２から挿入されたコンタクト部１８８−３２が、ゲート電極３４２に直接接続される。
図２２Ｂは、画素１２１の上面レイアウト図である。
画素１２１においては、遮光メタル１８５に覆われた掘り込み型のゲート電極３４１上の開口部３５１−１に、コンタクト部１８８−３１が形成されている。また、遮光メタル１８５に覆われたゲート電極３４２上の開口部３５１−２に、コンタクト部１８８−３２が挿入されるように形成されている。また、ゲート電極１７３の一部が遮光領域から引き出されて、コンタクト部１８８−３３が形成されている。さらに、ＦＤ１３５上に、コンタクト部１８８−３４が形成されている。
図２２Ｂに示されるように、画素１２１においては、ゲート電極３４２は、従来の第２の手法のように遮光領域から引き出されずに、遮光メタル１８５に覆われるように形成されている。このようなゲート電極３４２の上部にコンタクト部１８８−３２が形成されていることから、ゲート電極３４２の端部にも遮光メタル掘り込み部１８５ｍが形成されることになる。したがって、画素１２１は、ゲート電極３４２の端部からの光の漏れ込みを抑制することができる。
さらに、画素１２１においては、コンタクト部１８８−３２は、遮光特性を有するゲート電極３４２上に形成される。したがって、ゲート電極３４２に対する上方向からの光の漏れ込みを抑制することができる。
ゲート電極３４１とゲート電極３４２が分離されている画素１２１においては、図２０の一体化ゲート電極３１１を有する画素１２１と比較すると、コンタクト部１８８−３１，１８８−３２や必要な配線のレイアウトの自由度は低くなる。しかしながら、画素１２１においては、コンタクト部１８８−３２を遮光メタル１８５上に形成することができるので、従来の手法と比較して、光の漏れ込みをより抑制することができる。
なお、第５実施形態の画素１２１に対しては、コンタクト部１８８は、図１９および図２１と同様に遮光メタル１８５上に形成されても、図２０および図２２と同様に遮光メタル１８５に形成された開口部を介してゲート電極２３１に直接接続されてもよい。
＜１０．第１０実施形態＞
[第１０実施形態の画素の構成例]
次に、掘り込み型の遮光メタル１８５を有する第６実施形態の画素１２１に対して、第２のリセットトランジスタ１３９を考慮したコンタクト部１８８の配置の手法が適用された画素１２１を、第１０実施形態として説明する。なお、上述したように、第２のリセットトランジスタ１３９は、ＰＤ１３１において、所定の電荷量以上の電荷が発生した場合に、その電荷を電源電位ＶＤＤに排出するためのオーバーフローゲートとして機能する。
図２３は、第２のリセットトランジスタ１３９を含む、図１９の第６実施形態の画素１２１の断面図と上面レイアウト図である。なお、図２３において、図１９の画素１２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図２３Ａは、図１９に示される第６実施形態の画素１２１に第２のリセットトランジスタ１３９が含まれる場合の断面図である。具体的には、図２３Ｂの画素１２１の上面レイアウト図の線ａ−ａ’における断面図が、図２３Ａに示されている。
図２３Ａに示されるように、画素１２１においては、一体化ゲート電極３０１を覆うように、遮光メタル掘り込み部１８５ｍを有する掘り込み型の遮光メタル１８５が形成されている。また、図示せぬ遮光メタル接続部１８５ｈによって、掘り込み型の遮光メタル１８５と一体化ゲート電極３０１とが接続されている。
なお、画素１２１において、ＰＤ１３１から一体化ゲート電極３０１までの転送経路ｒ１１は矢印で表わされている。転送経路ｒ１１は、遮光メタル掘り込み部１８５ｍの周囲を通る経路となる。
また、画素１２１には、第２のリセットトランジスタ１３９が形成されている。具体的には、半導体基板４１の表面に成膜されるゲート絶縁膜（図示せず）を介して、第２のリセットトランジスタ１３９のゲート電極３６１が形成される。また、ゲート電極３６１の側面を囲うようにサイドウォール３７１が形成され、さらにライナー膜１８４、遮光メタル１８５、および層関絶縁膜８６がその順に積層されるように形成されている。
画素１２１においては、ＰＤ１３１から第２のリセットトランジスタ１３９までの不要電荷の転送が容易に行われるように、第２のリセットトランジスタ１３９へのチャネル形成領域に対しては、掘り込み型の遮光メタル１８５が形成されないようにすると好適である。
もっとも、第２のリセットトランジスタ１３９へのチャネル形成領域に掘り込み型の遮光メタル１８５が形成されてもよい。ただし、この場合には、周辺の遮光メタル掘り込み部１８５ｍよりも深さを浅くすることにより、不要電荷の転送に影響を与えないようにする必要がある。例えば、周辺の遮光メタル掘り込み部１８５ｍとは異なるパターニングを行うことにより、ＰＤ１３１と第２のリセットトランジスタ１３９の間に掘り込み型の遮光メタル１８５を形成することが可能である。
また、ゲート電極３６１が、掘り込み型として形成されてもよい。この場合、掘り込み型のゲート電極３６１に対して、直上の遮光メタル１８５とは異なる電圧制御がされることにより、掘り込み型のゲート電極３６１に転送のためのチャネルを形成することが可能となる。これにより、ＰＤ１３１から第２のリセットトランジスタ１３９までの不要電荷の転送が行われる。掘り込み型のゲート電極３５１が用いられた場合、光の漏れ込みをより抑制することができるようになる。
[電子機器に搭載される撮像装置の構成例]
図２４は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図２４に示すように、撮像装置５０１は、光学系５０２、撮像素子５０３、信号処理回路５０４、モニタ５０５、及びメモリ５０６を備えて構成され、静止画像及び動画像を撮像可能である。
光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子５０３に導き、撮像素子５０３の受光面（センサ部）に結像させる。
撮像素子５０３としては、上述した画素１２１を備える撮像素子１１１が適用される。撮像素子５０３には、光学系５０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子５０３に蓄積された電子に応じた信号が信号処理回路５０４に供給される。
信号処理回路５０４は、撮像素子５０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路５０４が信号処理を施すことにより得られた画像データは、モニタ５０５に供給されて表示されたり、メモリ５０６に供給されて記憶されたりする。
このように構成されている撮像装置５０１では、撮像素子５０３として、上述したような画素１２１を備える撮像素子１１１を適用することにより、スミアの抑制及び良好な転送特性を両立が可能となり、より良好な画質を得ることができる。
なお、本技術は、以下のような構成もとることができる。
（１）
半導体基板と、
前記半導体基板上に設けられる複数の画素部と
を備え、
前記画素部は、
入射された光に基づいて電荷を発生する光電変換部と、
前記光電変換部により発生された電荷を蓄積するメモリ部と、
前記メモリ部を少なくとも遮光する遮光部と、
前記光電変換部と前記メモリ部との間の前記半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、
前記掘り込み部に転送用のチャネルが形成されることにより、電荷を前記光電変換部から前記メモリ部に転送する転送部と
を有する固体撮像素子。
（２）
前記掘り込み部は、前記遮光部の一部として、前記光電変換部と前記転送部との間に形成され、
前記転送部は、電極ゲートを有するトランジスタであり、
前記電極ゲートと前記遮光部とが接続されることにより、前記転送用のチャネルが形成される
前記（１）に記載の固体撮像素子。
（３）
前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに備え、
前記コンタクト部が、前記遮光部上に形成される
前記（１）または（２）に記載の固体撮像素子。
（４）
前記転送部は、前記掘り込み部として機能する電極ゲートを有するトランジスタである
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに備え、
前記コンタクト部が、前記遮光部に形成された孔を介して前記電極ゲート上に形成される
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
前記光電変換部は、前記半導体基板内に複数段積層されて形成されている
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記転送部は、電極ゲートを有するトランジスタであり、
前記掘り込み部は、前記遮光部の一部として、前記光電変換部と前記転送部との間に形成される第１の掘り込み部と、前記電極ゲートに形成される第２の掘り込み部とを有し、
前記電極ゲートと前記遮光部とが接続されることにより、前記転送用のチャネルが形成される
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに備え、
前記コンタクト部が、前記遮光部上に形成される
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに備え、
前記コンタクト部が、前記遮光部に形成された孔を介して前記電極ゲート上に形成される
前記（１）乃至（８）のいずれかに記載の固体撮像素子。
（１０）
前記掘り込み部は、前記光電変換部を囲うように形成されており、
前記掘り込み部の前記光電変換部と前記メモリ部との間に、前記転送部の転送用のチャネルが形成される
前記（１）乃至（９）のいずれかに記載の固体撮像素子。
（１１）
前記画素部は、前記光電変換部において所定の電荷量以上の電荷が発生した場合にその電荷の一部を電源電位に排出するオーバーフローゲートを有するトランジスタをさらに備え、
前記掘り込み部は、前記オーバーフローゲートへのチャネル形成領域において、欠損しているか又は他所よりも浅く掘り込まれている
前記（１）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）
前記画素部は、前記光電変換部において所定の電荷量以上の電荷が発生した場合にその電荷の一部を電源電位に排出するオーバーフローゲートを有するトランジスタをさらに備え、
前記掘り込み部は、さらに、前記オーバーフローゲートに形成される
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
本技術は、デジタルスチルカメラやデジタルビデオカメラ等の撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
１１１ 撮像素子， １２１ 画素， １３１ ＰＤ， １３２ 転送トランジスタ， １３３ メモリ部， １３４ 読み出しトランジスタ， １３５ ＦＤ， １３９ 第２のリセットトランジスタ， １４１半導体基板， １７１乃至１７３ ゲート電極， １８４ ライナー膜， １８５ 遮光メタル， １８５ｍ 遮光メタル掘り込み部， １８５ｈ 遮光メタル接続部， ２３１ ゲート電極， １８８ コンタクト部， ２３１ｍ ゲート電極掘り込み部， ３０１ 一体化ゲート電極

Claims (14)

  1. 半導体基板と、
    前記半導体基板上に設けられる複数の画素部と
    を備え、
    前記画素部は、
    入射された光に基づいて電荷を発生する光電変換部と、
    前記光電変換部により発生された電荷を蓄積するメモリ部と、
    前記メモリ部を少なくとも遮光する遮光部と、
    前記光電変換部と前記メモリ部との間の前記半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、
    前記掘り込み部に転送用のチャネルが形成されることにより、電荷を前記光電変換部から前記メモリ部に転送する転送部と
    を有する固体撮像素子。
  2. 前記掘り込み部は、前記遮光部の一部として、前記光電変換部と前記転送部との間に形成され、
    前記転送部は、電極ゲートを有するトランジスタであり、
    前記電極ゲートと前記遮光部とが接続されることにより、前記転送用のチャネルが形成される
    請求項１に記載の固体撮像素子。
  3. 前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに備え、
    前記コンタクト部が、前記遮光部上に形成される
    請求項２に記載の固体撮像素子。
  4. 前記転送部は、前記掘り込み部として機能する電極ゲートを有するトランジスタである
    請求項１に記載の固体撮像素子。
  5. 前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに備え、
    前記コンタクト部が、前記遮光部に形成された孔を介して前記電極ゲート上に形成される
    請求項４に記載の固体撮像素子
  6. 前記光電変換部は、前記半導体基板内に複数段積層されて形成されている
    請求項１に記載の固体撮像素子。
  7. 前記転送部は、電極ゲートを有するトランジスタであり、
    前記掘り込み部は、前記遮光部の一部として、前記光電変換部と前記転送部との間に形成される第１の掘り込み部と、前記電極ゲートに形成される第２の掘り込み部とを有し、
    前記電極ゲートと前記遮光部とが接続されることにより、前記転送用のチャネルが形成される
    請求項１に記載の固体撮像素子。
  8. 前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに備え、
    前記コンタクト部が、前記遮光部上に形成される
    請求項７に記載の固体撮像素子。
  9. 前記画素部は、前記電極ゲートを配線に接続するコンタクト部をさらに備え、
    前記コンタクト部が、前記遮光部に形成された孔を介して前記電極ゲート上に形成される
    請求項７に記載の固体撮像素子。
  10. 前記掘り込み部は、前記光電変換部を囲うように形成されており、
    前記掘り込み部の前記光電変換部と前記メモリ部との間に、前記転送部の転送用のチャネルが形成される
    請求項１に記載の固体撮像素子。
  11. 前記画素部は、前記光電変換部において所定の電荷量以上の電荷が発生した場合にその電荷の一部を電源電位に排出するオーバーフローゲートを有するトランジスタをさらに備え、
    前記掘り込み部は、前記オーバーフローゲートへのチャネル形成領域において、欠損しているか又は他所よりも浅く掘り込まれている
    請求項１０に記載の固体撮像素子。
  12. 前記画素部は、前記光電変換部において所定の電荷量以上の電荷が発生した場合にその電荷の一部を電源電位に排出するオーバーフローゲートを有するトランジスタをさらに備え、
    前記掘り込み部は、さらに、前記オーバーフローゲートに形成される
    請求項１０に記載の固体撮像素子。
  13. 半導体基板を製造し、
    前記半導体基板上に設けられる複数の画素部として、
    入射された光に基づいて電荷を発生する光電変換部と、
    前記光電変換部により発生された電荷を蓄積するメモリ部と、
    前記メモリ部を少なくとも遮光する遮光部と、
    前記光電変換部と前記メモリ部との間の前記半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、
    前記掘り込み部に転送用のチャネルが形成されることにより、電荷を前記光電変換部から前記メモリ部に転送する転送部と
    を有する画素部をそれぞれ製造する
    固体撮像素子の製造方法。
  14. 半導体基板と、
    前記半導体基板上に設けられる複数の画素部と
    を備え、
    前記画素部は、
    入射された光に基づいて電荷を発生する光電変換部と、
    前記光電変換部により発生された電荷を蓄積するメモリ部と、
    前記メモリ部を少なくとも遮光する遮光部と、
    前記光電変換部と前記メモリ部との間の前記半導体基板内に掘り込まれる、遮光素材で形成される掘り込み部と、
    前記掘り込み部に転送用のチャネルが形成されることにより、電荷を前記光電変換部から前記メモリ部に転送する転送部と
    を有する固体撮像素子を備える電子機器。
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