JP6957226B2 - 光電変換装置および機器 - Google Patents

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Description

本発明は、遮光膜を備える光電変換装置に関する。
ＣＭＯＳイメージセンサーにおいては、光電変換部で生成された電荷を保持する電荷保持部を設けことで、グローバル電子シャッター機能を実現することができる。電荷保持期間中に電荷保持部へ光が入射しないように、電荷保持部は遮光膜で覆われる。
特許文献１には、遮光部材が電荷保持部と画素回路のトランジスタのゲート電極を覆うことが記載されている。
特開２０１６−２１９７９２号公報
遮光性能を高めるために遮光膜の面積を大きくしたり、半導体層に近づけたりすると、遮光膜による寄生容量がゲート電極に付加されやすくなる。遮光膜による寄生容量が画素回路の動作に影響を及ぼし、光電変換装置の性能の向上の妨げになることが本発明者らの検討により新たに見出された。
本発明は、光電変換装置の性能を向上することを目的とする。
上記課題を解決するための手段の第１の観点は、光電変換部、前記光電変換部で生成された電荷を保持する電荷保持部、および、前記電荷保持部で保持された電荷が転送される電荷検出部を含む半導体層と、前記半導体層の上に配された、トランジスタのゲート電極と、前記電荷保持部を覆う第１部分、および、前記ゲート電極の上面を覆う第２部分を有する遮光膜と、を備える光電変換装置であって、前記第２部分と前記上面との間の距離が、前記第１部分と前記半導体層との間の距離よりも大きいことを特徴とする。
上記課題を解決するための手段の第２の観点は、光電変換部、前記光電変換部で生成された電荷を保持する電荷保持部、および、前記電荷保持部で保持された電荷が転送される電荷検出部、を含む半導体層と、前記半導体層の上に配され、前記電荷検出部に接続された、トランジスタのゲート電極と、前記電荷保持部を覆う第１部分、前記ゲート電極の上面を覆う第２部分、および前記トランジスタのソースまたはドレインを覆う第３部分を有する遮光膜と、を備える光電変換装置であって、
前記第２部分と前記上面との間の距離が、前記第３部分と前記半導体層との間の距離よりも大きいことを特徴とする。
本発明によれば、光電変換装置の性能を向上する上で有利な技術を提供することができる。
光電変換装置および機器を説明する模式図。 光電変換装置を説明する模式図。 光電変換装置の製造方法を説明する模式図。 光電変換装置を説明する模式図。 光電変換装置の製造方法を説明する模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については説明を適宜省略する。また、同様の名称で異なる符号を付した構成については、第１構成、第２構成、第３構成・・・などとして区別することが可能である。
（第１実施形態）
図１（ａ）は本発明の実施形態に係る光電変換装置ＡＰＲを備える機器ＥＱＰの模式図である。光電変換装置ＡＰＲは、半導体デバイスＩＣを含む。半導体デバイスＩＣは、半導体集積回路が設けられた半導体チップである。光電変換装置ＡＰＲは半導体デバイスＩＣに加えて、これらを格納するパッケージＰＫＧを含むことができる。光電変換装置ＡＰＲは、イメージセンサーやＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）センサー、測光センサー、測距センサーとして用いることができる。
機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかをさらに備え得る。機器ＥＱＰの詳細は後述する。
半導体デバイスＩＣは光電変換部を含む画素回路ＰＸＣが２次元状に配列された画素領域ＰＸを有する。半導体デバイスＩＣは画素領域ＰＸの周囲に周辺領域ＰＲを有することができる。また、周辺領域ＰＲには画素回路ＰＸＣを駆動するための駆動回路、画素回路ＰＸＣからの信号を処理するための信号処理回路、駆動回路や信号処理回路を制御するための制御回路を配置することができる。信号処理回路は、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理や増幅処理、ＡＤ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ）変換処理などの信号処理を行うことができる。半導体デバイスＩＣの別の例としては、周辺領域ＰＲに配される周辺回路の少なくとも一部を、画素領域ＰＸが配された半導体層とは別の半導体層に配置して、両方の半導体層を積層することもできる。
図１（ｂ）には、画素回路ＰＸＣの一例を示している、画素回路素子ＰＸＣは、光電変換素子ＰＥＣと、転送ゲートＧＳと、電荷保持容量ＭＥＭと、転送ゲートＴＸと、電荷検出容量ＦＤとを含む。また、画素回路ＰＸＣは、増幅トランジスタＳＦと、リセットトランジスタＲＳと、選択トランジスタＳＬとを含むことができる。光電変換素子ＰＥＣはそれぞれフォトダイオードまたはフォトゲートである。電荷検出容量ＦＤはフローティングディフュージョンによって構成される。転送ゲートＧＳ、ＴＸはＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート、増幅トランジスタＳＦと、リセットトランジスタＲＳと、選択トランジスタＳＬはＭＩＳトランジスタである。増幅トランジスタＳＦは接合型電界効果トランジスタであってもよい。複数の光電変換素子ＰＥＣが１つの増幅トランジスタＳＦを共有することもできる。
光電変換素子ＰＥＣで生成された信号電荷は、転送ゲートＧＳを介して電荷保持容量ＭＥＭに転送され、電荷保持容量ＭＥＭは、光電変換素子ＰＥＣで生成された電荷を保持する。電荷保持容量ＭＥＭで保持された信号電荷は転送ゲートＴＸを介して電荷検出容量ＦＤに転送される。電荷検出容量ＦＤはフローティングノードＦＮに接続されている。電流源ＣＳと共にソースフォロワ回路を構成する増幅トランジスタＳＦのゲートはフローティングノードＦＮに接続されている。つまり、増幅トランジスタＳＦのゲートは、フローティングノードＦＮを介して、電荷検出容量ＦＤに接続されている。電圧信号としての画素信号が信号出力線ＯＵＴに出力される。リセットトランジスタＲＳはフローティングノードＦＮの電荷、電位のリセットを行い、選択トランジスタＳＬは増幅トランジスタＳＦと信号出力線ＯＵＴとの接続の切り替えを行う。リセットトランジスタＲＳと増幅トランジスタＳＦは電源供給線ＶＤＤに接続されている。信号出力線ＯＵＴと電源供給線ＶＤＤは画素回路ＰＸＣの列毎に設けられている。
図２（ａ）は画素回路ＰＸＣの平面模式図であり、図２（ｂ）は、図２（ａ）の曲線Ａ−Ｂにおける画素回路ＰＸＣの断面模式図である。図２（ａ）では２×２の４画素分の画素回路ＰＸＣを示している。４つの画素回路ＰＸＣは並進対称であり、図の視認性を確保するために異なる事項を説明するための符号を、別々の画素に記載している。図２（ａ）の右側と図２（ｂ）の下側にはハッチングと符号の対応関係を示す凡例を示している。図２（ａ）では複数の部材の重なり方をハッチングの重なりによって示している。
光電変換装置ＡＰＲは、半導体層１０と、半導体層１０の上に配された、トランジスタのゲート電極２０と、半導体層１０の上に配された遮光膜３０と、を備える。
半導体層１０は、例えば単結晶シリコンウェハ上のエピタキシャル層である。半導体層１０は素子分離領域１１で画定された半導体領域を有する。半導体層１０は、各々が半導体領域である、光電変換部１０１、電荷保持部１０２、電荷検出部１０３を含む。半導体層１０は、各々がトランジスタのソースおよび／またはドレインとして機能するｎ型の半導体領域１０４、１０５、１０６を含む。光電変換部１０１、電荷保持部１０２、電荷検出部１０３、半導体領域１０４、１０５、１０６の間には、チャネル領域としての半導体領域が設けられている。例えば、図２（ａ）では、光電変換部１０１、電荷保持部１０２、電荷検出部１０３、半導体領域１０４、１０５、１０６がｎ型の半導体領域であり、半導体層１０のこれら以外の半導体領域がｐ型の半導体領域である。なお、以下の説明では、画素回路において信号電荷として取り扱う電荷を多数キャリアとする導電型に一致する導電型を第一導電型とし、信号電荷として取り扱う電荷を少数キャリアとする導電型に一致する導電型を第二導電型とする。信号電荷として電子を用いる場合にはｎ型が第一導電型、ｐ型が第二導電型となる。
光電変換部１０１は光電変換素子ＰＥＣに相当し、電荷保持部１０２は電荷保持容量ＭＥＭに相当し、電荷検出部１０３は電荷検出容量ＦＤに相当する。電荷検出部１０３はフローティングディフュージョンとなるｎ型の半導体領域により構成されている。光電変換部１０１は電荷蓄積領域としてのｎ型の半導体領域を含み、この光電変換部１０１のｎ型の半導体領域と半導体層１０の表面との間にはｐ型の半導体領域が配されている。この光電変換部１０１上のｐ型の半導体領域は、半導体層１０の表面で生じるノイズ電荷（暗電流）が光電変換部１０１のｎ型の半導体領域に混入することを抑制する。光電変換部１０１は電荷蓄積領域としてのｎ型の半導体領域を含み、この光電変換部１０１のｎ型の半導体領域と半導体層１０の表面との間にはｐ型の半導体領域が配されている。この光電変換部１０１上のｐ型の半導体領域は、半導体層１０の表面で生じるノイズ電荷（暗電流）が光電変換部１０１のｎ型の半導体領域に混入することを抑制する。電荷保持部１０２は電荷保持領域としてのｎ型の半導体領域を含み、この電荷保持部１０２のｎ型の半導体領域と半導体層１０の表面との間にはｐ型の半導体領域が配されている。この電荷保持部１０２上のｐ型の半導体領域は、半導体層１０の表面で生じるノイズ電荷（暗電流）が電荷保持部１０２ｎ型の半導体領域に混入することを抑制する。
チャネル領域としての半導体領域の上に複数のゲート電極２０が設けられている。ゲート電極２０は例えばポリシリコン電極であるが、一部または全部が金属や金属化合物で構成されていてもよい。複数のゲート電極２０は、ゲート電極２０２、２０３、２０４、２０５、２０６を含む。ゲート電極２０２は転送ゲートＧＳを構成し、ゲート電極２０３は転送ゲートＴＸを構成する。そのため、ゲート電極２０２、２０３を転送電極と称することもできる。ゲート電極２０４はリセットトランジスタＲＳを構成し、ゲート電極２０５は増幅トランジスタＳＦを構成し、ゲート電極２０６は選択トランジスタＳＬを構成する。半導体領域１０４が増幅トランジスタＳＦのドレインとして機能し、半導体領域１０５が増幅トランジスタＳＦのソースとして機能し、半導体領域１０６が選択トランジスタＳＬのソースとして機能する。
遮光膜３０はタングステン等の金属を主たる材料とする金属膜である。遮光膜３０の厚さは、例えば１１０〜２４０ｎｍである。遮光膜３０は図２（ａ）に示すように、開口３０１、３０２、３０３、３０４を有するが、画素回路の大部分を覆っている。開口３０１は光電変換部１０１の上に位置し、開口３０２はゲート電極２０２の上に位置する。光電変換部１０１は開口３０１を介して受光可能になっている。開口３０３はゲート電極２０３、電荷検出部１０３、半導体領域１０４、および、ゲート電極２０５の上に位置する。開口３０４はゲート電極２０６および半導体領域１０６の上に位置する。図２（ａ）に示すように、遮光膜３０は電荷保持部１０２を覆う部分と、ゲート電極２０を覆う部分と、を有する。また、そのほか、遮光膜３０は、トランジスタの半導体領域を覆う部分と、光電変換部１０１の一部を覆う部分と、素子分離領域１１を覆う部分も有する。図２（ｂ）では、遮光膜３０のうち、光電変換部１０１を覆う部分３１１と、電荷保持部１０２を覆う部分３１２と、ゲート電極２０５を覆う部分３２５と、半導体領域１０５を覆う部分３１５と、素子分離領域１１を覆う部分３１０とを示している。遮光膜３０がこれらの半導体領域を覆う部分を含むことは、これらの半導体領域を覆う部分の間で遮光膜３０が連続していることを意味する。
詳細は後述するが、本実施形態では、遮光膜３０とゲート電極２０との間の静電容量を最適化するための工夫を行っている。この静電容量は寄生容量とも呼べるもので、遮光膜３０による寄生容量が画素回路ＰＸＣの動作に影響を及ぼし、光電変換装置の性能の向上の妨げになる。特に、電荷検出容量ＦＤの容量は増幅トランジスタＳＦの入力における電荷電圧変換（Ｖ＝Ｑ／Ｃ）における変換係数（ゲイン）であり画素回路ＰＸＣの性能向上に重要な要因である。電荷検出容量ＦＤの容量を小さくして変換係数を大きくすることで、低輝度における信号の階調性を高めることができ、ダークノイズの低減も可能になる。また、画素回路ＰＸＣの後段の信号処理回路におけるＳ／Ｎを向上することができる。増幅トランジスタＳＦ以外のゲート電極２０に対しては、ゲートのＯＮ／ＯＦＦのスイッチング速度を高め、画素回路ＰＸＣの動作速度を向上できる。
遮光膜３０の上には層間絶縁膜１７が設けられている。層間絶縁膜１７には複数のコンタクトホールが設けられており、複数のコンタクトプラグ４０が複数のコンタクトホールの各々の中に配されている。図２（ｂ）に示すように、複数のコンタクトプラグ４０は、コンタクトプラグ４２２、４２３、４１３、４２４、４１４、４２５、４２６、４１６を含む。コンタクトプラグ４２２はゲート電極２０２に接続し、コンタクトプラグ４２３はゲート電極２０３に接続し、コンタクトプラグ４１３は電荷検出部１０３に接続する。コンタクトプラグ４２４はゲート電極２０４に接続し、コンタクトプラグ４１４は半導体領域１０４に接続し、コンタクトプラグ４２５はゲート電極２０５に接続する。コンタクトプラグ４２６はゲート電極２０６に接続し、コンタクトプラグ４１６は半導体領域１０６に接続する。コンタクトプラグ４２２は遮光膜３０の開口３０２の中に設けられている。コンタクトプラグ４２３、４１３、４２４、４１４、４２５は遮光膜３０の開口３０３の中に設けられている。コンタクトプラグ４２６、４１６は遮光膜３０の開口３０４の中に設けられている。このように遮光膜３０の開口３０２、３０３、３０４は、コンタクトプラグ４０を配置するために設けられている。開口３０２、３０３、３０４の中において、コンタクトプラグ４０と遮光膜３０との間に層間絶縁膜１７が位置することで、両者の絶縁が確保される。
層間絶縁膜１７の上とコンタクトプラグ４０（コンタクトプラグ４２２、４２３、４１３、４２４、４１４、４２５、４２６、４１６）の上には配線層５０が設けられている。配線層５０はコンタクトプラグ４２２、４２３、４１３、４２４、４１４、４２５、４２６、４１６のいずれかに接続される、複数の配線（配線パターン）を含む。配線層５０に含まれる複数の配線の中には、コンタクトプラグ４２３とコンタクトプラグ４２５とを接続する配線（ローカル配線）を含む。コンタクトプラグ４２２、４１３、４２４、４１４、４２６、４１６は駆動信号線や電源線、信号出力線などのグローバル配線に接続される。
図２（ｂ）に示すように、ゲート電極２０の各々の上面の上に絶縁体層が設けられている。具体的には、ゲート電極２０２の上の絶縁体層２１２、ゲート電極２０３の上の絶縁体層２１３、ゲート電極２０４の上の絶縁体層２１４、ゲート電極２０５の上の絶縁体層２１５、ゲート電極２０６の上の絶縁体層２１６である。ゲート電極２０と遮光膜３０との間の静電容量を低減するため、絶縁体層２１２、２１３、２１４、２１５、２１６は窒化シリコン層であるよりも酸化シリコン層であることが好ましい。酸化シリコン層は窒化シリコン層よりも誘電率が低いため、静電容量を低減する上で有利に働くからである。絶縁体層２１２、２１３、２１４、２１５、２１６の厚さは、例えば１０〜１００ｎｍ、好ましくは１０〜５０ｎｍである。このようにある程度以上の厚さを有する絶縁体層２１２、２１３、２１４、２１５、２１６を配置することでゲート電極２０と遮光膜３０との間の距離を大きくしてゲート電極２０と遮光膜３０との間の静電容量を低減できる。絶縁体層２１２、２１３、２１４、２１５、２１６は対応するゲート電極２０の上面に接し、側面に接しない。絶縁体層２１２、２１３、２１４、２１５、２１６はゲート電極２０の上面と概ね同じ幅を有するようにパターニングされている。絶縁体層２１２、２１３、２１４、２１５、２１６のそれぞれは互いに不連続である。このように、絶縁体層２１２、２１３、２１４、２１５、２１６を不連続にすることで、ゲート電極２０と遮光膜３０との間の静電容量の低減と、遮光膜３０の遮光性能とを両立することができる。
半導体層１０の各半導体領域、ゲート電極２０２、２０３、２０４、２０５、２０６および絶縁体層２１２、２１３、２１４、２１５、２１６を連続的に覆うように誘電体層１３が設けられている。誘電体層１３は窒化シリコン層であることが好ましい。誘電体層１３の厚さは、例えば２０〜２００ｎｍ、好ましくは２５〜１００ｎｍである。窒化シリコン層である誘電体層１３は様々な役割を有する。誘電体層１３は遮光膜３０の金属が半導体層１０へ拡散することを抑制する拡散防止の役割を果たしうる。誘電体層１３は光電変換部１０１の上に位置する部分は光電変換部１０１へ入射する光の反射を低減する反射防止の役割を果たしうる。誘電体層１３は、コンタクトプラグ４０が配されるコンタクトホールを形成する際のエッチングストッパの役割を果たしうる。
誘電体層１３と光電変換部１０１との間には絶縁体層１２が設けられている。この絶縁体層１２は酸化シリコン層であることが好ましい。絶縁体層１２の厚さは、誘電体層１３の厚さよりも小さくてよく、絶縁体層２１２、２１３、２１４、２１５、２１６の厚さよりも小さくてよい。絶縁体層１２の厚さは、例えば５〜５０ｎｍ、好ましくは５〜２０ｎｍである。絶縁体層１２を誘電体層１３と電荷保持部１０２、電荷検出部１０３、半導体領域１０４、１０５、１０６、素子分離領域１１との間に設けることもできる。絶縁体層１２は窒化シリコン層である誘電体層１３と半導体層１０やゲート電極２０との間の緩衝層として機能しうる。絶縁体層１２は、誘電体層１３と絶縁体層２１２、２１３、２１４、２１５、２１６との間、および誘電体層１３とゲート電極２０２、２０３、２０４、２０５、２０６の側面との間に延在していてもよい。絶縁体層１２は誘電体層１３とゲート電極２０２、２０３、２０４、２０５、２０６との間にゲート電極２０２、２０３、２０４、２０５、２０６を連続的に覆う様に設けることができる。
誘電体層１３と遮光膜３０との間には絶縁体層１４が設けられている。絶縁体層１４は酸化シリコン層であることが好ましい。絶縁体層１４の厚さは、例えば２０〜８０ｎｍである。絶縁体層１４は遮光膜３０の下地を平坦化する役割を果たしうる。そのため、絶縁体層１４の厚さは、絶縁体層２１２、２１３、２１４、２１５、２１６の厚さよりも大きいことが好ましい。
図２（ｂ）から理解されるように、半導体層１０のうちでその上にゲート電極２０が設けられていない部分と遮光膜３０との距離は、半導体層１０の表面と遮光膜３０との間の絶縁体層および誘電体層の厚さに対応する。なお、遮光膜３０までの距離は、遮光膜３０の下面までの距離を意味する。本例では、誘電体層１３の厚さと、絶縁体層１４の厚さとの和が、半導体層１０の表面と遮光膜３０との距離に一致する。絶縁体層１２がゲート電極２０の上面の上にも延在する場合には絶縁体層１２の厚さを加えた分が半導体層１０の表面と遮光膜３０との距離に一致する。
誘電体層１３とゲート電極２０の上面との距離は、誘電体層１３とゲート電極２０の側面との距離よりも大きい。この距離の違いは、絶縁体層２１２、２１３、２１４、２１５、２１６の厚さに起因するものである。誘電体層１３がゲート電極２０の側面に接触する場合は、誘電体層１３とゲート電極２０の側面との距離はゼロである。誘電体層１３とゲート電極２０との間に絶縁体層１２が延在する場合には、誘電体層１３とゲート電極２０の側面との距離は誘電体層１３の厚さに相当する。
図２（ｂ）には、遮光膜３０のうちの光電変換部１０１を覆う部分３１１と半導体層１０との間の距離Ｄ１を示している。遮光膜３０のうちの電荷保持部１０２を覆う部分３１２と半導体層１０との間の距離Ｄ２を示している。遮光膜３０のうちの半導体領域１０５を覆う部分３１５と半導体層１０との間の距離Ｄ４を示している。遮光膜３０のうちの素子分離領域１１を覆う部分３１６と遮光膜３０との間の距離Ｄ５を示している。本例では、距離Ｄ１、Ｄ２、Ｄ４、Ｄ５は互いに等しく、これらを総称して距離Ｄｓｕｂとする（距離Ｄｓｕｂ＝Ｄ１、Ｄ２、Ｄ４、Ｄ５）。距離Ｄｓｕｂはゼロよりも大きいこと好ましい（Ｄｓｕｂ＞０）これは、遮光膜３０の金属成分等による半導体層１０の汚染を抑制するためである。遮光膜３０の部分３１１、３１２、３１５の間には絶縁体層１２、誘電体層１３、絶縁体層１４が位置するため、距離Ｄｓｕｂは絶縁体層と誘電体層との厚さの和に相当する。距離Ｄｓｕｂは例えば２５〜２５０ｎｍであり、好ましくは５０〜２５０ｎｍである。
同様に、ゲート電極２０の上面と遮光膜３０のうちのゲート電極２０との距離は、ゲート電極２０の上面と遮光膜３０との間の絶縁体層および誘電体層の厚さに対応する。図２（ｂ）には、遮光膜３０のうちのゲート電極２０５の上面を覆う部分３２５とゲート電極２０５の上面との距離Ｄ３を示している。なお、ゲート電極２０２、２０３、２０４、２０６等の複数のゲート電極２０の上面と遮光膜３０との距離Ｄｇｔは、それぞれ距離Ｄ３に等しい（Ｄｇｔ＝Ｄ３）と見なしてよい。距離Ｄｇｔは例えば５０〜５００ｎｍであり、好ましくは５０〜２５０ｎｍである。
部分３１２とゲート電極２０５の上面との間の距離Ｄ３が、部分３１２と半導体層１０との間の距離Ｄ２よりも大きい（Ｄ２＜Ｄ３）。距離Ｄ３と距離Ｄ２の違いは絶縁体層２１５の厚さに起因するものである。このようにすることで、ゲート電極２０５に生じる寄生容量を低減しつつ、部分３１２が覆う電荷保持部１０２への高い遮光性を確保できる。
また、部分３２５とゲート電極２０５の上面との間の距離Ｄ３が、半導体領域１０５を覆う部分３１５と半導体層１０との間の距離Ｄ４よりも大きい（Ｄ４＜Ｄ３）。素子分離領域１１を覆う部分３１０と素子分離領域１１との間の距離Ｄ５は、部分３２５とゲート電極２０５の上面との間の距離Ｄ３よりも小さい（Ｄ５＜Ｄ３）。光電変換部１０１を覆う部分３１１と半導体層１０との間の距離Ｄ１は、部分３２５とゲート電極２０５の上面との距離Ｄ３よりも小さい（Ｄ１＜Ｄ３）。このようにすることで、ゲート電極２０５に生じる寄生容量を低減しつつ、部分３１５が覆う半導体領域１０５や部分３１０が覆う素子分離領域１１、部分３１１が覆う光電変換部１０１の端部への高い遮光性を確保できる。その結果、半導体領域１０５や素子分離領域１１、光電変換部１０１を介した光が電荷保持部１０２に侵入することを抑制し、グローバル電子シャッターによる撮像を高画質化できる。
ここではゲート電極２０５の上面と遮光膜３０の部分３２５の距離Ｄ３について説明した。ゲート電極２０５への寄生容量は電荷電圧変換（Ｖ＝Ｑ／Ｃ）における変換係数に直接的に効いてくるため、距離Ｄ３を上記した関係にすることが好ましい。ゲート電極２０５以外のゲート電極２０２、２０３、２０４、２０６への寄生容量は、ゲートのスイッチング速度を低下させうる。そのため、ゲート電極２０２、２０３、２０４、２０６の上面と遮光膜３０との距離Ｄｇｔについても同様に、距離Ｄ１、Ｄ２、Ｄ４、Ｄ５よりも大きくすること（Ｄｇｔ＞Ｄｓｕｂ＝Ｄ１、Ｄ２、Ｄ４、Ｄ５）が好ましい。このような距離Ｄ１、Ｄ２、Ｄ４、Ｄ５とＤｇとの関係も、ゲート電極２０５の上面上の絶縁体層２１５と同様に、絶縁体層２１２、２１３、２１４、２１５、２１６の厚さに起因するものである。
さらに、部分３１２とゲート電極２０５の上面との間の距離Ｄ３と部分３１１と半導体層１０との間の距離Ｄ１との差（Ｄ３−Ｄ１）は、ゲート電極２０５等のゲート電極２０の厚さＴｇ（不図示）よりも小さい。距離Ｄ３と距離Ｄ１との差を極端に大きくすると、遮光膜３０に生じる凹凸の高低差が大きくなり、遮光膜３０での反射光が迷光となったり、遮光膜３０に段切れが生じやすくなったりする。距離Ｄ３と距離Ｄ１との差をゲート電極２０の厚さＴｇ未満にしておくことで、遮光膜３０の上面の形状を良好にすることができる。
増幅トランジスタＳＦのソースである半導体領域１０４と遮光膜３０との距離も、距離Ｄ４と同様に、ゲート電極２０５との上面との間の距離Ｄ３よりも小さくてもよい。また、他のトランジスタのソースやドレインと遮光膜３０との距離も、当該トランジスタのゲート電極と遮光膜離３０との距よりも小さくてもよい。
遮光膜３０の部分３１１、３１２、３１５とゲート電極２０の側面との距離Ｄｇｓについても、距離Ｄ１、Ｄ２、Ｄ４、Ｄ５よりも大きくすることが、ゲート電極２０への寄生容量の低減に有効である。距離Ｄｇｔは距離Ｄｇｓよりも小さくても大きくてもよい。ゲート電極２０の側面の総面積（４つの側面の面積の和）よりもゲート電極２０の上面の面積の方が大きければ、距離Ｄｇｔは距離Ｄｇｓよりも大きいことが好ましい。ゲート電極２０の側面の総面積よりもゲート電極２０の上面の面積の方が小さければ、距離Ｄｇｔは距離Ｄｇｓよりも小さいことが好ましい。
以上のように、距離Ｄｇｔ＞距離Ｄｓｕｂとすることで、ゲート電極２０への寄生容量を低減して画素回路ＰＸＣの性能を向上することができる。
これ以外にも画素回路ＰＸＣの性能を向上するための工夫を説明する。遮光膜３０の開口３０３が電荷検出部１０３の上に位置することで、開口３０３の分だけ遮光膜３０が電荷検出部１０３に重ならないため、電荷検出部１０３への遮光膜３０の寄生容量を低減できる。同様に、遮光膜３０の開口３０３がゲート電極２０５の上に位置することで、開口３０３の分だけ遮光膜３０がゲート電極２０５に重ならないため、ゲート電極２０５への遮光膜３０の寄生容量を低減できる。開口３０２がゲート電極２０２の上に位置し、開口３０４がゲート電極２０６の上に位置することについても同様である。
なお、開口３０３を設けなくても、ゲート電極２０５を電荷検出部１０３へ接続することは可能であり、コンタクトプラグ４２３を用いずに、ゲート電極２０５を延在させて、ゲート電極２０５を電荷検出部１０３へ接触させればよい。しかし、そうすると延在させたゲート電極２０５と遮光膜３０とが重なる面積が大きくなり、寄生容量を十分に低減できなくなる。本実施形態では、ゲート電極２０５へ接続されたコンタクトプラグ４２５と電荷検出部１０３へ接続されたコンタクトプラグ４２３とが同じ開口３０３に配置されている。このことも、コンタクトプラグ４２３、４２５と遮光膜３０との間の寄生容量を低減して、電荷検出容量ＦＤの容量を低減する上で効果的である。
開口３０３を画定する遮光膜３０の端面はゲート電極２０５の上面の上に位置することで、遮光領域を広くできるため、遮光性が向上する。同様に、開口３０３を画定する遮光膜３０の端面はゲート電極２０３、２０４の上面の上にも位置する。開口３０２を画定する遮光膜３０の端面はゲート電極２０２の上面の上に位置し、開口３０４を画定する遮光膜３０の端面はゲート電極２０６の上面の上に位置する。
このように、電荷保持部１０２以外の半導体領域の遮光性を高めることは、電荷保持部１０２以外の半導体領域が光電変換部１０１の近くに配置されている場合に特に効果的である。図２（ａ）から分かるように、ゲート電極２０４、２０５と光電変換部１０１との間にはトランジスタが配されていない。ゲート電極２０４、２０５とゲート電極２０２と結ぶ少なくとも１本の直線上にゲート電極２０３が位置しない。図２（ｂ）に示した断面図は、図２（ａ）における曲線Ａ−Ｂにおける断面図であることに留意すべきである。
図３を用いて、図２に示した光電変換装置ＡＰＲの製造方法を説明する。
図３（ａ）に示す工程ａでは、半導体層１０を含む基板（ウエハ）に素子分離領域（不図示）やウェル領域（不図示）を形成する。半導体層１０の上にゲート絶縁膜（不図示）を形成し、ゲート絶縁膜上にゲート電極２０となる導電体膜２００を形成する。導電体膜２００は例えばポリシリコン膜またはアモルファスシリコン膜である。導電体膜２００の上に酸化シリコン膜等の絶縁体膜２１０を形成する。絶縁体膜２１０の上には、フォトリソグラフィによってレジストパターン２２０が形成されている。
図３（ｂ）に示す工程ａでは、レジストパターン２２０をマスクとして用いたドライエッチングにより、絶縁体膜２１０および導電体膜２００を、パターニングする。これにより、ゲート電極２０（ゲート電極２０２、２０３、２０４、２０５、２０６）と、その上面上の絶縁体層２１２、２１３、２１４、２１５、２１６とを形成する。
図３（ｃ）に示す工程ｃでは、酸化シリコン層である絶縁体層１２（不図示）を全面に形成し、さらに絶縁体層１２の上に窒化シリコン層である誘電体層１３を積層する。そして、誘電体層１３の上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックしてゲート電極２０の側面を覆うサイドウォールスペーサとしての絶縁体層１４１を形成する。
図３（ｄ）に示す工程ｄでは、絶縁体層１４１を覆う様に全面に酸化シリコン層である絶縁体層１４２を積層する。絶縁体層１４１と絶縁体層１４２とを合わせたものが絶縁体層１４となる。さらに、絶縁体層１４の上にタングステン膜等の金属膜３００を成膜する。本工程ｄにおいて、絶縁体層１４１は、金属膜３００を成膜する際の金属膜の被覆性（カバレッジ）向上の役割を果たしうる。
図３（ｅ）に示す工程ｅでは、フォトリソグラフィおよびドライエッチングにより金属膜３００をパターニングすることにより、所定の開口を有する遮光膜３０が形成される。また、本工程ｅにおいて、絶縁体層１４２は、金属膜をドライエッチングする際に誘電体層１３がエッチングされてしまうことを防ぐ保護層としての役割を果たしうる。誘電体層１３がエッチングによって厚さが変化すると誘電体層１３の反射防止性能が低下してしまう可能性があるが、絶縁体層１４（絶縁体層１４２）を設けることで光学特性を向上することができる。
図３（ｆ）に示す工程ｆでは、遮光膜３０の上に酸化シリコン膜等の層間絶縁膜１７を成膜し、必要に応じて層間絶縁膜１７を平坦化する。層間絶縁膜１７に複数のコンタクトホール１７１、１７２を形成する。コンタクトホール１７１は半導体層１０に達し、コンタクトホール１７２はゲート電極２０に達する。コンタクトホール１７２は絶縁体層２１２、２１３、２１４、２１５、２１６を貫通する。コンタクトホール１７１、１７２を層間絶縁膜１７に形成する際に、誘電体層１３が一時的なエッチングストッパとして機能しうる。
その後は、層間絶縁膜１７のコンタクトホール内にコンタクトプラグ４０を形成し、配線層５０を形成し、層間絶縁膜１９を形成する。その後は必要に応じた数の配線層を形成する。さらに必要に応じて、光導波路やカラーフィルタ、マイクロレンズを形成する。
そして、ウエハをダイシングし、パッケージングして光電変換装置ＡＰＲを製造できる。
本実施形態の光電変換装置ＡＰＲによれば、電荷保持部１０２の遮光を犠牲にすることなく、ゲート電極２０の遮光膜３０に起因する寄生容量を低減することができる。これにより、ダークノイズの低減が可能になり、ＳＮ比の良好な光電変換装置ＡＰＲを提供することが可能になる。
（第２実施形態）
図４、５を用いて、本発明の第２実施形態を説明する。第２実施形態については、第１実施形態と異なる点のみ説明し、第１実施形態と同じであってもよい点は説明を省略する。
図４（ａ）は画素回路ＰＸＣの平面模式図であり、図４（ｂ）は、図４（ａ）の曲線Ｃ−Ｄにおける画素回路ＰＸＣの断面模式図である。図２（ａ）では１画素分の画素回路ＰＸＣを示している。図４（ａ）の右側と図４（ｂ）の下側にはハッチングと符号の対応関係を示す凡例を示している。図４（ａ）では複数の部材の重なり方をハッチングの重なりによって示している。
本実施形態では、１つの画素に複数の光電変換部１０１と複数の電荷保持部１０２と複数の電荷検出部１０３が配されている。１つの画素に複数の光電変換部１０１を設けることにより、焦点検出やダイナミックレンジの拡大などが可能となる。遮光膜３０の開口３０１は複数の光電変換部１０１の上に跨って設けられている。遮光膜３０の開口３０５は複数の電荷検出部１０３の上に跨って設けられており、開口３０５の中には電荷検出部１０３へ接続されたコンタクトプラグ４１３を含む複数のコンタクトプラグ４０が配されている。遮光膜３０の開口３０３はゲート電極２０４、２０５、２０６の上に跨って設けられており、開口３０３の中にはゲート電極２０５へ接続されたコンタクトプラグを含む複数のコンタクトプラグ４０が配されている。第１実施形態とはことなり、開口３０３と開口３０５を別にすることで、遮光膜３０のパターンの自由度を高めることができ、電荷検出部１０３の上の開口３０５を大きくすることができる。その結果、電荷検出部１０３への遮光膜３０による寄生容量を低減することができる。
本実施形態では第１実施形態における絶縁体層２１５に相当する絶縁体層は設けられていない。しかし、絶縁体層１４の厚さに分布を持たせて、絶縁体層１４がゲート電極２０５の上に凸部１４５を有するようになっている。そのため、凸部１４５の高さの分だけ、距離Ｄ３を大きくすることができる。その結果、本実施形態でも遮光膜３０のうちのゲート電極２０５を覆う部分３２５とゲート電極２０５との間の距離Ｄ３は距離Ｄ１、Ｄ２、Ｄ５よりも大きい（Ｄ１、Ｄ２、Ｄ３＜Ｄ５）。これによりゲート電極２０５の容量を低減できる。
本実施形態では、遮光膜３０は、ゲート電極２０５の第１部分を覆う部分３２５の他に、ゲート電極２０５の第２部分を覆う部分３２７を含むことができる。部分３２７は部分３２５よりも開口３０３に近い部分である。部分３２７とゲート電極２０５の上面との距離Ｄ７は、距離Ｄ３よりも小さい（Ｄ７＜Ｄ３）。このように、開口３０３の近傍では、遮光膜３０（部分３２７）をゲート電極２０５に近接させることにより開口３０３からの入射光を低減することができる。距離Ｄ３は、例えば距離Ｄ７の１．５倍以上３倍以下である。寄生容量低減の観点からは部分３２７の幅はできるだけ小さいことが好ましく、ゲート電極２０５の上面から距離Ｄ７だけ離れた部分３２７の幅は、ゲート電極２０５の上面から距離Ｄ３だけ離れた部分３２５の幅よりも小さいことが好ましい。なお、遮光性能よりも容量低減を重視する場合には、距離Ｄ３よりも小さい距離Ｄ７の部分３２７を設けなくてもよい。ゲート電極２０５に限らず、遮光膜３０のうちの他のゲート電極２０を覆う部分についても同様である。例えば遮光膜３０のうちのゲート電極２０６を覆う部分３２６とゲート電極２０６との間の距離Ｄ６もまた、距離Ｄ３よりも小さい。ゲート電極２０２、２０３、２０４の上面と遮光膜３０との距離もＤ６と同様であってよい。なお、距離Ｄ１や距離Ｄ２は距離Ｄ６や距離Ｄ７と同じであってもよいし、異なっていてもよい。しかし、半導体層１０に対する遮光性能向上とゲート電極２０への寄生容量低下を両立する上では、距離Ｄ１や距離Ｄ２は距離Ｄ６や距離Ｄ７よりも小さいこと（Ｄ１、Ｄ２＜Ｄ６、Ｄ７）とが好ましい。
本実施形態では、遮光膜３０は不均一な厚み分布を有している。上述したゲート電極２０５を覆う部分３２５の厚さは、他の部分３１１、３１２、３２７、３２６の厚さよりも小さい。光電変換装置ＡＰＲの感度向上のためには、配線層５０と半導体層１０との距離を縮めること（低背化）が有効である。しかし、寄生容量低減のためにゲート電極２０５から距離Ｄ３だけ離した部分３２５が低背化の障害になりうる。本実施形態では、ゲート電極２０５から距離Ｄ５だけ離れた部分３２５の厚さを小さくくすることで、層間絶縁膜１７をより薄くすることできるため、低背化による感度向上が可能になる。
本実施形態では、ゲート電極２０５とゲート電極２０６との距離が小さく、ゲート電極２０５とゲート電極２０６との間には誘電体層１３や絶縁体層１４が埋められている。そのため、ゲート電極２０５とゲート電極２０６との間には、遮光膜３０のうち、増幅トランジスタＳＦのソースである半導体領域１０５を覆う部分３１５が位置していない。その結果、部分３２５とゲート電極２０５との上面との間の距離Ｄ３が、部分３１５と半導体層１０との距離Ｄ４よりも小さい（Ｄ３＜Ｄ４）。さらに距離Ｄ４はゲート電極２０５の厚さＴｇよりも大きい。このようにすることで、ゲート電極２０５の側面と遮光膜３０との間の寄生容量を低減することができる。なお、増幅トランジスタＳＦのソースである半導体領域１０４と遮光膜３０との距離も、距離Ｄ４と同様に、ゲート電極２０５との上面との間の距離Ｄ３よりも大きくてもよい。また、他のトランジスタのソースやドレインと遮光膜３０との距離も、当該トランジスタのゲート電極と遮光膜３０との距離よりも大きくてもよい。
本実施形態では、遮光膜３０の端面が、半導体層１０に向かって傾斜している。このようにすることで、平面視では同じ遮光面積としつつ、遮光膜３０の端部でのゲート電極２０や半導体層１０との間の寄生容量を低減できる。
本実施形態では、遮光膜３０を覆う層間絶縁膜１７の一部と遮光膜３０の端面との間に空隙３２が設けられている。低屈折率領域である空隙３２が光隔壁として機能することで、遮光膜３０の端面で画定された遮光膜３０の開口からの光の侵入が低減できる。また、低誘電率領域である空隙３２を設けることにより、遮光膜３０の端面と半導体層１０やゲート電極２０との間の寄生容量を低減することができる。
図５を用いて、図３に示した光電変換装置ＡＰＲの製造方法を説明する。
図５（ｇ）に示す工程ｇでは、図３（ｄ）に示した工程ｄにおける絶縁体層１４の形成までと同様に行うことができる。ただし、図３（ａ）に示した工程ａ、ｂのような絶縁体層２１２、２１３、２１４、２１４、２１５を省略することができる。
図５（ｈ）に示す工程ｈでは、絶縁体層１４のうちのゲート電極２０５の上に位置する部分をマスクして、絶縁体層１４の他の部分をエッチングすることにより、絶縁体層１４に凸部１４５を形成する。凸部１４５はゲート電極２０５の上に位置する。
図５（ｉ）に示す工程ｉでは、図３（ｄ）に示した工程ｄと同様に金属膜３００を形成する。金属膜３００は凸部１４５を覆う。
図５（ｊ）に示す工程ｊでは、図３（ｅ）に示した工程ｅと同様に、金属膜３００をパターニングすることにより、所定の開口を有する遮光膜３０が形成される。この時、金属膜３００のドライエッチングの条件を調整することで、遮光膜３０の端面を半導体層１０側に傾斜させることができる。図４で示したように遮光膜３０に部分３２７を形成する場合には、金属膜３００のパターニング時のゲート電極２０５上のマスク幅を凸部１４５の幅よりも大きくすればよい。部分３２７を形成しない場合には、金属膜３００のパターニング時のゲート電極２０５上のマスク幅を凸部１４５の幅よりも小さくすればよい。金属膜３００が下地に対してコンフォーマルに成膜されうる。そのため、凸部１４５から所定の範囲に位置する部分３２５と部分３２７の境界部分では、ゲート電極２０５の上面の法線方向における金属膜３００の厚さが、部分３２５や部分３２７の厚さよりも厚くなる。この境界部分の幅はおおむね金属膜３００の厚さに一致し、境界部分の厚さは凸部１４５の高さと金属膜３００の厚さの和に一致する。遮光膜３０の端面がこの境界部分によって形成されることで、端面の高さを大きくできる。
図５（ｋ）に示す工程ｋでは、遮光膜３０の上に第１層間絶縁層１７０を形成する。遮光膜３０の端面が傾斜していることにより、遮光膜３０自体が庇となりうる。そのため、第１層間絶縁層１７０の成膜条件を調整することで、第１層間絶縁層１７０におけて遮光膜３０の端面に面する位置には空隙３２が形成される。
図５（ｌ）に示す工程ｌでは、ＣＭＰ法などの研磨法を用いて第１層間絶縁層１７０を平坦化する。このとき、遮光膜３０の部分３２５が露出するまで層間絶縁層１７０を研磨し、さらに、部分３２５の厚さが小さくなるように層間絶縁層１７０および遮光膜３０を研磨する。これにより、遮光膜３０の部分３２５の厚さを部分３２７よりも小さくすることができる。なお、部分３２５の厚さを小さくしない場合には、部分３２５の上に第１層間絶縁層１７０が残るように平坦化をすればよい。
その後、第１層間絶縁層１７０の上に第２層間絶縁層（不図示）を形成する。この第２層間絶縁層は、平坦化によって露出した遮光膜３０の部分３２５の露出を抑制する目的で形成される。部分３２５が露出しない場合には、第２同館絶縁層は形成しなくてもよい。第１層間絶縁層１７０と第２層間絶縁層とを合わせた積層膜が、図４に示した層間絶縁膜１７となる。その後は、図３（ｆ）に示した工程ｆと同様に、層間絶縁膜１７にコンタクトホール１７１、１７２を形成する。コンタクトホール１７１、１７２内へのコンタクトプラグ４０の形成後、層間絶縁膜１９を形成する。層間絶縁膜１９にトレンチを形成し、トレンチ内に銅などの導電材料を埋め込み、トレンチ外の余計な導電材料を研磨して除去する。このようにシングルダマシン法によって配線層５０を形成する。その後は必要に応じた数の配線層を形成する。さらに必要に応じて、光導波路やカラーフィルタ、マイクロレンズを形成する。
本実施形態によれば、第１実施形態よりも効果的に遮光性能の向上と、寄生容量の低減を図ることができる。
図１（ａ）に示した機器ＥＱＰについて詳述する。光電変換装置ＡＰＲは半導体層１０を有する半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。
機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備え得る。光学系ＯＰＴは光電変換装置ＡＰＲに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは光電変換装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの光電変換装置である。処理装置ＰＲＣＳは光電変換装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの光電変換装置である。表示装置ＤＳＰＬは光電変換装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、光電変換装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、光電変換装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、光電変換装置ＡＰＲが有する記憶回路や演算回路とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。
図１（ａ）に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器でありうる。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、光電変換装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、光電変換装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。
本実施形態による光電変換装置ＡＰＲを用いれば、グローバル電子シャッターにより得られる画像の高画質化が可能となる。そのため、光電変換装置ＡＰＲを輸送機器に搭載して輸送機器の外部の撮影や外部環境の測定を行う際に優れた画質や測定精度を得ることができる。また、輸送機器に搭載なように信頼性を高めることができる。よって、輸送機器の製造、販売を行う上で、本実施形態の光電変換装置ＡＰＲの輸送機器への搭載を決定することは、輸送機器の性能を高める上で有利である。
以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。
１０ 半導体層
１０１ 光電変換部
１０２ 電荷保持部
１０３ 電荷検出部
１０５ 半導体領域（ソース）
２０５ ゲート電極
３０ 遮光膜

Claims (18)

  1. 光電変換部、前記光電変換部で生成された電荷を保持する電荷保持部、および、前記電荷保持部で保持された電荷が転送される電荷検出部を含む半導体層と、
    前記半導体層の上に配された、増幅トランジスタのゲート電極と、
    前記ゲート電極または前記半導体層と接続するコンタクトプラグと、
    前記電荷保持部を覆う第１部分、および、前記ゲート電極の上面を覆う第２部分を有し、前記コンタクトプラグの上面と前記半導体層との間に配された遮光膜と、
    前記コンタクトプラグの上に配されたマイクロレンズと、
    を備える光電変換装置であって、
    前記第２部分と前記上面との間の距離が、前記第１部分と前記半導体層との間の距離よりも大きいことを特徴とする光電変換装置。
  2. 前記ゲート電極は前記電荷検出部に接続されている、請求項１に記載の光電変換装置。
  3. 前記遮光膜は前記増幅トランジスタのソースまたはドレインを覆う第３部分を有し、前記第２部分と前記上面との間の距離が、前記第３部分と前記半導体層との距離よりも小さい、請求項１または２に記載の光電変換装置。
  4. 前記遮光膜は前記増幅トランジスタのソースまたはドレインを覆う第３部分を有し、前記第２部分と前記上面との間の距離が、前記第３部分と前記半導体層との間の距離よりも大きい、請求項１または２に記載の光電変換装置。
  5. 光電変換部、前記光電変換部で生成された電荷を保持する電荷保持部、および、前記電荷保持部で保持された電荷が転送される電荷検出部、を含む半導体層と、
    前記半導体層の上に配され、前記電荷検出部に接続された、増幅トランジスタのゲート電極と、
    前記電荷保持部を覆う第１部分、前記ゲート電極の上面を覆う第２部分、および前記トランジスタのソースまたはドレインを覆う第３部分を有する遮光膜と、
    を備える光電変換装置であって、
    前記第２部分と前記上面との間の距離が、前記第３部分と前記半導体層との間の距離よりも大きいことを特徴とする光電変換装置。
  6. 前記遮光膜は素子分離領域を覆う第４部分を有し、前記第４部分と前記素子分離領域との間の距離は、前記第２部分と前記上面との間の距離よりも小さい、請求項１乃至５のいずれか１項に記載の光電変換装置。
  7. 前記遮光膜は前記光電変換部の一部を覆う第５部分を有し、前記第５部分と前記半導体層との間の距離は、前記第２部分と前記上面との間の距離よりも小さく、前記第２部分と前記上面との間の前記距離と前記第５部分と前記半導体層との間の前記距離との差は、前記ゲート電極の厚さよりも小さい、請求項１乃至６のいずれか１項に記載の光電変換装置。
  8. 前記遮光膜は前記ゲート電極の上面を覆う第６部分を有し、前記第６部分と前記上面との間の距離は、前記第２部分と前記上面との間の距離よりも小さい、請求項１乃至７のいずれか１項に記載の光電変換装置。
  9. 前記遮光膜の端面が、前記ゲート電極の上面の上に位置している、請求項１乃至８のいずれか１項に記載の光電変換装置。
  10. 前記遮光膜を覆う絶縁膜の一部と前記遮光膜の端面との間に空隙が設けられている、請求項１乃至９のいずれか１項に記載の光電変換装置。
  11. 前記遮光膜には、前記光電変換部の上に位置する第１開口と、前記電荷検出部の上に位置する第２開口とが設けられている、請求項１乃至９のいずれか１項に記載の光電変換装置。
  12. 前記第２開口の中には、前記ゲート電極に接続されたコンタクトプラグを含む複数のコンタクトプラグが設けられている、請求項１１に記載の光電変換装置。
  13. 前記遮光膜には第３開口が設けられており、前記第３開口の中には、前記ゲート電極に接続されたコンタクトプラグを含む複数のコンタクトプラグが設けられている、請求項１１に記載の光電変換装置。
  14. 前記光電変換部と前記電荷保持部との間の半導体領域の上には第１転送電極が設けられており、前記電荷保持部と前記電荷検出部との間の半導体領域の上には第２転送電極が設けられている、請求項１乃至１３のいずれか１項に記載の光電変換装置。
  15. 前記ゲート電極と前記第１転送電極と結ぶ少なくとも１本の直線上に前記第２転送電極が位置しない、請求項１４に記載の光電変換装置。
  16. 前記電荷保持部はｎ型の半導体領域を含み、前記ｎ型の半導体領域と前記半導体層の表面との間にはｐ型の半導体領域が配されている、請求項１乃至１５のいずれか１項に記載の光電変換装置。
  17. 請求項１乃至１６のいずれか１項に記載の光電変換装置を備える電子機器であって、
    前記光電変換装置に結像する光学系、前記光電変換装置を制御する制御装置、前記光電変換装置から出力された信号を処理する処理装置、前記光電変換装置で得られた情報を表示する表示装置、および、前記光電変換装置で得られた情報を記憶する記憶装置の少なくともいずれか、をさらに備えることを特徴とする電子機器。
  18. 移動装置を備える輸送機器であって、
    請求項１乃至１６のいずれか１項に記載の光電変換装置と、前記光電変換装置で得られた情報に基づいて前記移動装置を操作するための処理を行う処理装置と、をさらに備えることを特徴とする輸送機器。
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