JP6694589B2 - パワーモジュール - Google Patents

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Description

この発明は、２系統分の３相インバータを有するパワーモジュールに関する。
電動パワーステアリング装置として、２系統分のモータコイルを有する電動モータと、２系統分のモータコイルに対応する２系統分の三相インバータ（駆動回路）と、両三相インバータを制御するための制御装置とを備えているものが提案されている（下記特許文献１参照）。以下において、２系統分のモータコイルのうちの一方を第１のモータコイルといい、他方を第２のモータコイルという。また、以下において、２系統分の三相インバータのうちの一方を第１の三相インバータといい、他方を第２の三相インバータという。
このような電動パワーステアリング装置では、制御装置は、たとえば、電流指令値設定部と、指令値分配部と、第１の三相インバータを駆動制御するための第１の制御部と、第２の三相インバータを制御するための第２の制御部とを含む。電流指令値設定部は、電動モータに対する電流指令値を設定する。指令値分配部は、電流指令値設定部によって設定される電流指令値を、第１の制御部および第２の制御部に分配する。指令値分配部は、例えば、電流指令値を、第１の制御部および第２の制御部に、１／２ずつ分配する。
第１の制御部は、第１のモータコイルに流れる電流が、指令値分配部によって第１の制御部に分配された電流指令値と等しくなるように、第１の三相インバータを駆動制御する。第２の制御部は、第２のモータコイルに流れる電流が、指令値分配部によって第２の制御部に分配された電流指令値と等しくなるように、第２の三相インバータを駆動制御する。
また、車両用操舵装置として左右の転舵輪を個別に転舵するための左右の転舵機構を含み、左右の転舵機構が左右の転舵モータによって個別に駆動されるものが提案されている（下記特許文献２，３参照）。このような車両用操舵装置は、左側転舵モータを駆動するための第１の三相インバータ（駆動回路）と、右側転舵モータを駆動するための第２の三相インバータ（駆動回路）と、これらの三相インバータを制御するための制御装置とを備えている。つまり、この車両用操舵装置も、前述の電動パワーステアリング装置と同様に、２系統分の三相インバータを備えている。
国際公開第２０１３／１０５２２５号公報 特開２００８−１７４１６０号公報 特開２０１５−２０５８６号公報
前述の電動パワーステアリング装置や前述の車両用操舵装置において、三相インバータ（駆動回路）には大電流が流れるため、三相インバータ内のスイッチング素子のスイッチング時には大きなサージ電圧が発生する。
この発明の目的は、２系統分の三相インバータを含むパワーモジュールであって、内部配線のインダクタンスを低減できるパワーモジュールを提供することである。
請求項１記載の発明は、第１の主面（３０ａ）と前記第１の主面とは反対側の第２の主面（３０ｂ）とを有する多層回路基板（３０）と、互いに積層配置されるように前記多層回路基板に実装され、第１のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームを有する第１の三相インバータ（６）ならびに第２のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームを有する第２の三相インバータ（７）とを含み、前記第１の三相インバータの正極側電源配線（７１）および負極側電源配線（７２）を、それぞれ第１の正極側電源配線および第１の負極側電源配線とし、前記第２の三相インバータの正極側電源配線（１０１）および負極側電源配線（１０２）を、それぞれ第２の正極側電源配線および第２の負極側電源配線とすると、前記第１の正極側電源配線と前記第２の負極側電源配線とは、少なくとも一部が前記多層回路基板の積層方向に対向しかつその対向区間において当該両配線に互いに反対方向に電流が流れるように配置されており、前記第１の負極側電源配線と前記第２の正極側電源配線とは、少なくとも一部が前記多層回路基板の積層方向に対向しかつその対向区間において当該両配線に互いに反対方向に電流が流れるように配置されている、パワーモジュール（３）である。なお、括弧内の英数字は、後述の実施形態における対応構成要素等を表すが、むろん、この発明の範囲は当該実施形態に限定されない。以下、この項において同じ。
この構成では、第１の正極側電源配線および第２の負極側電源配線の対向区間に、反対方向の電流が流れる。また、第１の負極側電源配線および第２の正極側電源配線の対向区間に、反対方向の電流が流れる。これにより、これらの配線のインダクタンスが少なくとも部分的に相殺されるので、内部配線のインダクタンスを低減できる。これにより、サージ電圧を抑制することができる。
請求項２に記載の発明は、前記第１のＵ相上下アームを互いに接続するＵ相配線（７３；１１９）、前記第１のＶ相上下アームを互いに接続するＶ相配線（７４；１２０）および前記第１のＷ相上下アームを互いに接続するＷ相配線（７５；１２１）を、それぞれ第１のＵ相配線、第１のＶ相配線および第１のＷ相配線とし、前記第２のＵ相上下アームを互いに接続するＵ相配線（１０３；１４９）、前記第２のＶ相上下アームを互いに接続するＶ相配線（１０４;１５０）および前記第２のＷ相上下アームを互いに接続するＷ相配線（１０５；１５１）を、それぞれ第２のＵ相配線、第２のＶ相配線および第２のＷ相配線とすると、前記第１のＵ相配線と前記第２のＵ相配線とは前記多層回路基板の積層方向に対向配置され、前記第１のＶ相配線と前記第２のＶ相配線とは前記多層回路基板の積層方向に対向配置され、前記第１のＷ相配線と前記第２のＷ相配線とは前記多層回路基板の積層方向に対向配置されている、請求項１に記載のパワーモジュールである。
この構成では、第１の三相インバータおよび第２の三相インバータを特定の制御方法で制御することにより、第１のＵ相配線および第２のＵ相配線との少なくとも一部の対向区間、第１のＶ相配線および第２のＶ相配線との少なくとも一部の対向区間ならびに第１のＷ相配線および第２のＷ相配線との少なくとも一部の対向区間のそれぞれに互いに反対方向の電流を流すことが可能となる。これにより、これらの配線のインダクタンスが少なくとも部分的に相殺されるので、内部配線のインダクタンスをより低減できる。これにより、サージ電圧をより抑制することができる。前記特定の制御方法は、例えば、第１の三相インバータと第２の三相インバータと間で、Ｕ相上下アーム、Ｖ相上下アームおよびＷ相上下アームそれぞれにおいて、上アームおよび下アームのうちオンとなるアームが互いに反対となるように、両三相インバータを制御する方法である。
請求項３に記載の発明は、前記第１のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームは、前記多層回路基板の前記第１の主面に実装されており、前記第２のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームは、前記多層回路基板の前記第２の主面に実装されており、前記第１の正極側電源配線、前記第１の負極側電源配線、前記第１のＵ相配線、前記第１のＶ相配線および前記第１のＷ相配線のうち、少なくとも前記第１の正極側電源配線および前記第１の負極側電源配線は、前記多層回路基板の前記第１の主面と前記第２の主面との間の第１の内層に形成されており、前記第２の正極側電源配線、前記第２の負極側電源配線、前記第２のＵ相配線、前記第２のＶ相配線および前記第２のＷ相配線のうち、少なくとも前記第２の正極側電源配線および前記第２の負極側電源配線は、前記多層回路基板の前記第２の主面と前記第１の内層との間の第２の内層に形成されている、請求項２に記載のパワーモジュールである。
この構成では、第１の正極側電源配線および第１の負極側電源配線を、それぞれ、第２の負極側電源配線および第２の正極側電源配線に接近させて対向配置させることが可能となるので、これらの配線のインダクタンスをより低減することが可能となる。
請求項４に記載の発明は、前記第１の正極側電源配線、前記第１の負極側電源配線、前記第１のＵ相配線、前記第１のＶ相配線および前記第１のＷ相配線は、前記第１の内層に形成されており、前記第２の正極側電源配線、前記第２の負極側電源配線、前記第２のＵ相配線、前記第２のＶ相配線および前記第２のＷ相配線は、前記第２の内層に形成されている、請求項３に記載のパワーモジュールである。
この構成では、第１の正極側電源配線、第１の負極側電源配線、第１のＵ相配線、第１のＶ相配線および第１のＷ相配線を、それぞれ、第２の負極側電源配線、第２の正極側電源配線、第２のＵ相配線、第２のＶ相配線および第２のＷ相配線に接近させて対向配置させることが可能となるので、これらの配線のインダクタンスをより低減することが可能となる。
請求項５に記載の発明は、第１の主面（３０ａ）と前記第１の主面とは反対側の第２の主面（３０ｂ）とを有する多層回路基板（３０）と、互いに積層配置されるように前記多層回路基板に実装され、第１のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームを有する第１の三相インバータ（６）ならびに第２のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームを有する第２の三相インバータ（７）とを含み、前記第１の三相インバータの正極側電源配線（７１）および負極側電源配線（７２）を、それぞれ第１の正極側電源配線および第１の負極側電源配線とし、前記第２の三相インバータの正極側電源配線（１０１）および負極側電源配線（１０２）を、それぞれ第２の正極側電源配線および第２の負極側電源配線とすると、前記第１の正極側電源配線と前記第２の正極側電源配線とは、少なくとも一部が前記多層回路基板の積層方向に対向しかつその対向区間において当該両配線に互いに反対方向に電流が流れるように配置されており、前記第１の負極側電源配線と前記第２の負極側電源配線とは、少なくとも一部が前記多層回路基板の積層方向に対向しかつその対向区間において当該両配線に互いに反対方向に電流が流れるように配置されている、パワーモジュールである。
この構成では、第１の正極側電源配線および第２の正極側電源配線の対向区間に、反対方向の電流が流れる。また、第１の負極側電源配線および第２の負極側電源配線の対向区間に、反対方向の電流が流れる。これにより、これらの配線のインダクタンスが少なくとも部分的に相殺されるので、内部配線のインダクタンスを低減できる。これにより、サージ電圧を抑制することができる。
請求項６に記載の発明は、前記第１のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームは、前記多層回路基板の前記第１の主面に実装されており、前記第２のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームは、前記多層回路基板の前記第２の主面に実装されており、前記第１の正極側電源配線、前記第１の負極側電源配線、前記第１のＵ相配線、前記第１のＶ相配線および前記第１のＷ相配線のうち、少なくとも前記第１の正極側電源配線および前記第１の負極側電源配線は、前記多層回路基板の前記第１の主面と前記第２の主面との間の第１の内層に形成されており、前記第２の正極側電源配線、前記第２の負極側電源配線、前記第２のＵ相配線、前記第２のＶ相配線および前記第２のＷ相配線のうち、少なくとも前記第２の正極側電源配線および前記第２の負極側電源配線は、前記多層回路基板の前記第２の主面と前記第１の内層との間の第２の内層に形成されている、請求項５に記載のパワーモジュールである。
この構成では、第１の正極側電源配線および第１の負極側電源配線を、それぞれ、第２の正極側電源配線および第２の負極側電源配線に接近させて対向配置させることが可能となるので、これらの配線のインダクタンスをより低減することが可能となる。
図１は、本発明の第１実施形態に係るパワーモジュールが適用された三相インバータ回路を示す電気回路図である。 図２は、パワーモジュールの電気的構成を示す回路図である。 図３Ａおよび図３Ｂは、第１のモータコイルに流れる第１の相電流ｉｕ１，ｉｖ１，ｉｗ１および第２のモータコイルに流れる第２の相電流ｉｕ２，ｉｖ２，ｉｗ２の変化の一例を示すタイムチャートである。 図４Ａは、図３の期間Ａでの第１の駆動回路に対するゲート信号を示すタイムチャートであり、図４Ｂは、図３の期間Ａでの第２の駆動回路に対するゲート信号を示すタイムチャートである。 図５は、図４Ａおよび図４Ｂの期間Ａ１において、第１および第２の駆動回路６，７に流れる電流の方向を示す回路図である。 図６は、パワーモジュールの構造を示す図解的な分解斜視図である。 図７は、図６のVII-VII線に沿う断面図である。 図８は、この発明の第２実施形態に係るパワーモジュールの構成を示す図解的な分解斜視図である。 図９は、図８のIX-IX線に沿う断面図である。 図１０は、図９の第１のＵ相回路を示す部分拡大平面図である。 図１１は、図９の第２のＵ相回路を示す部分拡大平面図である。 図１２は、横型のスイッチング素子の平面図を示している。 図１３は、この発明の第３実施形態に係るパワーモジュールの構成を示す図解的な分解斜視図である。 図１４は、図１３のXIV-XIV線に沿う断面図である。
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、電動パワーステアリング装置に用いられるモータ制御回路であって、本発明の第１実施形態に係るパワーモジュールを備えたモータ制御回路の構成を示している。
モータ制御回路１は、マイクロコンピュータ２と、マイクロコンピュータ２によって駆動制御され、電動モータ４に電力を供給するパワーモジュール３とを含む。
電動モータ４は２組の三相モータコイル（三相ステータコイル）４Ａ，４Ｂを有する三相ブラシレスモータである。電動モータ４に設けられている２組の三相モータコイル４Ａ，４Ｂのうちの一方を第１のモータコイル４Ａといい、他方を第２のモータコイル４Ｂということにする。第１のモータコイル４Ａは、Ｕ相、Ｖ相およびＷ相のステータコイル４ＡＵ，４ＡＶ，４ＡＷ（図２参照）を有している。第２のモータコイル４Ｂは、Ｕ相、Ｖ相およびＷ相のステータコイル４ＢＵ，４ＢＶ，４ＢＷ（図２参照）を有している。この実施形態では、第２のモータコイル４ＢのＵ相、Ｖ相およびＷ相のステータコイル４ＢＵ，４ＢＶ，４ＢＷは、それぞれ、第１のモータコイル４ＡのＵ相、Ｖ相およびＷ相のステータコイル４ＡＵ，４ＡＶ，４ＡＷに対して位相が１８０度ずれた位置に配置されている。
電動モータ４には、電動モータ４のロータの回転角を検出するための、例えばレゾルバからなる回転角センサ５が配置されている。
パワーモジュール３は、電動モータ４の第１のモータコイル４Ａに電力を供給する三相インバータからなる第１の駆動回路６と、電動モータ４の第２のモータコイル４Ｂに電力を供給する三相インバータからなる第２の駆動回路７とを含んでいる。パワーモジュール３の詳細については後述する。
第１の駆動回路６と第１の三相モータコイル４Ａとを接続する電力供給線には、第１のモータコイル４ＡのＵ相、Ｖ相およびＷ相のステータコイル４ＡＵ、４ＡＶおよび４ＡＷに流れる第１のＵ相電流ｉｕ１、Ｖ相電流ｉｖ１およびＷ相電流ｉｗ１を検出するための第１の電流センサ８ｕ，８ｖ，８ｗが設けられている。また、第２の駆動回路７と第２のモータコイル４Ｂとを接続する電力供給線には、第２のモータコイル４ＢのＵ相、Ｖ相およびＷ相のステータコイル４ＢＵ、４ＢＶおよび４ＢＷに流れる第２のＵ相電流ｉｕ２、Ｖ相電流ｉｖ２およびＷ相電流ｉｗ２を検出するための第２の電流センサ９ｕ，９ｖ，９ｗが設けられている。
マイクロコンピュータ２は、ＣＰＵおよびメモリ（ＲＯＭ、ＲＡＭ、不揮発性メモリ等のメモリ）を備えており、所定のプログラムを実行することによって、複数の機能処理部として機能するようになっている。この複数の機能処理部には、電流指令値設定部１１と、指令値分配部１２と、第１の駆動回路６を駆動制御するための第１の制御部１０Ａと、第２の駆動回路７を駆動制御するための第２の制御部１０Ｂと、回転角演算部１９とが含まれる。
第１の制御部１０Ａは、第１の電流偏差演算部１３Ａと、第１のＰＩ制御部１４Ａと、第１の２相／３相変換部１５Ａと、第１のＰＷＭ制御部１６Ａと、第１の電流検出部１７Ａと、第１の３相／２相変換部１８Ａとを含む。第２の制御部１０Ｂは、第２の電流偏差演算部１３Ｂと、第２のＰＩ制御部１４Ｂと、第２の２相／３相変換部１５Ｂと、第２のＰＷＭ制御部１６Ｂと、第２の電流検出部１７Ｂと、第２の３相／２相変換部１８Ｂとを含む。
回転角演算部１９は、回転角センサ５の出力信号に基づいて、電動モータ４のロータの回転角θ（電気角）を演算する。回転角演算部１９によって演算されるロータ回転角θは、第１および第２の２相／３相変換部１５Ａ，１５Ｂならびに第１および第２の３相／２相変換部１８Ａ，１８Ｂに与えられる。
電流指令値設定部１１は、図示しないトルクセンサによって検出される操舵トルクＴｈと、図示しない車速センサによって検出される車速Ｖとに基づいて、ｄｑ座標系の座標軸に流すべき電流値を電流指令値（基本電流指令値）として設定する。具体的には、電流指令値設定部１１は、ｄ軸電流指令値Ｉｄおよびｑ軸電流指令値Ｉｑ（以下、これらを総称するときには「二相電流指令値Ｉｄｑ」という。）を演算する。より具体的には、電流指令値設定部１１は、操舵トルクＴｈに、車速Ｖが大きいほど小さい値をとる車速ゲインＧｖ（Ｇｖ＞０）を乗算することにより、目標トルクＴｍを演算する。そして、電流指令値設定部１１は、目標トルクＴｍを電動モータ１８のトルク定数Ｋｔで除することにより、ｑ軸電流指令値Ｉｑを演算する。また、電流指令値設定部１１は、ｄ軸電流指令値Ｉｄを例えば零に設定する。
指令値分配部１２は、二相電流指令値Ｉｄｑを、第１の制御部１０Ａおよび第２の制御部１０Ｂに分配する。この実施形態では、指令値分配部１２は、二相電流指令値Ｉｄｑを、第１の制御部１０Ａおよび第２の制御部１０Ｂに、１／２ずつ分配する。つまり、二相電流指令値Ｉｄｑの第１の制御部１０Ａへの分配率および二相電流指令値Ｉｄｑの第２の制御部１０Ｂへの分配率は、共に５０％となる。ただし、第２のモータコイル４Ｂは、第１のモータコイル４Ａに対して、位相が１８０度ずれているので、第２の制御部１０Ｂに分配される電流指令値の符号は反転される。これにより、第２の制御部１０Ｂに分配される電流指令値の符号は、第１の制御部１０Ａに分配される電流指令値の符号とは正負が反対の符号となる。
第１の制御部１０Ａに分配される二相電流指令値を、第１の二相電流指令値Ｉｄｑ＿１ということにする。第１の二相電流指令値Ｉｄｑ＿１は、第１のｄ軸電流指令値Ｉｄ＿１および第１のｑ軸電流指令値Ｉｑ＿１とからなる。第２の制御部１０Ｂに分配される二相電流指令値を、第２の二相電流指令値Ｉｄｑ＿２ということにする。第２の二相電流指令値Ｉｄｑ＿２は、第２のｄ軸電流指令値Ｉｄ＿２および第２のｑ軸電流指令値Ｉｑ＿２とからなる。
まず、第１の制御部１０Ａについて説明する。第１の電流検出部１７Ａは、第１の電流センサ８ｕ，８ｖ，８ｗの出力に基づいて、第１のＵ相電流ｉｕ１、Ｖ相電流ｉｖ１およびＷ相電流ｉｗ１を検出する。第１の３相／２相変換部１８Ａは、第１の電流検出部１７Ａによって検出された第１のＵ相電流ｉｕ１、Ｖ相電流ｉｖ１およびＷ相電流ｉｗ１を、ｄｑ座標系の二相検出電流である第１のｄ軸検出電流Ｉｄ＿１’および第１のｑ軸検出電流Ｉｑ＿１’に座標変換する。この座標変換には、回転角演算部１９によって演算されるロータ回転角θが用いられる。
第１の電流偏差演算部１３Ａは、指令値分配部１２によって第１の制御部１０Ａに分配された二相電流指令値Ｉｄ＿１，ｉｑ＿１と、第１の３相／２相変換部１８Ａから与えられる二相検出電流Ｉｄ＿１’，ｉｑ＿１’との偏差を演算する。具体的には、第１の電流偏差演算部１３Ａは、第１のｄ軸電流指令値Ｉｄ＿１に対する第１のｄ軸検出電流Ｉｄ＿１’の偏差および第１のｑ軸電流指令値Ｉｑ＿１に対する第１のｑ軸検出電流Ｉｑ＿１’の偏差を演算する。
第１のＰＩ制御部１４Ａは、第１の電流偏差演算部１３Ａによって演算された電流偏差に対するＰＩ演算を行うことにより、第１のモータコイル４Ａに印加すべき第１の二相電圧指令値（第１のｄ軸電圧指令値Ｖｄ＿１および第１のｑ軸電圧指令値Ｖｑ＿１）を生成する。
第１の２相／３相変換部１５Ａは、第１のＰＩ制御部１４Ａから与えられる第１のｄ軸電圧指令値Ｖｄ＿１および第１のｑ軸電圧指令値Ｖｑ＿１を、第１の三相電圧指令値Ｖｕｖｗ＿１に座標変換する。この座標変換には、回転角演算部１９によって演算されるロータ回転角θが用いられる。第１の三相電圧指令値Ｖｕｖｗ＿１は、第１のＵ相電圧指令値Ｖｕ＿１、第１のＶ相電圧指令値Ｖｖ＿１および第１のＷ相電圧指令値Ｖｗ＿１からなる。
第１のＰＷＭ制御部１６Ａは、第１のＵ相電圧指令値Ｖｕ＿１、第１のＶ相電圧指令値Ｖｖ＿１および第１のＷ相電圧指令値Ｖｗ＿１にそれぞれ対応するデューティのＵ相ＰＷＭ信号、Ｖ相ＰＷＭ信号およびＷ相ＰＷＭ信号を生成して、第１の駆動回路６に供給する。
第１の駆動回路６は、Ｕ相、Ｖ相およびＷ相に対応した三相インバータからなる。このインバータを構成するパワー素子（スイッチング素子）が第１のＰＷＭ制御部１６Ａから与えられるＰＷＭ信号によって制御されることにより、第１の三相電圧指令値Ｖｕｖｗ＿１に相当する電圧が電動モータ４の第１のモータコイル４Ａの各相のステータコイル４ＡＵ，４ＡＶ，４ＡＷに印加されることになる。これにより、第１のモータコイル４Ａに流れるモータ電流が、指令値分配部１２によって第１の制御部１０Ａに分配された第１の電流指令値Ｉｄｑ＿１に近づくように制御される。
次に、第２の制御部１０Ｂについて説明する。第２の電流検出部１７Ｂは、第２の電流センサ９ｕ，９ｖ，９ｗの出力に基づいて、第２のＵ相電流ｉｕ２、Ｖ相電流ｉｖ２およびＷ相電流ｉｗ２を検出する。第２の３相／２相変換部１８Ｂは、第２の電流検出部１７Ｂによって検出された第２のＵ相電流ｉｕ２、Ｖ相電流ｉｖ２およびＷ相電流ｉｗ２を、ｄｑ座標系の二相検出電流である第２のｄ軸検出電流Ｉｄ＿２’および第２のｑ軸検出電流Ｉｑ＿２’に座標変換する。この座標変換には、回転角演算部１９によって演算されるロータ回転角θが用いられる。
第２の電流偏差演算部１３Ｂは、指令値分配部１２によって第２の制御部１０Ｂに分配された二相電流指令値Ｉｄ＿２，Ｉｑ＿２と、第２の３相２相変換部１８Ｂから与えられる二相検出電流Ｉｄ＿２’，Ｉｑ＿２’との偏差を演算する。具体的には、第２の電流偏差演算部１３Ｂは、第２のｄ軸電流指令値Ｉｄ＿２に対する第２のｄ軸検出電流Ｉｄ＿２’の偏差および第２のｑ軸電流指令値Ｉｑ＿２に対する第２のｑ軸検出電流Ｉｑ＿２’の偏差を演算する。
第２のＰＩ制御部１４Ｂは、第２の電流偏差演算部１３Ｂによって演算された電流偏差に対するＰＩ演算を行うことにより、第２のモータコイル４Ｂに印加すべき第２の二相電圧指令値（第２のｄ軸電圧指令値Ｖｄ＿２および第２のｑ軸電圧指令値Ｖｑ＿２）を生成する。
第２の２相／３相変換部１５Ｂは、第２のＰＩ制御部１４Ｂから与えられる第２のｄ軸電圧指令値Ｖｄ＿２および第２のｑ軸電圧指令値Ｖｑ＿２を、第２の三相電圧指令値Ｖｕｖｗに座標変換する。この座標変換には、回転角演算部１９によって演算されるロータ回転角θが用いられる。第２の三相電圧指令値Ｖｕｖｗ＿２は、第２のＵ相電圧指令値Ｖｕ＿２、第２のＶ相電圧指令値Ｖｖ＿２および第２のＷ相電圧指令値Ｖｗ＿２からなる。
第２のＰＷＭ制御部１６Ｂは、第２のＵ相電圧指令値Ｖｕ＿２、第２のＶ相電圧指令値Ｖｖ＿２および第２のＷ相電圧指令値Ｖｗ＿２にそれぞれ対応するデューティのＵ相ＰＷＭ信号、Ｖ相ＰＷＭ信号およびＷ相ＰＷＭ信号を生成して、第２の駆動回路７に供給する。
第２の駆動回路７は、Ｕ相、Ｖ相およびＷ相に対応した三相インバータからなる。このインバータを構成するパワー素子（スイッチング素子）が第２のＰＷＭ制御部１６Ｂから与えられるＰＷＭ信号によって制御されることにより、第２の三相電圧指令値Ｖｕｖｗ＿２に相当する電圧が電動モータ４の第２のモータコイル４Ｂの各相のステータコイル４ＢＵ，４ＢＶ，４ＢＷに印加されることになる。これにより、第２のモータコイル４Ｂに流れるモータ電流が、指令値分配部１２によって第２の制御部１０Ｂに分配された第２の電流指令値Ｉｄｑ＿２に近づくように制御される。
図２は、パワーモジュールの電気的構成を示す回路図である。
パワーモジュール３は、第１の駆動回路６と、第２の駆動回路７とを備えている。第１の駆動回路６は、図示しない直流電源の正極端子に接続される第１の正極側電源ライン２１Ａと、直流電源の負極端子に接続される第１の負極側電源ライン（ＧＮＤライン）２２Ａと、第１の正極側電源ライン２１Ａと第１の負極側電源ライン２２Ａとの間に互いに並列に接続された、第１の平滑用コンデンサＣ１、第１のＵ相回路、第１のＶ相回路および第１のＷ相回路とを含む。
第１のＵ相回路は、Ｕ相ハイサイド側の第１のスイッチング素子（第１のＵ相上アーム）ＵＵ１と、それに直列に接続されたＵ相ローサイド側の第１のスイッチング素子（第１のＵ相下アーム）ＵＬ１との直列回路からなる。第１のＶ相回路は、Ｖ相ハイサイド側の第１のスイッチング素子（第１のＶ相上アーム）ＶＵ１と、それに直列に接続されたＶ相ローサイド側の第１のスイッチング素子（第１のＶ相下アーム）ＶＬ１との直列回路からなる。第１のＷ相回路は、Ｗ相ハイサイド側の第１のスイッチング素子（第１のＷ相上アーム）ＷＵ１と、それに直列に接続されたＷ相ローサイド側の第１のスイッチング素子（第１のＷ相下アーム）ＷＬ１との直列回路からなる。この実施形態では、各第１のスイッチング素子ＵＵ１〜ＷＬ１は、ｎチャネル型のＭＯＳＦＥＴからなる。
各第１のスイッチング素子ＵＵ１〜ＷＬ１は、それぞれＰＮ接合ダイオード（ボディダイオード）を内蔵している。各ＰＮ接合ダイオードのアノードは対応する第１のスイッチング素子ＵＵ１〜ＷＬ１のソースに電気的に接続され、そのカソードは対応する第１のスイッチング素子ＵＵ１〜ＷＬ１のドレインに電気的に接続されている。
第１のＵ相回路、Ｖ相回路およびＷ相回路において、ハイサイド側の第１のスイッチング素子（第１の上アーム）ＵＵ１，ＶＵ１，ＷＵ１のドレイン電極は、第１の正極側電源ライン２１Ａに接続されている。第１のＵ相回路、Ｖ相回路およびＷ相回路において、ハイサイド側の第１のスイッチング素子ＵＵ１，ＶＵ１，ＷＵ１のソース電極は、ローサイド側の第１のスイッチング素子（第１の下アーム）ＵＬ１，ＶＬ１，ＷＬ１のドレイン電極に接続されている。第１のＵ相回路、Ｖ相回路およびＷ相回路において、ローサイド側の第１のスイッチング素子ＵＬ１，ＶＬ１，ＷＬ１のソース電極は、第１の負極側電源ライン２２Ａに接続されている。
Ｕ相ハイサイド側の第１のスイッチング素子ＵＵ１とローサイド側の第１のスイッチング素子ＵＬ１との接続点は、パワーモジュール３の内部配線および外部配線を介して、第１のモータコイル４ＡのＵ相のステータコイル４ＡＵに接続される。Ｖ相ハイサイド側の第１のスイッチング素子ＶＵ１とローサイド側の第１のスイッチング素子ＶＬ１との接続点は、パワーモジュール３の内部配線および外部配線を介して、第１のモータコイル４ＡのＶ相のステータコイル４ＡＶに接続される。Ｗ相ハイサイド側の第１のスイッチング素子ＷＵ１とローサイド側の第１のスイッチング素子ＷＬ１との接続点は、パワーモジュール３の内部配線および外部配線を介して、第１のモータコイル４ＡのＷ相のステータコイル４ＡＷに接続される。
第２の駆動回路７は、第１の正極側電源ライン２１Ａに接続された第２の正極側電源ライン２１Ｂと、第１の負極側電源ライン２２Ａに接続された第２の負極側電源ライン（ＧＮＤライン）２２Ｂと、第２の正極側電源ライン２１Ｂと第２の負極側電源ライン２２Ｂとの間に互いに並列に接続された、第２の平滑用コンデンサＣ２、第２のＵ相回路、第２のＶ相回路および第２のＷ相回路とを含む。
第２のＵ相回路は、Ｕ相ハイサイド側の第２のスイッチング素子（第２のＵ相上アーム）ＵＵ２と、それに直列に接続されたＵ相ローサイド側の第２のスイッチング素子（第２のＵ相下アーム）ＵＬ２との直列回路からなる。第２のＶ相回路は、Ｖ相ハイサイド側の第２のスイッチング素子（第２のＶ相上アーム）ＶＵ２と、それに直列に接続されたＶ相ローサイド側の第２のスイッチング素子（第２のＶ相下アーム）ＶＬ２との直列回路からなる。第２のＷ相回路は、Ｗ相ハイサイド側の第２のスイッチング素子（第２のＷ相上アーム）ＷＵ２と、それに直列に接続されたＷ相ローサイド側の第２のスイッチング素子（第２のＷ相下アーム）ＷＬ２との直列回路からなる。この実施形態では、各第２のスイッチング素子ＵＵ２〜ＷＬ２は、ｎチャネル型のＭＯＳＦＥＴからなる。
各第２のスイッチング素子ＵＵ２〜ＷＬ２は、それぞれＰＮ接合ダイオード（ボディダイオード）を内蔵している。各ＰＮ接合ダイオードのアノードは対応する第２のスイッチング素子ＵＵ２〜ＷＬ２のソースに電気的に接続され、そのカソードは対応する第２のスイッチング素子ＵＵ２〜ＷＬ２のドレインに電気的に接続されている。
第２のＵ相回路、Ｖ相回路およびＷ相回路において、ハイサイド側の第２のスイッチング素子ＵＵ２，ＶＵ２，ＷＵ２のドレイン電極は、第２の正極側電源ライン２１Ｂに接続されている。第２のＵ相回路、Ｖ相回路およびＷ相回路において、ハイサイド側の第２のスイッチング素子ＵＵ２，ＶＵ２，ＷＵ２のソース電極は、ローサイド側の第２のスイッチング素子ＵＬ２，ＶＬ２，ＷＬ２のドレイン電極に接続されている。第２のＵ相回路、Ｖ相回路およびＷ相回路において、ローサイド側の第２のスイッチング素子ＵＬ２，ＶＬ２，ＷＬ２のソース電極は、第２の負極側電源ライン２２Ｂに接続されている。
Ｕ相ハイサイド側の第２のスイッチング素子ＵＵ２とローサイド側の第２のスイッチング素子ＵＬ２との接続点は、パワーモジュール３の内部配線および外部配線を介して、第２のモータコイル４ＢのＵ相のステータコイル４ＢＵに接続される。Ｖ相ハイサイド側の第２のスイッチング素子ＶＵ２とローサイド側の第２のスイッチング素子ＶＬ２との接続点は、パワーモジュール３の内部配線および外部配線を介して、第２のモータコイル４ＢのＶ相のステータコイル４ＢＶに接続される。Ｗ相ハイサイド側の第２のスイッチング素子ＷＵ２とローサイド側の第２のスイッチング素子ＷＬ２との接続点は、パワーモジュール３の内部配線および外部配線を介して、第２のモータコイル４ＢのＷ相のステータコイル４ＢＷに接続される。
図３Ａおよび図３Ｂは、第１のモータコイル４Ａに流れる第１の相電流ｉｕ１，ｉｖ１，ｉｗ１および第２のモータコイル４Ｂに流れる第２の相電流ｉｕ２，ｉｖ２，ｉｗ２の変化の一例を示すタイムチャートである。
図３Ａおよび図３Ｂから、第２のモータコイル４Ｂに流れる第２の相電流ｉｕ２，ｉｖ２，ｉｗ２は、第１のモータコイル４Ａに流れる第１の相電流ｉｕ１，ｉｖ１，ｉｗ１に対して、位相が１８０度ずれていることがわかる。これは、前述したように第２の制御部１０Ｂに対する電流指令値の符号が、第１の制御部１０Ａに対する電流指令値の符号とは逆に設定されており、かつ後述するように第１の制御部１０Ａおよび第２の制御部１０Ｂで使用されるＰＷＭキャリア信号の波形を異ならせているからである。
図４Ａは、図３の期間Ａでの第１の駆動回路６に対するゲート信号を示すタイムチャートである。図４Ａにおいて、Ｖｕ＿１、Ｖｖ＿１およびＶｗ＿１は、図１の第１の２相／３相変換部１５Ａから出力される第１のＵ相電圧指令値Ｖｕ＿１、第１のＶ相電圧指令値Ｖｖ＿１および第１のＷ相電圧指令値Ｖｗ＿１を示している。図４Ａにおいて、ＵＵ１ゲート信号、ＶＵ１ゲート信号およびＷＵ１ゲート信号は、第１の駆動回路６内のハイサイド側の第１のスイッチング素子ＵＵ１、ＶＵ１およびＷＵ１に対するゲート信号を示している。ＵＵ１ゲート信号、ＶＵ１ゲート信号およびＷＵ１ゲート信号は、徐々に値が増加し、途中で値が急激に低下する「のこぎり波」からなる第１のキャリア信号Ｓ１と、第１のＵ相電圧指令値Ｖｕ＿１、第１のＶ相電圧指令値Ｖｖ＿１および第１のＷ相電圧指令値Ｖｗ＿１とに基づいて生成される。
図４Ｂは、図３の期間Ａでの第２の駆動回路７に対するゲート信号を示すタイムチャートである。図４Ｂにおいて、Ｖｕ＿２、Ｖｖ＿２およびＶｗ＿２は、図１の第２の２相／３相変換部１５Ｂから出力される第２のＵ相電圧指令値Ｖｕ＿２、第２のＶ相電圧指令値Ｖｖ＿２および第２のＷ相電圧指令値Ｖｗ＿２を示している。図４Ｂにおいて、ＵＵ２ゲート信号、ＶＵ２ゲート信号およびＷＵ２ゲート信号は、第２の駆動回路７内のハイサイド側の第２のスイッチング素子ＵＵ２、ＶＵ２およびＷＵ２に対するゲート信号を示している。ＵＵ２ゲート信号、ＶＵ２ゲート信号およびＷＵ２ゲート信号は、徐々に値が減少し、途中で値が急激に増加する「のこぎり波」からなる第２のキャリア信号Ｓ２と、第２のＵ相電圧指令値Ｖｕ＿２、第２のＶ相電圧指令値Ｖｖ＿２および第２のＷ相電圧指令値Ｖｗ＿２とに基づいて生成される。第２のキャリア信号Ｓ２であるのこぎり波は、第１のキャリア信号Ｓ１であるのこぎり波に対して、時間方向に関して向きが反対ののこぎり波である。
図５は、図４Ａおよび図４Ｂの期間Ａ１において、第１および第２の駆動回路６，７に流れる電流の方向を示す回路図である。
前述したように第２の制御部１０Ｂに対する電流指令値の符号が、第１の制御部１０Ａに対する電流指令値の符号とは逆に設定されており、かつ第２のキャリア信号Ｓ２であるのこぎり波は、第１のキャリア信号Ｓ１であるのこぎり波に対して、時間方向に関して向きが反対ののこぎり波である。このため、Ｕ相回路、Ｖ相回路およびＷ相回路において、ハイサイド側スイッチング素子（上アーム）およびローサイド側スイッチン素子（下アーム）のうちオン状態となっているスイッチング素子は、第１の駆動回路６と第２の駆動回路７との間で互いに反対になっている。
図５の例では、Ｕ相回路に関しては、第１の駆動回路６ではローサイド側スイッチング素子ＵＬ１がオンとなり、第２の駆動回路７ではハイサイド側スイッチング素子ＵＵ２がオンとなっている。Ｖ相回路に関しては、第１の駆動回路６ではハイサイド側スイッチング素子ＶＵ１がオンとなり、第２の駆動回路７ではローサイド側スイッチング素子ＶＬ２がオンとなっている。Ｗ相回路に関しては、第１の駆動回路６ではローサイド側スイッチング素子ＷＬ１がオンとなり、第２の駆動回路７ではハイサイド側スイッチング素子ＷＵ２がオンとなっている。
図６は、パワーモジュールの構造を示す図解的な分解斜視図である。図７は、図６のVII-VII線に沿う断面図である。
以下の説明において、「左」とは図６の左側を、「右」とは図６の右側を、「前」とは図６の手前側を、「後」とは図６の奥側を、それぞれいうものとする。また、「上」とは図７の上側を、「下」とは図７の下側をいうものとする。
パワーモジュール３は、平面視が矩形の多層回路基板３０を有している。多層回路基板３０は、第１導電層（表層配線）３１、第２導電層（内層配線）３２、第３導電層（内層配線）３３、第４導電層（内層配線）３４、第５導電層（内層配線）３５および第６導電層（裏層配線）３６と、これらの間に設けられた絶縁層４１、４２、４３、４４、４５とが熱圧着された多層構造を有している。図６では、説明の便宜上、第３導電層３３、第４導電層３４、絶縁層４３および絶縁層４４は省略されている。
多層回路基板３０の第１導電層３１側の表面（第１の主面；図６では上面）３０ａには、第１の駆動回路６を構成する第１の平滑用コンデンサＣ１および第１のスイッチング素子ＵＵ１〜ＷＬ１が実装されている。第１の平滑用コンデンサＣ１は、平面視で、多層回路基板３０の表面３０ａの左側部の前後中央部に配置されている。Ｕ相、Ｖ相およびＷ相のハイサイド側の第１のスイッチング素子ＵＵ１，ＶＵ１，ＷＵ１は、平面視で、多層回路基板３０の表面３０ａの後辺寄りに、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。Ｕ相、Ｖ相およびＷ相のローサイド側の第１のスイッチング素子ＵＬ１，ＶＬ１，ＷＬ１は、平面視で、多層回路基板３０の表面３０ａの前辺寄りに、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。
多層回路基板３０の第６導電層３６側の表面（裏面；第２の主面；図６では下面）３０ｂには、第２の駆動回路７を構成する第２の平滑用コンデンサＣ２および第２のスイッチング素子ＵＵ２〜ＷＬ２が実装されている。第２の平滑用コンデンサＣ２は、平面視で、多層回路基板３０の裏面３０ｂの左側部の前後中央部に配置されている。Ｕ相、Ｖ相およびＷ相のハイサイド側の第２のスイッチング素子ＵＵ２，ＶＵ２，ＷＵ２は、平面視で、多層回路基板３０の裏面３０ｂの前辺寄りに、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。Ｕ相、Ｖ相およびＷ相のローサイド側の第２のスイッチング素子ＵＬ２，ＶＬ２，ＷＬ２は、平面視で、多層回路基板３０の裏面３０ｂの後辺寄りに、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。
各スイッチング素子ＵＵ１〜ＷＬ１，ＵＵ２〜ＷＬ２は、一方の表面にドレイン電極が形成され、その反対側の表面にソース電極およびゲート電極が形成された、縦型のスイッチング素子である。
第１導電層３１、第２導電層３２および第３導電層３３は、第１の駆動回路６のためのランド、配線等を形成している。第４導電層３４、第５導電層３５および第６導電層３６は、第２の駆動回路７のためのランド、配線等を形成している。
第１導電層３１は、絶縁層４１の上面に形成された複数のランドおよび複数の配線を含む。複数のランドは、一対のコンデンサ・ランド５１，５２、Ｕ相ハイサイド用ドレイン・ランド５３、Ｖ相ハイサイド用ドレイン・ランド５４、Ｗ相ハイサイド用ドレイン・ランド５５、Ｕ相ハイサイド用ソース・ランド５６、Ｖ相ハイサイド用ソース・ランド５７およびＷ相ハイサイド用ソース・ランド５８を含む。また、複数のランドは、Ｕ相ローサイド用ドレイン・ランド５９，Ｖ相ローサイド用ドレイン・ランド６０，Ｗ相ローサイド用ドレイン・ランド６１、Ｕ相ローサイド用ソース・ランド６２、Ｖ相ローサイド用ソース・ランド６３およびＷ相ローハイサイド用ソース・ランド６４を含む。また、複数の配線は、Ｕ相出力配線６５、Ｖ相出力配線６６およびＷ相出力配線６７を含む。なお、第１導電層３１は、各第１のスイッチング素子ＵＵ１〜ＷＬ１のゲート電極が金属ワイヤによって接続される６つのゲート・ランドを含んでいるが、説明の便宜上、図示は省略されている。
一対のコンデンサ・ランド５１，５２は、絶縁層４１上面の左側部の中央部に、前後方向に間隔をおいて配置されている。一対のコンデンサ・ランド５１，５２に、第１の平滑用コンデンサＣ１の一対の電極が接合されている。
Ｕ相ハイサイド用ドレイン・ランド５３、Ｖ相ハイサイド用ドレイン・ランド５４およびＷ相ハイサイド用ドレイン・ランド５５は、絶縁層４１上面の後縁寄りの領域において、左右方向に間隔をおいて、かつ左側からその順番に並んで配置されている。Ｕ相ハイサイド用ドレイン・ランド５３、Ｖ相ハイサイド用ドレイン・ランド５４およびＷ相ハイサイド用ドレイン・ランド５５には、それぞれＵ相ハイサイド側のスイッチング素子ＵＵ１、Ｖ相ハイサイド側のスイッチング素子ＶＵ１およびＷ相ハイサイド側のスイッチング素子ＷＵ１のドレイン電極が接合されている。
Ｕ相ハイサイド用ソース・ランド５６、Ｖ相ハイサイド用ソース・ランド５７およびＷ相ハイサイド用ソース・ランド５８は、それぞれ、Ｕ相ハイサイド用ドレイン・ランド５３、Ｖ相ハイサイド用ドレイン・ランド５４およびＷ相ハイサイド用ドレイン・ランド５５の前側に配置されている。Ｕ相ハイサイド用ソース・ランド５６、Ｖ相ハイサイド用ソース・ランド５７およびＷ相ハイサイド用ソース・ランド５８には、それぞれＵ相ハイサイド側のスイッチング素子ＵＵ１、Ｖ相ハイサイド側のスイッチング素子ＶＵ１およびＷ相ハイサイド側のスイッチング素子ＷＵ１のソース電極が、金属ワイヤ６８を介して接続されている。
Ｕ相ローサイド用ドレイン・ランド５９，Ｖ相ローサイド用ドレイン・ランド６０およびＷ相ローサイド用ドレイン・ランド６１は、絶縁層４１上面の前縁寄りの領域において、左右方向に間隔をおいて、かつ左側からその順番に並んで配置されている。Ｕ相ローサイド用ドレイン・ランド５９，Ｖ相ローサイド用ドレイン・ランド６０およびＷ相ローサイド用ドレイン・ランド６１は、Ｕ相ハイサイド用ドレイン・ランド５３、Ｖ相ハイサイド用ドレイン・ランド５４およびＷ相ハイサイド用ドレイン・ランド５５に対して、前後方向に関して整合している。Ｕ相ローサイド用ドレイン・ランド５９、Ｖ相ローサイド用ドレイン・ランド６０およびＷ相ローサイド用ドレイン・ランド６１には、それぞれＵ相ローサイド側のスイッチング素子ＵＬ１、Ｖ相ローサイド側のスイッチング素子ＶＬ１およびＷ相ローサイド側のスイッチング素子ＷＬ１のドレイン電極が接合されている。
Ｕ相ローサイド用ソース・ランド６２、Ｖ相ローサイド用ソース・ランド６３およびＷ相ローハイサイド用ソース・ランド６４は、それぞれ、Ｕ相ローサイド用ドレイン・ランド５９，Ｖ相ローサイド用ドレイン・ランド６０およびＷ相ローサイド用ドレイン・ランド６１の前側に配置されている。Ｕ相ローサイド用ソース・ランド６２、Ｖ相ローサイド用ソース・ランド６３およびＷ相ローハイサイド用ソース・ランド６４には、Ｕ相ローサイド側のスイッチング素子ＵＬ１、Ｖ相ローサイド側のスイッチング素子ＶＬ１およびＷ相ローサイド側のスイッチング素子ＷＬ１のソース電極が、金属ワイヤ６９を介して接続されている。
Ｕ相出力配線６５は、左端部がＵ相ハイサイド用ソース・ランド５６の前端部に一体的に接続され、そこから右方向に直線状に延びている。Ｕ相出力配線６５の右端部が第１のＵ相出力端子となっている。Ｗ相出力配線６７は、左端部がＷ相ローサイド用ドレイン・ランド６１の後端部に一体的に接続され、そこから右方向に直線状に延びている。Ｗ相出力配線６７の右端部が第１のＷ相出力端子となっている。Ｖ相出力配線６６は、Ｖ相ハイサイド用ソース・ランド５７とＶ相ローサイド用ドレイン・ランド６０との間位置から、Ｕ相出力配線６５とＷ相出力配線６７との間を通るように、右方向に直線状に延びている。Ｖ相出力配線６６の右端部が第１のＶ相出力端子となっている。
第２導電層３２は、絶縁層４２の上面に形成された複数の配線を含む。複数の配線は、第１の正極側電源ライン２１Ａを構成する第１の正極側電源配線７１と、第１の負極側電源ライン２２Ａを構成する第１の負極側電源配線７２と、第１のＵ相配線７３と、第１のＶ相配線７４と、第１のＷ相配線７５とを含む。
第１の正極側電源配線７１は、絶縁層４２上面の左側部の後半部に配置された縦長部７１ａと、縦長部７１ａの後端部から右方向に延びた横長部７１ｂとからなる。縦長部７１ａの前端部は、後側のコンデンサ・ランド５２の真下に配置されており、絶縁層４１を貫通する図示しないビアによってコンデンサ・ランド５２に接続されている。横長部７１ｂは、各ハイサイド用ドレイン・ランド５３，５４，５５の真下を通っており、絶縁層４１を貫通するビア７６（図７参照）によって各ハイサイド用ドレイン・ランド５３，５４，５５に接続されている。
第１の負極側電源配線７２は、絶縁層４２上面の左側部の前半部に配置された縦長部７２ａと、縦長部７２ａの前端部から右方向に延びた横長部７２ｂとからなる。縦長部７２ａの後端部は、前側のコンデンサ・ランド５１の真下に配置されており、絶縁層４１を貫通する図示しないビアによってコンデンサ・ランド５１に接続されている。横長部７２ｂは、各ローサイド用ソース・ランド６２，６３，６４の真下を通っており、絶縁層４１を貫通する図示しないビアによって各ローサイド用ソース・ランド６２，６３，６４に接続されている。
第１のＵ相配線７３、第１のＶ相配線７４および第１のＷ相配線７５は、平面視において、前後方向に長い矩形である。第１のＵ相配線７３、第１のＶ相配線７４および第１のＷ相配線７５は、絶縁層４２上面の第１の正極側電源配線７１と第１の負極側電源配線７２とに挟まれた領域において、左右方向に間隔をおいて、かつ左側からその順番に並んで配置されている。第１のＵ相配線７３の後端部は、Ｕ相ハイサイド用ソース・ランド５６の真下に配置されており、絶縁層４１を貫通する図示しないビアによって、Ｕ相ハイサイド用ソース・ランド５６に接続されている。第１のＵ相配線７３の前端部は、Ｕ相ローサイド用ドレイン・ランド５９の真下に配置されており、絶縁層４１を貫通する図示しないビアによって、Ｕ相ローサイド用ドレイン・ランド５９に接続されている。
第１のＶ相配線７４の後端部は、Ｖ相ハイサイド用ソース・ランド５７の真下に配置されており、絶縁層４１を貫通する図示しないビアによって、Ｖ相ハイサイド用ソース・ランド５７に接続されている。第１のＶ相配線７４の前端部は、Ｖ相ローサイド用ドレイン・ランド６０の真下に配置されており、絶縁層４１を貫通する図示しないビアによって、Ｖ相ローサイド用ドレイン・ランド６０に接続されている。第１のＶ相配線７４の長さ中央部は、Ｖ相出力配線６６の左端部の真下に配置されており、絶縁層４１を貫通する図示しないビアによって、Ｖ相出力配線６６の左端部に接続されている。
第１のＷ相配線７５の後端部は、Ｗ相ハイサイド用ソース・ランド５８の真下に配置されており、絶縁層４１を貫通する図示しないビアによって、Ｗ相ハイサイド用ソース・ランド５８に接続されている。第１のＷ相配線７５の前端部は、Ｗ相ローサイド用ドレイン・ランド６１の真下に配置されており、絶縁層４１を貫通する図示しないビアによって、Ｗ相ローサイド用ドレイン・ランド６１に接続されている。
第３導電層３３は、図示しないが、絶縁層４３の上面に形成された各第１のスイッチング素子ＵＵ１〜ＷＬ１のゲート信号線を含む。各第１のスイッチング素子ＵＵ１〜ＷＬ１のゲート信号線は、絶縁層４２，４１を貫通する図示しないビアを介して、対応するゲート・ランド（第１導電層３１に含まれている）に接続されている。
第６導電層３６は、絶縁層４５の下面に形成された複数のランドおよび複数の配線を含む。複数のランドは、一対のコンデンサ・ランド８１，８２、Ｕ相ハイサイド用ドレイン・ランド８３、Ｖ相ハイサイド用ドレイン・ランド８４、Ｗ相ハイサイド用ドレイン・ランド８５、Ｕ相ハイサイド用ソース・ランド８６、Ｖ相ハイサイド用ソース・ランド８７およびＷ相ハイサイド用ソース・ランド８８を含む。また、複数のランドは、Ｕ相ローサイド用ドレイン・ランド８９，Ｖ相ローサイド用ドレイン・ランド９０，Ｗ相ローサイド用ドレイン・ランド９１、Ｕ相ローサイド用ソース・ランド９２、Ｖ相ローサイド用ソース・ランド９３およびＷ相ローハイサイド用ソース・ランド９４を含む。また、複数の配線は、Ｕ相出力配線９５、Ｖ相出力配線９６およびＷ相出力配線９７を含む。なお、第６導電層３６は、各第２のスイッチング素子ＵＵ２〜ＷＬ２のゲート電極が金属ワイヤによって接続される６つのゲート・ランドを含んでいるが、説明の便宜上、図示は省略されている。
一対のコンデンサ・ランド８１，８２は、絶縁層４５上面の左側部の中央部に、前後方向に間隔をおいて配置されている。一対のコンデンサ・ランド８１，８２に、第２の平滑用コンデンサＣ２の一対の電極が接合されている。
Ｕ相ハイサイド用ドレイン・ランド８３、Ｖ相ハイサイド用ドレイン・ランド８４およびＷ相ハイサイド用ドレイン・ランド８５は、絶縁層４５下面の前縁寄りの領域において、左右方向に間隔をおいて、かつ左側からその順番に並んで配置されている。Ｕ相ハイサイド用ドレイン・ランド８３、Ｖ相ハイサイド用ドレイン・ランド８４およびＷ相ハイサイド用ドレイン・ランド８５には、それぞれＵ相ハイサイド側のスイッチング素子ＵＵ２、Ｖ相ハイサイド側のスイッチング素子ＶＵ２およびＷ相ハイサイド側のスイッチング素子ＷＵ２のドレイン電極が接合されている。
Ｕ相ハイサイド用ソース・ランド８６、Ｖ相ハイサイド用ソース・ランド８７およびＷ相ハイサイド用ソース・ランド８８は、それぞれ、Ｕ相ハイサイド用ドレイン・ランド８３、Ｖ相ハイサイド用ドレイン・ランド８４およびＷ相ハイサイド用ドレイン・ランド８５の後側に配置されている。Ｕ相ハイサイド用ソース・ランド８６、Ｖ相ハイサイド用ソース・ランド８７およびＷ相ハイサイド用ソース・ランド８８には、それぞれＵ相ハイサイド側のスイッチング素子ＵＵ２、Ｖ相ハイサイド側のスイッチング素子ＶＵ２およびＷ相ハイサイド側のスイッチング素子ＷＵ２のソース電極が、図示しない金属ワイヤを介して接続されている。
Ｕ相ローサイド用ドレイン・ランド８９，Ｖ相ローサイド用ドレイン・ランド９０およびＷ相ローサイド用ドレイン・ランド９１は、絶縁層４５下面の後縁寄りの領域において、左右方向に間隔をおいて、かつ左側からその順番に並んで配置されている。Ｕ相ローサイド用ドレイン・ランド８９，Ｖ相ローサイド用ドレイン・ランド９０およびＷ相ローサイド用ドレイン・ランド９１は、Ｕ相ハイサイド用ドレイン・ランド８３、Ｖ相ハイサイド用ドレイン・ランド８４およびＷ相ハイサイド用ドレイン・ランド８５に対して、前後方向に関して整合している。Ｕ相ローサイド用ドレイン・ランド８９，Ｖ相ローサイド用ドレイン・ランド９０およびＷ相ローサイド用ドレイン・ランド９１には、それぞれＵ相ローサイド側のスイッチング素子ＵＬ２、Ｖ相ローサイド側のスイッチング素子ＶＬ２およびＷ相ローサイド側のスイッチング素子ＷＬ２のドレイン電極が接合されている。
Ｕ相ローサイド用ソース・ランド９２、Ｖ相ローサイド用ソース・ランド９３およびＷ相ローサイド用ソース・ランド９４は、それぞれ、Ｕ相ローサイド用ドレイン・ランド８９、Ｖ相ローサイド用ドレイン・ランド９０およびＷ相ローサイド用ドレイン・ランド９１の後側に配置されている。Ｕ相ローサイド用ソース・ランド９２、Ｖ相ローサイド用ソース・ランド９３およびＷ相ローサイド用ソース・ランド９４には、Ｕ相ローサイド側のスイッチング素子ＵＬ２、Ｖ相ローサイド側のスイッチング素子ＶＬ２およびＷ相ローサイド側のスイッチング素子ＷＬ２のソース電極が、図示しない金属ワイヤを介して接続されている。
Ｕ相出力配線９５は、左端部がＵ相ハイサイド用ソース・ランド８６の後端部に一体的に接続され、そこから右方向に直線状に延びている。Ｕ相出力配線９５の右端部が第２のＵ相出力端子となっている。Ｗ相出力配線９７は、左端部がＷ相ローサイド用ドレイン・ランド９１の前端部に一体的に接続され、そこから右方向に直線状に延びている。Ｗ相出力配線９７の右端部が第２のＷ相出力端子となっている。Ｖ相出力配線９６は、Ｖ相ハイサイド用ソース・ランド８７とＶ相ローサイド用ドレイン・ランド９０との間位置から、Ｕ相出力配線９５とＷ相出力配線９７との間を通るように、右方向に直線状に延びている。Ｖ相出力配線９６の右端部が第２のＶ相出力端子となっている。
第５導電層３５は、絶縁層４５の上面に形成された複数の配線を含む。複数の配線は、第２の正極側電源ライン２１Ｂを構成する第２の正極側電源配線１０１と、第２の負極側電源ライン２２Ｂを構成する第２の負極側電源配線１０２と、第２のＵ相配線１０３と、第２のＶ相配線１０４と、第２のＷ相配線１０５とを含む。
第２の正極側電源配線１０１は、絶縁層４５上面の左側部の前半部に配置された縦長部１０１ａと、縦長部１０１ａの前端部から右方向に延びた横長部１０１ｂとからなる。第２の正極側電源配線１０１の上面は、第２導電層３２の第１の負極側電源配線７２の下面に上下方向に対向している。言い換えれば、第２の正極側電源配線１０１は、第１の負極側電源配線７２とほぼ同じ平面形状を有しており、第１の負極側電源配線７２の真下に配置されている。
縦長部１０１ａの後端部は、前側のコンデンサ・ランド８１の真上に配置されており、絶縁層４５を貫通する図示しないビアによってコンデンサ・ランド８１に接続されている。横長部７１ｂは、各ハイサイド用ドレイン・ランド８３，８４，８５の真上を通っており、絶縁層４５を貫通する図示しないビアによって各ハイサイド用ドレイン・ランド８３，８４，８５に接続されている。
第２の負極側電源配線１０２は、絶縁層４５下面の左側部の後半部に配置された縦長部１０２ａと、縦長部１０２ａの後端部から右方向に延びた横長部１０２ｂとからなる。第２の負極側電源配線１０２の上面は、第２導電層３２の第１の正極側電源配線７１の下面に上下方向に対向している。言い換えれば、第２の負極側電源配線１０２は、第１の正極側電源配線７１とほぼ同じ平面形状を有しており、第１の正極側電源配線７１の真下に配置されている。
縦長部１０２ａの前端部は、後側のコンデンサ・ランド８２の真上に配置されており、絶縁層４５を貫通する図示しないビアによってコンデンサ・ランド８２に接続されている。横長部１０２ｂは、各ローサイド用ソース・ランド９２，９３，９４の真上を通っており、絶縁層４５を貫通するビア１０６（図７参照）によってローサイド用ソース・ランド９２，９３，９４に接続されている。
第２のＵ相配線１０３、第２のＶ相配線１０４および第２のＷ相配線１０５は、平面視において、前後方向に長い矩形である。第２のＵ相配線１０３、第２のＶ相配線１０４および第２のＷ相配線１０５は、絶縁層４５上面の第２の正極側電源配線１０１と第２の負極側電源配線１０２とに挟まれた領域において、左右方向に間隔をおいて、かつ左側からその順番に並んで配置されている。
第２のＵ相配線１０３、第２のＶ相配線１０４および第２のＷ相配線１０５の上面は、それぞれ、第２導電層３２の第１のＵ相配線７３、第１のＶ相配線７４および第１のＷ相配線７５の下面に上下方向に対向している。言い換えれば、第２のＵ相配線１０３、第２のＶ相配線１０４および第２のＷ相配線１０５は、それぞれ、第１のＵ相配線７３、第１のＶ相配線７４および第１のＷ相配線７５とほぼ同じ平面形状を有しており、第１のＵ相配線７３、第１のＶ相配線７４および第１のＷ相配線７５の真下に配置されている。
第２のＵ相配線１０３の前端部は、Ｕ相ハイサイド用ソース・ランド８６の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｕ相ハイサイド用ソース・ランド８６に接続されている。第２のＵ相配線１０３の後端部は、Ｕ相ローサイド用ドレイン・ランド８９の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｕ相ローサイド用ドレイン・ランド８９に接続されている。
第２のＶ相配線１０４の前端部は、Ｖ相ハイサイド用ソース・ランド８７の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｖ相ハイサイド用ソース・ランド８７に接続されている。第２のＶ相配線１０４の後端部は、Ｖ相ローサイド用ドレイン・ランド９０の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｖ相ローサイド用ドレイン・ランド９０に接続されている。第２のＶ相配線１０４の長さ中央部は、Ｖ相出力配線９６の左端部の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｖ相出力配線９６の左端部に接続されている。
第２のＷ相配線１０５の前端部は、Ｗ相ハイサイド用ソース・ランド８８の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｗ相ハイサイド用ソース・ランド８８に接続されている。第２のＷ相配線１０５の後端部は、Ｗ相ローサイド用ドレイン・ランド９１の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｗ相ローサイド用ドレイン・ランド９１に接続されている。
第４導電層３４は、図示しないが、絶縁層４４上に形成された各第２のスイッチング素子ＵＵ２〜ＷＬ２のゲート信号線を含む。各第２のスイッチング素子ＵＵ２〜ＷＬ２のゲート信号線は、絶縁層４４，４５を貫通する図示しないビアを介して、対応するゲート・ランド（第６導電層３６に含まれている）に接続されている。
図６において、第２導電層３２に含まれている各配線７１〜７５上および第５導電層３５に含まれている各配線１０１〜１０５上の矢印は、第１および第２の駆動回路６，７の各部に図５の矢印で示すような方向の電流が流れる場合に、それらの配線７１〜７５，１０１〜１０５に流れる電流の方向を示している。
第１および第２の駆動回路６，７の各部に図５の矢印で示すような方向の電流が流れる場合には、第１の正極側電源配線７１およびそれに対向配置された第２の負極側電源配線１０２には、互いに反対方向の電流が流れる。また、第１の負極側電源配線７２およびそれに対向配置された第２の正極側電源配線１０１には、互いに反対方向の電流が流れる。また、第１のＵ相配線７３およびそれに対向配置された第２のＵ相配線１０３の前部の対向区間には、互いに反対方向の電流が流れる。また、第１のＶ相配線７４およびそれに対向配置された第２のＶ相配線１０４の後部の対向区間には、互いに反対方向の電流が流れる。また、第１のＷ相配線７５およびそれに対向配置された第２のＷ相配線１０５の前部の対向区間には、互いに反対方向の電流が流れる。このように互いに対向配置された各組の２つの配線（７１，１０２），（７２，１０１），（７３，１０３），（７４，１０４），（７５，１０５）の少なくとも一部の対向区間には、互いに反対方向の電流が流れる。これにより、これらの配線７１〜７５，１０１〜１０５のインダクタンスが少なくとも部分的に相殺されるので、これらの配線７１〜７５，１０１〜１０５のインダクタンスが低減する。
前述のパワーモジュール３では、第１の正極側電源配線７１は、第２の負極側電源配線１０２に上下方向に対向している。また、第１の負極側電源配線７２は、第２の正極側電源配線１０１に上下方向に対向している。また、第１のＵ相配線７３、Ｖ相配線７４およびＷ相配線７５は、それぞれ、第２のＵ相配線１０３、Ｖ相配線１０４およびＷ相配線１０５に上下方向に対向している。そして、これらの対向している各組の２つの配線の少なくとも一部の対向区間には、反対方向の電流が流れる。これにより、これらの配線のインダクタンスが少なくとも部分的に相殺されるので、パワーモジュール３の内部配線のインダクタンスを低減できる。これにより、サージ電圧を抑制することができる。
図８は、この発明の第２実施形態に係るパワーモジュールの構成を示す図解的な分解斜視図である。図９は、図８のIX-IX線に沿う断面図である。図１０は、図９の第１のＵ相回路を示す部分拡大平面図である。図１１は、図９の第２のＵ相回路を示す部分拡大平面図である。図８および図９において、前述の図６および図７の各部に対応する部分には、図６および図７と同じ符号を付して示す。
以下の説明において、「左」とは図８の左側を、「右」とは図８の右側を、「前」とは図６の手前側を、「後」とは図８の奥側を、それぞれいうものとする。また、「上」とは図９の上側を、「下」とは図９の下側をいうものとする。
パワーモジュール３Ａは、平面視が矩形の多層回路基板３０を有している。多層回路基板３０は、第１導電層（表層配線）３１、第２導電層（内層配線）３２、第３導電層（内層配線）３３、第４導電層（内層配線）３４、第５導電層（内層配線）３５および第６導電層（裏層配線）３６と、これらの間に設けられた絶縁層４１、４２、４３、４４、４５とが熱圧着された多層構造を有している。図８では、説明の便宜上、第３導電層３３、第４導電層３４、絶縁層４３および絶縁層４４は省略されている。
多層回路基板３０の第１導電層３１側の表面（第１の主面；図８では上面）３０ａには、第１の駆動回路６を構成する第１の平滑用コンデンサＣ１および第１のスイッチング素子ＵＵ１〜ＷＬ１が実装されている。第１の平滑用コンデンサＣ１は、平面視で、多層回路基板３０の表面３０ａの左側部の前後中央部に配置されている。以下において、多層回路基板３０の表面３０ａの前後中央付近を通り、左右方向に延びる直線を、多層回路基板３０の表面３０ａの前後中央線ということにする。Ｕ相、Ｖ相およびＷ相のハイサイド側の第１のスイッチング素子ＵＵ１，ＶＵ１，ＷＵ１は、平面視で、多層回路基板３０の表面３０ａの前後中央線に対して後側寄りの領域に、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。Ｕ相、Ｖ相およびＷ相のローサイド側の第１のスイッチング素子ＵＬ１，ＶＬ１，ＷＬ１は、平面視で、多層回路基板３０の表面３０ａの前後中央線に対して前寄りの領域に、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。
多層回路基板３０の第６導電層３６側の表面（裏面；第２の主面；図８では下面）３０ｂには、第２の駆動回路７を構成する第２の平滑用コンデンサＣ２および第２のスイッチング素子ＵＵ２〜ＷＬ２が実装されている。第２の平滑用コンデンサＣ２は、平面視で、多層回路基板３０の裏面３０ｂの左側部の前後中央部に配置されている。以下において、多層回路基板３０の裏面３０ｂの前後中央付近を通り、左右方向に延びる直線を、多層回路基板３０の裏面３０ｂの前後中央線ということにする。Ｕ相、Ｖ相およびＷ相のハイサイド側の第２のスイッチング素子ＵＵ２，ＶＵ２，ＷＵ２は、平面視で、多層回路基板３０の裏面３０ｂの前後中央線に対して前側寄りの領域に、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。Ｕ相、Ｖ相およびＷ相のローサイド側の第２のスイッチング素子ＵＬ２，ＶＬ２，ＷＬ２は、平面視で、多層回路基板３０の裏面３０ｂの前後中央線に対して後側寄りの領域に、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。
各スイッチング素子ＵＵ１〜ＷＬ１，ＵＵ２〜ＷＬ２は、一方の表面にドレイン電極、ソース電極およびゲート電極が形成され、その反対側の表面には電極が形成されていない横型のスイッチング素子である。以下において、各スイッチング素子ＵＵ１〜ＷＬ１，ＵＵ２〜ＷＬ２の電極が形成されている面を電極面といい、電極面と反対側の電極が形成されていない面を非電極面という場合がある。
図１２は、横型のスイッチング素子の平面図を示している。
横型のスイッチング素子ＵＵ１は、平面視が横方向に長い矩形の直方体形状である。図１２の例では、スイッチング素子ＵＵ１の上面が非電極面であり、下面が電極面である。スイッチング素子ＵＵ１の電極面（下面）の一方の長辺側には、複数の電極が当該一辺に沿う方向（横方向）に間隔をおいて配置されている。電極面の一方の長辺側に設けられた複数の電極は、最も左側の１つのゲート電極Ｇと、２つのドレイン電極Ｄと、２つのソース電極Ｓとを含む。ドレイン電極Ｄとソース電極Ｓとは交互に配置されている。この例では、ゲート電極Ｇの隣に一方のドレイン電極Ｄが配置されている。
電極面の他方の長辺側には、電極面の一方の長辺側に設けられた２つのドレイン電極Ｄに対向する位置に２つのドレイン電極Ｄが設けられているとともに、電極面の一方の長辺側に設けられた２つのソース電極Ｓに対向する位置に２つのソース電極Ｓが設けられている。スイッチング素子ＵＵ１以外の他のスイッチング素子ＵＶ１〜ＷＬ１，ＵＵ２〜ＷＬ２の構成も、スイッチング素子ＵＵ１の構成と同じである。
第１導電層３１、第２導電層３２および第３導電層３３は、第１の駆動回路６のためのランド、配線等を形成している。第４導電層３４、第５導電層３５および第６導電層３６は、第２の駆動回路７のためのランド、配線等を形成している。
第１導電層３１は、絶縁層４１の上面に形成された複数のランドおよび複数の配線を含む。複数のランドは、前後一対のコンデンサ・ランド１１１，１１２を含む。複数の配線は、左右一対のＵ相ハイサイド用ドレイン配線１１３、左右一対のＶ相ハイサイド用ドレイン配線１１４、左右一対のＷ相ハイサイド用ドレイン配線１１５、左右一対のＵ相ローサイド用ソース配線１１６、左右一対のＶ相ローサイド用ソース配線１１７、左右一対のＷ相ローサイド用ソース配線１１８、第１のＵ相配線１１９、第１のＶ相配線１２０および第１のＷ相配線１２１を含む。なお、第１導電層３１は、各第１のスイッチング素子ＵＵ１〜ＷＬ１のゲート電極が接合される６つのゲート・ランドを含んでいるが、説明の便宜上、図示は省略されている。
一対のコンデンサ・ランド１１１，１１２は、絶縁層４１上面の左側部の中央部に、前後方向に間隔をおいて配置されている。一対のコンデンサ・ランド１１１，１１２に、第１の平滑用コンデンサＣ１の一対の電極が接合されている。
左右一対のＵ相ハイサイド用ドレイン配線１１３、左右一対のＶ相ハイサイド用ドレイン配線１１４および左右一対のＷ相ハイサイド用ドレイン配線１１５は、絶縁層４１上面の前後中央線に対して後側寄りの領域において、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。各ドレイン配線１１３，１１４，１１５は、平面視で前後方向に長い矩形である。
左側のＵ相ハイサイド用ドレイン配線１１３には、Ｕ相ハイサイド側スイッチング素子ＵＵ１の左側の前後一対のドレイン電極Ｄが接合され、右側のＵ相ハイサイド用ドレイン配線１１３には、当該スイッチング素子ＵＵ１の右側の前後一対のドレイン電極Ｄが接合されている（図８、図１０参照）。左側のＶ相ハイサイド用ドレイン配線１１４には、Ｖ相ハイサイド側スイッチング素子ＶＵ１の左側の前後一対のドレイン電極Ｄが接合され、右側のＶ相ハイサイド用ドレイン配線１１４には、当該スイッチング素子ＶＵ１の右側の前後一対のドレイン電極Ｄが接合されている。左側のＷ相ハイサイド用ドレイン配線１１５には、Ｗ相ハイサイド側スイッチング素子ＷＵ１の左側の前後一対のドレイン電極Ｄが接合され、右側のＶ相ハイサイド用ドレイン配線１１５には、当該スイッチング素子ＷＵ１の右側の前後一対のドレイン電極Ｄが接合されている。
各ドレイン配線１１３，１１４，１１５の前端は、平面視で、対応するハイサイド側スイッチング素子ＵＵ１，ＶＵ１，ＷＵ１の前辺付近に位置し、各ドレイン配線１１３，１１４，１１５の後端部は、対応するハイサイド側スイッチング素子ＵＵ１，ＶＵ１，ＷＵ１の後辺よりも後方に突出している。
左右一対のＵ相ローサイド用ソース配線１１６、左右一対のＶ相ローサイド用ソース配線１１７および左右一対のＷ相ローサイド用ソース配線１１８は、絶縁層４１上面の前後中央線に対して前側寄りの領域において、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。各ソース配線１１６，１１７，１１８は、平面視で前後方向に長い矩形である。
左側のＵ相ローサイド用ソース配線１１６には、Ｕ相ローサイド側スイッチング素子ＵＬ１の左側の前後一対のソース電極Ｓが接合され、右側のＵ相ローサイド用ソース配線１１６には、当該スイッチング素子ＵＬ１の右側の前後一対のソース電極Ｓが接合されている（図８、図１０参照）。左側のＶ相ローサイド用ソース配線１１７には、Ｖ相ローサイド側スイッチング素子ＶＬ１の左側の前後一対のソース電極Ｓが接合され、右側のＶ相ローサイド用ソース配線１１７には、当該スイッチング素子ＶＬ１の右側の前後一対のソース電極Ｓが接合されている。左側のＷ相ローサイド用ソース配線１１８には、Ｗ相ローサイド側スイッチング素子ＷＬ１の左側の前後一対のソース電極Ｓが接合され、右側のＷ相ローサイド用ソース配線１１８には、当該スイッチング素子ＷＬ１の右側の前後一対のソース電極Ｓが接合されている。
各ソース配線１１６，１１７，１１８の前端は、平面視で、対応するローサイド側スイッチング素子ＵＬ１，ＶＬ１，ＷＬ１の前辺付近に位置し、各ソース配線１１６，１１７，１１８の後端部は、対応するローサイド側スイッチング素子ＵＬ１，ＶＬ１，ＷＬ１の後辺付近に位置している。
第１のＵ相配線１１９は、前後方向に延びる左右一対の縦長部１１９ａと、両縦長部の前端どうしを連結する連結部１１９ｂとを含む（図１０参照）。左側の縦長部１１９ａには、Ｕ相ハイサイド側スイッチング素子ＵＵ１の左側の一対のソース電極Ｓと、Ｕ相ローサイド側スイッチング素子ＵＬ１の左側の一対のドレイン電極Ｄとが接合されている。右側の縦長部１１９ａには、Ｕ相ハイサイド側スイッチング素子ＵＵ１の右側の一対のソース電極Ｓと、Ｕ相ローサイド側スイッチング素子ＵＬ１の右側の一対のドレイン電極Ｄとが接合されている。左側の縦長部１１９ａおよび右側の縦長部１１９ａの前端部は、Ｕ相ローサイド側スイッチング素子ＵＬ１の前辺よりも前方に突出しており、これらの前端どうしが連結部１１９ｂによって連結されている。連結部１１９ｂは、第１のＵ相出力端子を構成している。
第１のＶ相配線１２０は、前後方向に延びる左右一対の縦長部と、両縦長部の前端どうしを連結する連結部とを含む。第１のＶ相配線１２０の左側の縦長部には、Ｖ相ハイサイド側スイッチング素子ＶＵ１の左側の一対のソース電極Ｓと、Ｖ相ローサイド側スイッチング素子ＶＬ１の左側の一対のドレイン電極Ｄとが接合されている。第１のＶ相配線１２０の右側の縦長部には、Ｖ相ハイサイド側スイッチング素子ＶＵ１の右側の一対のソース電極Ｓと、Ｖ相ローサイド側スイッチング素子ＶＬ１の右側の一対のドレイン電極Ｄとが接合されている。第１のＶ相配線１２０の左側の縦長部および右側の縦長部の前端部は、Ｖ相ローサイド側スイッチング素子ＶＬ１の前辺よりも前方に突出しており、これらの前端どうしが連結部によって連結されている。この連結部は、第１のＶ相出力端子を構成している。
第１のＷ相配線１２１は、前後方向に延びる左右一対の縦長部と、両縦長部の前端どうしを連結する連結部とを含む。第１のＷ相配線１２１の左側の縦長部には、Ｗ相ハイサイド側スイッチング素子ＷＵ１の左側の一対のソース電極Ｓと、Ｗ相ローサイド側スイッチング素子ＷＬ１の左側の一対のドレイン電極Ｄとが接合されている。第１のＷ相配線１２１の右側の縦長部には、Ｗ相ハイサイド側スイッチング素子ＷＵ１の右側の一対のソース電極Ｓと、Ｗ相ローサイド側スイッチング素子ＷＬ１の右側の一対のドレイン電極Ｄとが接合されている。第１のＷ相配線１２１の左側の縦長部および右側の縦長部の前端部は、Ｗ相ローサイド側スイッチング素子ＷＬ１の前辺よりも前方に突出しており、これらの前端どうしが連結部によって連結されている。この連結部は、第１のＷ相出力端子を構成している。
第２導電層３２は、絶縁層４２の上面に形成された、第１の正極側電源ライン２１Ａを構成する第１の正極側電源配線７１と、第１の負極側電源ライン２２Ａを構成する第１の負極側電源配線７２とを含む。
第１の正極側電源配線７１は、絶縁層４２上面の左側部の前後中央に対して後側寄りの領域に配置された縦長部７１ａと、縦長部７１ａの後端部から右方向に延びた横長部７１ｂとからなる。縦長部７１ａの前端部は、後側のコンデンサ・ランド１１２の真下に配置されており、絶縁層４１を貫通する図示しないビアによってコンデンサ・ランド１１２に接続されている。横長部７１ｂは、各ハイサイド用ドレイン配線１１３，１１４，１１５の後端部の真下を通っており、絶縁層４１を貫通するビア１２２（図９、図１０参照）によって各ハイサイド用ドレイン配線１１３，１１４，１１５の後端部に接続されている。
第１の負極側電源配線７２は、絶縁層４２上面の左側部の前後中央に対して前側寄りの領域に配置された縦長部７２ａと、縦長部７２ａの前端部から右方向に延びた横長部７２ｂとからなる。縦長部７２ａの後端部は、前側のコンデンサ・ランド１１１の真下に配置されており、絶縁層４１を貫通する図示しないビアによってコンデンサ・ランド１１１に接続されている。横長部７２ｂは、各ローサイド用ソース配線１１６，１１７，１１８の前後中央部の真下を通っており、絶縁層４１を貫通するビア１２３（図１０参照）によって各ローサイド用ソース配線１１６，１１７，１１８の前後中央部に接続されている。
第３導電層３３は、図示しないが、絶縁層４３の上面に形成された各第１のスイッチング素子ＵＵ１〜ＷＬ１のゲート信号線を含む。各第１のスイッチング素子ＵＵ１〜ＷＬ１のゲート信号線は、絶縁層４２，４１を貫通する図示しないビアを介して、対応するゲート・ランド（第１導電層３１に含まれている）に接続されている。
第６導電層３６は、絶縁層４５の下面に形成された複数のランドおよび複数の配線を含む。複数のランドは、前後一対のコンデンサ・ランド１４１，１４２を含む。複数の配線は、左右一対のＵ相ハイサイド用ドレイン配線１４３、左右一対のＶ相ハイサイド用ドレイン配線１４４、左右一対のＷ相ハイサイド用ドレイン配線１４５、左右一対のＵ相ローサイド用ソース配線１４６、左右一対のＶ相ローサイド用ソース配線１４７、左右一対のＷ相ローサイド用ソース配線１４８、第１のＵ相配線１４９、第１のＶ相配線１５０および第１のＷ相配線１５１を含む。なお、第６導電層３６は、各第２のスイッチング素子ＵＵ２〜ＷＬ２のゲート電極が接合される６つのゲート・ランドを含んでいるが、説明の便宜上、図示は省略されている。
一対のコンデンサ・ランド１４１，１４２は、絶縁層４５下面の左側部の中央部に、前後方向に間隔をおいて配置されている。一対のコンデンサ・ランド１４１，１４２に、第２の平滑用コンデンサＣ２の一対の電極が接合されている。
左右一対のＵ相ハイサイド用ドレイン配線１４３、左右一対のＶ相ハイサイド用ドレイン配線１４４および左右一対のＷ相ハイサイド用ドレイン配線１４５は、絶縁層４５下面の前後中央線に対して前側寄りの領域において、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。各ドレイン配線１４３，１４４，１４５は、平面視で前後方向に長い矩形である。
左側のＵ相ハイサイド用ドレイン配線１４３には、Ｕ相ハイサイド側スイッチング素子ＵＵ２の左側の前後一対のドレイン電極Ｄが接合され、右側のＵ相ハイサイド用ドレイン配線１４３には、当該スイッチング素子ＵＵ２の右側の前後一対のドレイン電極Ｄが接合されている（図８、図１１参照）。左側のＶ相ハイサイド用ドレイン配線１４４には、Ｖ相ハイサイド側スイッチング素子ＶＵ２の左側の前後一対のドレイン電極Ｄが接合され、右側のＶ相ハイサイド用ドレイン配線１４４には、当該スイッチング素子ＶＵ２の右側の前後一対のドレイン電極Ｄが接合されている。左側のＷ相ハイサイド用ドレイン配線１４５には、Ｗ相ハイサイド側スイッチング素子ＷＵ２の左側の前後一対のドレイン電極Ｄが接合され、右側のＶ相ハイサイド用ドレイン配線１４５には、当該スイッチング素子ＷＵ２の右側の前後一対のドレイン電極Ｄが接合されている。
各ドレイン配線１４３，１４４，１４５の後端は、平面視で、対応するハイサイド側スイッチング素子ＵＵ２，ＶＵ２，ＷＵ２の後辺付近に位置し、各ドレイン配線１４３，１４４，１４５の前端部は、対応するハイサイド側スイッチング素子ＵＵ２，ＶＵ２，ＷＵ２の前辺よりも前方に突出している。
左右一対のＵ相ローサイド用ソース配線１４６、左右一対のＶ相ローサイド用ソース配線１４７および左右一対のＷ相ローサイド用ソース配線１４８は、絶縁層４５下面の前後中央線に対して後側寄りの領域において、左右方向に間隔をおいて、かつ左からその順番に並んで配置されている。各ソース配線１４６，１４７，１４８は、平面視で前後方向に長い矩形である。
左側のＵ相ローサイド用ソース配線１４６には、Ｕ相ローサイド側スイッチング素子ＵＬ２の左側の前後一対のソース電極Ｓが接合され、右側のＵ相ローサイド用ソース配線１４６には、当該スイッチング素子ＵＬ２の右側の前後一対のソース電極Ｓが接合されている（図８、図１１参照）。左側のＶ相ローサイド用ソース配線１４７には、Ｖ相ローサイド側スイッチング素子ＶＬ２の左側の前後一対のソース電極Ｓが接合され、右側のＶ相ローサイド用ソース配線１４７には、当該スイッチング素子ＶＬ２の右側の前後一対のソース電極Ｓが接合されている。左側のＷ相ローサイド用ソース配線１４８には、Ｗ相ローサイド側スイッチング素子ＷＬ２の左側の前後一対のソース電極Ｓが接合され、右側のＷ相ローサイド用ソース配線１４８には、当該スイッチング素子ＷＬ１の右側の前後一対のソース電極Ｓが接合されている。
各ソース配線１４６，１４７，１４８の前端は、平面視で、対応するローサイド側スイッチング素子ＵＬ２，ＶＬ２，ＷＬ２の前辺付近に位置し、各ソース配線１４６，１４７，１４８の後端部は、対応するローサイド側スイッチング素子ＵＬ２，ＶＬ２，ＷＬ２の後辺付近に位置している。
第２のＵ相配線１４９は、前後方向に延びる左右一対の縦長部１４９ａと、両縦長部の前端どうしを連結する連結部１４９ｂとを含む（図１１参照）。第２のＵ相配線１４９の上面は、第１のＵ相配線１１９の下面に上下方向に対向している。左側の縦長部１４９ａには、Ｕ相ハイサイド側スイッチング素子ＵＵ２の左側の一対のソース電極Ｓと、Ｕ相ローサイド側スイッチング素子ＵＬ２の左側の一対のドレイン電極Ｄとが接合されている。右側の縦長部１４９ａには、Ｕ相ハイサイド側スイッチング素子ＵＵ２の右側の一対のソース電極Ｓと、Ｕ相ローサイド側スイッチング素子ＵＬ２の右側の一対のドレイン電極Ｄとが接合されている。左側の縦長部１４９ａおよび右側の縦長部１４９ａの前端部は、Ｕ相ハイサイド側スイッチング素子ＵＵ２の前辺よりも前方に突出しており、これらの前端どうしが連結部１４９ｂによって連結されている。連結部１４９ｂは、第２のＵ相出力端子を構成している。
第２のＶ相配線１５０は、前後方向に延びる左右一対の縦長部と、両縦長部の前端どうしを連結する連結部とを含む。第２のＶ相配線１５０の上面は、第１のＶ相配線１２０の下面に上下方向に対向している。第２のＶ相配線１５０の左側の縦長部には、Ｖ相ハイサイド側スイッチング素子ＶＵ２の左側の一対のソース電極Ｓと、Ｖ相ローサイド側スイッチング素子ＶＬ２の左側の一対のドレイン電極Ｄとが接合されている。第２のＶ相配線１５０の右側の縦長部には、Ｖ相ハイサイド側スイッチング素子ＶＵ２の右側の一対のソース電極Ｓと、Ｖ相ローサイド側スイッチング素子ＶＬ２の右側の一対のドレイン電極Ｄとが接合されている。第２のＶ相配線１５０の左側の縦長部および右側の縦長部の前端部は、Ｖ相ハイサイド側スイッチング素子ＶＵ２の前辺よりも前方に突出しており、これらの前端どうしが連結部によって連結されている。この連結部は、第２のＶ相出力端子を構成している。
第２のＷ相配線１５１は、前後方向に延びる左右一対の縦長部と、両縦長部の後端どうしを連結する連結部とを含む。第２のＷ相配線１５１の上面は、第１のＷ相配線１２１の下面に上下方向に対向している。第２のＷ相配線１５１の左側の縦長部には、Ｗ相ハイサイド側スイッチング素子ＷＵ２の左側の一対のソース電極Ｓと、Ｗ相ローサイド側スイッチング素子ＷＬ２の左側の一対のドレイン電極Ｄとが接合されている。第２のＷ相配線１５１の右側の縦長部には、Ｗ相ハイサイド側スイッチング素子ＷＵ２の右側の一対のソース電極Ｓと、Ｗ相ローサイド側スイッチング素子ＷＬ２の右側の一対のドレイン電極Ｄとが接合されている。第２のＷ相配線１５１の左側の縦長部および右側の縦長部の前端部は、Ｗ相ハイサイド側スイッチング素子ＷＵ２の前辺よりも前方に突出しており、これらの前端どうしが連結部によって連結されている。この連結部は、第２のＷ相出力端子を構成している。
第５導電層３５は、絶縁層４５の上面に形成された、第２の正極側電源ライン２１Ｂを構成する第２の正極側電源配線１０１と、第２の負極側電源ライン２２Ｂを構成する第２負極側電源配線１０２とを含む。
第２の正極側電源配線１０１は、絶縁層４５上面の左側部の前後中央に対して前側寄りの領域に配置された縦長部１０１ａと、縦長部１０１ａの前端部から右方向に延びた横長部１０１ｂとからなる。第２の正極側電源配線１０１の上面は、第２導電層３２の第１の負極側電源配線７２の下面に上下方向に対向している。言い換えれば、第２の正極側電源配線１０１は、第１の負極側電源配線７２とほぼ同じ平面形状を有しており、第１の負極側電源配線７２の真下に配置されている。
縦長部１０１ａの後端部は、前側のコンデンサ・ランド１４１の真上に配置されており、絶縁層４５を貫通する図示しないビアによってコンデンサ・ランド１４１に接続されている。横長部１０１ｂは、各ハイサイド用ドレイン配線１４３，１４４，１４５の前端部の真上を通っており、絶縁層４５を貫通するビア１５２（図１１参照）によって各ハイサイド用ドレイン配線１４３，１４４，１４５の前端部に接続されている。
第２の負極側電源配線１０２は、絶縁層４５上面の左側部の前後中央に対して後側寄りの領域に配置された縦長部１０２ａと、縦長部１０２ａの後端部から右方向に延びた横長部１０２ｂとからなる。第２の負極側電源配線１０２の上面は、第２導電層３２の第１の正極側電源配線７１の下面に上下方向に対向している。言い換えれば、第２の負極側電源配線１０２は、第１の正極側電源配線７１とほぼ同じ平面形状を有しており、第１の正極側電源配線７１の真下に配置されている。
縦長部１０２ａの前端部は、後側のコンデンサ・ランド１４２の真上に配置されており、絶縁層４５を貫通する図示しないビアによってコンデンサ・ランド１４２に接続されている。横長部１０２ｂは、各ローサイド用ソース配線１４６，１４７，１４８の前後中央部の真上を通っており、絶縁層４５を貫通するビア１５３（図９、図１１参照）によって各ローサイド用ソース配線１４６，１４７，１４８の前後中央部に接続されている。
第４導電層３４は、図示しないが、絶縁層４４の上面に形成された各第２のスイッチング素子ＵＵ２〜ＷＬ２のゲート信号線を含む。各第２のスイッチング素子ＵＵ２〜ＷＬ２のゲート信号線は、絶縁層４４，４５を貫通する図示しないビアを介して、対応するゲート・ランド（第６導電層３６に含まれている）に接続されている。
図８、図１０および図１１において、Ｕ相配線１１９，１４９、正極側電源配線７１，１０１および負極側電源配線７２，１０２に付与された矢印は、第１および第２の駆動回路６，７の各部に図５の矢印で示すような方向の電流が流れる場合に、それらの配線に流れる電流の方向を示している。
第１および第２の駆動回路６，７の各部に図５の矢印で示すような方向の電流が流れる場合には、第１の正極側電源配線７１およびそれに対向配置された第２の負極側電源配線１０２には、互いに反対方向の電流が流れる。また、第１の負極側電源配線７２およびそれに対向配置された第１の正極側電源配線１０１には、互いに反対方向の電流が流れる。
また、第１のＵ相配線１１９およびそれに対向配置された第２のＵ相配線１４９の一部の対向区間には、図１０および図１１に示すように、互いに反対方向の電流が流れる。また、第１のＶ相配線１２０およびそれに対向配置された第２のＶ相配線１５０の一部の対向区間にも、互いに反対方向の電流が流れる。また、第１のＷ相配線１２１およびそれに対向配置された第２のＷ相配線１５１の一部の対向区間にも、互いに反対方向の電流が流れる。このように互いに対向配置された各組の２つの配線（７１，１０２），（７２，１０１），（１１９，１４９），（１２０，１５０），（１２１，１５１）の少なくとも一部の対向区間には、互いに反対方向の電流が流れる。これにより、これらの配線７１，７２，１０１，１０２，１１９〜１２１，１４９〜１５１のインダクタンスが少なくとも部分的に相殺されるので、これらの配線７１，７２，１０１，１０２，１１９〜１２１，１４９〜１５１のインダクタンスが低減する。
前述の第２実施形態に係るパワーモジュール３Ａでは、第１の正極側電源配線７１は、第２の負極側電源配線１０２に上下方向に対向している。また、第１の負極側電源配線７２は、第２の正極側電源配線１０１に上下方向に対向している。また、第１のＵ相配線１１９、Ｖ相配線１２０およびＷ相配線１２１は、それぞれ、第２のＵ相配線１４９、Ｖ相配線１５０およびＷ相配線１５１に上下方向に対向している。そして、これらの対向している各組の２つの配線の少なくとも一部の対向区間には、反対方向の電流が流れる。これにより、これらの配線のインダクタンスが少なくとも部分的に相殺されるので、パワーモジュール３の内部配線のインダクタンスを低減できる。これにより、サージ電圧を抑制することができる。
前述の第１および第２実施形態では、第２のモータコイル４Ｂは第１のモータコイル４Ａに対して位相が１８０度ずれた位置に配置され、第２の制御部１０Ｂに対する電流指令値Ｉｄ＿２，Ｉｑ＿２の符号は第１の制御部１０Ａに対する電流指令値Ｉｄ＿１，Ｉｑ＿１の符号とは反対に設定されている。しかし、第２のモータコイル４Ｂを第１のモータコイル４Ａと同相に配置するとともに、第２の制御部１０Ｂに対する電流指令値Ｉｄ＿２，Ｉｑ＿２の符号を第１の制御部１０Ａに対する電流指令値Ｉｄ＿１，Ｉｑ＿１と同じ符号に設定してもよい。
この場合でも、少なくとも、対向配置された第１の正極側電源配線７１および第２の負極側電源配線１０２には互いに反対方向の電流が流れるとともに、対向配置された第１の負極側電源配線７２および第２の正極側電源配線１０１には互いに反対方向の電流が流れるので、これらの配線間のインダクタンスを低減することができる。
図１３は、この発明の第３実施形態に係るパワーモジュールの構成を示す図解的な分解斜視図である。図１４は、図１３のXIV- XIV線に沿う断面図である。図１３および図１４において、前述の図６および図７の各部に対応する部分には、図６および図７と同じ符号を付して示す。第３実施形態に係るパワーモジュール３Ｂに含まれるスイッチング素子ＵＵ１〜ＷＬ１，ＵＵ２〜ＷＬ２は、縦型のスイッチング素子である。第３実施形態に係るパワーモジュール３Ｂは、図６および図７に示す第１実施形態に係るパワーモジュール３に類似している。
第１の駆動回路６に関する各電子部品、ランドおよび配線の構成は、図６および図７に示される構成と同じである。つまり、このパワーモジュール３Ｂにおける多層回路基板３０の表面３０ａへの第１の平滑用コンデンサＣ１および第１のスイッチング素子ＵＵ１〜ＷＬ１の実装形態ならびに第１導電層３１，第２導電層３２および第３導電層３３の構成は、図６および図７のパワーモジュール３のそれらと同様である。
このパワーモジュール３Ｂでは、第２の駆動回路７に関する各電子部品、ランドおよび配線の構成が、図６および図７に示される構成と異なっている。具体的には、このパワーモジュール３Ｂにおける多層回路基板３０の裏面３０ｂに実装されている第２の平滑用コンデンサＣ２および第２のスイッチング素子ＵＵ２〜ＷＬ２の配置は、図６において多層回路基板３０の裏面３０ｂに実装されている第２の平滑用コンデンサＣ２および第２のスイッチング素子ＵＵ２〜ＷＬ２を、多層回路基板３０の裏面の中心を通る鉛直軸を中心として１８０度回転させた配置となっている。
また、このパワーモジュール３Ｂの第６導電層３６に含まれるランド８１〜９４および配線９５〜９７の配置は、図６の第６導電層３６に含まれるランド８１〜９４および配線９５〜９７を、多層回路基板３０の裏面の中心を通る鉛直軸を中心として１８０度回転させた配置となっている。
また、このパワーモジュール３Ｂの第５導電層３５に含まれる配線１０１〜１０５の配置は、図６の第５導電層３５に含まれる配線１０１〜１０５を、多層回路基板３０の裏面の中心を通る鉛直軸を中心として１８０度回転させた配置となっている。
第２の正極側電源配線１０１の横長部１０１ｂの上面は、第２導電層３２の第１の正極側電源配線７１の横長部７１ｂの下面に上下方向に対向している。第２の正極側電源配線１０１の縦長部１０１ａの前端部は、後側のコンデンサ・ランド８１の真上に配置されており、絶縁層４５を貫通する図示しないビアによってコンデンサ・ランド８１に接続されている。第２の正極側電源配線１０１の横長部７１ｂは、各ハイサイド用ドレイン・ランド８３，８４，８５の真上を通っており、絶縁層４５を貫通するビア１０６によって各ハイサイド用ドレイン・ランド８３，８４，８５に接続されている。
第２の負極側電源配線１０２の横長部１０２ｂの上面は、第２導電層３２の第１の負極側電源配線７２の横長部７２ｂの下面に上下方向に対向している。第２の正極側電源配線１０２の縦長部１０２ａの後端部は、前側のコンデンサ・ランド８２の真上に配置されており、絶縁層４５を貫通する図示しないビアによってコンデンサ・ランド８２に接続されている。第２の負極側電源配線１０２の横長部１０２ｂは、各ローサイド用ソース・ランド９２，９３，９４の真上を通っており、絶縁層４５を貫通する図示しないビアによってローサイド用ソース・ランド９２，９３，９４に接続されている。
第２のＵ相配線１０３、第２のＶ相配線１０４および第２のＷ相配線１０５の上面は、それぞれ、第２導電層３２の第１のＷ相配線７５、第１のＶ相配線７４および第１のＵ相配線７３の下面に上下方向に対向している。
第２のＵ相配線１０３の後端部は、Ｕ相ハイサイド用ソース・ランド８６の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｕ相ハイサイド用ソース・ランド８６に接続されている。第２のＵ相配線１０３の前端部は、Ｕ相ローサイド用ドレイン・ランド８９の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｕ相ローサイド用ドレイン・ランド８９に接続されている。
第２のＶ相配線１０４の後端部は、Ｖ相ハイサイド用ソース・ランド８７の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｖ相ハイサイド用ソース・ランド８７に接続されている。第２のＶ相配線１０４の前端部は、Ｖ相ローサイド用ドレイン・ランド９０の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｖ相ローサイド用ドレイン・ランド９０に接続されている。第２のＶ相配線１０４の長さ中央部は、Ｖ相出力配線９６の右端部の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、第２のＶ相出力配線９６の右端部に接続されている。
第２のＷ相配線１０５の後端部は、Ｗ相ハイサイド用ソース・ランド８８の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｗ相ハイサイド用ソース・ランド８８に接続されている。第２のＷ相配線７５の前端部は、Ｗ相ローサイド用ドレイン・ランド９１の真上に配置されており、絶縁層４５を貫通する図示しないビアによって、Ｗ相ローサイド用ドレイン・ランド９１に接続されている。
第４導電層３４は、図示しないが、絶縁層４４上に形成された各第２のスイッチング素子ＵＵ２〜ＷＬ２のゲート信号線を含む。各第２のスイッチング素子ＵＵ２〜ＷＬ２のゲート信号線は、絶縁層４４，４５を貫通する図示しないビアを介して、対応するゲート・ランド（第６導電層３６に含まれている）に接続されている。
この第３実施形態に係るパワーモジュール３Ｂが適用されるパワーステアリング装置では、第２のモータコイル４Ｂが第１のモータコイル４Ａと同相に配置されているとともに、第２の制御部１０Ｂに対する電流指令値Ｉｄ＿２，Ｉｑ＿２の符号が第１の制御部１０Ａに対する電流指令値Ｉｄ＿１，Ｉｑ＿１の符号と同じに設定されているものとする。
図１３において、第２導電層３２に含まれている各配線７１〜７５上および第５導電層３５に含まれている各配線１０１〜１０５上の矢印は、第１の駆動回路６の各部に図５の矢印で示すような方向の電流が流れ、第２の駆動回路７の各部にも、第１の駆動回路６の各部と同方向の電流が流れている場合に、それらの配線７１〜７５，１０１〜１０５に流れる電流の方向を示している。
この場合には、少なくとも、対向配置された第１の正極側電源配線７１の横長部７１ｂおよび第２の正極側電源配線１０１の横長部１０１ｂに互いに反対方向の電流が流れるとともに、対向配置された第１の負極側電源配線７２の横長部７２ｂおよび第２の負極側電源配線１０２の横長部１０２ｂに互いに反対方向の電流が流れる。これにより、これらの配線７１，７２，１０１，１０２のインダクタンスが少なくとも部分的に相殺されるので、これらの配線７１，７２，１０１，１０２のインダクタンスが低減する。
前述の実施形態においては、２系統の三相モータコイルが設けられたる電動モータを駆動するための２つの駆動回路（三相インバータ）を備えたパワーモジュールにこの発明を適用する場合について説明した。しかし、この発明は、２つの電動モータを駆動するための２つの駆動回路（三相インバータ）を備えたパワーモジュールにも適用することができる。たとえば、特許文献２，３に記載されているように、左右の転舵輪を独立して転舵するための左右の転舵機構を含み、左右の転舵機構が左右の転舵モータによって個別に駆動される車両用操舵装置に使用されるパワーモジュールにも適用することができる。
また、上記実施形態では、スイッチング素子として、ＭＯＳＦＥＴが用いられているが、ＩＧＢＴを用いてもよく、ＧａＮ（ガリウム・ナイトライド，窒化ガリウム）やＳｉＣ（シリコン・カーバイド，炭化ケイ素）を用いた半導体スイッチング素子を用いてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
３…パワーモジュール，６…第１の駆動回路（三相インバータ）、７…第２の駆動回路（三相インバータ）、３０…多層回路基板、３０ａ…表面（第１の主面）、３０ｂ…裏面（第２の主面）、７１，１０１…正極側電源配線、７２，１０２…負極側電源配線、７３，１０３；１１９，１４９，…Ｕ相配線、７４，１０４；１２０，１５０…Ｖ相配線、７５，１０５；１２１，１５１…Ｗ相配線、ＵＵ１〜ＷＬ１，ＵＵ２〜ＷＬ２…スイッチング素子（アーム）

Claims (6)

  1. 第１の主面と前記第１の主面とは反対側の第２の主面とを有する多層回路基板と、
    互いに積層配置されるように前記多層回路基板に実装され、第１のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームを有する第１の三相インバータならびに第２のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームを有する第２の三相インバータとを含み、
    前記第１の三相インバータの正極側電源配線および負極側電源配線を、それぞれ第１の正極側電源配線および第１の負極側電源配線とし、前記第２の三相インバータの正極側電源配線および負極側電源配線を、それぞれ第２の正極側電源配線および第２の負極側電源配線とすると、
    前記第１の正極側電源配線と前記第２の負極側電源配線とは、少なくとも一部が前記多層回路基板の積層方向に対向しかつその対向区間において当該両配線に互いに反対方向に電流が流れるように配置されており、
    前記第１の負極側電源配線と前記第２の正極側電源配線とは、少なくとも一部が前記多層回路基板の積層方向に対向しかつその対向区間において当該両配線に互いに反対方向に電流が流れるように配置されている、パワーモジュール。
  2. 前記第１のＵ相上下アームを互いに接続するＵ相配線、前記第１のＶ相上下アームを互いに接続するＶ相配線および前記第１のＷ相上下アームを互いに接続するＷ相配線を、それぞれ第１のＵ相配線、第１のＶ相配線および第１のＷ相配線とし、前記第２のＵ相上下アームを互いに接続するＵ相配線、前記第２のＶ相上下アームを互いに接続するＶ相配線および前記第２のＷ相上下アームを互いに接続するＷ相配線を、それぞれ第２のＵ相配線、第２のＶ相配線および第２のＷ相配線とすると、
    前記第１のＵ相配線と前記第２のＵ相配線とは前記多層回路基板の積層方向に対向配置され、前記第１のＶ相配線と前記第２のＶ相配線とは前記多層回路基板の積層方向に対向配置され、前記第１のＷ相配線と前記第２のＷ相配線とは前記多層回路基板の積層方向に対向配置されている、請求項１に記載のパワーモジュール。
  3. 前記第１のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームは、前記多層回路基板の前記第１の主面に実装されており、
    前記第２のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームは、前記多層回路基板の前記第２の主面に実装されており、
    前記第１の正極側電源配線、前記第１の負極側電源配線、前記第１のＵ相配線、前記第１のＶ相配線および前記第１のＷ相配線のうち、少なくとも前記第１の正極側電源配線および前記第１の負極側電源配線は、前記多層回路基板の前記第１の主面と前記第２の主面との間の第１の内層に形成されており、
    前記第２の正極側電源配線、前記第２の負極側電源配線、前記第２のＵ相配線、前記第２のＶ相配線および前記第２のＷ相配線のうち、少なくとも前記第２の正極側電源配線および前記第２の負極側電源配線は、前記多層回路基板の前記第２の主面と前記第１の内層との間の第２の内層に形成されている、請求項２に記載のパワーモジュール。
  4. 前記第１の正極側電源配線、前記第１の負極側電源配線、前記第１のＵ相配線、前記第１のＶ相配線および前記第１のＷ相配線は、前記第１の内層に形成されており、
    前記第２の正極側電源配線、前記第２の負極側電源配線、前記第２のＵ相配線、前記第２のＶ相配線および前記第２のＷ相配線は、前記第２の内層に形成されている、請求項３に記載のパワーモジュール。
  5. 第１の主面と前記第１の主面とは反対側の第２の主面とを有する多層回路基板と、
    互いに積層配置されるように前記多層回路基板に実装され、第１のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームを有する第１の三相インバータならびに第２のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームを有する第２の三相インバータとを含み、
    前記第１の三相インバータの正極側電源配線および負極側電源配線を、それぞれ第１の正極側電源配線および第１の負極側電源配線とし、前記第２の三相インバータの正極側電源配線および負極側電源配線を、それぞれ第２の正極側電源配線および第２の負極側電源配線とすると、
    前記第１の正極側電源配線と前記第２の正極側電源配線とは、少なくとも一部が前記多層回路基板の積層方向に対向しかつその対向区間において当該両配線に互いに反対方向に電流が流れるように配置されており、
    前記第１の負極側電源配線と前記第２の負極側電源配線とは、少なくとも一部が前記多層回路基板の積層方向に対向しかつその対向区間において当該両配線に互いに反対方向に電流が流れるように配置されている、パワーモジュール
  6. 前記第１のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームは、前記多層回路基板の前記第１の主面に実装されており、
    前記第２のＵ相上下アーム、Ｖ相上下アームおよびＷ相上下アームは、前記多層回路基板の前記第２の主面に実装されており、
    前記第１の正極側電源配線、前記第１の負極側電源配線、前記第１のＵ相配線、前記第１のＶ相配線および前記第１のＷ相配線のうち、少なくとも前記第１の正極側電源配線および前記第１の負極側電源配線は、前記多層回路基板の前記第１の主面と前記第２の主面との間の第１の内層に形成されており、
    前記第２の正極側電源配線、前記第２の負極側電源配線、前記第２のＵ相配線、前記第１のＶ相配線および前記第１のＷ相配線のうち、少なくとも前記第２の正極側電源配線および前記第２の負極側電源配線は、前記多層回路基板の前記第２の主面と前記第１の内層との間の第２の内層に形成されている、請求項５に記載のパワーモジュール。
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