JP6687807B2 - 少なくとも１つのトランジスタと少なくとも１つの基板貫通ビアとを含むインターポーザーデバイス - Google Patents

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チャンハン・ホビー・ユン
デイヴィッド・フランシス・バーディ
ニランジャン・スニル・ムダカッテ
マリオ・フランシスコ・ヴェレス
シチュン・グ
ジョンヘ・キム
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Description

優先権の請求
本出願は、参照により内容全体が本明細書に明確に組み込まれる、２０１６年８月８日に出願の「ＩＮＴＥＲＰＯＳＥＲ ＤＥＶＩＣＥ ＩＮＣＬＵＤＩＮＧ ＡＴ ＬＥＡＳＴ ＯＮＥ ＴＲＡＮＳＩＳＴＯＲ ＡＮＤ ＡＴ ＬＥＡＳＴ ＯＮＥ ＴＨＲＯＵＧＨ−ＳＵＢＳＴＲＡＴＥ ＶＩＡ」と題する米国特許出願第１５／２３１，５１２号の優先権を主張する。
本開示は、一般に、少なくとも１つのトランジスタと少なくとも１つの基板貫通ビアとを含むインターポーザーデバイスに関する。
技術の進歩は、より小型で、より強力なコンピューティングデバイスをもたらした。たとえば、モバイルフォンおよびスマートフォンなどのワイヤレス電話、タブレット、ならびにラップトップコンピュータを含む様々なポータブルパーソナルコンピューティングデバイスは、小型軽量であり、ユーザによる持ち運びが容易である。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを通信し得る。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、オーディオファイルプレーヤなどの追加の機能を組み込む。さらに、そのようなデバイスは、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理し得る。したがって、これらのデバイスは、著しいコンピューティングおよびネットワーキング機能を含み得る。
無線周波数（ＲＦ）信号を送信または受信するモバイルデバイスおよび他のデバイスなど、いくつかの半導体デバイスは、相補型金属酸化物半導体（ＣＭＯＳ）に加えてＲＦ回路（たとえば、送信機、受信機、低雑音増幅器、電力増幅器など）を含む。いくつかの実装形態では、電力増幅器（または他のＲＦデバイス）によって使用されるＣＭＯＳトランジスタは、半導体ダイ上の電力増幅器（または他のＲＦデバイス）に隣接または近接して位置する。半導体ダイ上のそのような配置は、半導体ダイ（またはそれの一部）が大きい占有面積（たとえば、表面領域）を有することをもたらす。半導体層は、チップレベルプロセスを使用してインターポーザーを形成するために基板に接合され得る。チップレベルプロセスは、インターポーザーデバイスの一部を形成するために基板をダイシングすることと、インターポーザーデバイスを形成するためにすでにダイシングされている半導体層を基板に接合することとを含み得る。基板と半導体層とは個別に処理されるので、ビアは、接合の前に半導体層および基板の中に別々に形成され得る。ビアはすでに形成されているので、ビアは接合プロセスの前（または間）に整合され、ビア不整合を招く可能性がある。
特定の態様では、デバイスは、少なくとも１つの基板貫通ビアを含む基板を含む。金属構造が、基板の表面上に配設される。デバイスは、基板に接合された半導体層をさらに含む。半導体層は、少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタと第２のビア内部に配設された金属とを含む。金属は、金属構造と直接接触する。
別の特定の態様では、方法は、基板の表面上に金属構造を配設するステップを含む。金属構造の少なくとも一部は、基板内部の少なくとも１つの基板貫通ビアの真上に形成される。方法は、半導体層を基板に接合するステップを含む。半導体層は、少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを含む。方法は、半導体層内部にキャビティを形成するステップを含む。キャビティは、金属構造の少なくとも一部の真上に形成される。方法は、第２のビアを形成するためにキャビティ内部に金属を堆積させるステップをさらに含む。金属は、金属構造と直接接触する。
別の特定の実施形態では、装置は、１つまたは複数の半導体デバイス層を構造的に支持するための手段を含む。構造的に指示するための手段は、構造的に支持するための手段を通して延びる第１の伝導するための手段を含む。第２の伝導するための手段は、構造的に支持するための手段の第１の表面上に配設される。装置は、切り替えるための手段をさらに含む。切り替えるための手段は、構造的に支持するための手段に接合された半導体層内に含まれる。半導体層は、半導体層内部に第３の伝導するための手段を含む。第３の伝導するための手段内に配設された金属は、第２の伝導するための手段と直接接触する。
別の特定の態様では、デバイスは、インターポーザーデバイスを含む。インターポーザーデバイスは、少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを含む。インターポーザーデバイスは、無線周波数信号をフィルタ処理するように構成されたフィルタをさらに含む。フィルタは、少なくとも１つのキャパシタとインダクタとを含む。インダクタは、基板の１つまたは複数の表面上に配設された複数の金属構造と基板内部の複数の基板貫通ビアとを含む。
以下のセクション、すなわち図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本願全体を検討した後、本開示の他の態様、利点、および特徴が明らかとなるであろう。
少なくとも１つのトランジスタを有する半導体層と少なくとも１つの基板貫通ビアを有する基板とを含むインターポーザーデバイスを含むデバイスの特定の例示的な態様のブロック図である。 半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。 半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。 半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。 半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。 半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。 半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。 半導体層を基板に接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す図である。 少なくとも１つのトランジスタを有する半導体層を含みかつ少なくとも１つの基板貫通ビアを有する基板を含むインターポーザーデバイスを形成する第１の例示的な方法を示すフローチャートである。 少なくとも１つのトランジスタを有する半導体層を含みかつ少なくとも１つの基板貫通ビアを有する基板を含むインターポーザーデバイスを形成する第２の例示的な方法を示すフローチャートである。 少なくとも１つのトランジスタを有する半導体層と少なくとも１つの基板貫通ビアを有する基板とを含むインターポーザーデバイスを含むワイヤレスデバイスのブロック図である。 図１のインターポーザーデバイスを製作するための製造プロセスの例示的な態様のデータフロー図である。
本開示の特定の態様が、図面を参照しながら以下で説明される。説明において、共通の特徴が、図面を通じて共通の参照番号によって指定される。本明細書で使用される様々な用語は、特定の実装形態を記述するために使用されるにすぎず、制限するものではない。たとえば、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示さない限り複数形を含むことを意図する。「備える」（「ｃｏｍｐｒｉｓｅ」、「ｃｏｍｐｒｉｓｅｓ」および「ｃｏｍｐｒｉｓｉｎｇ」）という用語は、「含む」（「ｉｎｃｌｕｄｅ」、「ｉｎｃｌｕｄｅｓ」または「ｉｎｃｌｕｄｉｎｇ」）と互換的に使用され得ることがさらに理解され得る。加えて、「ｗｈｅｒｅｉｎ」という用語は、「ｗｈｅｒｅ」と互換的に使用され得ることが理解されよう。本明細書で使用される「例示的」は、例、実装形態、および／または態様を示す場合があるが、選好または好適な実装形態を限定するものとして、または示すものとして解釈されるべきではない。本明細書で使用される、構造、構成要素、動作などの要素を修飾するために使用される順序を示す用語（たとえば、「第１の」、「第２の」、「第３の」など）は、それ自体、別の要素に関する要素の優先順位または順序を示しておらず、要素を、（順序を示す用語の使用を別にすれば）同じ名前を有する別の要素から区別しているだけである。本明細書で使用される「セット」という用語は、１つまたは複数の要素のグループ化を指し、「複数」という用語は、複数の要素を指す。
本開示は、少なくとも１つのトランジスタを含みかつ少なくとも１つの基板貫通ビアを含むインターポーザーデバイスを含むデバイスについて説明する。インターポーザーデバイスは、２つ以上の半導体ダイの間で結合されてもよく、かつ半導体ダイと追加の機能との間の相互接続を提供してもよい。たとえば、インターポーザーデバイスは、２つの半導体ダイの間で垂直に配設されてもよく、それによりダイ積層（たとえば、積層型ダイ構成）が可能になる。インターポーザーデバイスは、少なくとも１つの基板貫通ビアを含む基板を含む。インターポーザーデバイスはまた、少なくとも１つのトランジスタを含む半導体層を含む。少なくとも１つのトランジスタは、インターポーザーにおける切り替え機能を可能にし、少なくとも１つの基板貫通ビアは、インターポーザーデバイスの片側に結合された半導体デバイスがインターポーザーの反対側に結合された半導体デバイスに電気的に結合されることを可能にする。基板は、非限定的な例として、ガラス、シリコンまたはラミネートなど、様々な材料のうちの１つまたは複数から形成され得る。
半導体層は、基板とは別に形成されてもよく、ウェハレベル層転写プロセスの一部として基板に接合され得る。半導体層を基板に接合する前に、少なくとも１つの金属構造（たとえば、１つまたは複数の接合パッドまたは金属線）が、基板の第１の表面上に形成される。誘電体層が、第１の表面上および少なくとも１つの金属構造上に形成されてもよく、平坦化プロセスが、少なくとも１つの金属構造を露出させるために実行されてもよい。平坦化プロセスが完了した後、半導体層は、基板に（たとえば、基板上の誘電体層に）接合される。半導体層は、半導体層の一部と金属構造との間に配設された金属の「バンプ」または「ボール」を使用することなく、基板に接合される。したがって、半導体層と基板（たとえば、基板上の誘電体層）との間の間隙は、金属のバンプまたはボールを使用して２層を接合することによって形成される半導体構造と比較して低減または排除され得る。
半導体層が誘電体に接合された後、キャビティが、少なくとも１つの金属構造の上方の（ａｂｏｖｅ）半導体層内に形成されてもよく、金属が、ビアを形成するためにキャビティ内に堆積されてもよい。半導体層と基板との間にバンプ（またはボール）がないので、ビア内部の金属の少なくとも一部は、少なくとも１つの金属構造（たとえば、ボンディングパッド）と直接かつ緊密に接触する。加えて、ボンディングパッドの下方の（ｂｅｎｅａｔｈ）基板貫通ビア内部に配設された金属は、ボンディングパッドと（たとえば、ボンディングパッドの反対側から）直接かつ緊密に接触し得る。
特定の実装形態では、半導体層は、基板上の誘電体層に直接接合される。例示のために、半導体層は、誘電体層に対して（たとえば、介在層なしに）「押下され」てもよく、それにより、半導体層および誘電体層の原子間に共有結合が形成される。共有結合は、半導体層を誘電体層に付着させる。この実装形態では、誘電体層および半導体層は二酸化ケイ素を含み、共有結合は、二酸化ケイ素の原子間に形成される。代替実装形態では、接着剤層が、誘電体層上に形成される。この実装形態では、半導体層は、接着剤層に添付される。
半導体層が基板に（たとえば、誘電体層に）接合された後、ビア形成などの後処理が、半導体層および基板に対して実行され得る。たとえば、ビアは、キャビティを形成してキャビティ内に金属を堆積させることによって、少なくとも１つの金属構造の上方に形成され得る。半導体層はビア形成の前に基板に接合されるので、半導体と基板とは、ビア形成の前に整合される。したがって、後処理の間に形成されるビアは、半導体層と基板の両方を通して形成される。ビアは接合後に両層を通して形成されるので、ビアは、チップレベル接合プロセスに関連する潜在的な不整合問題を持たない。後処理が完了した後、基板および半導体層は、インターポーザーを形成するためにダイシングされる。
特定の実装形態では、インターポーザーデバイス内部の複数の基板貫通ビアが、インダクタを形成する。たとえば、ボンディングパッド（たとえば、金属構造）のセットが、基板の各側に形成されて複数の基板貫通ビアに結合されてもよく、ボンディングパッドおよび複数の基板貫通ビアのセットが、トロイダルインダクタなどのインダクタを形成し得る。少なくとも１つのキャパシタ（たとえば、金属絶縁体金属キャパシタ）が基板の表面上に形成されて、インダクタに結合されてもよい。少なくとも１つのキャパシタおよびインダクタが、インターポーザー内部に誘導性−容量性（ＬＣ）フィルタを形成し得る。１つまたは複数のビアが、ＬＣフィルタ（たとえば、インダクタおよび／または少なくとも１つのキャパシタ）と半導体層内部の少なくとも１つのトランジスタとを、誘電体層の表面（たとえば、誘電体層上に配設された絶縁層の表面）上の１つまたは複数のボンディングパッドに結合してもよく、半導体ダイが、１つまたは複数のボンディングパッドに電気的に結合されてもよい。金属バンプ（またはボール）は、インターポーザーデバイスの層間の接続を形成するために使用されないけれども、金属バンプ（またはボール）は、インターポーザーデバイスと１つまたは複数の半導体ダイとの間の接続を形成するために使用され得る。たとえば、１つまたは複数の金属バンプ（またはボール）が、１つまたは複数のボンディングパッド上に形成されてもよく、半導体ダイは、１つまたは複数のバンプ（またはボール）に電気的に結合されてもよい。半導体ダイは、電力増幅器などの無線周波数（ＲＦ）回路を含み得る。
インターポーザーデバイスは、半導体層を基板上の誘電体層に結合するために、金属バンプ（またはボール）を使用することなく形成されるので、半導体層と誘電体層との間の間隙は、基板と別の層との間に金属バンプ（またはボール）を有するインターポーザーと比較して低減または排除され得る。半導体層と誘電体層との間の間隙を低減（または排除）することで、インターポーザーデバイスのサイズが低減され、インターポーザーの層間の接続が改善され得る。半導体層および基板はウェハレベル接合プロセスを使用して接合されるので、ビアは、２層を一緒に接合した後、両層を通して同時に形成され得る。２層を一緒に接合した後、両層を通してビアを形成することで、各層内に個別にビアを形成して、層を一緒に接合するときにビアを整合させようとするチップレベルプロセスに関連するビア不整合が低減（または排除）される。加えて、切り替え機能が、インターポーザーの層（たとえば、半導体層）内部の少なくとも１つのトランジスタによって提供されるので、場合によっては半導体ダイ（たとえば、電力増幅器）内に含まれることになる１つまたは複数のトランジスタは存在しない。いくつかの実装形態では、インターポーザーデバイスは、基板貫通ビアを含むインダクタを含む。これらの実装形態では、場合によっては半導体ダイ内に含まれることになる少なくともいくつかのフィルタ処理回路（たとえば、インダクタ）は存在しない。半導体ダイ内に存在するトランジスタ、インダクタまたは両方の数を低減することで、半導体ダイの占有面積（たとえば、表面積）が低減される。したがって、本発明のインターポーザーデバイスは、少なくともいくつかの切り替え機能およびフィルタ処理をインターポーザーにオフロードすることによって、ＲＦ回路を含む半導体ダイのサイズの低減を可能にする。加えて、インターポーザーデバイスは、複数のデバイスの３次元（３Ｄ）統合を（たとえば、複数のデバイス間または半導体ダイ間にインターポーザーを含む積層デバイスを形成することによって）可能にする。
図１を参照すると、少なくとも１つのトランジスタを有する半導体層と少なくとも１つの基板貫通ビアを有する基板とを含むインターポーザーデバイスを含むデバイスの特定の例示的な態様が示され、全体的に１００と指定される。デバイス１００は、基板１０２と、誘電体層１０４と、半導体層１０６と、随意の絶縁層１０８と、半導体デバイス１１２（たとえば、半導体ダイ）とを含む。基板１０２、誘電体層１０４、半導体層１０６および絶縁層１０８は、インターポーザーデバイス１１０と呼ばれる場合がある。インターポーザーデバイス１１０は、２つ以上のデバイスの接続を容易にし得る。たとえば、インターポーザーデバイス１１０は第１のデバイスと第２のデバイスとに結合されてもよく、第１のデバイスと第２のデバイスとの間の接続を可能にし得る。一例として、半導体デバイス１１２は、図１に示され、本明細書でさらに説明されるように、インターポーザーデバイス１１０（たとえば、ビア、少なくとも１つのボンディングパッド）に電気的に結合され得る。２つ以上のデバイスは、半導体ダイ、回路板、集積回路、他の電気デバイス、またはそれらの組合せを含む場合がある。インターポーザーデバイス１１０は、２つ以上のデバイスの３次元（３Ｄ）統合を可能にし得る。たとえば、インターポーザーデバイス１１０は、２つ以上のデバイス間で垂直に配設され得る。このようにして、複数のデバイスが積層されてもよく、それにより、複数のデバイスを互いに隣接して水平に配設することと比較して、複数のデバイスによって占有される表面積が低減される。
インターポーザーデバイス１１０は、基板１０２を含む。基板１０２は、第１の表面１４０と、基板１０２の、第１の表面１４０の反対側にある第２の表面１４２とを有する。基板１０２は、基板の第１の表面１４０から基板の第２の表面１４２まで延びる少なくとも１つの基板貫通ビアを含む。図１に示すように、基板１０２は、第１の基板貫通ビア１１３と、第２の基板貫通ビア１１４と、第３の基板貫通ビア１１５と、他の基板貫通ビアとを含み得る。図１に６つの基板貫通ビアを含むように示されているが、他の実装形態では、基板１０２は、６つより多くの基板貫通ビアを含んでもよく、または６つより少ない基板貫通ビアを含んでもよい。基板１０２は、１つまたは複数の材料から形成され得る。特定の実装形態では、基板１０２はガラス基板を含み、基板貫通ビア１１３〜１１５は少なくとも１つのスルーガラスビア（ＴＧＶ）を含む。別の特定の実装形態では、基板１０２はシリコン基板を含み、基板貫通ビア１１３〜１１５は少なくとも１つのスルーシリコンビア（ＴＳＶ）を含む。別の特定の実装形態では、基板１０２はラミネート基板を含み、基板貫通ビア１１３〜１１５は少なくとも１つのスルーラミネートビアを含む。他の実装形態では、基板１０２は他の材料から形成されてもよい。
少なくとも１つの金属構造は、基板１０２の第１の表面１４０上に配設され得る。少なくとも１つの金属構造は、ボンディングパッド、金属線、または別の金属構造を含む場合がある。たとえば、第１の金属構造１２６（たとえば、第１のボンディングパッド）および第２の金属構造１２７（たとえば、第２のボンディングパッド）は、基板１０２の第１の表面１４０上に配設され得る。図１において４つの金属構造が基板１０２の第１の表面１４０上に配設されているが、他の実装形態では、４つより多いかまたは４つより少ない金属構造が、基板１０２の第１の表面１４０上に配設されてもよい。加えて、１つまたは複数の金属構造（たとえば、ボンディングパッド、金属線など）が、基板１０２の第２の表面１４２上に配設されてもよい。たとえば、第３の金属構造１２８（たとえば、第３のボンディングパッド）および第４の金属構造１２９（たとえば、第４のボンディングパッド）。
図１に示す向きにおいて、第１の表面１４０上に配設される各金属構造の少なくとも一部は、少なくとも１つの基板貫通ビアの真上に配設され得る。たとえば、第１の金属構造１２６の少なくとも一部は、第１の基板貫通ビア１１３の真上に配設されてもよく、第２の金属構造１２７の少なくとも一部は、第２の基板貫通ビア１１４および第３の基板貫通ビア１１５の真上に配設されてもよい。図１に示す向きにおいて、第２の表面１４２上に配設される各金属構造の少なくとも一部は、少なくとも１つの基板貫通ビアの下方に（ｂｅｎｅａｔｈ）（たとえば、真下に（ｕｎｄｅｒ））配設され得る。たとえば、第３の金属構造１２８の少なくとも一部は、第１の基板貫通ビア１１３および第２の基板貫通ビア１１４の下方に配設されてもよく、第４の金属構造１２９の少なくとも一部は、第３の基板貫通ビア１１５の下方に配設されてもよい。金属構造１２６〜１２９および基板貫通ビア１１３〜１１５の相対位置は、基板１０２の向きに依存する。
複数の金属構造は、基板貫通ビアによって一緒に電気的に結合されてもよい。たとえば、第１の金属構造１２６は第１の基板貫通ビア１１３によって第３の金属構造１２８に結合されてもよく、第３の金属構造１２８は第２の基板貫通ビア１１４によって第２の金属構造１２７に結合されてもよく、第２の金属構造１２７は、第３の基板貫通ビア１１５によって第４の金属構造１２９に結合されてもよい。基板貫通ビアの各々の内部に配設された金属は、直接かつ緊密に接触し得る。たとえば、第１の基板貫通ビア１１３内部に配設された金属は、第１の金属構造１２６および第３の金属構造１２８と直接接触し、第２の基板貫通ビア１１４内部に配設された金属は、第２の金属構造１２７および第３の金属構造１２８と直接接触し、第３の基板貫通ビア１１５内部に配設された金属は、第２の金属構造１２７および第４の金属構造１２９と直接接触し得る。本明細書で使用する２つの構成要素が互いに接触して介在層または（空気以外の）他の構成要素が存在しない場合、２つの構成要素は「直接かつ緊密に接触」する。本明細書で使用するように、２つの構成要素間は接続されているが、介在層または構成要素が存在する場合、２つの構成要素は一緒に「結合され」ている。
基板１０２は、誘電体層１０４を含み得る。誘電体層１０４は、基板１０２の第１の表面１４０上に配設され得る。特定の実装形態では、誘電体層１０４は、第１の酸化物を含む。例示的な非限定的な例として、誘電層１０４は二酸化ケイ素を含み得る。他の実装形態では、誘電体層１０４は他の材料を含む場合がある。誘電体層１０４の部分は、第１の表面１４０上に配設された金属構造間に位置してもよい。たとえば、図１に示すように、誘電体層の部分は、第１の金属構造１２６と第２の金属構造１２７との間に位置してもよい。誘電体層１０４は、第１の金属構造１２６および第２の金属構造１２７など、第１の表面１４０上に配設された金属構造を電気的に絶縁するように構成され得る。誘電体層１０４を形成するために、図２Ａ〜図２Ｇを参照しながらさらに説明するように、誘電体材料は、基板１０２の第１の表面１４０上および金属構造上に配設されてもよく、平坦化プロセスが、金属構造の表面を露出させるために実行されてもよい。平坦化プロセスによって、誘電体層１０４の厚さは、金属構造１２６、１２７の厚さと同じに（または実質的に等しく）なり得る。本明細書で使用するように、実質的に等しいは、等しいか、あるいは設計公差、製作もしくは製造公差、または測定公差などの公差内にある測定値を指す。
インターポーザーデバイス１１０は、基板１０２に（たとえば、基板１０２上の誘電体層１０４に）接合された半導体層１０６を含む。半導体層１０６は、少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを含む。たとえば、半導体層１０６は、例示的なトランジスタ１１６を含み得る。図１に示すように、半導体層１０６は、複数のトランジスタを含み得る。他の実装形態では、半導体層１０６は、単一のトランジスタまたは３つ以上のトランジスタを含む場合がある。本明細書ではＣＭＯＳトランジスタとして説明しているが、他の実装形態では、半導体層１０６は、少なくとも１つのＣＭＯＳトランジスタの代わりに少なくとも１つのスイッチを含む場合がある。たとえば、半導体層は、少なくとも１つの電界効果トランジスタ、少なくとも１つのバイポーラ接合トランジスタ（ＢＪＴ）、または（たとえば、入力に基づいて少なくとも２つの出力の間で切り替え機能を実行するために）入力に基づいて少なくとも２つの出力のうちの１つを選択的に出力するように構成された別の構成要素を含む場合がある。このようにして、半導体層１０６は、（たとえば、少なくとも１つのＣＭＯＳトランジスタまたは他のスイッチによって）切り替え機能を可能にするように構成され得る。
半導体層１０６は、基板１０２に（たとえば、基板１０２上の誘電体層１０４に）接合される。特定の実装形態では、半導体層１０６の第１の表面１４４の少なくとも一部は、１つまたは複数の誘電体部分（たとえば、誘電体層１０４の部分）と直接接触する。この実装形態では、半導体層１０６は、第２の酸化物を含む。例示的な非限定的な例として、半導体層１０６は二酸化ケイ素を含み得る。図２Ａ〜図２Ｇを参照しながらさらに説明するように、半導体層１０６が接合プロセスの間に誘電体層１０４に対して押下されるとき、共有結合が、誘電体層（たとえば、第１の酸化物）の原子と半導体層（たとえば、第２の酸化物）の原子との間で形成され得る。共有結合は、半導体層１０６を誘電体層１０４に付着させ、それにより、半導体層１０６を基板１０２に接合させ得る。別の特定の実装形態では、接着剤層（図示せず）は、基板１０２（たとえば、誘電体層１０４）と半導体層１０６との間に配設される場合がある。接着剤層は、グルーまたは別の接着剤を含んでもよく、半導体層１０６を誘電体層１０４に付着させるように構成されてもよい。他の実装形態では、半導体層１０６は、金属間接合または他の接合技法など、他の技法を使用して基板１０２に接合されてもよい。半導体層１０６は、トランジスタ１１６（たとえば、第１のＣＭＯＳトランジスタ）のソース接点１３０がソース／ドレイン領域１３２と基板１０２との間に位置する向きにおいて、基板１０２に接合され得る。半導体層１０６のそのような向きは、トランジスタを含む層の従来の向きと比較して、アップサイドダウンと呼ばれる場合がある。
いくつかの実装形態では、インターポーザーデバイス１１０は、絶縁層１０８を含む。絶縁層は、半導体層１０６の第２の表面１４６上に配設され得る。絶縁層１０８は、埋込み酸化物（ＢＯｘ）層を含み得る。絶縁層１０８は、トランジスタまたは他の金属構造など、半導体層１０６の構成要素を、他の構成要素から電気的に絶縁するように構成され得る。絶縁層１０８は随意であり、少なくともいくつかの実装形態においては存在しない場合がある。
インターポーザーデバイス１１０は、半導体層１０６の少なくとも一部、（絶縁層１０８が存在する場合）絶縁層１０８の少なくとも一部、または両方を通して延びる１つまたは複数のビアを含み得る。たとえば、インターポーザーデバイスは、第２のビア１２２と第１のビア１２０とを含み得る。図１に示すように、第２のビア１２２は、絶縁層１０８の全体および半導体層１０６の全体を通して延びてもよく、第１のビア１２０は、絶縁層１０８の全体および半導体層１０６の一部を通して延びてもよい。少なくとも１つのビアは、図１に示す向きにおいて、基板１０２の第１の表面１４０上に配設された金属構造の上方に（ａｂｏｖｅ）（または真上に（ｏｖｅｒ））位置してもよい。たとえば、第２のビア１２２は、第１の金属構造１２６の上方に位置してもよい。いくつかの実装形態では、少なくとも１つのビアが、半導体層１０６内部のトランジスタの上方に（または真上に）位置してもよい。たとえば、第１のビア１２０は、図１に示す向きにおいて、トランジスタ１１６の上方に位置してもよい。
半導体層１０６は、基板１０２上の誘電体層１０４に直接接合されるので、金属バンプ（またはボール）は、半導体層１０６の構成要素を金属構造１２６および１２７など、基板１０２の構成要素に接合するために使用されない。金属バンプ（たとえば、バンプアタッチメント）は層を接合するために使用されないので、半導体層１０６と誘電体層１０４（たとえば、基板１０２）との間の間隙は、金属バンプ（またはボール）を使用して層を接合することによって形成される半導体デバイスと比較して、低減または排除され得る。加えて、半導体層１０６内部のビア内に配設された金属は、基板１０２の第１の表面１４０上に配設された金属構造と直接かつ緊密に接触し得る。たとえば、第２のビア１２２内部に配設された金属は、第１の金属構造１２６（たとえば、第１のボンディングパッド）と直接接触し得る。半導体層１０６と誘電体層１０４との間の間隙を低減（または排除）すること、ならびに金属構造（たとえば、ボンディングパッド）と直接接触しているビア内に金属を有することで、インターポーザーデバイス１１０の寸法（たとえば、高さまたは厚さ）が低減され、半導体層１０６および基板１０２の構成要素間の電気的接続が改善され得る。
インターポーザーデバイス１１０は、半導体層１０６（または絶縁層１０８が存在する場合は絶縁層１０８）上に配設された少なくとも１つのボンディングパッドを含み得る。たとえば、少なくとも１つのボンディングパッドは、絶縁層１０８上に配設されたボンディングパッド１２４を含み得る。図１に示すように、絶縁層１０８は、半導体層１０６と少なくとも１つのボンディングパッド（たとえば、ボンディングパッド１２４）との間に配設され得る。他の実装形態では、絶縁層１０８は存在せず、ボンディングパッド１２４は、半導体層１０６上に配設される。半導体層１０６は、少なくとも１つのボンディングパッドと基板１０２との間に位置してもよく、少なくとも１つのボンディングパッドは、半導体デバイス１１２などのデバイスに電気的に結合されるように構成され得る。例示のために、１つまたは複数の金属バンプ（またはボール）は、少なくとも１つのボンディングパッド上に配設されてもよく、半導体デバイス１１２は、１つまたは複数の金属バンプ（またはボール）を使用してインターポーザーデバイス１１０に結合されてもよい。半導体デバイス１１２およびインターポーザーデバイス１１０は、（たとえば、半導体層１０６および誘電体層１０４を参照しながら上記で説明したように、面対面接合または接着剤を使用して）直接接合されるのではないので、金属バンプ（またはボール）が、インターポーザーデバイス１１０を半導体デバイス１１２に結合するために使用され得る。
絶縁層１０８（または絶縁層１０８が存在しない場合は半導体層１０６）上に配設された少なくとも１つのボンディングパッドは、１つまたは複数のビアによって基板１０２の構成要素に、および半導体層１０６の構成要素に結合され得る。たとえば、ボンディングパッド１２４は、第２のビア１２２によって第１の金属構造１２６に結合されてもよく、ボンディングパッド１２４は、第１のビア１２０によってトランジスタ１１６に結合されてもよい。図１に示すように、第２のビア１２２は、ボンディングパッド１２４から絶縁層１０８および半導体層１０６を通して第１の金属構造１２６まで延びてもよい。いくつかの実装形態では、少なくとも１つのボンディングパッドは、基板１０２の第２の表面１４２上の金属構造に（および第２の半導体デバイスが基板１０２の第２の表面１４２に結合されている場合は第２の半導体デバイスに）電気的に接続されてもよい。例示のために、第２のビア１２２内部に配設された金属は、第１の金属構造１２６の第１の表面と直接接触してもよく、第１の基板貫通ビア１１３内部に配設された第２の金属は、第１の金属構造１２６の第２の表面と直接接触してもよく、ボンディングパッド１２４は、第２のビア１２２、第１の金属構造１２６、および第１の基板貫通ビア１１３によって第３の金属構造１２８に結合されてもよい。特定の実装形態では、金属構造（たとえば、第１の金属構造１２６）は、第１のビア（たとえば、第１の基板貫通ビア１１３）によって少なくとも１つのボンディングパッドのうちの第１のボンディングパッド（たとえば、ボンディングパッド１２４）に結合されてもよく、第１のボンディングパッドは、第２のビア（たとえば、第２のビア１２２）によって金属構造に結合されてもよく、第１のボンディングパッドは、第３のビア（たとえば、第１のビア１２０）によって少なくとも１つのＣＭＯＳトランジスタに結合されてもよい。
特定の実装形態では、インターポーザーデバイス１１０は、インダクタを含み得る。たとえば、インダクタは、基板１０２上に配設された１つまたは複数の金属構造と基板１０２内部の複数の基板貫通ビアとを含み得る。特定の実装形態では、インダクタは、金属構造１２６〜１２９と基板貫通ビア１１３〜１１５とを含む。インダクタは、トロイダルインダクタまたは別のタイプのインダクタを含み得る。インターポーザーデバイス１１０はまた、基板１０２の表面上に配設されかつインダクタに結合された、１つまたは複数のキャパシタを含み得る。たとえば、インターポーザーデバイス１１０は、基板１０２の第１の表面１４０上に配設されたキャパシタ１１８を含み得る。１つまたは複数のキャパシタは、金属絶縁体金属（ＭＩＭ）キャパシタまたは他のタイプのキャパシタを含み得る。
フィルタ（たとえば、誘導性−容量性（ＬＣ）フィルタ）は、インダクタ（たとえば、金属構造１２６〜１２９および基板貫通ビア１１３〜１１５）とキャパシタ１１８とを含み得る。フィルタは、半導体デバイス１１２からの信号をフィルタ処理するように構成され得る。特定の実装形態では、半導体デバイス１１２は、電力増幅器など、無線周波数（ＲＦ）回路または１つもしくは複数のＲＦデバイスを含む。インターポーザーデバイス１１０内部のフィルタは、半導体デバイス１１２内の電力増幅器による増幅の前に（または増幅に続いて）ＲＦ信号をフィルタ処理するように構成され得る。他の実装形態では、半導体デバイス１１２は低雑音増幅器を含んでもよく、インターポーザーデバイス１１０内部のフィルタは、半導体デバイス１１２内の低雑音増幅器による増幅の前に（または増幅に続いて）ＲＦ信号をフィルタ処理するように構成されてもよい。特定の実装形態では、デバイス１００（たとえば、半導体デバイス１１２およびインターポーザーデバイス１１０）は、送信機内、受信機内、またはトランシーバ内に含まれてもよい。送信機、受信機、またはトランシーバは、モバイルフォン、ポータブルコンピューティングデバイス、ラップトップコンピュータ、タブレットコンピュータ、コンピュータ化時計、全地球測位システム、エンターテイメントシステム、車両（または車両の構成要素）、または別のデバイスなどのモバイルデバイス内に含まれてもよい。追加または代替として、送信機、受信機、またはトランシーバは、モバイル通信システムの基地局内に含まれてもよい。
特定の実装形態では、インターポーザーデバイス１１０は、少なくとも１つのＣＭＯＳトランジスタと、無線周波数信号をフィルタ処理するように構成されたフィルタとを含む。少なくとも１つのＣＭＯＳトランジスタは、トランジスタ１１６を含み得る。フィルタは、少なくとも１つのキャパシタとインダクタとを含む。例示のために、少なくとも１つのキャパシタはキャパシタ１１８を含んでもよく、インダクタは、基板１０２の１つまたは複数の表面上に配設された複数の金属構造（たとえば、金属構造１２６〜１２９）と、基板１０２内部の複数の基板貫通ビア（たとえば、基板貫通ビア１１３〜１１５）とによって形成されたインダクタを含んでもよい。インターポーザーデバイス１１０は、インターポーザーデバイス１１０の表面上に配設されたボンディングパッド（たとえば、ボンディングパッド１２４）をさらに含んでもよい。ボンディングパッド１２４は、インターポーザーデバイス１１０内部のビア（たとえば、第２のビア１２２）によってフィルタに結合されてもよく、ビア内部に配設された金属は、複数の金属構造のうちの少なくとも１つ（たとえば、第１の金属構造１２６）と直接接触し得る。
動作中、半導体デバイス１１２は、送信機の一部としてＲＦ信号を受信し得る。たとえば、ＲＦ信号は、ベースバンドプロセッサまたは送信チェーンの別の構成要素から受信されてもよく、別の構成要素は、半導体デバイス１１２とは異なる半導体ダイ上に位置してもよい。ＲＦ信号は、ボンディングパッド１２４を介してインターポーザーデバイス１１０に供給されてもよく、ＲＦ信号は、第２のビア１２２によってフィルタ（たとえば、キャパシタ１１８と、金属構造１２６〜１２９および基板貫通ビア１１３〜１１５から形成されたインダクタ）に供給されてもよい。インターポーザーデバイス１１０内部のフィルタはＲＦ信号をフィルタ処理してもよく、フィルタ処理されたＲＦ信号は、別のビア（図示せず）によって半導体デバイス１１２に返されてもよい。追加または代替として、１つまたは複数の入力が、第１のビア１２０を使用してトランジスタ１１６に供給されてもよい。トランジスタ１１６は、入力信号に基づいて複数の出力信号のうちの１つを選択的に供給してもよく、選択された出力信号は、別のビア（図示せず）によって半導体デバイス１１２に返されてもよい。したがって、フィルタ処理（たとえば、インターポーザーデバイス１１０内部のフィルタを使用する）および切り替え機能（たとえば、半導体層１０６内部の少なくとも１つのＣＭＯＳキャパシタを使用する）は、半導体デバイス１１２からインターポーザーデバイス１１０にオフロードされ得る。
インターポーザーデバイス１１０は、半導体層１０６を基板１０２上の誘電体層１０４に結合するために金属バンプ（またはボール）を使用することなく形成されるので、半導体層１０６と誘電体層１０４との間の間隙は、基板と別の層との間に金属バンプ（またはボール）を有するインターポーザーと比較して低減または排除され得る。半導体層１０６と誘電体層１０４との間の間隙を低減（または排除）することで、インターポーザーデバイス１１０のサイズ（たとえば、厚さ）が低減され、インターポーザーデバイス１１０の層間の接続が改善され得る。半導体層１０６および基板１０２（たとえば、誘電体層１０４）はウェハレベル接合プロセスを使用して接合されるので、ビアは、２層を一緒に接合した後、両層を通して同時に形成され得る。２層を一緒に接合した後、両層を通してビアを形成することで、各層内に個別にビアを形成して、層を一緒に接合するときにビアを整合させようとするチップレベルプロセスに関連するビア不整合が低減（または排除）される。加えて、切り替え機能が、インターポーザーデバイス１１０の層（たとえば、半導体層１０６）内部の少なくとも１つのＣＭＯＳトランジスタによって提供されるので、場合によっては半導体デバイス１１２内に含まれることになる１つまたは複数のトランジスタは存在しない。いくつかの実装形態では、インターポーザーデバイス１１０は、基板貫通ビア１１３〜１１５を含むインダクタを含む。これらの実装形態では、場合によっては半導体デバイス１１２内に含まれることになる少なくともいくつかのフィルタ処理回路（たとえば、インダクタおよびキャパシタ）は、半導体デバイス１１２内に存在しない。半導体デバイス１１２内のトランジスタ、インダクタまたは両方の数を低減することで、半導体デバイス１１２の占有面積（たとえば、表面積）が低減される。したがって、インターポーザーデバイス１１０は、少なくともいくつかの切り替え機能およびフィルタ処理をインターポーザーデバイス１１０にオフロードすることによって、半導体デバイス１１２のサイズの低減を可能にする。加えて、インターポーザーデバイス１１０は、複数のデバイスの３−Ｄ統合を（たとえば、複数のデバイス間もしくは半導体ダイ間、または半導体デバイスとパッケージとの間に配設されたインターポーザーデバイス１１０を含む積層デバイスを形成することによって）可能にする。
図２Ａ〜図２Ｇは、半導体層を基板の接合することによってインターポーザーデバイスを形成するための例示的なプロセスの段階を示す。インターポーザーデバイスは、少なくとも１つのＣＭＯＳトランジスタを含む半導体層と少なくとも１つの基板貫通ビアを含む基板とを含む。インターポーザーデバイスは、図１のインターポーザーデバイス１１０であり得る。特定の実装形態では、プロセスのステップは、図６を参照しながら説明する１つまたは複数のデバイスによって開始および／または実行され得る。
図２Ａを参照すると、半導体層を基板の接合することによってインターポーザーデバイスを形成するための例示的なプロセスの少なくとも１つの段階の第１の例示的な図が示される。図２Ａに示すように、プロセスは、基板２０２に対して開始する。基板２０２は、図１の基板１０２を含んでもよく、またはそれに対応してもよい。基板２０２は、ガラス基板、シリコン基板、ラミネート基板、または別のタイプの基板を含んでもよい。
図２Ｂを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも１つの段階の第２の例示的な図が示される。図２Ｂに示すように、基板貫通ビア２１３〜２１５は、基板２０２内部に形成され得る。基板貫通ビア２１３〜２１５は、図１の基板貫通ビア１１３〜１１５を含んでもよく、またはそれに対応してもよい。基板貫通ビア２１３〜２１５は、基板２０２内部にキャビティを形成することによって、およびキャビティ内部に金属を堆積させることによって形成され得る。キャビティは、基板２０２を通して延びるキャビティを形成するために、ドリル加工によって、エッチングによって、レーザーを使用することによって、または別の技法によって形成され得る。基板貫通ビア２１３〜２１５が形成された後、１つまたは複数の金属構造が、基板２０２の第１の表面２４０上に形成されてもよく、または添付されてもよい。たとえば、金属構造２２６および２２７は、基板２０２の第１の表面２４０に形成（または添付）され得る。金属構造２２６および２２７は、図１の金属構造１２６および１２７を含んでもよく、またはそれらに対応してもよい。特定の非限定的な例として、金属構造２２６および２２７は、ボンディングパッドであり得る。
金属構造２２６および２２７の少なくとも一部は、基板貫通ビア１１３〜１１５のうちの少なくとも１つの真上の（たとえば、上方の）第１の表面２４０に形成（または添付）され得る。たとえば、第１の金属構造２２６の少なくとも一部は、第１の基板貫通ビア２１３の真上に形成（または添付）されてもよく、第２の金属構造２２７の少なくとも一部は、第２の基板貫通ビア２１４の真上に形成（または添付）されてもよく、かつ第２の金属構造２２７の少なくとも一部は、第３の基板貫通ビア２１５の真上に形成（または添付）されてもよい。金属構造２２６および２２７が形成（または添付）された後、金属構造２２６および２２７は、少なくとも１つの基板貫通ビア内に堆積された金属と直接かつ緊密に接触し得る。たとえば、第１の基板貫通ビア２１３内部に配設された金属は、第１の金属構造２２６と直接接触し得る。
加えて、金属構造は、基板２０２の第２の表面２４２（たとえば、基板２０２の、第１の表面２４０と反対側の表面）に形成（または添付）され得る。たとえば、第３の金属構造２２８の少なくとも一部は、第１の基板貫通ビア２１３の下方に（たとえば、真下に）形成（または添付）されてもよく、第３の金属構造２２８の少なくとも一部は、第２の基板貫通ビア２１４の下方に形成（または添付）されてもよく、かつ第４の金属構造２２９の少なくとも一部は、第３の基板貫通ビア２１５の下方に形成（または添付）されてもよい。加えて、例示的なキャパシタ２１８など、１つまたは複数のキャパシタは、基板２０２の第１の表面２４０に形成（または添付）され得る。キャパシタ２１８は、図１のキャパシタ１１８を含んでもよく、またはそれに対応してもよい。
金属構造が形成された後、誘電体材料が、誘電体層２０４を形成するために、金属構造および基板の第１の表面２４０の真上に堆積され得る。誘電体層２０４は、図１の誘電体層１０４を含んでもよく、またはそれに対応してもよい。特定の実装形態では、誘電体材料は、第１の酸化物を含む。第１の酸化物は、二酸化ケイ素であり得る。
図２Ｃを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも１つの段階の第３の例示的な図が示される。図２Ｃに示すように、平坦化プロセスが、金属構造２２６および２２７の表面を露出させるために誘電体層２０４に対して実行され得る。平坦化プロセスは、誘電体層２０４の一部を、下方の金属構造２２６および２２７の表面まで除去してもよい。たとえば、平坦化プロセスが実行された後、誘電体層２０４（またはそれの一部）の厚さは、金属構造２２６および２２７厚さに実質的に等しい。加えて、平坦化プロセスは、誘電体層２０４の表面を研磨し得る。たとえば、平坦化プロセスが完了した後、誘電体層２０４の露出された表面は滑らかであり得る。
図２Ｄを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも１つの段階の第４の例示的な図が示される。図２Ｄに示すように、半導体層２０６は、基板２０２の誘電体層２０４に接合され得る。半導体層２０６を基板２０２の誘電体層２０４に接合することは、半導体層２０６を基板２０２に接合することを指す場合がある。図２に示すように、半導体層２０６の第１の表面２４４は、誘電体層２０４に接合され得る。半導体層２０６は、例示的なトランジスタ２１６など、少なくとも１つのＣＭＯＳトランジスタを含み得る。半導体層２０６は、図１の半導体層１０６を含んでもよく、またはそれに対応してもよく、トランジスタ２１６は、図１のトランジスタ１１６を含んでもよく、またはそれに対応してもよい。半導体層２０６は事前成形されかつ事前パッケージ化されてもよく、または半導体層２０６（および半導体層２０６内部に含まれる少なくとも１つのトランジスタ）は基板２０２とは別個に形成されてもよい。半導体層２０６は、ソース接点２３０がソース／ドレイン領域２３２と基板２０２との間に位置する向きにおいて、基板２０２に接合され得る。
半導体層２０６は、ウェハレベル接合プロセスを使用して基板２０２に接合され得る。ウェハレベルプロセスは、少なくとも１つの層（たとえば、基板２０２）が未だウェハの一部である間に集積回路層に対して実行される、半導体製作またはパッケージングプロセスを指す。チップレベルプロセスは、ウェハが、個別の集積回路ダイにダイシングされた（たとえば、スライスされた）後に、集積回路層に対して実行される半導体製作またはパッケージングプロセスを指す。
特定の実装形態では、半導体層２０６は、半導体層２０６を誘電体層２０４に対して直接押下することによって基板２０２に接合され得る。この実装形態では、半導体層２０６は、二酸化ケイ素または別の酸化物であってもよい第２の酸化物を含む。半導体層２０６を誘電体層２０４に対して押下することで、共有結合が、半導体層２０６の酸化物内部の原子と誘電体層２０４の酸化物内部の原子との間に形成され得る。共有結合は、半導体層２０６を誘電体層２０４に付着させ得る。いくつかの実装形態では、層（たとえば、誘電体層２０４および半導体層２０６）の表面は、接合する前に活性化され得る。たとえば、表面は、プラズマ活性化ツールまたは他の活性化ツールを用いて活性化され得る。
別の特定の実装形態では、半導体層２０６を基板２０２に接合する前に、接着剤層（図示せず）を形成するために、接着材料が、誘電体層２０４上に堆積され得る。この実装形態では、半導体層２０６を基板２０２に接合するために、半導体層２０６が、接着剤層に添付され得る。他の実装形態では、メタルオンメタル接合プロセスなど、他の接合プロセスが使用される場合がある。
半導体層２０６は誘電体層２０４に直接接合されるので、金属バンプ（またはボール）は、基板２０２の構成要素を半導体層２０６の構成要素に接合するために使用されない。金属バンプ（またはボール）は使用されないので、半導体層と誘電体層２０４（たとえば、基板２０２）との間の間隙は、２層間の接続のために金属バンプ（またはボール）を使用する接合プロセスと比較して、低減または排除され得る。２層間の間隙を低減（または排除）することで、インターポーザーデバイスの寸法（たとえば、厚さ）が低減され、２層内部の構成要素間の接続が改善される。
図２Ｅを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも１つの段階の第５の例示的な図が示される。図２Ｅに示すように、絶縁材料２０８を形成するために、絶縁材料が半導体層２０６上に堆積され得る。絶縁材料は、半導体層２０６の第２の表面２４６（たとえば、半導体層２０６の、誘電体層２０４と接触している第１の表面２４４と反対側の表面）上に堆積され得る。絶縁層２０８は、図１の絶縁層１０８を含んでもよく、またはそれに対応してもよい。特定の実装形態では、絶縁層２０８は、埋込み酸化物（ＢＯｘ）層であり得る。絶縁層２０８は随意であり、いくつかの実装形態では含まれない場合がある。
図２Ｆを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも１つの段階の第６の例示的な図が示される。この段階において、インターポーザーデバイス２１０が形成され得る。インターポーザーデバイス２１０は、図１のインターポーザーデバイス１１０を含んでもよく、またはそれに対応してもよい。インターポーザーデバイス２１０は、基板２０２と、誘電体層２０４と、半導体層２０６と、随意の絶縁層２０８と、トランジスタ２１６と、金属構造２２６〜２２９と、基板貫通ビア２１３〜２１５とを含み得る。
図２Ｆに示すプロセスの段階の間、１つまたは複数のビアが、インターポーザーデバイス２１０内に形成され得る。ビアは、絶縁層２０８（またはそれの一部）を通して、半導体層２０６（またはそれの一部）を通して、または両方を通して延びてもよい。実例となる例として、第２のビア２２２および第１のビア２２０が形成され得る。第２のビア２２２および第１のビア２２０は、図１の第２のビア１２２または第１のビア１２０を含んでもよく、またはそれに対応してもよい。ビアは、インターポーザーデバイス２１０の後処理の間に形成され得る。図２Ｆに示すように、第２のビア２２２は、絶縁層２０８を通してかつ半導体層２０６を通して延びてもよく、第１のビア２２０は、絶縁層２０８を通してかつ半導体層２０６の一部を通して延びてもよい。ビア２２０および２２２は、インターポーザーデバイス２１０の層（たとえば、絶縁層２０８および半導体層２０６）内部にキャビティを形成することによって、ならびにビア２２０および２２２を形成するためにキャビティ内部に金属を堆積させることによって形成され得る。キャビティは、インターポーザーデバイス２１０の１つまたは複数の層のうちの１つまたは複数の部分を通して延びるキャビティを形成するために、ドリル加工によって、エッチングによって、レーザーを使用することによって、または別の技法によって形成され得る。ビアのうちの少なくとも１つは、基板２０２上に配設された金属構造のうちの少なくとも１つの一部の真上に（たとえば、上方に）形成され得る。たとえば、第２のビア２２２は、第１の金属構造２２６の一部の真上に形成されてもよく、第２のビア２２２内部に配設された金属は、第１の金属構造２２６と直接接触し得る。
ビアが形成された後、１つまたは複数のボンディングパッドが、インターポーザーデバイス２１０の表面上に配設され得る。たとえば、ボンディングパッド２２４を含む１つまたは複数のボンディングパッドは、絶縁層２０８の表面（または絶縁層２０８が省略される実装形態では、半導体層２０６の表面）上に配設（たとえば、形成または添付）され得る。ボンディングパッド２２４は、図１のボンディングパッド１２４を含んでもよく、またはそれに対応してもよい。１つまたは複数のボンディングパッドは、インターポーザーデバイス２１０の外部にある半導体デバイスまたはダイなど、別のデバイスに電気的に結合されるように構成され得る。１つまたは複数のボンディングパッドは、基板２０２の１つまたは複数の構成要素に結合され得る。たとえば、ボンディングパッド２２４は、第２のビア２２２によって第１の金属構造２２６に結合され得る（たとえば、第２のビア２２２は、ボンディングパッド２２４と第１の金属構造２２６との間に位置してもよく、第２のビア２２２内部に配設された金属は、ボンディングパッド２２４と第１の金属構造２２６とに直接接触し得る）。第１の金属構造２２６は、少なくとも１つの基板貫通ビア（たとえば、第１の基板貫通ビア２１３）によって基板２０２の反対側の金属構造に結合されるので、ボンディングパッド２２４は、インターポーザーデバイス２１０の第１の表面（たとえば、絶縁層２０８の表面）とインターポーザーデバイスの第２の表面（たとえば、基板２０２の第２の表面２４２）との間の接続を提供し得る。
１つまたは複数のボンディングパッドが絶縁層２０８（または絶縁層２０８が省略される実装形態では、半導体層２０６）上に配設された後、層２０２、２０４、２０６および２０８は、インターポーザーデバイス２１０を形成するためにダイシングされ得る。たとえば、層２０２、２０４、２０６および２０８は、目標寸法を有するインターポーザーデバイス２１０を形成するために、設計仕様に基づいてダイシング（たとえば、切断）され得る。例示のために、ダイシングの後、半導体層２０６および基板２０２は同じ設計仕様に基づいて同時にダイシングされるので、半導体層２０６および基板２０２は、実質的に等しい少なくとも２つの寸法（たとえば、長さおよび幅）を有し得る。
図２Ｇを参照すると、インターポーザーデバイスを形成するためのプロセスの少なくとも１つの段階の第７の例示的な図が示される。図２Ｇに示す段階は、インターポーザーデバイス２１０の形成の後に発生し得る。図２Ｇに示すように、半導体デバイス２１２は、インターポーザーデバイス２１０に電気的に結合され得る。半導体デバイス２１２は、図１の半導体デバイス１１２を含んでよく、またはそれに対応してよい。特定の実装形態では、半導体デバイス２１２は、増幅器（たとえば、電力増幅器または低雑音増幅器）を含む。半導体デバイス２１２は、１つまたは複数のボンディングパッド（たとえば、ボンディングパッド２２４）に添付された１つまたは複数の金属バンプ（またはボール）を使用してインターポーザーデバイス２１０に結合され得る。追加または代替として、インターポーザーデバイス２１０は、第２の半導体デバイス２５０に結合され得る。第２の半導体デバイス２５０は、半導体ダイまたは半導体パッケージを含み得る。第２の半導体デバイス２５０は、基板２０２の第２の表面２４２上に配設された１つまたは複数の金属構造（たとえば、第３の金属構造２２８および第４の金属構造２２９）に添付された１つまたは複数の金属バンプ（またはボール）を使用してインターポーザーデバイス２１０に結合され得る。インターポーザーデバイス２１０は、半導体デバイス２１２と第２の半導体デバイス２５０との間の１つまたは複数の電気的接続を可能にするように構成され得る。たとえば、１つまたは複数のビア、１つまたは複数の金属構造、および１つまたは複数の基板貫通ビアは、半導体デバイス２１２と第２の半導体デバイス２５０との間の電気的接続を可能にし得る。
したがって、図２Ａ〜図２Ｇを参照しながら説明したインターポーザーデバイスを形成するプロセスは、インターポーザーデバイス２１０を形成する。そのプロセスは、基板２０２および半導体層２０６の構成要素を接続させるために金属バンプ（またはボール）を使用することなく、半導体層２０６を誘電体層２０４に接合することによって、半導体層２０６と誘電体層２０４との間の間隙を低減（または排除）する。間隙を低減（または排除）することで、インターポーザーデバイス２１０の厚さが低減され、層間の接続が改善される。加えて、インターポーザーデバイス２１０はウェハレベルプロセスを使用して形成されるので、層は、インターポーザーデバイス２１０がダイシングされる前に接合され、それにより、層の少なくとも２つの寸法（たとえば、長さおよび幅）が同じになる。加えて、少なくともいくつかのビア（たとえば、第２のビア２２２および第１のビア２２０）は、半導体層２０６が基板２０２に接合された後に形成されるので、ビア不整合は、ビアを個別に層内に形成し、それにより層を一緒に接合する前にビアを整合させようとすることと比較して、低減（または排除）される。
図３を参照すると、少なくとも１つのトランジスタを有する半導体層を含みかつ少なくとも１つの基板貫通ビアを有する基板を含むインターポーザーデバイスを形成する第１の例示的な方法のフローチャートが示され、全体的に３００と指定される。特定の実装形態では、方法３００は、図６を参照しながら説明する１つまたは複数のデバイスによって開始および／または実行され得る。
方法３００は、３０２において、基板内に少なくとも１つのキャビティを形成するステップと、３０４において、基板内部に少なくとも１つの基板貫通ビアを形成するために少なくとも１つのキャビティ内部に第１の金属を堆積させるステップとを含む。たとえば、図２Ｂを参照すると、キャビティは基板２０２内部に形成されてもよく、金属は、第１の基板貫通ビアを形成するためにキャビティ内部に堆積されてもよい。キャビティは、エッチングによって、ドリル加工によって、レーザーを使用することによって、または別のビア形成技法によって形成され得る。金属は、銅、合金、または電気を伝導するように構成された別の金属であり得る。キャビティ内に金属を堆積させることで、第１の基板貫通ビア２１３が形成され得る。
方法３００は、３０６において、基板の表面上に金属構造を配設するステップを含む。金属構造は、少なくとも１つの基板貫通ビアのうちの１つまたは複数の真上に（たとえば、上方に）配設（たとえば、形成または添付）され、金属構造は、第１の金属と直接接触する。たとえば、図２Ｂを参照すると、第１の金属構造２２６は、基板２０２の第１の表面２４０上の第１の基板貫通ビア２１３の真上に配設され得る。
方法３００は、３０８において、誘電体層を形成するために基板の表面上でかつ金属構造の真上に誘電体材料を堆積させるステップを含む。たとえば、図２Ｂを参照すると、誘電体材料は、誘電体層２０４を形成するために基板２０２の第１の表面２４０ならびに金属構造２２６および２２７（およびキャパシタ２１８）の真上に堆積され得る。
方法３００は、３１０において、金属構造を露出させるために誘電体層に対して平坦化プロセスを実行するステップを含む。たとえば、図２Ｃを参照すると、平坦化プロセスは、金属構造２２６および２２７の表面を露出させるために誘電体層２０４に対して実行され得る。平坦化プロセスの後、誘電体層２０４ならびに金属構造２２６および２２７の特定の寸法（たとえば、厚さ）は、実質的に同じになり得る。
方法３００は、３１２において、半導体層を基板に接合するステップを含む。半導体層は、少なくとも１つのＣＭＯＳトランジスタを含み得る。特定の実装形態では、接合するステップは、３１４において、直接接合するプロセスを含む。たとえば、図２Ｄを参照すると、半導体層２０６は誘電体層２０４に対して押下されてもよく、共有結合が、誘電体層２０４（たとえば、第１の酸化物）および半導体層２０６（たとえば、第２の酸化物）の原子間に形成され得る。共有結合は、半導体層２０６を誘電体層２０４に付着させ得る。別の特定の実装形態では、接合するステップは、３１６において、接着剤を基板の誘電体層上に堆積させるステップと、半導体層を接着剤に添付するステップとを含む。
方法３００は、３１８において、半導体層内にキャビティを形成するステップと、３２０において、第２のビアを形成するためにキャビティ内部に第２の金属を堆積させるステップとを含む。キャビティは、金属構造のセットのうちの少なくとも１つの金属構造の真上に形成されてもよく、第２の金属は、金属構造と直接接触し得る。たとえば、図２Ｆを参照すると、キャビティは第１の金属構造２２６の真上に形成されてもよく、第２の金属（たとえば、銅）は、第２のビア２２２を形成するためにキャビティ内部に堆積されてもよい。第２の金属は、第１の金属構造２２６と直接接触し得る。
方法３００は、３２２において、インターポーザーデバイスを形成するために半導体層と基板とをダイシングするステップをさらに含む。たとえば、図２Ｆを参照すると、半導体層２０６および基板２０２は、インターポーザーデバイス２１０を形成するためにダイシングされ得る。
したがって、図３の方法３００は、基板の構成要素を半導体層の構成要素に接続するために金属バンプ（またはボール）を使用することなく半導体層を基板に接合することによって、インターポーザーデバイスの半導体層と基板（たとえば、基板の誘電体層）との間の間隙を低減（または排除）する。間隙を低減（または排除）することで、インターポーザーデバイスの厚さが低減され、層間の接続が改善される。加えて、半導体層は少なくとも１つのＣＭＯＳトランジスタを含むので、少なくともいくつかの切り替え機能は、半導体デバイス（インターポーザーデバイスに結合されている）からインターポーザーデバイスにオフロードされ、それにより、半導体デバイスは低減された占有面積（たとえば、表面積）を有することが可能になる。
図４を参照すると、少なくとも１つのトランジスタを有する半導体層を含みかつ少なくとも１つの基板貫通ビアを有する基板を含むインターポーザーデバイスを形成する第２の例示的な方法のフローチャートが示され、全体的に４００と指定される。特定の実装形態では、方法４００は、半導体製作の方法を含み、図６を参照しながら説明する１つまたは複数のデバイスによって開始および／または実行され得る。
方法４００は、４０２において、基板の表面上に金属構造を堆積させるステップを含む。金属構造の少なくとも一部は、基板内部の少なくとも１つの基板貫通ビアの真上に配設される。たとえば、図２Ｂを参照すると、第１の金属構造２２６は、基板２０２の第１の表面２４０上に配設（たとえば、形成または添付）されてもよく、第１の基板貫通ビア２１３の真上に位置してもよい。
方法４００は、４０４において、半導体層を基板に接合するステップを含む。半導体層は、少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを含み得る。たとえば、図２Ｄを参照すると、半導体層２０６は、半導体層２０６を基板２０２の誘電体層２０４に接合することによって基板２０２に接合され得る。半導体層２０６は、トランジスタ２１６（たとえば、少なくとも１つのＣＭＯＳトランジスタ）を含む。特定の実装形態では、半導体層２０６は、（チップレベル層転写プロセスと比較して）ウェハレベル層転写プロセスを使用して基板２０２に接合される。
方法４００は、４０６において、半導体層内部にキャビティを形成するステップと、４０８において、第２のビアを形成するためにキャビティ内部に第２の金属を堆積させるステップとをさらに含む。キャビティは、金属構造の少なくとも一部の真上に形成されてもよく、金属は、金属構造と直接接触し得る。たとえば、図２Ｆを参照すると、キャビティは第１の金属構造２２６の真上に形成されてもよく、金属（たとえば、銅）は、第２のビア２２２を形成するためにキャビティ内部に堆積されてもよい。第２のビア２２２内部の金属は、第１の金属構造２２６と直接接触し得る。
特定の実装形態では、方法４００は、半導体層を基板に接合する前に、金属構造の真上に誘電体層を形成するために基板の表面上に誘電体材料を堆積させるステップと、金属構造を露出させるために誘電体層を平坦化するステップとを含む。たとえば、図２Ｃを参照すると、平坦化プロセスは、金属構造２２６および２２７の表面を露出させるために誘電体層２０４に対して実行され得る。この実装形態では、図２Ｄを参照しながら説明したように、誘電体層は第１の酸化物を含んでもよく、半導体層は第２の酸化物を含んでもよく、半導体層は、半導体層および誘電体層の原子間に共有結合を形成するプロセスによって誘電体層に接合され得る。方法４００は、金属構造を配設する前に、基板内部に少なくとも１つのキャビティを形成するステップと、少なくとも１つの基板貫通ビアを形成するために少なくとも１つのキャビティ内部に第２の金属を堆積させるステップとをさらに含み得る。金属構造を配設した後、金属構造は、第２の金属と直接接触し得る。たとえば、図２Ｂを参照すると、キャビティは基板２０２内部に形成されてもよく、金属は、第１の基板貫通ビア２１３を形成するためにキャビティ内部に堆積されてもよい。キャビティ内に金属を堆積させることで、第１の基板貫通ビア２１３が形成されてもよく、第１の金属構造２２６は第１の基板貫通ビア２１３の真上に配設されてもよく、それにより、第１の基板貫通ビア２１３内部に配設された金属は、第１の金属構造２２６と直接接触する。
別の特定の実装形態では、方法４００は、基板の少なくとも一部の上に接着剤層を形成するステップと、接着剤層を半導体層に添付するステップとを含む。たとえば、図２Ｄを参照すると、接着剤は、接着剤層（図示せず）を形成するために誘電体層２０４上に堆積されてもよく、接着剤層は、半導体層２０６に添付されてもよい。
別の特定の実装形態では、方法４００は、インターポーザーデバイスを形成するために基板と半導体層とをダイシングするステップを含む。たとえば、図２Ｆを参照すると、半導体層２０６および基板２０２は、インターポーザーデバイス２１０を形成するためにダイシングされ得る。半導体層２０６と基板２０２とがダイシングされた後、半導体層２０６の２つの寸法（たとえば、長さおよび幅）は、基板２０２の２つの寸法（たとえば、長さおよび幅）と同じになり得る。
したがって、図４の方法４００は、基板の構成要素を半導体層の構成要素に接続するために金属バンプ（またはボール）を使用することなく半導体層を基板に接合することによって、インターポーザーデバイスの半導体層と基板（たとえば、基板の誘電体層）との間の間隙を低減（または排除）する。間隙を低減（または排除）することで、インターポーザーデバイスの厚さが低減され、層間の接続が改善される。加えて、半導体層は少なくとも１つのＣＭＯＳトランジスタを含むので、少なくともいくつかの切り替え機能は、半導体デバイス（インターポーザーデバイスに結合されている）からインターポーザーデバイスにオフロードされ、それにより、半導体デバイスは低減された占有面積（たとえば、表面積）を有することが可能になる。
図５を参照すると、デバイス（たとえば、ワイヤレス通信デバイス）の特定の説明のための実装形態のブロック図が示されており、全体的に５００と指定される。様々な実装形態では、デバイス５００は、図５に示されるものよりも多数または少数の構成要素を有し得る。
特定の実装形態では、デバイス５００は、メモリ５３２に結合された、中央処理装置（ＣＰＵ）またはデジタル信号プロセッサ（ＤＳＰ）などのプロセッサ５１０を含む。メモリ５３２は、コンピュータ可読命令またはプロセッサ可読命令などの命令５６８（たとえば、実行可能命令）を含む。命令５６８は、プロセッサ５１０などのコンピュータによって実行可能である１つまたは複数の命令を含み得る。
図５はまた、プロセッサ５１０およびディスプレイ５２８に結合されるディスプレイコントローラ５２６を示す。コーダ／デコーダ（コーデック）５３４も、プロセッサ５１０に結合されてもよい。スピーカー５３６およびマイクロフォン５３８がコーデック５３４に結合されてもよい。
図５はまた、ワイヤレスコントローラなどのワイヤレスインターフェース５４０と、トランシーバ５４６とがプロセッサ５１０およびアンテナ５４２に結合され得、したがって、アンテナ５４２、トランシーバ５４６、およびワイヤレスインターフェース５４０を介して受信されたワイヤレスデータがプロセッサ５１０に供給され得ることを示す。トランシーバ５４６は、図１のインターポーザーデバイス１１０を含み得る。例示のために、トランシーバ５４６は、基板と、基板に接合された半導体層とを含むインターポーザーデバイスを含み得る。基板は、少なくとも１つの基板貫通ビアと、基板の第１の表面上に配設された金属構造とを含み得る。半導体層は、少なくとも１つのＣＭＯＳトランジスタとビア内部に配設された金属とを含み得る。金属は、金属構造と直接接触し得る。
いくつかの実装形態では、プロセッサ５１０、ディスプレイコントローラ５２６、メモリ５３２、コーデック５３４、インターポーザーデバイス１１０、ワイヤレスインターフェース５４０、およびトランシーバ５４６が、システムインパッケージまたはシステムオンチップデバイス５２２内に含まれる。いくつかの実装形態では、入力デバイス５３０および電源５４４は、システムオンチップデバイス５２２に結合される。その上、特定の実装形態では、図５に示されたように、ディスプレイ５２８、入力デバイス５３０、スピーカー５３６、マイクロフォン５３８、アンテナ５４２、および電源５４４は、システムオンチップデバイス５２２の外部にある。特定の実装形態では、ディスプレイ５２８、入力デバイス５３０、スピーカー５３６、マイクロフォン５３８、アンテナ５４２、および電源５４４の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス５２２の構成要素に結合され得る。
デバイス５００は、ヘッドセット、モバイル通信デバイス、スマートフォン、セルラー電話、ラップトップコンピュータ、コンピュータ、タブレット、携帯情報端末、ディスプレイデバイス、テレビジョン、ゲームコンソール、音楽プレーヤ、ラジオ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、チューナ、カメラ、ナビゲーションデバイス、車両、車両の構成要素、またはそれらの任意の組合せを含み得る。
例示的な実装形態では、メモリ５３２は、コンピュータ可読命令またはプロセッサ可読命令などの命令５６８（たとえば、実行可能命令）を含むかまたは記憶する。たとえば、メモリ５３２は、命令５６８を記憶する非一時的コンピュータ可読媒体を含んでもよく、またはそれに対応してもよい。命令５６８は、プロセッサ５１０などのコンピュータによって実行可能である１つまたは複数の命令を含み得る。
説明する態様と併せて、装置は、１つまたは複数の半導体デバイス層を構造的に支持するための手段を含む。構造的に支持するための手段は、図１の基板１０２、図２Ａ〜図２Ｇの基板２０２、１つまたは複数の半導体デバイス層を構造的に支持するように構成された１つまたは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。構造的に支持するための手段は、構造的に支持するための手段を通して延びる第１の伝導するための手段を含んでもよく、第２の伝導するための手段は、構造的に支持するための手段の表面上に配設されてもよい。第１の伝導するための手段は、図１の第１の基板貫通ビア１１３、図２Ｂ〜図２Ｇの第１の基板貫通ビア２１３、電気を伝導するように構成されかつ構造的に支持するための手段を通して延びる１つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。第２の伝導するための手段は、図１の第１の金属構造１２６、第１の部分１２６、図２Ｂ〜図２Ｇの第１の金属構造２２６、電気を伝導するように構成された１つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。
装置は、切り替えるための手段をさらに含み、切り替えるための手段は、構造的に支持するための手段に接合された半導体層内に含まれる。切り替えるための手段は、図１のトランジスタ１１６、図２Ｄ〜図２Ｇのトランジスタ２１６、切り替え機能を可能にするように構成された１つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。半導体層は、半導体層内部に第３の伝導するための手段を含んでもよく、第３の伝導するための手段内に配設された金属は、第２の伝導するための手段と直接接触し得る。第３の伝導するための手段は、図１の第２のビア１２２、図２Ｆ〜図２Ｇの第２のビア２２２、電気を伝導するように構成された１つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。
特定の実装形態では、装置は、第２の伝導するための手段を絶縁するための手段をさらに含む。絶縁するための手段は、図１の誘電体層１０４、図２Ｂ〜図２Ｇの誘電体層２０４、第２の伝導するための手段を絶縁するように構成された１つもしくは複数の他の構造もしくは回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。絶縁するための手段は、構造的に支持するための手段の表面の少なくとも一部の上に配設され得る。絶縁するための手段は、第２の伝導するための手段と実質的に同じ厚さを有し得る。別の特定の実装形態では、装置は、半導体層を絶縁するための手段に付着させるための手段をさらに含む。付着させるための手段は、接着剤層、半導体層を絶縁するための手段に付着させるように構成された１つもしくは複数の他の構造もしくは他の回路、またはそれらの任意の組合せを含んでもよく、またはそれに対応してもよい。
開示した態様の１つまたは複数が、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイルフォン、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、ディスプレイデバイス、メディアプレーヤ、またはデスクトップコンピュータを含み得る、デバイス５００のようなシステムまたは装置において実装され得る。代替または追加として、デバイス５００は、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、衛星、車両、車両内部に統合された構成要素、プロセッサを含むかまたはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはそれらの組合せを含み得る。別の説明に役立つ非限定的な例として、システムまたは装置は、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニットなどの遠隔ユニット、全地球測位システム（ＧＰＳ）対応デバイスなどのポータブルデータユニット、メータ読取り機器、または、プロセッサを含むかもしくはデータもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せを含み得る。
図５はトランジスタ５４６がインターポーザーデバイス１１０を含むとして示しているが、デバイス５００など、デバイスの任意の構成要素がインターポーザーデバイス１１０を含んでもよい。たとえば、ワイヤレスコントローラ５４０、プロセッサ５１０、メモリ５３２、入力デバイス５３０、ディスプレイ５２８、ディスプレイコントローラ５２６、または任意の他の電子デバイスが、インターポーザーデバイス１１０を含んでもよい。
図５は、インターポーザーデバイスを含むワイヤレス通信デバイスを示すが、インターポーザーデバイスは、様々な他の電子デバイス内に含まれてもよい。たとえば、図１〜図４を参照しながら説明したインターポーザーデバイスは、基地局の１つまたは複数の構成要素内に含まれてもよい。
基地局は、ワイヤレス通信システムの一部であってもよい。ワイヤレス通信システムは、複数の基地局および複数のワイヤレスデバイスを含み得る。ワイヤレス通信システムは、ロングタームエボリューション（ＬＴＥ）システム、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信用グローバルシステム（ＧＳＭ：Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム、または何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ）、ＣＤＭＡ １Ｘ、エボリューションデータオプティマイズド（ＥＶＤＯ）、時分割同期ＣＤＭＡ（ＴＤ−ＳＣＤＭＡ）、またはＣＤＭＡの何らかの他のバージョンを実装し得る。
メッセージおよびデータ（たとえば、オーディオデータ）を送受信することなどの様々な機能は、基地局の１つまたは複数の構成要素によって実行され得る。基地局の１つまたは複数の構成要素は、プロセッサ（たとえば、ＣＰＵ）、トランスコーダ、メモリ、ネットワーク接続、メディアゲートウェイ、復調器、送信データプロセッサ、受信機データプロセッサ、送信多入力多出力（ＭＩＭＯ）プロセッサ、送信機および受信機（たとえば、トランシーバ）、アンテナアレイ、またはそれらの組合せを含み得る。基地局の構成要素のうちの１つまたは複数は、図１〜図４を参照しながら上記で説明したインターポーザーデバイスを含み得る。
基地局の動作中、基地局の１つまたは複数のアンテナは、ワイヤレスデバイスからデータストリームを受信し得る。トランシーバは、１つまたは複数のアンテナからデータストリームを受信し、データストリームを復調器に供給し得る。特定の実装形態では、トランシーバは、図１〜図４を参照しながら上記で説明したインターポーザーデバイスを含み得る。復調器は、データストリームの変調された信号を復調し、復調されたデータを受信機データプロセッサに供給し得る。受信機データプロセッサは、復調されたデータからオーディオデータを抽出し、抽出されたオーディオデータをプロセッサに供給し得る。
プロセッサは、オーディオデータをトランスコーディングのためにトランスコーダに供給し得る。トランスコーダのデコーダは、第１のフォーマットからのオーディオデータを復号されたオーディオデータに復号し、エンコーダは、復号されたオーディオデータを第２のフォーマットに符号化し得る。いくつかの実装形態では、エンコーダはオーディオデータを、ワイヤレスデバイスから受信されるよりも高いデータレートを使用して符号化（たとえば、アップコンバート）するか、または低いデータレートを使用して符号化（たとえば、ダウンコンバート）し得る。他の実装形態では、オーディオデータは、トランスコーディングされない場合がある。トランスコーディング動作（たとえば、復号および符号化）は、基地局の複数の構成要素によって実行され得る。たとえば、復号は受信機データプロセッサによって実行され、符号化は送信データプロセッサによって実行され得る。他の実装形態では、プロセッサは、別の伝送プロトコル、コーディング方式、または両方への変換のために、メディアゲートウェイにオーディオデータを提供し得る。メディアゲートウェイは、変換されたデータを、ネットワーク接続を介して別の基地局またはコアネットワークに提供し得る。
上記で開示されたデバイスおよび機能は、コンピュータ可読媒体上に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）に設計および構成される場合がある。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造ハンドラに提供される場合がある。得られる製品としては、次いで半導体ダイに切断されて半導体チップへパッケージングされる半導体ウェハが含まれる。そして、この半導体チップが、上述のデバイスで利用される。図６は、電子デバイス製造プロセス６００の特定の例示的実装を示す。
物理デバイス情報６０２が、製造プロセス６００において、研究用コンピュータ６０６などにおいて受信される。物理的デバイス情報６０２は、図１のインターポーザーデバイス１１０などの半導体デバイスの少なくとも１つの物理的性質を表す設計情報を含み得る。たとえば、物理デバイス情報６０２は、研究用コンピュータ６０６に結合されたユーザインターフェース６０４を介して入力される物理パラメータ、材料特性、および構造情報を含んでもよい。調査コンピュータ６０６は、メモリ６１０などのコンピュータ可読媒体（たとえば、非一時的コンピュータ可読媒体）に結合された１つまたは複数の処理コアなどのプロセッサ６０８を含む。メモリ６１０は、ファイルフォーマットに準拠し、ライブラリファイル６１２を生成するように物理デバイス情報６０２をプロセッサ６０８に変換させるために実行可能なコンピュータ可読命令を記憶してもよい。
特定の実装では、ライブラリファイル６１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル６１２は、電子設計オートメーション（ＥＤＡ）ツール６２０とともに使用するために提供されている図１のインターポーザーデバイス１１０を含む半導体デバイスのライブラリを含み得る。
ライブラリファイル６１２は、メモリ６１８に結合された、１つまたは複数の処理コアのようなプロセッサ６１６を含む設計用コンピュータ６１４において、ＥＤＡツール６２０とともに使用されてもよい。ＥＤＡツール６２０は、設計用コンピュータ６１４のユーザがライブラリファイル６１２の図１のインターポーザーデバイス１１０を含む回路を設計するのを可能にするためにメモリ６１８にプロセッサ実行可能命令として記憶されてもよい。たとえば、設計用コンピュータ６１４のユーザが、設計用コンピュータ６１４に結合されたユーザインターフェース６２４を介して回路設計情報６２２を入力してもよい。回路設計情報６２２は、図１のインターポーザーデバイス１１０などの、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含む場合がある。例示のために、回路設計特性は、回路設計における特定の回路と他の素子に対する関係との識別、位置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
設計用コンピュータ６１４は、回路設計情報６２２を含む設計情報をファイルフォーマットに準拠するように変換するように構成し得る。例示すると、ファイル形成は、平面幾何形状、テキストラベル、および回路レイアウトについての他の情報を、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層フォーマットで表すデータベースバイナリファイルフォーマットを含む場合がある。設計用コンピュータ６１４は、図１のインターポーザーデバイス１１０を表す情報を、他の回路または情報に加えて含むＧＤＳＩＩファイル６２６のような変換された設計情報を含むデータファイルを生成するように構成されてもよい。例示のために、データファイルは、図１のインターポーザーデバイス１１０を含みかつシステムオンチップ（ＳＯＣ）内部にさらなる電子回路および構成要素をも含む、ＳＯＣに対応する情報を含んでもよい。
ＧＤＳＩＩファイル６２６は、ＧＤＳＩＩファイル６２６内の変換された情報に従って図１のインターポーザーデバイス１１０を製造するための製作プロセス６２８において受け取られる場合がある。たとえば、デバイス製造プロセスは、マスク製造業者６３０にＧＤＳＩＩファイル６２６を提供し、代表的マスク６３２として示されるフォトリソグラフィ処理とともに使用されるマスクなどの１つまたは複数のマスクを作成することを含んでもよい。マスク６３２は、１つまたは複数のウェハ６３３を生成するために製作プロセスの間に用いられてもよく、ウェハ６３３は検査されて、代表的なダイ６３６のようなダイに分割されてもよい。ダイ６３６は、図１のインターポーザーデバイス１１０を含む回路を含む。
たとえば、製作プロセス６２８は、製作プロセス６２８を開始しおよび／または制御するための、プロセッサ６３４およびメモリ６３５を含んでもよい。メモリ６３５は、コンピュータ可読命令またはプロセッサ可読命令などの実行可能命令を含んでもよい。実行可能命令は、プロセッサ６３４などのコンピュータによって実行可能な１つまたは複数の命令を含んでもよい。
製作プロセス６２８は、完全に自動化されまたは部分的に自動化された製作システムによって実施されてもよい。たとえば、製作プロセス６２８は、スケジュールに従って自動化され得る。製作システムは、半導体デバイスを形成するために１つまたは複数の動作を実行するための製作機器（たとえば、加工ツール）を含み得る。たとえば、製作機器は、１つまたは複数の材料を堆積すること、１つまたは複数の材料をエピタキシャル成長すること、１つまたは複数の材料をコンフォーマルに堆積すること、ハードマスクを塗布すること、エッチングマスクを塗布すること、エッチングを実行すること、平坦化を実行すること、ダミーゲート積層体を形成すること、ゲート積層体を形成すること、標準的なクリーン１タイプを実行することなどを行うように構成され得る。
製作システム（たとえば、製作プロセス６２８を実行する自動化システム）は、分散型アーキテクチャ（たとえば、階層）を有してもよい。たとえば、製作システムは、分散型アーキテクチャに従って分散された、プロセッサ６３４などの１つもしくは複数のプロセッサ、メモリ６３５などの１つもしくは複数のメモリ、および／またはコントローラを含んでもよい。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含んでもよい。たとえば、製作プロセス６２８の高レベル部分が、プロセッサ６３４などの１つまたは複数のプロセッサを含み得、低レベルシステムがそれぞれ、１つまたは複数の対応するコントローラを含み得、またはそれによって制御され得る。特定の低レベルシステムの特定のコントローラは、高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信する場合があり、サブコマンドを下位のモジュールまたはプロセスツールに発行する場合があり、高レベルシステムに状態データを再び通信する場合がある。１つまたは複数の低レベルシステムの各々は、製作機器の１つまたは複数の対応する部分（たとえば、処理ツール）と関連付けられる場合がある。特定の態様では、製作システムは、製作システム内に分散された複数のプロセッサを含む場合がある。たとえば、製作システムの低レベルシステム構成要素のコントローラは、プロセッサ６３４などのプロセッサを含む場合がある。
代替的に、プロセッサ６３４は、製作システムの高レベルシステム、サブシステムまたは構成要素の一部であってもよい。別の態様では、プロセッサ６３４は、製作システムの様々なレベルおよび構成要素における分散処理を含む。
したがって、プロセッサ６３４は、プロセッサ６３４によって実行されるとき、プロセッサ６３４にインターポーザーデバイスの形成を開始または制御させるプロセッサ実行可能命令を含み得る。特定の態様では、プロセッサ６３４は、基板の第１の表面に対して第１の金属構造の堆積を開始することを含む動作を実行し得る。金属構造の少なくとも一部は、基板内部の少なくとも１つの基板貫通ビアの真上（ｏｖｅｒ）に形成される。動作は、半導体層を基板に接合することを含み得る。半導体層は、少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを含み得る。動作は、金属構造の真上の、半導体層内部へのキャビティの形成を開始することを含み得る。動作は、ビアを形成するためにキャビティ内部への金属の堆積を開始することをさらに含み得る。金属は、金属構造と直接接触し得る。動作のうちの１つまたは複数は、分子線エピタキシャル成長ツール、流動性化学気相堆積（ＦＣＶＤ）ツール、共形堆積ツールもしくはスピンオン堆積ツールなどの１つもしくは複数の堆積ツール、化学除去ツール、反応性ガス除去ツール、水素反応除去ツールもしくは標準クリーン１タイプ除去ツールなどの１つもしくは複数の除去ツール、ウェットエッチャ、ドライエッチャもしくはプラズマエッチャなどの１つもしくは複数のエッチャ、現像液もしくは現像ツールなどの１つもしくは複数の溶解ツール、プラズマ活性化ツールもしくは他の活性化ツールなどの１つもしくは複数の層転写ツール、１つもしくは複数の他のツール、またはそれらの組合せを制御することによって実施され得る。
メモリ６３５内に含まれる実行可能命令は、プロセッサ６３４が図１のインターポーザーデバイス１１０などの半導体デバイスの形成を開始することを可能にし得る。特定の実装では、メモリ６３５は、プロセッサ６３４に前述の動作を実施させるようにプロセッサ６３４によって実行可能であるプロセッサ実行可能命令を記憶する非一時的コンピュータ可読媒体である。
ダイ６３６がパッケージングプロセス６３８に提供されてもよく、パッケージングプロセス６３８において、ダイ６３６は代表的パッケージ６４０に組み込まれる。たとえば、パッケージ６４０は、単一のダイ６３６、またはシステムインパッケージ（ＳｉＰ）構成などの複数のダイを含んでもよい。パッケージ６４０は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成されてもよい。
パッケージ６４０に関する情報が、コンピュータ６４６に記憶された構成要素ライブラリなどを介して様々な製品設計者に配布されてもよい。コンピュータ６４６は、メモリ６５０に結合される１つまたは複数のプロセシングコアなどのプロセッサ６４８を含んでもよい。プリント回路基板（ＰＣＢ）ツールをメモリ６５０にプロセッサ実行可能命令として記憶し、ユーザインターフェース６４４を介してコンピュータ６４６のユーザから受け取られたＰＣＢ設計情報６４２を処理してもよい。ＰＣＢ設計情報６４２は、回路板上のパッケージ化半導体デバイスの物理的位置決め情報、図１のインターポーザーデバイス１１０を含むパッケージ６４０に対応するパッケージ化半導体デバイスを含み得る。
コンピュータ６４６は、ＰＣＢ設計情報６４２を変換して、回路板上のパッケージ化半導体デバイスの物理的位置決め情報、ならびにトレースおよびバイアなどの電気的接続のレイアウトを含むデータとともに、ＧＥＲＢＥＲファイル６５２などのデータファイルを生成するように構成され得、パッケージ化半導体デバイスは、図１のインターポーザーデバイス１１０を含むパッケージ６４０に対応する。他の実装形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
ＧＥＲＢＥＲファイル６５２は、基板組立プロセス６５４において受け取られて、ＧＥＲＢＥＲファイル６５２内に記憶されている設計情報に従って製造される代表的なＰＣＢ６５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル６５２は、ＰＣＢ製造プロセスの様々なステップを実行するために１つまたは複数のマシンにアップロードされてもよい。ＰＣＢ６５６には、代表的なプリント回路アセンブリ（ＰＣＡ）６５８を形成するために、パッケージ６４０を含む電子部品が搭載されてもよい。
ＰＣＡ６５８は、製品製造プロセス６６０において受け取られ、第１の代表的な電子デバイス６６２および第２の代表的な電子デバイス６６４などの１つまたは複数の電子デバイスに組み込まれてもよい。たとえば、第１の代表的電子デバイス６６２、第２の代表的電子デバイス６６４、またはその両方は、図５のワイヤレス通信デバイス５００を含み、またはそれに対応し得る。例示的、非限定的な例として、第１の代表的電子デバイス６６２、第２の代表的電子デバイス６６４、またはその両方は、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラーフォン、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み、またはそれに対応し得る。代替または追加として、第１の代表的電子デバイス６６２、第２の代表的電子デバイス６６４、またはその両方は、図１のインターポーザーデバイス１１０がその中に統合される、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、同調器、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、車両（またはそれの構成要素）、データもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、またはそれらの組合せを含み得る。別の説明のための非限定的な例として、電子デバイス６６２および６６４の１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ検針機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せなどの、遠隔ユニットを含んでもよい。図６は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示されるユニットに限定されない。本開示の態様は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用することができる。
図１のインターポーザーデバイス１１０を含むデバイスは、例示的プロセス６００に示されるように、製作され、処理されて電子デバイス内に組み込まれ得る。図１〜図５に関して開示される１つまたは複数の態様は、様々な処理ステージにおいて、ライブラリファイル６１２、ＧＤＳＩＩファイル６２６、およびＧＥＲＢＥＲファイル６５２などの中に含まれ得、ならびに調査コンピュータ６０６のメモリ６１０、設計コンピュータ６１４のメモリ６１８、コンピュータ６４６のメモリ６５０、ボード組立てプロセス６５４などの様々なステージにおいて使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶され得、マスク６３２、ダイ６３６、パッケージ６４０、ＰＣＡ６５８、プロトタイプ回路もしくはデバイス（図示せず）などの他の製品、またはそれらの任意の組合せなどの１つまたは複数の他の物理的実装内にさらに組み込まれ得る。図１〜図６を参照しながら様々な代表的ステージが示されるが、他の実装では、より少ないステージが使用され得、または追加のステージが含まれ得る。同様に、図６のプロセス６００は、プロセス６００の様々な段階を実行する、単一のエンティティによって、または１つもしくは複数のエンティティによって実行され得る。
図１〜図６のうちの１つまたは複数は、本開示の教示によるシステム、装置、および／または方法を示し得るが、本開示は、これらの図示されるシステム、装置、および／または方法に限定されない。本明細書で例示または説明したような、図１〜図６のいずれかの図の１つまたは複数の機能または構成要素は、図１〜図６の別の図の１つまたは複数の他の部分と組み合わされてもよい。たとえば、図３の方法３００の１つまたは複数のステップは、図４の方法４００と組み合わせて実行されてもよい。したがって、本明細書で説明されるどんな実装形態も限定と解釈されるべきではなく、本開示の教示から逸脱することなく、本開示の実装形態は適切に組み合わされてもよい。一例として、図３および図４を参照しながら説明した１つまたは複数の動作は、任意選択であってもよく、少なくとも部分的に同時に実行されてもよく、かつ／または、示されたかはもしくは説明された順序とは異なる順序で実行されてもよい。
当業者は、本明細書において開示される実装形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装されてもよいことをさらに理解されよう。様々な説明のための構成要素、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して上で説明された。そのような機能がハードウェアとして実装されるかまたはプロセッサ実行可能命令として実装されるかは、システム全体に課される具体的な用途および設計制約に依存する。当業者は、特定の適用例ごとに様々な方式で記載の機能を実装してもよいが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
本明細書の開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで実装され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で周知の任意の他の形態の非一時的記憶媒体内に常駐し得る。例示的記憶媒体が、プロセッサが記憶媒体から情報を読み取り、かつ記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）の中に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別の構成要素として存在することができる。
上の説明は、開示された実装形態を当業者が作成または使用できるようにするために提供される。これらの実装形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の実装形態に適用されることがある。したがって、本開示は、本明細書に示された実装形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴と一致する、考えられる最も広い範囲を与えられるべきである。
１００ デバイス
１０２ 基板
１０４ 誘電体層
１０６ 半導体層
１０８ 絶縁層
１１０ インターポーザーデバイス
１１２ 半導体デバイス
１１３ 第１の基板貫通ビア
１１４ 第２の基板貫通ビア
１１５ 第３の基板貫通ビア
１１６ トランジスタ
１１８ キャパシタ
１２０ 第１のビア
１２２ 第２のビア
１２４ ボンディングパッド
１２６ 第１の金属構造
１２７ 第２の金属構造
１２８ 第３の金属構造
１２９ 第４の金属構造
１３０ ソース接点
１３２ ソース／ドレイン領域
１４０ 基板の第１の表面
１４２ 基板の第２の表面
１４４ 半導体層の第１の表面
１４６ 半導体層の第２の表面
２０２ 基板
２０４ 誘電体層
２０６ 半導体層
２０８ 絶縁層
２１０ インターポーザーデバイス
２１２ 半導体デバイス
２１３ 第１の基板貫通ビア
２１４ 第２の基板貫通ビア
２１５ 第３の基板貫通ビア
２１６ トランジスタ
２１８ キャパシタ
２２０ 第１のビア
２２２ 第２のビア
２２４ ボンディングパッド
２２６ 第１の金属構造
２２７ 第２の金属構造
２２８ 第３の金属構造
２２９ 第４の金属構造
２３０ ソース接点
２３２ ソース／ドレイン領域
２４０ 基板の第１の表面
２４２ 基板の第２の表面
２４４ 半導体層の第１の表面
２４６ 半導体層の第２の表面
２５０ 第２の半導体デバイス
５００ デバイス
５１０ プロセッサ
５２２ システムインパッケージまたはシステムオンチップデバイス
５２６ ディスプレイコントローラ
５２８ ディスプレイ
５３０ 入力デバイス
５３２ メモリ
５３４ コーデック
５３６ スピーカー
５３８ マイクロフォン
５４０ ワイヤレスインターフェース
５４２ アンテナ
５４４ 電源
５４６ トランシーバ
５６８ 命令
６００ 電子デバイス製造プロセス
６０２ 物理デバイス情報
６０４ ユーザインターフェース
６０６ 研究用コンピュータ
６０８ プロセッサ
６１０ メモリ
６１２ ライブラリファイル
６１４ 設計用コンピュータ
６１６ プロセッサ
６１８ メモリ
６２０ 電子設計オートメーション（ＥＤＡ）ツール
６２２ 回路設計情報
６２４ ユーザインターフェース
６２６ ＧＤＳＩＩファイル
６２８ 製作プロセス
６３０ マスク製造業者
６３２ マスク
６３３ ウェハ
６３４ プロセッサ
６３５ メモリ
６３６ ダイ
６３８ パッケージングプロセス
６４０ パッケージ
６４２ プリント回路基板（ＰＣＢ）設計情報
６４４ ユーザインターフェース
６４６ コンピュータ
６４８ プロセッサ
６５０ メモリ
６５２ ＧＥＲＢＥＲファイル
６５４ 基板組立プロセス
６５６ ＰＣＢ
６５８ プリント回路アセンブリ（ＰＣＡ）
６６０ 製品製造プロセス
６６２ 第１の代表的な電子デバイス
６６４ 第２の代表的な電子デバイス

Claims (19)

  1. 少なくとも１つの基板貫通ビアを含み、第１の表面及び前記第１の表面と対向する第２の表面を有する基板と、
    前記基板の前記第１の表面上に配設され、前記基板の前記第１の表面に面する第１の表面及び、前記第１の表面と対向する第２の表面を有する第１の金属構造であって、前記基板の前記第１の表面および前記少なくとも１つの基板貫通ビアのうちの第１の基板貫通ビアの第１の表面が、前記第１の金属構造の第１の表面と直接接触する、第１の金属構造と、
    前記基板の前記第１の表面に接合された、前記基板の前記第１の表面に面する第１の表面及び、前記第１の表面と対向する第２の表面を有する半導体層であって、
    少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタと、
    第２のビア内部に配設された金属であって、前記第２のビアが、前記半導体層の前記第２の表面と交差し、前記金属が前記第１の金属構造の第２の表面と直接接触し、前記少なくとも１つのＣＭＯＳトランジスタが、第３のビアによってボンディングパッドと電気的に結合され、前記ボンディングパッドが前記第２のビアによって前記第１の金属構造に電気的に結合された、金属とを含む、半導体層と、
    前記第１の金属構造の前記第１の表面と直接接触する前記第１の基板貫通ビア内部に配設された第２の金属と、
    前記基板の第２の表面上に配設され、前記第１の基板貫通ビアに電気的に結合され、前記基板の前記第２の表面に面する第１の表面及び、前記第１の表面と対向する第２の表面を有する第２の金属構造であって、前記第２の金属構造の前記第１の表面が、前記基板の前記第２の表面と直接接触する、第２の金属構造と、
    前記第２の金属構造に電気的に結合された、前記少なくとも１つの基板貫通ビアのうちの第２の基板貫通ビアと、
    前記基板の前記第１の表面上に配設され、前記第２の基板貫通ビアに電気的に結合され、前記基板の前記第１の表面に面する第１の表面及び、前記第１の表面と対向する第２の表面を有する第３の金属構造と、を備え、
    前記第１の金属構造、前記第１の基板貫通ビア、前記第２の金属構造、前記第２の基板貫通ビア、及び前記第３の金属構造がインダクタを構成し、
    前記基板の前記第１の表面と前記半導体層の前記第１の表面との界面に配設されかつ前記インダクタに電気的に結合された少なくとも１つのキャパシタをさらに備える、
    デバイス。
  2. 前記基板の前記第１の表面上に配設された１つまたは複数の誘電体部分をさらに備え、前記１つまたは複数の誘電体部分の厚さが、前記第１の金属構造の厚さと実質的に同じであり、前記１つまたは複数の誘電体部分が、前記基板の前記第１の表面と直接接触する、請求項１に記載のデバイス。
  3. 前記半導体層の前記第１の表面の少なくとも一部が、前記１つまたは複数の誘電体部分と直接接触し、前記金属の前記第１の表面が前記第１の金属構造の前記第１の表面と直接接触し、前記半導体層の前記第１の表面が、前記第１の金属構造の前記第２の表面と直接接触する、請求項２に記載のデバイス。
  4. 前記１つまたは複数の誘電体部分が二酸化ケイ素を含み、前記半導体層が二酸化ケイ素を含む、請求項２に記載のデバイス。
  5. 前記第１の金属構造が、前記基板の前記第１の表面上に配設され、前記デバイスが、前記基板と前記半導体層との間に配設された接着剤層をさらに備える、請求項１に記載のデバイス。
  6. 前記半導体層の前記第２の表面上に配設された、前記半導体層の前記第２の表面に面する第１の表面及び、前記第１の表面と対向する第２の表面を有する絶縁層と、
    前記絶縁層の前記第２の表面上に配設され、半導体デバイスに結合されるように構成された少なくとも１つのボンディングパッドとをさらに備え、前記半導体層が前記第３のビアを含む、請求項１に記載のデバイス。
  7. 前記第２のビアが前記半導体層の前記第２の表面と交差し、前記半導体層の前記第１の表面が前記第１の金属構造と接触する、請求項６に記載のデバイス。
  8. 前記第２のビアが、前記少なくとも１つのボンディングパッドから、前記絶縁層および前記半導体層を通って前記第１の金属構造まで延びる、請求項６に記載のデバイス。
  9. 前記インダクタ及び前記少なくとも１つのキャパシタが、フィルタを構成する、請求項１に記載のデバイス。
  10. 前記基板がガラス基板を備え、前記少なくとも１つの基板貫通ビアが少なくとも１つのスルーガラスビア（ＴＧＶ）を備える、請求項１に記載のデバイス。
  11. 前記基板がシリコン基板を備え、前記少なくとも１つの基板貫通ビアが少なくとも１つのスルーシリコンビア（ＴＳＶ）を備える、請求項１に記載のデバイス。
  12. 前記基板がラミネート基板を備え、前記少なくとも１つの基板貫通ビアが少なくとも１つのスルーラミネートビアを備える、請求項１に記載のデバイス。
  13. 前記基板および前記半導体層がトランシーバ内に統合され、前記トランシーバがモバイルデバイス内に含まれる、請求項１に記載のデバイス。
  14. 前記基板および前記半導体層がトランシーバ内に統合され、前記トランシーバが基地局の内に含まれる、請求項１に記載のデバイス。
  15. 半導体製作の方法であって、
    基板の第１の表面上に、前記基板の前記第１の表面に面する第１の表面及び、前記第１の表面に対向する第２の表面を有する第１の金属構造、前記基板の前記第１の表面に面する第１の表面及び前記第１の表面に対向する第２の表面を有する第３の金属構造、並びに少なくとも１つのキャパシタを配設するステップであって、前記第１の金属構造の少なくとも一部が、前記基板内部の少なくとも１つの基板貫通ビアのうちの第１の基板貫通ビアの真上に配設され、前記基板の前記第１の表面及び前記第１の基板貫通ビアの第１の表面が、前記第１の金属構造の前記第１の表面と直接接触し、前記第３の金属構造の少なくとも一部が、前記基板内部の少なくとも１つの基板貫通ビアのうちの第２の基板貫通ビアの真上に配設され、前記基板の前記第１の表面及び前記第２の基板貫通ビアの第１の表面が、前記第３の金属構造の前記第１の表面と直接接触する、ステップと、
    前記基板の、前記第１の表面に対向する第２の表面上に、前記基板の前記第２の表面に面する第１の表面及び、前記第１の表面に対向する第２の表面を有する第２の金属構造を配設するステップであって、前記第２の金属構造の少なくとも一部が、前記第１の基板貫通ビア及び前記第２の基板貫通ビアの真上に配設され、前記基板の前記第２の表面、前記第１の基板貫通ビアの前記第１の表面に対向する第２の表面及び、前記第２の基板貫通ビアの前記第１の表面に対向する第２の表面が、前記第２の金属構造の前記第１の表面と直接接触する、ステップと、
    ウェハレベル層転写プロセスを使用して前記基板に、前記基板の前記第１の表面に面する第１の表面及び、前記第１の表面に対向する第２の表面を有する半導体層を接合するステップであって、前記半導体層が、少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを含む、ステップと、
    前記半導体層内部にキャビティを形成するステップであって、前記キャビティが、前記第１の金属構造の少なくとも一部の真上に形成される、ステップと、
    第２のビアを形成するために前記キャビティ内部に金属を堆積させるステップであって、前記第２のビアが前記半導体層の前記第２の表面と交差し、前記金属が前記第１の金属構造と直接接触する、ステップと、
    前記少なくとも１つのビアを形成した後に、前記基板及び前記半導体層をダイシングしてインターポーザーデバイスを形成するステップと、を含み、
    前記第１の金属構造、前記第１の基板貫通ビア、前記第２の金属構造、前記第２の基板貫通ビア、及び前記第３の金属構造がインダクタを構成し、
    前記少なくとも１つのキャパシタが前記基板の前記第１の表面と前記半導体層の前記第１の表面との界面に配設されかつ前記インダクタに電気的に結合された、方法。
  16. 前記半導体層を前記基板に接合するステップが、
    前記基板の少なくとも一部の上に接着剤層を形成するステップと、
    前記接着剤層を前記半導体層に添付するステップとを含む、請求項１５に記載の方法。
  17. 半導体製作の方法であって、
    基板の第１の表面上に、前記基板の前記第１の表面に面する第１の表面及び、前記第１の表面に対向する第２の表面を有する第１の金属構造、前記基板の前記第１の表面に面する第１の表面及び前記第１の表面に対向する第２の表面を有する第３の金属構造、並びに少なくとも１つのキャパシタを配設するステップであって、前記第１の金属構造の少なくとも一部が、前記基板内部の少なくとも１つの基板貫通ビアのうちの第１の基板貫通ビアの真上に配設され、前記基板の前記第１の表面及び前記第１の基板貫通ビアの第１の表面が、前記第１の金属構造の前記第１の表面と直接接触し、前記第３の金属構造のうちの少なくとも一部が、前記基板内部の少なくとも１つの基板貫通ビアのうちの第２の基板貫通ビアの真上に配設され、前記基板の前記第１の表面及び前記第２の基板貫通ビアの第１の表面が、前記第３の金属構造の前記第１の表面と直接接触する、ステップと、
    前記基板の前記第１の表面に対向する第２の表面上に、前記基板の前記第２の表面に面する第１の表面及び、前記第１の表面に対向する第２の表面を有する第２の金属構造を配設するステップであって、前記第２の金属構造の少なくとも一部が、前記第１の基板貫通ビア及び前記第２の基板貫通ビアの真上に配設され、前記基板の前記第２の表面、前記第１の基板貫通ビアの前記第１の表面に対向する第２の表面及び前記第２の基板貫通ビアの前記第２の表面に対向する第２の表面が、前記第２の金属構造の前記第１の表面と直接接触する、ステップと、
    前記基板に、前記基板の前記第１の表面に面する第１の表面及び、前記第１の表面に対向する第２の表面を有する半導体層を接合するステップであって、前記半導体層が、少なくとも１つの相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを含む、ステップと、
    前記半導体層内部にキャビティを形成するステップであって、前記キャビティが、前記第１の金属構造の少なくとも一部の真上に形成される、ステップと、
    第２のビアを形成するために前記キャビティ内部に金属を堆積させるステップであって、前記第２のビアが前記半導体層の前記第２の表面と交差し、前記金属が前記第１の金属構造と直接接触する、ステップと、
    前記半導体層を前記基板に接合する前に、前記第１及び第３の金属構造の真上に誘電体層を形成するために前記基板の前記第１の表面上に誘電体材料を堆積させるステップと、前記第１及び第３の金属構造を露出させるために前記誘電体層を平坦化するステップとを含み、前記誘電体材料が前記基板の前記第１の表面の一部に直接接触し、
    前記第１の金属構造、前記第１の基板貫通ビア、前記第２の金属構造、前記第２の基板貫通ビア、及び前記第３の金属構造がインダクタを構成し、
    前記少なくとも１つのキャパシタが前記基板の前記第１の表面と前記半導体層の前記第１の表面との界面に配設されかつ前記インダクタに電気的に結合された、方法。
  18. 前記誘電体層が第１の酸化物を含み、前記半導体層が第２の酸化物を含み、前記半導体層が、前記半導体層および前記誘電体層の原子間に共有結合を形成するプロセスによって前記誘電体層に接合される、請求項１７に記載の方法。
  19. 前記第１の金属構造を配設する前に、前記基板内部に少なくとも１つのキャビティを形成するステップと、前記少なくとも１つの基板貫通ビアを形成するために前記少なくとも１つのキャビティ内部に第２の金属を堆積させるステップとをさらに含み、前記第１の金属構造を配設した後に、前記第１の金属構造が前記第２の金属と直接接触する、請求項１７に記載の方法。
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