JP6661975B2 - 制御回路、半導体集積回路装置、発振器、電子機器及び基地局 - Google Patents

Description

本発明は、制御回路、半導体集積回路装置、発振器、電子機器及び基地局に関する。

通信機器あるいは測定器等の基準の周波数信号源に用いられる水晶発振器は、温度変化に対して高い精度で出力周波数が安定していることが要求される。一般に、水晶発振器の中でも極めて高い周波数安定度が得られるものとして、恒温槽型水晶発振器（ＯＣＸＯ：Oven Controlled Crystal Oscillator）が知られている。

特許文献１には、圧電振動子を用いた発振回路と、圧電振動子が設けられる雰囲気の温度を設定温度に維持するためのヒーターと、雰囲気の温度を検出して当該検出温度に対応する信号を出力する温度センサーと、電源投入後、温度センサーからヒーターにより雰囲気の温度が設定温度になったことを示す第１の検出信号を受信した後、発振回路から出力される発振周波数が安定したことを外部に報知する制御回路と、を備えた発振器が記載されている。この発振器は、電源投入時に温度センサーから制御回路に出力される第２の検出信号と制御回路が第１の検出信号を受信してから報知を行うまでの遅延時間との対応関係について、制御回路が当該対応関係に基づいて報知を行うことができるように記憶する。特許文献１に記載の発振器によれば、制御回路は、圧電振動子が設けられる雰囲気の検出温度が設定温度で安定したことを示す信号（オーブンアラーム解除信号）に基づいて、発振周波数が安定した時点を高い精度で外部に報知することができる。これにより、発振周波数が安定した後、速やかに当該発振周波数を利用する上位装置の運用を行うことができる。

特開２０１４−１９２５７８号公報

しかしながら、例えば外部から発振器にアクセスすることによってオーブンアラーム解除信号等の発振周波数の安定状態を検出する場合、ユーザーの誤操作によって当該発振器に対して誤ったアクセスを実行してしまうことがある。特に、発振器の制御回路が記憶部に記憶された制御情報を用いて発振器の動作を制御する場合、ユーザーの誤操作は意図しない記憶部へのアクセスを招き、意図しない制御情報の書き換えによって発振器を誤動作させるおそれがある。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、ユーザーの誤操作等による意図しない記憶部へのアクセスのおそれを低減させることが可能な制御回路を提供することができる。また、本発明のいくつかの態様によれば、当該制御回路を用いた半導体集積回路装置、発振器、電子機器又は基地局を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る制御回路は、第１の記憶領域及び第２の記憶領域を含む記憶部と、外部装置からの前記記憶部へのアクセスを制御する通信制御部と、を備え、前記通信制御部が、前記第１の記憶領域に記憶されている情報に基づいて、前記第２の記憶領域へのアクセスを制限する第１のモードと、前記第２の記憶領域へのアクセスの制限を解除する第２のモードと、を切り替えるよう制御する、制御回路。

本適用例に係る制御回路によれば、記憶部の第１の記憶領域に記憶されている情報に基づいて、当該記憶部の第２の記憶領域へのアクセス可否を制御するようにしたので、ユーザーの誤操作による意図しない記憶部へのアクセスのおそれを低減させることが可能になる。なお、ユーザーの誤操作に限らず、ノイズの重畳によって誤ったアクセスが実行されることによる意図しない記憶部へのアクセスのおそれについても低減させることができる。

［適用例２］
上記適用例に係る制御回路において、前記第２の記憶領域には、電子デバイスの特性を設定する情報が記憶されてもよい。

本適用例に係る制御回路によれば、電子デバイスの特性を設定する情報がユーザーの誤操作等によって変更されることによる電子デバイスの誤動作の発生を抑えることが可能になる。

［適用例３］
上記適用例に係る制御回路において、前記第１の記憶領域には、温度が安定したことを示す情報が記憶されてもよい。

本適用例に係る制御回路によれば、温度が安定したことを示す情報にアクセスする場合に、記憶部の第１の記憶領域以外の記憶領域へのユーザーの誤操作等による意図しないアクセスのおそれを低減させることが可能になる。

［適用例４］
上記適用例に係る制御回路は、前記外部装置とＩ^２Ｃ通信を行い、前記通信制御部は、前記第１のモードにおいて、前記外部装置からの信号に対してアクノレッジ信号を返さないようにしてもよい。

本適用例に係る制御回路によれば、Ｉ^２Ｃ通信を行う外部装置に対してアクノレッジ信号を返さないように構成することで、簡素な構成及び制御で第２の記憶領域に対するアクセスを制限することが可能になる。

［適用例５］
上記適用例に係る制御回路において、前記第２の記憶領域は、複数の記憶領域を含み、前記第１の記憶領域は、前記複数の記憶領域の各々について異なるアクセスレベルを設定するための情報であるアクセスレベル設定情報を記憶し、前記通信制御部は、前記第１のモードにおいて、前記アクセスレベル設定情報に基づいて、前記複数の記憶領域の各々について異なるアクセスレベルを設定してもよい。

本適用例に係る制御回路によれば、第１の記憶領域に記憶されているアクセスレベル設定情報に基づいて、第２の記憶領域に含まれる複数の記憶領域の各々について異なるアクセスレベルを設定するようにしたので、第２の記憶領域に含まれる各記憶領域単位でユーザーの誤操作等による意図しないアクセスのおそれを低減させることが可能になる。

［適用例６］
上記適用例に係る制御回路において、前記アクセスレベル設定情報は、外部から変更可能であってもよい。

本適用例に係る制御回路によれば、外部からアクセスレベル設定情報の変更を可能にしたので、第２の記憶領域に含まれる各記憶領域単位でのアクセス可否の制御を所望のタイミングで任意に変更することが可能になる。

［適用例７］
本適用例に係る半導体集積回路装置は、上記のいずれかの制御回路を備えている。

［適用例８］
本適用例に係る発振器は、上記のいずれかの制御回路を備えている。

［適用例９］
本適用例に係る電子機器は、上記のいずれかの制御回路又は上記の発振器を備えている。

［適用例１０］
本適用例に係る基地局は、上記のいずれかの制御回路又は上記の発振器を備えている。

これらの適用例によれば、ユーザーの誤操作による意図しない記憶部へのアクセスを防止することが可能な制御回路を用いるので、例えば、誤動作が生じにくく、信頼性の高い半導体集積回路装置、発振器、電子機器及び基地局を実現することも可能である。

本実施形態の発振器の断面図の一例。 第１実施形態の発振器の機能ブロック図。 第１実施形態の記憶部の概略構成を示す図。 第１実施形態のＩ^２Ｃ制御部の機能ブロック図。 第２実施形態の記憶部の概略構成を示す図。 第２実施形態のＩ^２Ｃ制御部の機能ブロック図。 本実施形態の電子機器の構成の一例を示す機能ブロック図。 本実施形態の基地局の概略構成の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．発振器
１−１．第１実施形態
［発振器の構造］
図１は、第１実施形態の発振器の構造の一例を示す図であり、発振器の断面図である。図１に示すように、第１実施形態の発振器１は、集積回路（ＩＣ：Integrated Circuit）チップ２、発振素子３、パッケージ４、外部端子（外部電極）６、温度制御素子７及び温度検出素子８を含んで構成されている。

パッケージ４は、ケース４ａと基台４ｂとが接着されることによって構成されている。

パッケージ４の内部空間には、基台４ｂに対向するように部品搭載基板４ｃが設けられている。部品搭載基板４ｃの上面にはオーブン９が搭載されている。また、部品搭載基板４ｃの下面にはＩＣチップ２が搭載されている。

発振素子３及び温度検出素子８は、部品搭載基板９ａの上面に搭載され、温度制御素子７は、部品搭載基板９ａの下面の発振素子３に対向する位置に搭載されることにより、オーブン９の内部空間に収容されている。

発振素子３、温度制御素子７及び温度検出素子８の各端子は、それぞれＩＣチップ２の所望の各端子と不図示の配線パターンで電気的に接続されている。また、ＩＣチップ２の一部の端子は、パッケージ４の表面に設けられた外部端子６と不図示の配線パターンで電気的に接続されている。

発振素子３としては、例えば、水晶振動素子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動素子などを用いることができる。発振素子３の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。発振素子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

温度検出素子８は、その周辺の温度を検出し、温度に応じた電圧を有する温度検出信号を出力する。温度検出素子８は、オーブン９の内部空間に収容されているため、オーブン９の内部空間の温度、換言すれば、オーブン９の内部空間に収容されている発振素子３の周囲温度を検出することになる。温度検出素子８は、例えば、サーミスター（ＮＴＣサーミスター（Negative Temperature Coefficient）、ＰＴＣ（Positive Temperature Coefficient）サーミスターなど）、白金抵抗、半導体のバンドギャップを利用した温度検出回路などであってもよい。

温度制御素子７は、温度検出素子８によって検出された温度に基づいて動作する。温度制御素子７は、発熱素子であってもよいし、吸熱素子であってもよい。温度制御素子７は、例えば、パワートランジスター、抵抗、ペルチェ素子などであってもよい。

［発振器の機能構成］
図２は、第１実施形態の発振器１の機能ブロック図である。図２に示すように、第１実施形態の発振器１は、オーブン９に収容された発振素子３、温度制御素子７及び温度検出素子８と、発振素子３を発振させるためのＩＣチップ２とを含む。ＩＣチップ２、発振素子３、温度制御素子７及び温度検出素子８は、パッケージ４に収容されている（図１参照）。

本実施形態では、ＩＣチップ２は、発振回路１０、出力回路２０、温度制御回路３０、レギュレーター４０、記憶部５０及びインターフェース回路６０を含んで構成されている。なお、ＩＣチップ２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。また、本実施形態では、発振回路１０、出力回路２０、温度制御回路３０、レギュレーター４０、記憶部５０及びインターフェース回路６０は１つのＩＣチップとして構成されているが、複数のＩＣチップによって構成されていてもよいし、少なくとも一部が集積化されていなくてもよく、例えば、複数の電子部品を用いてディスクリートに構成されていてもよい。

記憶部５０は、不揮発性メモリー５２とレジスター５４とを備え、インターフェース回
路６０により外部から外部端子６を介して不揮発性メモリー５２又はレジスター５４に対するリード／ライトが可能に構成されている。

不揮発性メモリー５２は、各種の制御情報を記憶するための記憶部であり、データの書き込みが可能なプログラマブルＲＯＭ（ＰＲＯＭ：Programmable Read Only Memory）として構成される。不揮発性メモリー５２は、例えば、ＥＥＰＲＯＭ（Electrically Erasable Read-Only Memory）のような書き換え可能な種々のメモリーであってもよいし、ワンタイムＰＲＯＭのような書き換え不可能（１回のみ書き込み可能）な種々のメモリーであってもよい。レジスター５４は、揮発性メモリーの一例であり、レジスター５４に代えてＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの種々の揮発性メモリーが設けられていてもよい。

不揮発性メモリー５２には、温度制御回路３０の動作を制御するための温度制御情報と、発振回路１０の動作を制御するための発振制御情報と、レギュレーター４０の動作を制御するための電圧制御情報とが記憶されていてもよい。

温度制御情報は、温度制御回路３０の特性を設定するための特性設定情報である。温度制御情報は、例えば、オーブン９の内部温度（発振素子３が設けられる雰囲気の温度）を設定するための制御情報であり、温度制御素子７の発熱あるいは吸熱を制御するために温度検出素子８が出力する温度検出信号の電圧に基づく電圧と比較される閾値電圧のデータであってもよい。発振素子３がＳＣカット水晶振動子であれば、その周波数温度特性は２次曲線を呈し、その頂点付近では単位温度あたりの周波数変化量が最も小さいため、例えば、温度制御情報は、発振素子３の温度が頂点付近の温度になるようにオーブン９の内部温度を設定するためのデータであってもよい。なお、不揮発性メモリー５２には、出力回路２０の制御データが記憶されてもよい。

発振制御情報は、発振回路１０の特性を設定するための特性設定情報である。発振制御情報は、例えば、発振回路１０の発振特性を設定するための制御情報であり、発振段電流、発振周波数、発振電圧、発振余裕度などを変更するための回路素子の制御データであってもよい。

電圧制御情報は、レギュレーター４０の特性を設定するための特性設定情報である。電圧制御情報は、例えば、レギュレーター４０が生成する内部電源電圧、基準電圧、基準電流の制御情報であってもよい。

不揮発性メモリー５２に記憶された各種の制御情報は、ＩＣチップ２の電源投入時（電源端子の電圧が０Ｖから所望の電圧まで立ち上がるとき）にレジスター５４に転送され、レジスター５４に保持される。これら各種の制御情報のレジスター５４への転送は、記憶部５０内の不図示の制御回路又はインターフェース回路６０により制御される。これにより、ＩＣチップ２の製造工程（検査工程）などにおいて不揮発性メモリー５２に書き込まれた温度制御情報、発振制御情報及び電圧制御情報が、電源投入後にレジスター５４に保持される。レジスター５４に保持された温度制御情報は、温度制御回路３０に入力される。レジスター５４に保持された発振制御情報は、発振回路１０に入力される。レジスター５４に保持された電圧制御情報は、レギュレーター４０に入力される。

インターフェース回路６０は、不図示のバスに接続されたＣＰＵ（Central Processing
Unit）を含む外部装置が記憶部５０にアクセスするためのインターフェース処理を行う。インターフェース回路６０は、例えば、ＳＰＩ（Serial Peripheral Interface）やＩ^２Ｃ（Inter-Integrated Circuit）通信などの各種のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。た
だし、発振器１の外部端子数を削減することによりパッケージ４を小型化するためには、インターフェース回路６０をシリアルバス対応のインターフェース回路として構成することが望ましい。本実施形態において、インターフェース回路６０は、Ｉ^２Ｃのシリアルバス対応のインターフェース回路であるものとする。

Ｉ^２Ｃは、シリアルクロックと双方向のシリアルデータとからなる２本の信号線（シリアルバス）を用いた同期式のシリアル通信の方式である。シリアルバスには、１つのマスターと一意にアドレスが割り振られた１以上のスレーブとが接続される。マスターは、シリアルクロックに同期してシリアルバスの状態を制御することによりスタートコンディションを出力し、通信相手のスレーブを指定するアドレスと転送方向（送信／受信）とを含む通信データを送信する。スレーブは、マスターにより送信されたアドレスが自身に割り振られたアドレスと一致したとき、アクノレッジ信号（ＡＣＫビット）を返送し、データ転送を開始する。マスターと当該スレーブとは、マスターがシリアルバスの状態を制御してストップコンディションを出力するまでデータ転送を続ける。インターフェース回路６０は、このようなＩ^２Ｃのシリアルバスを介して外部装置（ＣＰＵ）からのアクセス要求を受け、当該外部装置による不揮発性メモリー５２又はレジスター５４に対するリード／ライトを実行するためのインターフェース処理を行う。

不揮発性メモリー５２が書き換え不可能（１回のみ書き込み可能）である場合には、発振器１の製造工程（検査工程）において、外部端子６からインターフェース回路６０を介して、レジスター５４に直接各データ（制御情報など）が書き込まれて発振器１が所望の特性を満たすように調整・選択され、調整・選択された各データが最終的に不揮発性メモリー５２に書き込まれる。不揮発性メモリー５２が書き換え可能である場合には、発振器１の製造工程（検査工程）において、外部端子６からインターフェース回路６０を介して、不揮発性メモリー５２に各データが書き込まれるようにしてもよい。ただし、不揮発性メモリー５２への書き込みは一般に時間がかかるため、発振器１の検査時間を短縮するために、外部端子６からインターフェース回路６０を介してレジスター５４に直接各データが書き込まれ、調整・選択された各データが最終的に不揮発性メモリー５２に書き込まれるようにしてもよい。

発振回路１０は、発振素子３の出力信号を増幅して発振素子３にフィードバック（帰還）することで、発振素子３を発振させ、発振素子３の発振に基づく周波数信号（発振信号）を出力する。

発振回路１０としては、既知の各種の構成の回路を採用可能であり、発振回路１０と発振素子３とにより構成される回路は、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の回路であってもよい。

出力回路２０には、発振回路１０が出力する周波数信号（発振信号）が入力される。出力回路２０は、外部出力用の周波数信号（発振信号）を生成し、外部端子６を介して外部に出力する。出力回路２０は、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）回路、ＰＥＣＬ（Positive Emitter Coupled Logic）回路、ＬＶＰＥＣＬ（Low Voltage PECL）回路等の差動出力回路であってもよいし、シングルエンドの出力回路であってもよい。また、出力回路２０は、発振回路１０が出力する周波数信号（発振信号）を分周し、分周された発振信号を出力してもよい。例えば、レジスター５４に保持された制御情報によって、出力回路２０における周波数信号（発振信号）の分周比や出力レベルが制御されてもよい。

温度制御回路３０は、温度検出素子８が出力する温度検出信号が入力され、温度制御素子７の発熱又は吸熱を制御するための温度制御信号を発生させる。例えば、温度制御回路
３０は、温度検出信号の電圧が、レジスター５４に保持された温度制御情報に応じた所望の電圧値に保たれるように、温度制御素子７の発熱又は吸熱を制御してもよい。これにより、オーブン９の内部温度（発振素子３が設けられる雰囲気の温度）が、発振器１の周囲温度によらずほぼ一定になるように制御される。

温度制御素子７は、温度制御回路３０が出力する温度制御信号に基づき発熱量又は吸熱量が制御される。例えば、温度制御素子７は電流量に応じて発熱量又は吸熱量が変化し、温度制御信号に基づき温度制御素子７を流れる電流量が制御されるようにしてもよい。

レギュレーター４０は、レジスター５４に保持された電圧制御情報に応じて、発振器１の電源端子からＩＣチップ２の電源端子を介して供給される電源電圧に基づき、温度制御回路３０や発振回路１０の動作に必要な各種の内部電源電圧、各種の基準電圧や基準電流などを生成する。レギュレーター４０は、出力回路２０、記憶部５０及びインターフェース回路６０の少なくとも１つの動作に必要な電圧や電流を生成してもよい。

このように構成された第１実施形態の発振器１は、発振器１の動作が保証される所望の温度範囲において、発振器１の周囲温度によらず極めて安定した周波数の発振信号を出力する恒温槽型発振器（発振素子３が水晶振動子であればＯＣＸＯ（Oven Controlled Crystal Oscillator））として機能する。特に、発振素子３をＳＣカット水晶振動子とし、発振素子３の温度が頂点付近の温度になるように温度制御データを設定することで、周波数安定度の極めて高い恒温槽型発振器を実現することができる。

発振器１の製造出荷後に、発振器１や、Ｉ^２Ｃのシリアルバスを介して発振器１と通信する制御装置（発振器１の外部装置）が搭載されたユーザーのシステム（電子機器や基地局）が構築される。そして、制御装置は、Ｉ^２Ｃのシリアルバスに接続された発振器１の外部端子６からインターフェース回路６０を介して、例えば、発振器１の状態に関する情報（例えば、発振器１の温度が安定したことを示す情報）の読み出し、記憶部５０への所望の情報の書き込み、不揮発性メモリー５２に記憶されている各種情報のレジスター５４への強制転送等を行う。また、当該ユーザーのシステムにおいて、Ｉ^２Ｃのシリアルバスに、発振器１以外の電子部品（例えば、記憶装置）が接続され、制御装置が、当該電子部品に対する各種情報の書き込みや読み出しを行う場合もある。

［記憶部の構成］
第１実施形態の発振器１では、記憶部５０（不揮発性メモリー５２及びレジスター５４）は、アクセス可否の制御が可能な記憶領域（アドレス空間）を含む。インターフェース回路６０は、アクセス可否情報に応じて当該記憶領域へのアセス可否を制御する。

図３は、第１実施形態における記憶部５０の概略構成の一例を示す図である。図３に示すように、記憶部５０は、常にアクセス可能（リード／ライト可能）な第１の記憶領域ＭＡ１と、アクセス可否の制御が可能な第２の記憶領域ＭＡ２とを含む。

第１の記憶領域ＭＡ１には、アクセス可否情報と、温度安定情報とが記憶されている。アクセス可否情報は、第２の記憶領域ＭＡ２に対するアクセスの可否を示す情報である。アクセス可否情報は、第１の記憶領域ＭＡ１に記憶される情報であり、外部装置によるリード／ライトが可能な情報である。温度安定情報は、発振器１の温度が安定したことを示す情報である。温度安定情報は、例えば、オーブン９の内部温度（発振素子３が設けられる雰囲気の温度）が安定したことを示す情報であり、いわゆるオーブンアラーム信号またはオーブンアラーム解除信号に対応する情報であってもよい。温度安定情報は、例えば、集積装置（ＩＣ）２の内部で不揮発性メモリー５２の第１の記憶領域ＭＡ１内の所定の記憶領域に書き込まれる。温度安定情報は、第１の記憶領域ＭＡ１に記憶される情報であり
、外部装置によるリードが可能な情報である。

第２の記憶領域ＭＡ２には、特性設定情報１、特性設定情報２及び特性設定情報３が記憶されている。特性設定情報１は、例えば、温度制御情報または少なくとも温度制御情報を含む制御情報である。特性設定情報２は、例えば、発振制御情報または少なくとも発振制御情報を含む制御情報である。特性設定情報３は、例えば、電圧制御情報または少なくとも電圧制御情報を含む制御情報である。

なお、レジスター５４に記憶される情報が全て不揮発性メモリー５２から展開されるものでなくてもよい。例えばレジスター５４の一部の記憶領域は、電源投入時に初期化される構成であってもよい。

インターフェース回路６０は、第１の記憶領域ＭＡ１に記憶されたアクセス可否情報を読み出し、当該アクセス可否情報に応じて外部装置による第２の記憶領域ＭＡ２に対するアクセス可否を制御する。

［インターフェース回路の構成］
図４は、第１実施形態におけるインターフェース回路６０の構成例の機能ブロック図である。図４に示すように、インターフェース回路６０は、Ｉ^２Ｃ制御部６１と、デコーダー６２とを含む。

Ｉ^２Ｃ制御部６１は、Ｉ^２Ｃのシリアルバス７０に接続され、シリアルバス７０に接続されたマスターである外部装置との間でＩ^２Ｃの通信方式に従った通信制御を行う。デコーダー６２は、記憶部５０の第１の記憶領域ＭＡ１に記憶されたアクセス可否情報をデコードする。

デコーダー６２は、アクセス可否情報により第２の記憶領域ＭＡ２に対するアクセスが許可されているとき、第１のレベル（例えば、ローレベル）のデコード出力信号を出力する。デコーダー６２は、アクセス可否情報により第２の記憶領域ＭＡ２に対するアクセスが制限（禁止）されているとき、第２のレベル（例えば、ハイレベル）のデコード出力信号を出力する。

デコード出力信号は、Ｉ^２Ｃ制御部６１に入力される。Ｉ^２Ｃ制御部６１は、デコーダー６２からのデコード出力信号に応じて第２の記憶領域ＭＡ２に対するアクセスモードを切り替える。

例えば、アクセス可否情報により第２の記憶領域ＭＡ２に対するアクセスが制限されているとき、Ｉ^２Ｃ制御部６１は、デコーダー６２からのデコード出力信号（デコード結果）を受けて、外部装置による第２の記憶領域ＭＡ２に対するアクセスを制限する第１のモードに切り替える。これにより、外部装置から温度安定情報のリードを実行する場合や、シリアルバス７０に接続される発振器１以外の電子部品へのアクセスを実行する場合に、記憶部５０の第２の記憶領域ＭＡ２へのユーザーの誤操作による意図しないアクセスにより、各種の特性設定情報が書き換えられてしまうおそれを低減させることが可能になる。

また、アクセス可否情報により第２の記憶領域ＭＡ２に対するアクセスが許可されているとき、Ｉ^２Ｃ制御部６１は、デコーダー６２からのデコード出力信号を受けて、外部装置による第２の記憶領域ＭＡ２に対するアクセスの制限を解除する第２のモードに切り替える。従って、ＩＣチップ２の発振器１の製造工程（検査工程）において、外部装置（検査装置）は、ＩＣチップ２や発振器１を第２のモードに切り替えて、記憶部５０の第２の記憶領域ＭＡ２に各種の特性情報を書き込むことができる。そして、発振器１の検査が終
了した後、不揮発性メモリー５２には、アクセス可否情報として、第２の記憶領域ＭＡ２に対するアクセスを制限するためのデータ（第１のモードに設定するためのデータ）が書き込まれる。これにより、発振器１の製造出荷後に、発振器１の電源が投入されると、不揮発性メモリー５２に記憶されているアクセス可否情報がレジスター５４に転送されて第１のモードに設定される。

なお、第１のモードでは、Ｉ^２Ｃ制御部６１は、マスターである外部装置からアクセスがあっても、アクノレッジ信号を返送しないことで、当該外部装置による第２の記憶領域ＭＡ２に対するアクセスを制限してもよい。この場合、外部装置が、アクノレッジ信号が返送されたものとして第１の記憶領域ＭＡ１へのアクセスを試みた場合には、第１の記憶領域ＭＡ１へのアクセスが可能にしてもよい。例えば、デコード出力信号をＡＣＫ＿ＭＡＳＫ信号とし、Ｉ^２Ｃ制御部６１は、ＡＣＫ＿ＭＡＳＫ信号を用いてアクノレッジ信号に対するマスク制御を行うことで、アクノレッジ信号の返送制御を行うことができる。

また、アクセス可否情報に対する意図しない書き込みが生じると第２のモードに切り替わり、第２の記憶領域ＭＡ２に対するアクセスの制限が解除されてしまう。そこで、アクセス可否情報として複数ビットの特殊なパターンのデータが書き込まれないと第２のモードに切り替わらないようにし、又は（及び）、アクセス可否情報への書き込みコマンドが複数回連続して受信されないとアクセス可否情報への書き込みが許可されないようにしてもよい。

以上に説明したように、第１実施形態によれば、ユーザーの誤操作やノイズ等によって発振器１に対して誤ったアクセスが実行された場合でも、アクセス可否情報によりアクセスが制限される第２の記憶領域ＭＡ２へのアクセスのおそれを低減させることが可能である。これにより、第２の記憶領域ＭＡ２に記憶されている温度制御情報、発振制御情報及び電圧制御情報等の意図しない変更により、発振器１の誤動作を招く事態が生じるおそれを低減させることが可能になる。

なお、インターフェース回路６０は、本発明の「通信制御部」に相当する。また、アクセス可否情報は、本発明の「第１の記憶領域に記憶されている情報」に相当する。発振器１は、本発明の「電子デバイス」に相当する。特性設定情報１、特性設定情報２及び特性設定情報３（温度制御情報、発振制御情報及び電圧制御情報）は、本発明の「電子デバイスの特性を設定する情報」に相当する。温度安定情報は、本発明の「電子デバイスの温度が安定したことを示す情報」に相当する。ＩＣチップ２は、本発明の「半導体集積回路装置」に相当する。

１−２．第２実施形態
第１実施形態では、アクセス可否情報に応じて第２の記憶領域ＭＡ２に対するアクセス可否が制御される場合について説明した。第２実施形態では、第２の記憶領域ＭＡ２が、それぞれランクが予め設定された複数のサブ記憶領域を含み、ランクごとにアクセス可否を示すアクセスレベル設定情報に応じて第２の記憶領域ＭＡ２のサブ記憶領域に対するアクセス可否が制御される。

第２実施形態の発振器の構成は、図１及び図２に示す第１実施形態の発振器１の構成とほぼ同様である。以下では、第２実施形態の発振器について、第１実施形態との相違点を中心に説明する。

図５に、第２実施形態における記憶部５０の概略構成の一例を示す図である。図５に示すように、記憶部５０は、常にアクセス可能（リード／ライト可能）な第１の記憶領域ＭＡ１と、アクセスレベル設定情報に応じてアクセス可否の制御が可能な複数のサブ記憶領
域を有する第２の記憶領域ＭＡ２とを含む。第２の記憶領域ＭＡ２は、図５において２つのサブ記憶領域ＭＡ２ａ、ＭＡ２ｂを含んで構成されているが、１又は３以上のサブ記憶領域を含んで構成されていてもよい。

サブ記憶領域ＭＡ２ａは、ランクが「１」に予め設定された記憶領域である。サブ記憶領域ＭＡ２ｂは、ランクが「２」に予め設定された記憶領域である。

第１の記憶領域ＭＡ１には、アクセスレベル設定情報と、温度安定情報とが記憶されている。アクセスレベル設定情報は、ランクに対するリード／ライトの可否を示す情報であり、外部装置によるリード／ライトが可能な情報（外部から変更可能な情報）である。アクセスレベル設定情報により第２の記憶領域ＭＡ２のサブ記憶領域ＭＡ２ａ、ＭＡ２ｂに対するアクセスレベルの設定が可能である。温度安定情報は、第１実施形態と同様の情報であり、外部装置によるリードが可能な情報である。

例えば、第２の記憶領域ＭＡ２のサブ記憶領域ＭＡ２ａには、特性設定情報１及び特性設定情報２が記憶されている。また、例えば、第２の記憶領域ＭＡ２のサブ記憶領域ＭＡ２ｂには、特性設定情報３が記憶されている。特性設定情報１、特性設定情報２及び特性設定情報３のそれぞれは、第１実施形態と同様の情報である。

インターフェース回路６０は、第１の記憶領域ＭＡ１に記憶されたアクセスレベル設定情報を読み出し、当該アクセスレベル設定情報に応じて外部装置による第２の記憶領域ＭＡ２のサブ記憶領域に対するアクセスレベルを設定する。インターフェース回路６０は、当該アクセスレベルに応じてサブ記憶領域単位で外部装置によるアクセス可否を制御する。

例えば、アクセスレベル設定情報により設定されたアクセスレベルにおいて第２の記憶領域ＭＡ２に対するアクセスが制限されている（少なくとも１つのサブ記憶領域に対するアクセスが禁止されている）とき、インターフェース回路６０は、第２の記憶領域ＭＡ２に対するアクセスモードを第１のモードに切り替える。第１のモードにおいて、インターフェース回路６０は、当該アクセスレベルに応じてサブ記憶領域ＭＡ２ａ、ＭＡ２ｂに対するアクセスの可否を制御する。

一方、アクセスレベル設定情報により設定されたアクセスレベルにおいて第２の記憶領域ＭＡ２に対するアクセスが制限されていない（すべてのサブ記憶領域に対するアクセスが許可されている）とき、インターフェース回路６０は、第２の記憶領域ＭＡ２に対するアクセスモードを第２のモードに切り替える。第２のモードでは、第２の記憶領域ＭＡ２のサブ記憶領域ＭＡ２ａ、ＭＡ２ｂに対するアクセスの制限が解除される。すなわち、インターフェース回路６０は、外部装置によるサブ記憶領域ＭＡ２ａ、ＭＡ２ｂに対するアクセスを許可する。

図６は、第２実施形態におけるインターフェース回路６０の構成例の機能ブロック図である。図６に示すように、インターフェース回路６０は、Ｉ^２Ｃ制御部６１ａと、デコーダー６２ａとを含む。

Ｉ^２Ｃ制御部６１ａは、Ｉ^２Ｃのシリアルバス７０に接続され、シリアルバス７０に接続されたマスターである外部装置との間でＩ^２Ｃの通信方式に従った通信制御を行う。サブ記憶領域は、対応するイネーブル信号をアクティブにすることによりアクセスが可能に構成されている。Ｉ^２Ｃ制御部６１ａは、シリアルバス７０を介して外部装置によりアクセスされる第２の記憶領域ＭＡ２のサブ記憶領域に対してイネーブル信号を出力し、当該サブ記憶領域に対するアクセスを許可する。

デコーダー６２ａは、記憶部５０の第１の記憶領域ＭＡ１に記憶されたアクセスレベル設定情報をデコードする。デコーダー６２ａは、アクセスレベル設定情報をデコードし、アクセスレベルに応じてアクセスが許可されたサブ記憶領域に対応するイネーブル信号をアクティブにするための第１のレベル（例えば、ハイレベル）のイネーブル制御信号Ｒ_１、Ｒ_２を出力する。また、デコーダー６２ａは、アクセスレベル設定情報をデコードし、アクセスレベルに応じてアクセスが制限されたサブ記憶領域に対応するイネーブル信号を非アクティブにするための第２のレベル（例えば、ローレベル）のイネーブル制御信号Ｒ_１、Ｒ_２を出力する。

Ｉ^２Ｃ制御部６１ａからの各サブ記憶領域に対応するイネーブル信号は、デコーダー６２ａにより出力されたイネーブル制御信号Ｒ_１、Ｒ_２によりマスク制御される。これにより、アクセスレベルに応じて第２の記憶領域ＭＡ２のサブ記憶領域に対するアクセスの可否が制御される。

例えば、アクセスレベル設定情報に基づくアクセスレベルが「０」又は「１」の場合、アクセスモードが第１のモードに切り替えられ、アクセスレベルが「２」の場合、アクセスモードが第２のモードに切り替えられる。

アクセスレベルが「０」の場合、例えば、ランク「１」のサブ記憶領域ＭＡ２ａとランク「２」のサブ記憶領域ＭＡ２ｂへのリード／ライトが制限（禁止）される。アクセスレベルが「１」の場合、例えば、ランクが「１」のサブ記憶領域ＭＡ２ａへのリード／ライトが許可され、かつ、ランクが「２」のサブ記憶領域ＭＡ２ｂへのリード／ライトが制限（禁止）される。アクセスレベルが「２」の場合、ランク「１」のサブ記憶領域ＭＡ２ａとランク「２」のサブ記憶領域ＭＡ２ｂへのリード／ライトが許可される。

このようにユーザーの誤操作によって当該発振器に対して誤ったアクセスを実行した場合であっても、アクセスレベルによりアクセスが制限されている第２の記憶領域ＭＡ２のサブ記憶領域へのアクセスを回避することができる。また、アクセスレベル設定情報を変更することにより、制限されていたサブ記憶領域へのアクセスの制限を解除したり、逆に、アクセスが許可されていたサブ記憶領域へのアクセスを制限したりすることができる。

以上に説明したように、第１実施形態と同様に第２実施形態においても、第２の記憶領域ＭＡ２に記憶されている温度制御情報、発振制御情報及び電圧制御情報の意図しない変更により、発振器１の誤動作を招く事態が生じるおそれを低減させることができる。

なお、インターフェース回路６０は、本発明の「通信制御部」に相当する。また、アクセスレベル設定情報は、本発明の「複数の記憶領域の各々について異なるアクセスレベルを設定するための情報」に相当する。サブ記憶領域ＭＡ２ａ、ＭＡ２ｂは、「複数の記憶領域」に相当する。

２．電子機器
図７は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器３００は、発振器３１０、ＣＰＵ３２０、逓倍回路３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０を含んで構成されている。なお、本実施形態の電子機器は、図７の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

発振器３１０は、発振源からの信号に基づき所望の周波数の発振信号を出力するものである。発振器３１０は、制御回路３１２を含み、制御回路３１２は、発振器３１０が有す
る不図示の記憶部へのＣＰＵ３２０からのアクセスに対するインターフェース回路として機能する。

逓倍回路３３０は、発振器３１０が出力する発振信号を所望の周波数に逓倍して出力する回路である。逓倍回路３３０が出力する発振信号は、ＣＰＵ３２０のクロック信号として使用されてもよいし、ＣＰＵ３２０が通信用の搬送波を生成するために使用されてもよい。

ＣＰＵ３２０（処理部）は、ＲＯＭ３４０等に記憶されているプログラムに従い、例えば、発振器３１０が出力する発振信号あるいは逓倍回路３３０が出力する発振信号に基づいて各種の計算処理や制御処理を行う。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

制御回路３１２として上記の各実施形態における、ユーザーの誤操作による意図しない記憶部へのアクセスのおそれを低減させることが可能なインターフェース回路６０（制御部）を適用し、あるいは、発振器３１０として上記の各実施形態の発振器１（インターフェース回路６０（制御部）を備える）を適用することにより、誤動作が生じにくく、信頼性の高い電子機器を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、ＧＰＳ（Global Positioning System）モジュール、ネットワーク機器、放送機器、人工衛星や基地局で利用される通信機器、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ（Point Of Sale）端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

本実施形態の電子機器３００の一例として、上述した発振器３１０を基準信号源として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。制御回路３１２として上記の各実施形態における、ユーザーの誤操作による意図しない記憶部へのアクセスのおそれを低減させることが可能なインターフェース回路６０（制御部）を適用し、あるいは、発振器３１０として上記の各実施形態の
発振器１（インターフェース回路６０（制御部）を備える）を適用することにより、例えば通信基地局などに利用可能な、従来よりも周波数精度の高い、高性能、高信頼性を所望される電子機器３００を実現することも可能である。

また、本実施形態の電子機器３００の他の一例として、通信部３６０が外部クロック信号を受信し、ＣＰＵ３２０（処理部）が、当該外部クロック信号と発振器３１０の出力信号あるいは逓倍回路３３０の出力信号（内部クロック信号）とに基づいて、発振器３１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータム３などの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。

３．基地局
図８は、本実施形態の基地局の概略構成の一例を示す図である。本実施形態の基地局４００は、受信装置４１０、送信装置４２０及び制御装置４３０を含んで構成されている。なお、本実施形態の電子機器は、図８の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

受信装置４１０は、受信アンテナ４１２、受信部４１４、処理部４１６及び発振器４１８を含んで構成されている。

発振器４１８は、発振源からの信号に基づき所望の周波数の発振信号を出力するものである。発振器４１８は、制御回路４１９を含み、制御回路４１９は、発振器４１８が有する不図示の記憶部への制御装置４３０からのアクセスに対するインターフェース回路として機能する。

受信アンテナ４１２は、携帯電話機やＧＰＳ衛星などの移動局（不図示）から、各種の情報が重畳された電波を受信する。

受信部４１４は、発振器４１８が出力する発振信号を用いて、受信アンテナ４１２が受信した信号を所望の中間周波数（ＩＦ：Intermediate Frequency）帯の信号に復調する。

処理部４１６は、発振器４１８が出力する発振信号を用いて、受信部４１４が復調した中間周波数帯の信号をベースバンド信号に変換し、ベースバンド信号に含まれている情報を復調する。

制御装置４３０は、受信装置４１０（処理部４１６）が復調した情報を受け取り、当該情報に応じた各種の処理を行う。そして、制御装置４３０は、移動局に送信する情報を生成し、当該情報を送信装置４２０（処理部４２６）に送出する。

送信装置４２０は、送信アンテナ４２２、送信部４２４、処理部４２６及び発振器４２８を含んで構成されている。

発振器４２８は、発振源からの信号に基づき所望の周波数の発振信号を出力するものである。発振器４２８は、制御回路４２９を含み、制御回路４２９は、発振器４２８が有する不図示の記憶部への制御装置４３０からのアクセスに対するインターフェース回路として機能する。

処理部４２６は、発振器４２８が出力する発振信号を用いて、制御装置４３０から受け取った情報を用いてベースバンド信号を生成し、当該ベースバンド信号を中間周波数帯の信号に変換する。

送信部４２４は、発振器４２８が出力する発振信号を用いて、処理部４２６からの中間周波数帯の信号を変調して搬送波に重畳する。

送信アンテナ４２２は、送信部４２４からの搬送波を電波として携帯電話機やＧＰＳ衛星などの移動局に送信する。

受信装置４１０が有する制御回路４１９や送信装置４２０が有する制御回路４２９として上記の各実施形態におけるインターフェース回路６０（制御部）を適用し、あるいは、受信装置４１０が有する発振器４１８や送信装置４２０が有する発振器４２８として、上記の各実施形態の発振器１（インターフェース回路６０（制御部）を備える）を適用することにより、誤動作が生じにくく、通信性能に優れた信頼性の高い基地局を実現することができる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、上述した実施形態の発振器は恒温槽型発振器であるが、本発明は、恒温槽型発振器に限らず、温度補償機能を有する温度補償発振器（例えば、ＴＣＸＯ（Temperature Compensated Crystal Oscillator））や周波数制御機能を有する電圧制御発振器（例えば、ＶＣＸＯ（Voltage Controlled Crystal Oscillator））、温度補償機能と周波数制御機能を有する発振器（例えば、ＶＣ−ＴＣＸＯ（Voltage Controlled Temperature Compensated Crystal Oscillator））、原子発振器等にも適用することができる。

上述した実施形態は一例であって、これらに限定されるわけではない。例えば、各実施形態や各変形例を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…発振器、２…ＩＣチップ、３…発振素子、４…パッケージ、４ａ…ケース、４ｂ…基台、４ｃ…部品搭載基板、６…外部端子（外部電極）、７…温度制御素子、８…温度検出素子、９…オーブン、１０…発振回路、２０…出力回路、３０…温度制御回路、４０…レギュレーター、５０…記憶部、５２…不揮発性メモリー、５４…レジスター、６０…インターフェース回路、６１…Ｉ^２Ｃ制御部、６１ａ…Ｉ^２Ｃ制御部、６２…デコーダー、６２ａ…デコーダー、７０…シリアルバス、３００…電子機器、３１０…発振器、３１２…制御回路、３２０ ＣＰＵ、３３０…逓倍回路、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、４００ 基地局、４１０…受信装置、４１２…受信アンテナ、４１４…受信部、４１６…処理部、４１８…発振器、４１９…制御回路、４２０…送信装置、４２２…送信アンテナ、４２４…送信部、４２６…処理部、４２８…発振器、４２９…制御回路、４３０…制御装置、ＥＮ…イネーブル信号、ＭＡ１…第１の記憶領域、ＭＡ２…第２の記憶領域、ＭＡ２ａ…サブ記憶領域、ＭＡ２ｂ…サブ記憶領域、Ｒ_１…イネーブル制御信号、Ｒ_２…イネーブル制御信号

Claims (10)

1. 温度制御素子の発熱又は吸熱を制御する温度制御回路の動作を制御する制御回路であって、
   第１の記憶領域及び第２の記憶領域を含む記憶部と、
   外部装置からの前記記憶部へのアクセスを制御する通信制御部と、を備え、
   前記第１の記憶領域には、前記第２の記憶領域に対するアクセスの可否を示すアクセス可否情報が記憶され、
   前記第２の記憶領域には、前記温度制御回路の動作を制御するための温度制御情報が記憶され、
   前記通信制御部が、前記アクセス可否情報に基づいて、前記第２の記憶領域へのアクセスを制限する第１のモードと、前記第２の記憶領域へのアクセスの制限を解除する第２のモードと、を切り替えるよう制御する、制御回路。
2. 前記第２の記憶領域には、発振素子を発振させる発振回路の動作を制御するための発振制御情報、又は、レギュレーターの動作を制御するための電圧制御情報が記憶される、請求項１に記載の制御回路。
3. 前記第１の記憶領域には、温度が安定したことを示す温度安定情報が記憶される、請求項１又は２に記載の制御回路。
4. 前記外部装置とＩ^２Ｃ通信を行い、
   前記通信制御部は、前記第１のモードにおいて、前記外部装置からの信号に対してアクノレッジ信号を返さない、請求項１乃至３のいずれか一項に記載の制御回路。
5. 前記第２の記憶領域は、複数の記憶領域を含み、
   前記第１の記憶領域は、前記複数の記憶領域の各々について異なるアクセスレベルを設定するための情報であるアクセスレベル設定情報を記憶し、
   前記通信制御部は、前記第１のモードにおいて、前記アクセスレベル設定情報に基づいて、前記複数の記憶領域の各々について異なるアクセスレベルを設定する、請求項１乃至
   ３のいずれか一項に記載の制御回路。
6. 前記アクセスレベル設定情報は、外部から変更可能である、請求項５に記載の制御回路。
7. 請求項１乃至６のいずれか一項に記載の制御回路を備えている、半導体集積回路装置。
8. 請求項１乃至６のいずれか一項に記載の制御回路と、前記温度制御素子と、前記温度制御回路と、を備えている、発振器。
9. 請求項１乃至６のいずれか一項に記載の制御回路又は請求項８に記載の発振器を備えている、電子機器。
10. 請求項１乃至６のいずれか一項に記載の制御回路又は請求項８に記載の発振器を備えている、基地局。

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