JP6657272B2 - 積層セラミックキャパシタ及びその実装基板 - Google Patents
積層セラミックキャパシタ及びその実装基板 Download PDFInfo
- Publication number
- JP6657272B2 JP6657272B2 JP2018007958A JP2018007958A JP6657272B2 JP 6657272 B2 JP6657272 B2 JP 6657272B2 JP 2018007958 A JP2018007958 A JP 2018007958A JP 2018007958 A JP2018007958 A JP 2018007958A JP 6657272 B2 JP6657272 B2 JP 6657272B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- internal
- electrode
- connection conductor
- multilayer ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003985 ceramic capacitor Substances 0.000 title claims description 66
- 239000000758 substrate Substances 0.000 title claims description 7
- 239000003990 capacitor Substances 0.000 claims description 66
- 239000004020 conductor Substances 0.000 claims description 58
- 239000000919 ceramic Substances 0.000 claims description 47
- 230000000694 effects Effects 0.000 description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 238000009413 insulation Methods 0.000 description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006355 external stress Effects 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
- H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
- H01G2/02—Mountings
- H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
- H01G2/02—Mountings
- H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
- H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
Description
本発明は積層セラミックキャパシタ及びその実装基板に関する。
積層チップ電子部品の１つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピューター、スマートフォン及び携帯電話などの様々な電子製品の印刷回路基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサーである。
該積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型、且つ高容量が保障されて実装が容易であるという長所により、多様な電子装置の部品として用いることができる。
上記積層セラミックキャパシタは複数の誘電体層と、上記誘電体層の間に異なる極性の内部電極が交互に積層された構造を有することができる。
最近、自動車や医療機器分野で用いられる積層セラミックキャパシタは、高信頼性及び高寿命化への要求が大きくなりつつある。
また、機器や電子回路の突発的な機能停止または性能劣化を予め防止する対策がさらに求められ、用いられる受動部品に対しても、初期故障や予想外のストレスに露出した場合の安全対策としてフェイルセーフ（Ｆａｉｌ Ｓａｆｅ）器具または過負荷検出機能が必要とされている。
従って、上記した性能劣化に対する影響が少なく、また、過負荷検出機能に優れた積層セラミックキャパシタの研究が必要である。
具体的には、機器に搭載した後、熱衝撃や機械的応力によって積層体にクラックが生じた場合にも、電子回路の動作障害の影響を最小化することができる積層セラミックキャパシタが要求されている。
また、コンデンサーの漏れ電流の検出や過電流あるいは過電圧からの保護に用いられる積層セラミックキャパシタが要求されている。
本発明は積層セラミックキャパシタ及びその実装基板に関する。
本発明の一側面は、複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、前記セラミック本体内に形成され、第１端面に露出した第１内部電極と第２側面に露出したリードを有する第２内部電極を含む第１キャパシタ部、及び第１側面に露出したリードを有する第３内部電極と第２端面に露出した第４内部電極を含む第２キャパシタ部と、前記セラミック本体内に形成され、第１及び第２側面に露出した内部連結導体と、前記セラミック本体の外側に形成され、前記第１から第４内部電極及び内部連結導体と電気的に連結された第１から第４外部電極と、を含み、前記内部連結導体は前記第１キャパシタ部及び第２キャパシタ部と直列連結された積層セラミックキャパシタを提供する。
本発明の一実施形態における上記第１及び第２外部電極は、上記セラミック本体の対向する第１及び第２端面に配置され、上記第３及び第４外部電極は上記セラミック本体の対向する第１及び第２側面に配置されてもよい。
本発明の一実施形態における上記内部連結導体は、上記第２内部電極と第４外部電極を通じて連結されてもよい。
本発明の一実施形態における上記内部連結導体は、上記第３内部電極と第３外部電極を通じて連結されてもよい。
本発明の一実施形態における上記積層セラミックキャパシタの等価直列抵抗は、上記内部連結導体により調節されることを特徴とすることができる。
本発明の一実施形態における上記積層セラミックキャパシタの等価直列抵抗は０．１から５Ωであることを特徴とすることができる。
本発明の一実施形態における上記第１キャパシタ部と第２キャパシタ部は、上記積層セラミックキャパシタ内で互いに直列連結されたことを特徴とすることができる。
本発明の他の側面は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体、上記セラミック本体内に形成され、第１端面に露出した第１内部電極と第２側面に露出したリードを有する第２内部電極を含む第１キャパシタ部及び第１側面に露出したリードを有する第３内部電極と第２端面に露出した第４内部電極を含む第２キャパシタ部、上記セラミック本体内に形成され、第１及び第２側面に露出した内部連結導体、及び上記セラミック本体の外側に形成され、上記第１から第４内部電極及び内部連結導体と電気的に連結された第１から第４外部電極を含み、上記内部連結導体は上記第１キャパシタ部及び第２キャパシタ部と直列連結されたことを特徴とする積層セラミックキャパシタの実装基板を提供する。
本発明の一実施形態における上記第１及び第２外部電極は、上記セラミック本体の対向する第１及び第２端面に配置され、上記第３及び第４外部電極は上記セラミック本体の対向する第１及び第２側面に配置されてもよい。
本発明の一実施形態における上記内部連結導体は、上記第２内部電極と第４外部電極を通じて連結されてもよい。
本発明の一実施形態における上記内部連結導体は、上記第３内部電極と第３外部電極を通じて連結されてもよい。
本発明の一実施形態における上記積層セラミックキャパシタの等価直列抵抗は、上記内部連結導体により調節されることを特徴とすることができる。
本発明の一実施形態における上記積層セラミックキャパシタの等価直列抵抗は０．１から５Ωであることを特徴とすることができる。
本発明の一実施形態における上記第１キャパシタ部と第２キャパシタ部は、上記積層セラミックキャパシタ内で互いに直列連結されたことを特徴とすることができる。
本発明によると、積層セラミックキャパシタの内部抵抗により漏れ電流の検出が容易で、外部応力によるクラック等によって突発的に絶縁抵抗が低下した場合にも信頼性の低下を防ぎ、信頼性に優れた効果がある。
即ち、本発明によると、キャパシタが直列に配置されているため、片方のキャパシタの絶縁抵抗が低下しても絶縁抵抗が保持されることができ、信頼性に優れた効果がある。
また、従来は、漏れ電流を検出するために、外部に別途の抵抗が必要であったが、本発明によると、積層セラミックキャパシタ内の内部抵抗を用いて、上記漏れ電流を検出することができるため、部品の製作費用及び実装空間を減らすことができる。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同じ概念で用いてもよい。
積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタの斜視図であり、図２は図１のＡ−Ａ’断面図であり、図３は図１に示された積層セラミックキャパシタに採用可能な内部連結導体を示す平面図であり、図４は図３に示された内部連結導体とともに使用可能な第１から第４内部電極を示す平面図である。
図１は本発明の一実施形態による積層セラミックキャパシタの斜視図であり、図２は図１のＡ−Ａ’断面図であり、図３は図１に示された積層セラミックキャパシタに採用可能な内部連結導体を示す平面図であり、図４は図３に示された内部連結導体とともに使用可能な第１から第４内部電極を示す平面図である。
図１から図４を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体１１０を含んでもよい。
本実施形態において、上記セラミック本体１１０は、対向する第１主面５及び第２主面６と、上記第１主面及び第２主面を連結する第１側面３、第２側面４、第１端面１及び第２端面２とを有してもよい。
上記セラミック本体１１０の形状は特に制限されないが、図示されたように六面体であってもよい。
上記セラミック本体１１０は複数の誘電体層が積層されて形成され、上記セラミック本体１１０内には複数の内部電極１２１、１２２、１２３、１２４（順に第１から第４内部電極）が誘電体層を介して互いに分離されて配置されてもよい。
上記セラミック本体１１０を構成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層同士は境界が確認できない程に一体化されていてもよい。
上記誘電体層１１１はセラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成により形成されてもよい。上記セラミック粉末は高い誘電率を有する物質で、これに制限されないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを使用してもよい。
上記積層セラミックキャパシタ１００は上記セラミック本体１１０内に形成され、第１端面１に露出した第１内部電極１２１と第２側面４に露出したリード１２２ａを有する第２内部電極１２２とを含む第１キャパシタ部ＣIと、第１側面３に露出したリード１２３ａを有する第３内部電極１２３と第２端面２に露出した第４内部電極１２４とを含む第２キャパシタ部ＣIIと、を含んでもよい。
本発明の一実施形態によると、上記第１から第４内部電極１２１、１２２、１２３、１２４は、導電性金属を含む導電性ペーストにより形成されてもよい。
上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよい。
誘電体層を形成するセラミックグリーンシート上にスクリーン印刷法またはグラビア印刷法のような印刷法により、導電性ペーストで内部電極層を印刷することができる。
内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成することで、セラミック本体を形成することができる。
また、上記積層セラミックキャパシタ１００は、上記セラミック本体１１０内で上記誘電体層１１１を介して配置された内部連結導体１２５を含んでもよい。
上記内部連結導体１２５は特に制限されず、例えば、上記第１から第４内部電極１２１、１２２、１２３、１２４と類似して、導電性金属を含む導電性ペーストで形成されてもよい。
上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよい。
また、積層セラミックキャパシタ１００は上記セラミック本体１１０の外側に形成され、それぞれ上記第１から第４内部電極１２１、１２２、１２３、１２４及び内部連結導体１２５の何れかと電気的に連結された第１から第４外部電極１３１、１３２、１３３、１３４を含んでもよい。
上記第１及び第２外部電極１３１、１３２は上記セラミック本体１１０の対向する第１及び第２端面１、２に配置され、第３及び第４外部電極１３３、１３４は対向する第１及び第２側面３、４に配置されてもよい。
本発明の一実施形態によると、電源ラインと連結するための外部端子として用いられる第１及び第２外部電極１３１、１３２を除いた２個の外部電極１３３、１３４は、ＥＳＲ調整用外部電極として用いられる形態と理解することができる。
但し、外部端子として用いられる第１及び第２外部電極は、所望するＥＳＲ特性に合わせて任意に選択されてもよく、特に制限されない。
また、上記ＥＳＲ調整用外部電極である第３及び第４外部電極１３３、１３４は検出用回路に連結され、漏れ電流の検出に用いることができる。
上記第１から第４外部電極１３１、１３２、１３３、１３４は、導電性金属を含む導電性ペーストにより形成されてもよい。
上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、すず（Ｓｎ）、またはこれらの合金であってもよい。
上記導電性ペーストは絶縁性物質をさらに含んでもよく、これに制限されないが、例えば、上記絶縁性物質はガラスであってもよい。
上記第１から第４外部電極１３１、１３２、１３３、１３４を形成する方法は特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、メッキなどの他の方法を用いてもよい。
上記積層セラミックキャパシタ１００は、計４個の外部電極を有する４端子キャパシタであるが、本発明はこれに限定されない。
以下、本発明の一実施形態による積層セラミックキャパシタ１００の構成のうち、内部電極１２１、１２２、１２３、１２４、内部連結導体１２５及び外部電極１３１、１３２、１３３、１３４に対して図２から図４を参照して詳しく説明する。
上記第１キャパシタ部ＣIは、上記セラミック本体１１０内に形成され、第１端面１に露出した第１内部電極１２１と第２側面４に露出したリード１２２ａとを有する第２内部電極１２２を含み、静電容量を形成することができる。
また、第２キャパシタ部ＣIIは、第１側面３に露出したリード１２３ａを有する第３内部電極１２３と第２端面２に露出した第４内部電極１２４とを含み、静電容量を形成することができる。
上記第１キャパシタ部ＣIと第２キャパシタ部ＣIIは、上記セラミック本体１１０内に特に制限なく配置されることができ、目標容量値を具現するために複数個が積層されてもよい。
本発明の一実施形態における上記第１キャパシタ部ＣIと第２キャパシタ部ＣIIは、上記積層セラミックキャパシタ１００内で互いに直列連結されてもよい。
上記第１から第４内部電極１２１、１２２、１２３、１２４は上記内部連結導体１２５とともに誘電体層１１１を介して交互に配置されてもよい。
図３には１つの内部連結導体１２５が示されているが、少なくとも一極性の内部連結導体は複数個提供されてもよい。
これと類似して、図４に示された第１から第４内部電極１２１、１２２、１２３、１２４は、それぞれ一つずつ示されているが、実際に適用される形態では特定グループの内部電極が複数個であってもよい。
また、図３及び図４に示された順序により積層されてもよいが、必要に応じて、多様な順に積層されてもよい。
例えば、図２に示されたように、内部連結導体１２５が第１キャパシタ部ＣIと第２キャパシタ部ＣIIの間に位置するように配置されてもよい。
特に、内部連結導体１２５の幅、長さ及び層数を変えることで、所望するＥＳＲ特性をより精密に調節することができる。
本発明の一実施形態における上記内部連結導体１２５は、上記第２内部電極１２２と第４外部電極１３４を通じて連結されてもよい。
また、本発明の一実施形態における上記内部連結導体１２５は、上記第３内部電極１２３と第３外部電極１３３を通じて連結されてもよい。
本発明の一実施形態において、上記積層セラミックキャパシタ１００の等価直列抵抗（ＥＳＲ）は、上記内部連結導体により調節されることを特徴とすることができる。
本発明の一実施形態において、上記積層セラミックキャパシタ１００の等価直列抵抗は、０．１から５Ωであることを特徴とすることができる。
上記のように、積層セラミックキャパシタ１００の等価直列抵抗が０．１から５Ωになるよう調節することで、高周波領域でのインピーダンスが高くならないようにし、リップル（Ｒｉｐｐｌｅ）除去効果やノイズ除去効果が低下するという影響を減少させることができる。
また、リーク（Ｌｅａｋ）電流や過電流の検出にも容易な範囲の抵抗であり、優れた効果を示すことができる。
上記積層セラミックキャパシタ１００の等価直列抵抗が０．１Ω未満では、リーク（Ｌｅａｋ）電流や過電流の検出に効果がない恐れがある。
また、上記積層セラミックキャパシタ１００の等価直列抵抗が０．５Ωを超えると、高周波領域でのインピーダンスが高くなり、リップル除去効果やノイズ除去効果が低下する恐れがある。
図３に示された上記内部連結導体１２５のパターン形状は本発明の一実施形態によるものに過ぎず、ＥＳＲを調節するために多様なパターン形状を有することができる。
例えば、図４に示された第１から第４内部電極１２１、１２２、１２３、１２４のパターン形状と同じ形態であってもよい。
本発明の一実施形態によると、上記内部連結導体１２５により上記積層セラミックキャパシタの等価直列抵抗が調節されることができ、特に、検出用回路に連結され、漏れ電流の検出に用いられることができる。
即ち、後述するように、上記第１内部電極１２１と第２内部電極１２２を含む第１キャパシタ部ＣIと、上記第３内部電極１２３と第４内部電極１２４を含む第２キャパシタ部ＣIIとが直列連結されることができる。
また、上記内部連結導体１２５は上記第１キャパシタ部ＣI及び第２キャパシタ部ＣIIと直列連結されることができる。
上記のような連結を通じて、内部連結導体１２５によって上記積層セラミックキャパシタの等価直列抵抗が調節されることができ、上記内部連結導体１２５が検出用回路に連結され、漏れ電流の検出に用いられることができる。
また、本実施形態では、第１キャパシタ部ＣIと第２キャパシタ部ＣIIとが直列配置されているため、片方のキャパシタ部の絶縁抵抗が低下しても絶縁抵抗が保持されることができ、信頼性に優れた効果がある。
また、従来は、漏れ電流を検出するためには、外部に別途の抵抗が必要であったが、本発明によると、積層セラミックキャパシタ１００内の内部抵抗を用いて上記漏れ電流を検出することができるため、部品の製作費用及び実装空間を減らすことができる。
図５は図１に示された積層セラミックキャパシタの等価回路図である。
図５を参照すると、上記第１内部電極１２１と第２内部電極１２２を含む第１キャパシタ部ＣIと、上記第３内部電極１２３と第４内部電極１２４を含む第２キャパシタ部ＣIIとが直列連結されることができる。
また、上記内部連結導体１２５は、上記第１キャパシタ部ＣI及び第２キャパシタ部ＣIIと直列連結されることができる。
上記のように、本発明の一実施形態による積層セラミックキャパシタは、２種類のキャパシタと一つの抵抗を有し、それぞれの値を制御することができる。
本発明の一実施形態による積層セラミックキャパシタは、上述した内部電極１２１、１２２、１２３、１２４、内部連結導体１２５及び外部電極の構造を有することで、従来構造とは異なって、積層セラミックキャパシタの内部抵抗により漏れ電流の検出が容易で、外部応力によるクラックなどによって突発的に絶縁抵抗が低下した場合にも、信頼性低下を防ぎ、信頼性に優れた効果がある。
即ち、本発明によると、キャパシタが直列配置されているため、片方のキャパシタの絶縁抵抗が低下しても絶縁抵抗が保持されることができ、信頼性に優れた効果がある。
また、従来は、漏れ電流を検出するためには、外部に別途の抵抗が必要であったが、本発明によると、積層セラミックキャパシタ内の内部抵抗を用いて上記漏れ電流を検出することができるため、部品の製作費用及び実装空間を減らすことができる。
積層セラミックキャパシタの実装基板
図６は図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図であり、図７は図６の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示した断面図である。
図６は図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図であり、図７は図６の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示した断面図である。
図６及び図７を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２と、を含む。
このとき、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。
上記積層セラミックキャパシタ１００は、複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体内に形成され、第１端面に露出した第１内部電極と第２側面に露出したリードを有する第２内部電極を含む第１キャパシタ部、及び第１側面に露出したリードを有する第３内部電極と第２端面に露出した第４内部電極を含む第２キャパシタ部と、上記セラミック本体内に形成され、第１及び第２側面に露出した内部連結導体と、上記セラミック本体の外側に形成され、それぞれ上記第１から第４内部電極及び内部連結導体の何れかと電気的に連結された第１から第４外部電極と、を含み、上記第１から第４内部電極と上記内部連結導体は上記第１から第４外部電極を通じて互いに電気的に連結されたことを特徴とすることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２、１２３、１２４ 第１から第４内部電極
１２５ 内部連結導体
１２２ａ、１２３ａ リード
１３１、１３２、１３３、１３４ 第１から第４外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２、１２３、１２４ 第１から第４内部電極
１２５ 内部連結導体
１２２ａ、１２３ａ リード
１３１、１３２、１３３、１３４ 第１から第４外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
Claims (10)
- 複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
前記セラミック本体内に形成され、第１端面に露出した第１内部電極と第２側面に露出したリードを有する第２内部電極を含む第１キャパシタ部、及び第１側面に露出したリードを有する第３内部電極と第２端面に露出した第４内部電極を含む第２キャパシタ部と、
前記セラミック本体内に形成され、第１及び第２側面に露出した内部連結導体と、
前記セラミック本体の外側に形成され、前記第１内部電極と電気的に連結された第１外部電極と、前記第４内部電極と電気的に連結された第２外部電極と、前記第３内部電極及び前記内部連結導体と電気的に連結された第３外部電極と、第２内部電極及び前記内部連結導体と電気的に連結された第４外部電極と、を含み、
前記内部連結導体は前記第１キャパシタ部及び第２キャパシタ部と直列連結され、前記第１及び第２外部電極は電源端子であり、前記第１外部電極は前記第１キャパシタ部と連結され、前記第２外部電極は前記第２キャパシタ部と連結され、前記内部連結導体は前記第２内部電極と第４外部電極を通じて連結され、前記内部連結導体は前記第３内部電極と第３外部電極を通じて連結され、前記内部連結導体は１つであり、前記第１及び前記第２外部電極に直接連結されない、積層セラミックキャパシタ。 - 前記第１及び第２外部電極は前記セラミック本体の対向する第１及び第２端面に配置され、前記第３及び第４外部電極は前記セラミック本体の対向する第１及び第２側面に配置された、請求項１に記載の積層セラミックキャパシタ。
- 前記積層セラミックキャパシタの等価直列抵抗は前記内部連結導体により調節されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
- 前記積層セラミックキャパシタの等価直列抵抗は０．１から５Ωであることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
- 前記第１キャパシタ部と第２キャパシタ部は前記積層セラミックキャパシタ内で互いに直列連結されたことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
- 上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、複数の誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体、前記セラミック本体内に形成され、第１端面に露出した第１内部電極と第２側面に露出したリードを有する第２内部電極を含む第１キャパシタ部及び第１側面に露出したリードを有する第３内部電極と第２端面に露出した第４内部電極を含む第２キャパシタ部、前記セラミック本体内に形成され、第１及び第２側面に露出した内部連結導体、及び前記セラミック本体の外側に形成され、前記第１内部電極と電気的に連結された第１外部電極と、前記第４内部電極と電気的に連結された第２外部電極と、前記第３内部電極及び前記内部連結導体と電気的に連結された第３外部電極と、第２内部電極及び前記内部連結導体と電気的に連結された第４外部電極とを含み、前記内部連結導体は前記第１キャパシタ部及び第２キャパシタ部と直列連結され、前記第１及び第２外部電極は電源端子であり、前記第１外部電極は前記第１キャパシタ部と連結され、前記第２外部電極は前記第２キャパシタ部と連結され、前記内部連結導体は前記第２内部電極と第４外部電極を通じて連結され、前記内部連結導体は前記第３内部電極と第３外部電極を通じて連結され、前記内部連結導体は１つであり、前記第１及び前記第２外部電極に直接連結されない、積層セラミックキャパシタの実装基板。 - 前記第１及び第２外部電極は前記セラミック本体の対向する第１及び第２端面に配置され、前記第３及び第４外部電極は前記セラミック本体の対向する第１及び第２側面に配置された、請求項６に記載の積層セラミックキャパシタの実装基板。
- 前記積層セラミックキャパシタの等価直列抵抗は前記内部連結導体により調節されることを特徴とする、請求項６に記載の積層セラミックキャパシタの実装基板。
- 前記積層セラミックキャパシタの等価直列抵抗は０．１から５Ωであることを特徴とする、請求項６に記載の積層セラミックキャパシタの実装基板。
- 前記第１キャパシタ部と第２キャパシタ部は前記積層セラミックキャパシタ内で互いに直列連結されたことを特徴とする、請求項６に記載の積層セラミックキャパシタの実装基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130044158A KR102061504B1 (ko) | 2013-04-22 | 2013-04-22 | 적층 세라믹 커패시터 및 그 실장 기판 |
| KR10-2013-0044158 | 2013-04-22 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013153388A Division JP2014216640A (ja) | 2013-04-22 | 2013-07-24 | 積層セラミックキャパシタ及びその実装基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018093214A JP2018093214A (ja) | 2018-06-14 |
| JP6657272B2 true JP6657272B2 (ja) | 2020-03-04 |
Family
ID=51709342
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013153388A Pending JP2014216640A (ja) | 2013-04-22 | 2013-07-24 | 積層セラミックキャパシタ及びその実装基板 |
| JP2018007958A Active JP6657272B2 (ja) | 2013-04-22 | 2018-01-22 | 積層セラミックキャパシタ及びその実装基板 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013153388A Pending JP2014216640A (ja) | 2013-04-22 | 2013-07-24 | 積層セラミックキャパシタ及びその実装基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9240281B2 (ja) |
| JP (2) | JP2014216640A (ja) |
| KR (1) | KR102061504B1 (ja) |
| CN (1) | CN104112595B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015084399A (ja) * | 2013-10-25 | 2015-04-30 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | アレイ型積層セラミック電子部品及びその実装基板 |
| KR102089696B1 (ko) * | 2014-04-30 | 2020-03-16 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판 |
| KR102016485B1 (ko) * | 2014-07-28 | 2019-09-02 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
| KR102052768B1 (ko) * | 2014-12-15 | 2019-12-09 | 삼성전기주식회사 | 칩 전자 부품 및 칩 전자 부품의 실장 기판 |
| KR101701022B1 (ko) * | 2015-01-20 | 2017-01-31 | 삼성전기주식회사 | 적층 세라믹 전자부품, 그 제조방법 및 전자부품이 실장된 회로기판 |
| KR102398956B1 (ko) * | 2015-07-13 | 2022-05-17 | 삼성전자주식회사 | 커패시턴스 생성 장치를 포함하는 전자 장치 |
| JP6373247B2 (ja) * | 2015-07-27 | 2018-08-15 | 太陽誘電株式会社 | 積層セラミック電子部品及びその製造方法 |
| KR102494324B1 (ko) * | 2016-07-27 | 2023-02-01 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| CN108364785B (zh) * | 2017-01-20 | 2020-05-01 | Tdk株式会社 | 层叠电容器及电子部件装置 |
| JP7003496B2 (ja) * | 2017-08-30 | 2022-01-20 | Tdk株式会社 | 電子部品装置 |
| JP6930114B2 (ja) * | 2017-01-20 | 2021-09-01 | Tdk株式会社 | 電子部品装置 |
| JP2019050279A (ja) * | 2017-09-08 | 2019-03-28 | Tdk株式会社 | 積層コンデンサ |
| JP2019062023A (ja) * | 2017-09-25 | 2019-04-18 | Tdk株式会社 | 電子部品装置 |
| KR102163418B1 (ko) * | 2018-11-02 | 2020-10-08 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
| US20220158587A1 (en) * | 2020-11-18 | 2022-05-19 | KYOCERA AVX Components Corporation | System and Method for Mixing Radiofrequency Signals |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191623U (ja) * | 1987-05-28 | 1988-12-09 | ||
| US7092232B2 (en) | 2004-06-28 | 2006-08-15 | Kyocera Corporation | Variable capacitance capacitor, circuit module, and communications apparatus |
| JP4749052B2 (ja) | 2004-06-28 | 2011-08-17 | 京セラ株式会社 | 可変容量コンデンサ，回路モジュールおよび通信装置 |
| CN101101815B (zh) * | 2007-08-09 | 2010-09-15 | 威盛电子股份有限公司 | 电容器及具有其的电子组件 |
| KR100925603B1 (ko) * | 2007-09-28 | 2009-11-06 | 삼성전기주식회사 | 적층형 캐패시터 |
| KR100905879B1 (ko) * | 2007-09-28 | 2009-07-03 | 삼성전기주식회사 | 적층형 캐패시터 |
| KR100916476B1 (ko) * | 2007-11-30 | 2009-09-08 | 삼성전기주식회사 | 적층형 칩 커패시터 및 이를 구비한 회로기판 장치 |
| KR100935994B1 (ko) * | 2008-04-01 | 2010-01-08 | 삼성전기주식회사 | 적층형 칩 커패시터 |
| KR100992311B1 (ko) * | 2008-08-13 | 2010-11-05 | 삼성전기주식회사 | 적층형 칩 커패시터 및 이를 구비한 회로기판 장치 |
| JP4737301B2 (ja) | 2009-01-30 | 2011-07-27 | Ｔｄｋ株式会社 | 積層コンデンサ |
| KR101994717B1 (ko) * | 2013-07-15 | 2019-07-01 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
-
2013
- 2013-04-22 KR KR1020130044158A patent/KR102061504B1/ko active IP Right Grant
- 2013-07-24 US US13/950,104 patent/US9240281B2/en not_active Expired - Fee Related
- 2013-07-24 JP JP2013153388A patent/JP2014216640A/ja active Pending
- 2013-08-07 CN CN201310342179.4A patent/CN104112595B/zh active Active
-
2018
- 2018-01-22 JP JP2018007958A patent/JP6657272B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018093214A (ja) | 2018-06-14 |
| US9240281B2 (en) | 2016-01-19 |
| JP2014216640A (ja) | 2014-11-17 |
| US20140311787A1 (en) | 2014-10-23 |
| KR20140126085A (ko) | 2014-10-30 |
| KR102061504B1 (ko) | 2020-02-17 |
| CN104112595B (zh) | 2018-05-04 |
| CN104112595A (zh) | 2014-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6657272B2 (ja) | 積層セラミックキャパシタ及びその実装基板 | |
| CN108054008B (zh) | 多层陶瓷电容器 | |
| KR101994717B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| JP6342286B2 (ja) | 積層セラミックキャパシタ | |
| KR102083993B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| JP6233887B2 (ja) | 積層セラミックキャパシタ及びその実装基板 | |
| KR20160106026A (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| KR101813407B1 (ko) | 복합 전자 부품 및 그 실장 기판 | |
| KR101548814B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| KR101994713B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| JP6512506B2 (ja) | 積層セラミックキャパシタ | |
| KR101630051B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| KR101499724B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| JP6223736B2 (ja) | 積層セラミックキャパシタ及びその実装基板 | |
| KR101514514B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| KR101499725B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180122 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20180713 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20180820 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20180820 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190618 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190913 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200205 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6657272 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |