JP6629239B2 - 駆動チップ、駆動基板及びそのテスト方法、表示装置 - Google Patents

駆動チップ、駆動基板及びそのテスト方法、表示装置 Download PDF

Info

Publication number
JP6629239B2
JP6629239B2 JP2016567904A JP2016567904A JP6629239B2 JP 6629239 B2 JP6629239 B2 JP 6629239B2 JP 2016567904 A JP2016567904 A JP 2016567904A JP 2016567904 A JP2016567904 A JP 2016567904A JP 6629239 B2 JP6629239 B2 JP 6629239B2
Authority
JP
Japan
Prior art keywords
test
chip
terminal
drive
internal interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016567904A
Other languages
English (en)
Other versions
JP2018512557A (ja
Inventor
▲帥▼ 徐
▲帥▼ 徐
▲鄭▼欣 ▲張▼
▲鄭▼欣 ▲張▼
智勇 王
智勇 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2018512557A publication Critical patent/JP2018512557A/ja
Application granted granted Critical
Publication of JP6629239B2 publication Critical patent/JP6629239B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/1306—Details
    • G02F1/1309—Repairing; Testing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Description

本発明は、表示駆動領域に関し、特に、一つの駆動チップ、駆動基板及びそのテスト方法、表示装置に関する。
TFT-LCD（Thin Film Transistor Liquid Crystal Display、薄膜トランジスタ液晶ディスプレイ）は、一つのフラット表示装置であり、それは、体積が小さい、電力消費が低い、輻射なし及び製作コストが相対的な低いなどの特徴を有するので、高性能な表示領域に広く用いられる。
TFT-LCD表示装置はLCM（Liquid Crystal Module、液晶表示モジュール）を含めてもよく、前記LCMは液晶表示パネル、周辺回路、図1に示す制御回路基板11、バックライトモジュールなど部品を含めて、その中、前記制御回路基板11は表示装置が画面表示をするように制御信号を提供してもよい。前記制御回路基板11は複数の集積回路チップICを含めてもよく、それぞれの集積回路チップの上で複数のI/Oインターフェース100を設けて、これにより、上記制御信号がI/Oインターフェース100により出力される。
従来技術には、小規模の表示装置例えば携帯電話、PDAなどにとって、構成サイズに対する制限の受けるので、設計プロセスで上記I/Oインターフェース100のサイズ及び隣接する二つのI/Oインターフェース100の間の距離を低減する。このように、I/Oインターフェースの製作公差により、隣接する二つのI/Oインターフェース100が重なり直接に接触することがあり、これにより、ショートを招く。このショート問題が直ちに発見されることができなければ、回路が焼かれるなどよくない現象は発生することがあり、製品の品質に重大な影響を及ぼしている。
本発明は、駆動チップが動作を始める前に、この駆動チップ上でのインターフェースはショートが発生するか否かを検出することができる駆動チップ、駆動基板及びそのテスト方法、表示装置を提供することを目的とする。
上記目的を達成するために、本発明の実施例は、以下のような技術手段を採用する。
本発明の第1の局面によれば、第一の内部インターフェースと、第二の内部インターフェースと、入力ユニット及びテストユニットを含み、前記内部インターフェースをショート検出するためのテスト回路と、を備え、その中、前記入力ユニットは、それぞれにテスト信号入力端子、前記テストユニット、及び前記第一の内部インターフェースに接続し、オン状態で、前記テスト信号入力端子から入力したテスト信号を前記テストユニット及び前記第一の内部インターフェースに伝送するのに用いるとともに、その中、前記テストユニットは、それぞれに前記第二の内部インターフェース、及びテスト信号出力端子に接続し、オフ状態で、前記入力ユニットにより出力された信号が前記テストユニットから前記テスト信号出力端子および前記第二の内部インターフェースに出力されることを妨げるのに用いる、駆動チップを提供する。
本発明の第2の局面によれば、上記のようないずれかの駆動チップ、および前記駆動基板の係合位置にある外部インターフェースを含めて、その中、それぞれの前記駆動チップの一つの内部インターフェースは一つの対応する前記外部インターフェースに接続する、駆動基板を提供する。
本発明の第3の局面によれば、上記駆動基板をテストするためのテスト方法であって、入力ユニットをオンにすることと、テストユニットをオフにすることと、テスト信号入力端子にテスト信号を入力することと、前記テスト信号出力端子から第一の電圧を出力すると、前記駆動基板上の駆動チップに少なくとも二つの内部インターフェースの間にショートが発生し、前記テスト信号出力端子から第二の電圧を出力すると、前記駆動基板上の駆動チップの内部インターフェースの間にショートが発生しなく、その中、前記第一の電圧が第二の電圧より大きいことと、を備える、テスト方法を提供する。
本発明の第4の局面によれば、上記のような駆動基板を備える、表示装置を提供する。
本発明は、以下の思想に基づいた。駆動チップのテスト信号入力端子に第一の電圧（例えば、ハイレベル）のテスト信号を入力する場合に、テスト回路におけるテストユニットをオフにして、これにより、入力されるテスト信号が第一の内部インターフェースに伝送されるだけであり、テストユニットを通過しテスト信号出力端子に達することができなく、この時テスト信号出力端子から第二の電圧（例えば、ローレベル）を出力すべきであり、逆に、この時テスト信号出力端子からハイレベルを出力すれば、駆動チップ上での少なくとも二つの内部インターフェースの間にショートが発生したことを表し、これにより、入力されるテスト信号は、上記ショートが発生した内部インターフェースからなる信号伝送経路によりテスト信号出力端子に伝送され、ハイレベルを出力した。したがって、テストユニットをオフにする場合に、テスト信号出力端子がハイレベルであるか否かを判断することにより、駆動チップ上での内部インターフェースの間にショートが発生するか否かを判断してもよい。このように、駆動チップの動作前に、この駆動チップ上でのインターフェースの間にショートが存在するか否かをテストすることができ、駆動チップは動作プロセスの中に内部インターフェースがショートすることにより回路が焼かれることが招くというよくない現象を避ける。
本発明の実施例の技術手段をよりはっきり説明するために、以下に図面を簡単に説明する。明らかに、以下の図面が、本発明の実施例だけであり、当業者にとって、進歩的な労働を付しない前提で、それらの図面により他の図面を得てもよい。
従来技術の中の一つの表示装置の制御回路基板とLCMの接続模式図である。 本発明の実施例による一つの駆動チップの構成模式図である。 本発明の実施例によるもう一つの駆動チップの構成模式図である。 図2bに示す駆動チップのそれぞれのユニットの具体的構成模式図である。 図3の基礎上で駆動回路および制御スイッチングを設ける駆動チップの構成模式図である。 本発明の実施例による一つの駆動基板の構成模式図である。 図5に示す駆動基板における二つの駆動チップの接続構成模式図である。 図6に示す駆動基板の一つの信号制御のシーケンスチャートである。 図6に示す駆動基板のもう一つの信号制御のシーケンスチャートである。 図6に示す駆動基板のさらにもう一つの信号制御のシーケンスチャートである。 図6に示す駆動基板を設ける回路システムの制御プロセスのフローチャートである。 本発明の実施例による一つの駆動基板のテスト方法のフローチャートである。 図6に示す駆動基板の一つのテスト方法のフローチャートである。 図6に示す駆動基板のもう一つのテスト方法のフローチャートである。
以下に図面を結合して、本発明の実施例における技術手段をはっきり、完全に叙述する。明らかに、叙述される実施例は本発明の一部の実施例だけであり、全ての実施例ではない。本発明における実施例に基づいて、当業者が進歩的な労働をしない前提で得るあらゆる他の実施例は、本発明が保護する範囲に属する。
図2aは、本発明の実施例による一つの駆動チップの構成模式図である。図に示すように、駆動チップICは、第一の内部インターフェースI/O1、第二の内部インターフェースI/O2、及びショートを検出するためのテスト回路01を含めてもよい。このテスト回路01が入力ユニット10とテストユニット30を含めてもよい。
入力ユニット10は、それぞれにテスト信号入力端子Vtest、テストユニット30、及び第一の内部インターフェースI/O1に接続してもよく、オン状態で、テスト信号入力端子Vtestから入力したテスト信号をテストユニット30及び第一の内部インターフェースI/O1に伝送するのに用いる。
テストユニット30は、それぞれに第二の内部インターフェースI/O2、及びテスト信号出力端子Voに接続し、オフ状態で、入力ユニット10により出力された信号がテストユニット30からテスト信号出力端子Voおよび第二の内部インターフェースI/O2に出力されることを妨げるのに用いる。また、オン状態で、テストユニット30は入力ユニット10により出力された信号または第一の内部インターフェースI/O1からの信号をテスト信号出力端子Voに出力してもよい。
図2bは、本発明の実施例によるもう一つの駆動チップの構成模式図であり、その中、駆動チップICはさらに出力ユニット20を含めてもよく、前記出力ユニットがテスト信号出力端子Voと第二の内部インターフェースI/O2との間にあり、オン状態で、第二の内部インターフェースI/O2での電圧またはテストユニット30により出力される信号をテスト信号出力端子Voに出力するのに用いる。
以下に具体的な実施例により上記駆動チップにおけるテスト回路01の具体的な構成とテストプロセスを詳細に説明する。
実施例一
図3は、図2bに示す駆動チップのそれぞれのユニットの具体的構成模式図である。図に示すように、入力ユニット10は、第一のスイッチングS1を含めてもよく、その一方の端がテスト信号入力端子Vtestに接続し、他方の端がテストユニット30に接続する。第一のスイッチングS1をオンにするときに、テスト信号入力端子Vtestから入力した信号をテストユニット30に伝送してもよい。この入力ユニット10は、さらに電流制限抵抗Rを含めてもよく、電流制限抵抗Rにより、テスト信号入力端子Vtestからテストユニット30または第一の内部インターフェースI/O1に入力する電流を低減してもよく、テスト信号入力端子Vtestから入力された電流が大きすぎることによるニット30の内部のデバイスまたは第一の内部インターフェースI/O1が焼かれることを避ける。
一つの例示で、上記電流制限抵抗Rの抵抗値は、180Ω〜330Ωであってもよい。電流制限抵抗Rの抵抗値が180Ωより小さいと、その抵抗値が小さすぎるので、電流制限作用が明確的なものではないことを招く。この電流制限抵抗Rの抵抗値が330Ωより大きいと、その抵抗値が大きすぎるので、テストユニット30または第一の内部インターフェースI/O1に流れる電流が小さすぎることを招いて、これにより、駆動チップICが正常に動作することができない。
出力ユニット20は、第二のスイッチングS2を含めてもよく、その一方の端がテスト信号出力端子Voに接続し、他方の端がテストユニット30に接続する。第二のスイッチングS2をオンにすると、テストユニット30により出力される信号及び第二の内部インターフェースI/O2での電圧をテスト信号出力端子Voに伝送することができる。
テストユニット30は、相互に直列に接続する少なくとも一つのテストスイッチングを含めてもよく、第一のスイッチングS1が前記少なくとも一つのテストスイッチングにより第二のスイッチングS2と直列に接続する。テストユニット30が少なくとも二つのテストスイッチング（例えば、図3に示す第一のテストスイッチングSc1と第二のテストスイッチングSc2）を含むと、隣接する二つの直列に接続するテストスイッチングごとの共通端は、一つの第三の内部インターフェースI/O3を接続する。
以下に上記テスト回路01のテストプロセスを詳細に説明する。
まず、第一のスイッチングS1、第二のスイッチングS2をオンにして、テストユニット30をオフにする。テストユニット30が図3に示す二つのテストスイッチングSc1、Sc2を含む場合に、テストユニット30をオフにするのとは、第一のテストスイッチングSc1をオフにすること、第二のテストスイッチングSc2をオフにすることまたは第一のテストスイッチングSc1及び第二のテストスイッチングSc2をともにオフにすること、である。
続けて、テスト電圧入力端子Vtestから入力ユニット10に第一の電圧を入力する。本発明の各実施例では、例示として制限ではなく、第一の電圧がハイレベルとなり、第二の電圧がローレベルとなる。
そして、テスト電圧出力端子Voの電圧がハイレベルとなるか否かを検出する。テストユニット30がオフ状態にあるので、駆動チップ上での内部インターフェースの間にショートが発生しなければ、テスト電圧入力端子Vtestから入力したハイレベルをテスト電圧出力端子Voに伝送することができないべきであり、したがって、テスト電圧出力端子Voから第二の電圧（即ち、ローレベル）を出力すべきである。
逆に、テスト電圧出力端子Voからハイレベルを出力すれば、駆動チップ上での内部インターフェースの間にショートが発生したと表す。具体的に、テストユニット30で第一のテストスイッチングSc1だけをオフにする場合に、第一のスイッチングS1のハイレベルにより第二のテストスイッチングSc2に伝送することができなく、これにより、第二のスイッチングS2によりテスト信号出力端子Voに到達することができない。したがって、第一の内部インターフェースI/O1と第三の内部インターフェースI/O3との間にまたは第一の内部インターフェースI/O1と第二の内部インターフェースI/O2との間にショートが発生したと判断することができる。この時、テスト電圧入力端子Vtestから入力したハイレベルは、第一の内部インターフェースI/O1と第三の内部インターフェースI/O3との間（または、第一の内部インターフェースI/O1と第二の内部インターフェースI/O2との間）にショートが発生することにより形成する信号経路を介して、第二のテストスイッチングSc2に伝送され、第二のテストスイッチングS2によりテスト信号出力端子Voに到達し、これにより、テスト信号出力端子Voからハイレベルをを出力する。
代わりに、テストユニット30で第二のテストスイッチングSc2だけをオフにする場合に、第二の内部インターフェースI/O2と第三の内部インターフェースI/O3との間にまたは第二の内部インターフェースI/O2と第一の内部インターフェースI/O1との間にショートが発生したと判断してもよい。
代わりに、テストユニット30で第一のテストスイッチングSc1と第二のテストスイッチングSc2をともにオフにする場合に、第一の内部インターフェースI/O1と第二の内部インターフェースI/O2との間にショートが発生したまたは第一の内部インターフェースI/O1と第三の内部インターフェースI/O3との間に、第二の内部インターフェースI/O2と第三の内部インターフェースI/O3との間にショートが発生したと判断してもよい。
以上の叙述で、テストユニット30は、二つのテストスイッチングSc1、Sc2を含むように図示され、しかし、駆動チップIC上でテストしたい内部インターフェースの数に対応して、テストユニット30は他の数のテストスイッチングを含めてもよく、この場合に、駆動チップIC上での内部インターフェースのショートに対する検出が以上なものと類似し、ここではくどくどと述べない。
本実施例では、駆動チップIC上での内部インターフェースはショートが発生したことを検出してもよいものの、どれらの内部インターフェースの間にショートが発生することを具体的に確認することができない。例えば、テストユニット30で第一のテストスイッチングSc1だけをオフにすると、第一の内部インターフェースI/O1と第三の内部インターフェースI/O3との間にまたは第一の内部インターフェースI/O1と第二の内部インターフェースI/O2との間にショートが発生したと判断してもよく、しかしながら、第一の内部インターフェースI/O1とどれ内部インターフェースがショートすることを判断することができない。
上記問題を解決するために、本発明は以下実施例を提供した。
実施例二
図4は、図3の基礎上で駆動回路および制御スイッチングを設ける駆動チップの構成模式図である。実施例一の基礎上で、図4に示すように、テスト回路01は、さらに、前記第一の内部インターフェースI/O1と第一のスイッチングS1及び第一のテストスイッチングSc1の共通端との間、前記第二の内部インターフェースI/O2と第二のスイッチングS2及び第二のテストスイッチングSc2の共通端との間、及び第三の内部インターフェースI/O3と隣接する二つの直列に接続するテストスイッチング（即ち、第一のテストスイッチングSc1と第二のテストスイッチングSc2）の共通端との間にそれぞれに設ける複数の制御スイッチングを含めて、第一の内部インターフェースI/O1、第二の内部インターフェースI/O2、及び第三の内部インターフェースI/O3までの接続のオンオフをそれぞれに制御するのに用いる。
説明の便宜上、第一の内部インターフェースI/O1と第一のスイッチングS1及び第一のテストスイッチングSc1の共通端との間の制御スイッチングを第一の制御スイッチングSk1を称し、第二の内部インターフェースI/O2と第二のスイッチングS2及び第二のテストスイッチングSc2の共通端との間の制御スイッチングを第二の制御スイッチングSk2を称し、第三の内部インターフェースI/O3と隣接する二つの直列に接続するテストスイッチング（即ち、第一のテストスイッチングSc1、第二のテストスイッチングSc2）の共通端との間の制御スイッチングを第三の制御スイッチングSk3を称してもよい。
具体的な検出プロセスは以下のようになる。
仮に、テストユニット30で第一のテストスイッチングSc1だけがオフであり、テスト回路01のうちその他のスイッチングが共にオンであると、テスト信号出力端子Voからハイレベルを出力する。
この場合に、第三の制御スイッチングSk3をオフにしてもよく、この時にテスト信号出力端子Voからローレベルを出力すれば、第一の内部インターフェースI/O1と第二の内部インターフェースI/O2との間にショートが発生しない。依然としてテスト信号出力端子Voからハイレベルを出力すれば、第一の内部インターフェースI/O1と第二の内部インターフェースI/O2との間にショートが発生し、これにより、テスト信号は、第一の内部インターフェースI/O1と第二の内部インターフェースI/O2との間にショートが発生することにより形成する信号経路により、第二のテストスイッチングSc2に伝送され、第二のスイッチングS2によりテスト信号出力端子Voに到達し、これにより、テスト信号出力端子Voからハイレベルをを出力する。
同じように、第二の制御スイッチングSk2をオフにして、この時にテスト信号出力端子Voからローレベルを出力すれば、第一の内部インターフェースI/O1と第三の内部インターフェースI/O3との間にショートが発生しない。依然としてテスト信号出力端子Voからハイレベルを出力すれば、第一の内部インターフェースI/O1と第三の内部インターフェースI/O3との間にショートが発生した。
テストユニット30におけるそれぞれのテストスイッチングがその他のオンオフ状態にある場合に、テストスイッチングをオンまたはオフにすることにより、内部インターフェースの具体的なショート位置を判断する方法は、以上の叙述したようになるので、ここではくどくどと述べない。
このように、駆動チップIC上での内部インターフェースのショートが現れる具体的な位置を判断することができ、これにより、駆動チップICのメンテナンスまたは製作プロセスの改良が便利となる。例えば、生産される一ロットの駆動チップIC上で固定される位置にショートが現れば、このショート欠陥位置に基づいて対応する製作プロセス、精度を改良してもよく、重複的なショート欠陥が現れることを避ける。
上記駆動チップICがショート検出を完成した後に、検出結果が駆動チップICにおける内部インターフェースの間にショートが発生しないことを表すれば、駆動チップが動作状態に入ることができ、その自身の予定機能を実現する。
上記目的を達成するために、本発明は以下実施例を提供した。
実施例三
実施例二（または実施例一）の基礎上で、図4に示すように、この駆動チップICは、さらに駆動回路02を含み、それがそれぞれにテスト信号出力端子Vo、制御駆動信号端子DR、イネーブル信号端子EN、および給電電圧端子VDDに接続し、イネーブル信号端子ENとテスト信号出力端子Voとの制御の下、給電電圧端子VDDの電圧を制御駆動信号端子DRに伝送するのに用いる。制御駆動信号端子DRは、この駆動チップICが動作状態に入るを指示する始動信号を駆動チップICに提供するの用いる。本発明の実施例では、例示として制限ではなく、給電電圧端子VDDからハイレベルを入力する。
このように、ショート検出プロセスが終わった後に、イネーブル信号をイネーブル信号端子ENに入力し、この時テスト電圧出力端子Voからローレベルを出力すれば、駆動チップ上での内部インターフェースの間にショートが存在しないと説明する。駆動回路02は給電電圧端子VDDにより提供したハイレベルを制御駆動信号端子DRに伝送し、これにより、駆動チップICがパワーオンとなるとともに動作状態に入る。
上記駆動回路02は、第一のトランジスタT1と第二のトランジスタT2を含めてもよく、その中、第一のトランジスタT1のゲートがイネーブル信号端子ENに接続し、第一の電極がテスト信号出力端子Voに接続し、第二の電極が第二のトランジスタT2のゲートに接続し、第二のトランジスタT2の第一の電極が給電電圧端子VDDに接続し、第二の電極が制御駆動信号端子DRに接続する。第一のトランジスタT1がN型またはP型トランジスタであってもよく、第二のトランジスタT2がP型トランジスタであってもよい。
第一のトランジスタT1がN型トランジスタであって、第二のトランジスタT2がP型トランジスタであることを例にして、以下に上記駆動回路02の動作プロセスを説明する。
ショート検出プロセスが終わった後に、イネーブル信号端子ENにハイレベルを入力し、第一のトランジスタT1をオンにして、これにより、テスト信号出力端子Voから出力した信号は第一のトランジスタT1により第二のトランジスタT2のゲートに伝送されることができる。テスト信号出力端子Voからハイレベルを出力すれば（駆動チップIC上での内部インターフェースの間にショートが存在すると説明する）、このハイレベルは、第二のトランジスタT2をオンにすることができないことにより、駆動チップICが動作状態に入れない。テスト信号出力端子Voからローレベルを出力すれば（駆動チップIC上での内部インターフェースの間にショートが存在しないと説明する）、このローレベルは、第二のトランジスタT2をオンにすることにより、給電電圧端子VDDから入力したハイレベルを制御駆動信号端子DRに伝送し、さらに、駆動チップICがパワーオンとなるとともに動作状態に入る。
このように、上記駆動回路02により、駆動チップIC上での内部インターフェースの間にショートが存在しない時だけ、この駆動チップICが動作状態に入ることを保証することができる。
図5は、本発明の実施例による一つの駆動基板30の構成模式図である。図に示すように、前記駆動基板30が少なくとも一つの上記のような任意の一つの駆動チップIC、および駆動基板30の係合位置CNTにある外部インターフェース302を含む。それぞれの駆動チップICの一つの内部インターフェース301（図4に示す第一の内部インターフェースI/O1、第二の内部インターフェースI/O2または第三の内部インターフェースI/O3）は一つの対応する外部インターフェース302に接続する。この駆動基板30は図1に示す制御回路基板11であってもよい。
単独な駆動チップICを設ける駆動基板30にとって、それぞれの外部インターフェース302が一つの対応する内部インターフェース301に接続するので、隣接する二つの外部インターフェース302の間のショート状況のテスト方法は前記実施例により提供した内部インターフェース301のテスト方法と同じであり、ここではくどくどと述べない。
駆動基板30上に少なくとも二つの駆動チップICを設けると、この駆動基板30は、駆動チップの内部インターフェースの間にショートが存在するか否かを検出できるだけでなく、異なる駆動チップの外部インターフェースの間にショートが存在するか否かも検出できる。
実施例四
図6は、図5に示す駆動基板における二つの駆動チップの接続構成模式図である。図に示すように、駆動基板30は少なくとも二つの駆動チップを含めてもよく、それらがそれぞれに第一の駆動チップIC1と第二の駆動チップIC2である。駆動基板30はさらに否定論理和ゲート31とインバータ32を含めてもよい。
否定論理和ゲート31の第一の入力端子が第一の駆動チップIC1のテスト信号出力端子Vo1に接続し、第二の入力端子が第二の駆動チップIC2のテスト信号出力端子Vo2に接続し、出力端子がインバータ32の入力端子に接続し、前記インバータ32の出力端子が駆動基板30上でのフィードバック信号出力端子ORBに接続する。
図7または図8に示すように、第一の駆動チップIC1のテスト信号出力端子Vo1または第二の駆動チップIC2のテスト信号出力端子Vo2のうちの一方がハイレベルであると、第一の駆動チップIC1や第二の駆動チップIC2の内部インターフェースの間にショートが存在することまたは第一の駆動チップIC1と第二の駆動チップIC2との間の外部インターフェースの間にショートが存在することを表する。この時、前記否定論理和ゲート31がインバータ32にローレベルを入力し、インバータ32の反転作用により、駆動基板30上でのフィードバック信号出力端子ORBから出力するのはハイレベルフィードバック信号である。この駆動基板30を設ける回路システムが上記フィードバック信号を受信した後に、警報を出すとともに続いてくるパワーオン動作を止めてもよい。この場合に、第一の駆動チップIC1の制御駆動信号端子DR1と第二の駆動チップIC2の制御駆動信号端子DR2がともにローレベルにあり、第一の駆動チップIC1または第二の駆動チップIC2がショート検出をした後に動作状態に入ることを避ける。
図9に示すように、ショートテスト階段P1で、第一の駆動チップIC1のテスト信号出力端子Vo1または第二の駆動チップIC2のテスト信号出力端子Vo2がともにローレベルを出力すると、上記ショートが存在しないことを表する。前記否定論理和ゲート31がインバータ32にハイレベルを入力し、インバータ32の反転作用により、駆動基板30上でのフィードバック信号出力端子ORBからローレベルフィードバック信号を出力し、この駆動基板30を設ける回路システムが上記フィードバック信号を受信した後に、続いてくるパワーオン動作をしてもよいく、これにより、回路システムが正常に動作し初めました。この場合に、ショートテストが終わった後に、即ち、P2階段で、第一の駆動チップIC1の制御駆動信号端子DR1と第二の駆動チップIC2の制御駆動信号端子DR2がともにハイレベルにあり、これにより、第一の駆動チップIC1と第二の駆動チップIC2がシ動作状態に入る。
以下に、隣接する二つの駆動チップの外部インターフェース302の間にショートが現れるか否かを検出するプロセスを説明する。
一つの実現態様で、まず、第一の駆動チップIC1の出力ユニット20、第二の駆動チップIC2の入力ユニット10をオンにして、第一の駆動チップIC1の入力ユニット10、第二の駆動チップの出力ユニット20をオフにする。具体的に、図6に示すように、第一の駆動チップIC1の第二のスイッチングS2、第二の駆動チップIC2の第一のスイッチングS1’をオンにして、第一の駆動チップIC1の第一のスイッチングS1、第二の駆動チップIC2の第二のスイッチングS2’をオフにする。他に、デフォルト状態で、第一の駆動チップIC1における制御スイッチングSk1、Sk2、Sk3と第二の駆動チップIC2における制御スイッチングSk1’、Sk2’、Sk3’がオンとなる。
そして、第二の駆動チップICのテスト信号入力端子Vtest2にテスト信号を入力する。
最後に、第一の駆動チップIC1のテスト信号出力端子Vo1からハイレベルを出力すると、前記駆動基板上に、第一の駆動チップIC1に接続する外部インターフェース320と第二の駆動チップIC2に接続する外部インターフェース320’との間にショートが発生し（図5に示すように）、これにより、第二の駆動チップICのテスト信号入力端子Vtest2に入力したテスト信号は、第一の駆動チップIC1の外部インターフェース320と第二の駆動チップIC2の外部インターフェース320’とがショート接続して構成される信号経路により、第一の駆動チップIC1のテスト信号出力端子Vo1に伝送される。図6を参考して、例えば、テストスイッチングSc1、Sc2とテストスイッチングSc1’、Sc2’がともにオフとなる場合に、内部インターフェースI/O2に接続する外部インターフェース320と内部インターフェースI/O1’に接続する外部インターフェース320’とがショートすると判断できる。類似に、テストスイッチングSc1、Sc2とテストスイッチングSc1’、Sc2’がその他のオンオフ状態にある場合に、その他の外部インターフェースの間のショートを判断できる。
変わりに、もう一つの実現態様で、まず、第二の駆動チップIC2の出力ユニット20、第一の駆動チップIC1の入力ユニット10をオンにして、第二の駆動チップIC2の入力ユニット10、第一の駆動チップIC1の出力ユニット20をオフにする。具体的に、図6に示すように、第二の駆動チップIC2の第二のスイッチングS2’、第一の駆動チップIC1の第一のスイッチングユニットS1をオンにして、第二の駆動チップIC2の第一のスイッチングS1’、第一の駆動チップIC1の第二のスイッチングS2をオフにする。前記のように、デフォルト状態で、第一の駆動チップIC1における制御スイッチングSk1、Sk2、Sk3と第二の駆動チップIC2における制御スイッチングSk1’、Sk2’、Sk3’がオンとなる。
そして、第一の駆動チップIC1のテスト信号入力端子Vtest1にテスト信号を入力する。
最後に、前記第二の駆動チップIC2のテスト信号出力端子Vo2からハイレベルを出力すると、前記駆動基板30上に、第一の駆動チップIC1に接続する外部インターフェース320と前記第二の駆動チップIC2に接続する外部インターフェース320’との間にショートが発生し（図5に示すように）、これにより、第二の駆動チップICのテスト信号入力端子Vtest2に入力したテスト信号は、第一の駆動チップIC1の外部インターフェース320と第二の駆動チップIC2の外部インターフェース320’とがショート接続して構成される信号経路を介して、第二の駆動チップIC1のテスト信号出力端子Vo2に伝送される。図6を参考して、例えば、テストスイッチングSc1、Sc2とテストスイッチングSc1’、Sc2’がともにオフとなる場合に、内部インターフェースI/O1に接続する外部インターフェース320と内部インターフェースI/O2’に接続する外部インターフェース320’とがショートすると判断できる。類似に、テストスイッチングSc1、Sc2とテストスイッチングSc1’、Sc2’がその他のオンオフ状態にある場合に、その他の外部インターフェースの間のショートを判断できる。
図10は、図6に示す駆動基板30を設ける回路システムの制御プロセスのフローチャートである。図に示すように、具体的な制御プロセスが以下を含めてもよい。
S101、駆動チップIC間の外部インターフェースのショート検出の操作を実行する。
具体的に、駆動基板30上での駆動チップICのテスト回路01により駆動チップICをショート検出する。
S102、隣接する二つの駆動チップICの外部インターフェース302の間にショートが存在するか否かを判断する。
具体的に、ショートが存在すれば、ステップS103を実行し、でないと、ステップS104を実行する。
S103、回路システムが警報を出すとともに動作を止める。
ステップS102の判断結果はショートが存在すれば、回路システムが警報を出すとともに動作を止める。具体的に、ショートが存在すれば、駆動基板30上でのフィードバック信号出力端子ORBからハイレベルを出力し、駆動基板30上でのフィードバック信号出力端子ORBからローレベルを出力すれば、ショートが発生しない。
S104、ステップS102の判断結果はショートが存在しなければ、駆動チップICの内部インターフェースの間のショート検出の操作を実行する。
S105、それぞれの駆動チップICの内部インターフェース301の間にショートが存在するか否かを判断する。
ステップS105の判断結果はショートが存在すれば、ステップS103を実行し、でないと、ステップS106を実行する。
S106、ステップS105の判断結果はショートが存在しなければ、回路システムの電源管理部品は、パワーオン動作を実行する。
S107、回路システムは正常に動作する。
本発明のもう一つの局面によれば、上記のような任意な一つの駆動基板を含む一つの表示装置を提供する。表示装置は液晶表示装置を含めてもよく、この表示装置は例えば液晶デイスプレイ、液晶テレビ、デジタルフォトフレーム、携帯電話またはタブレットパソコンなどのいかなる表示機能を備える製品や部品であってもよい。
図11は、本発明の実施例による一つの駆動基板のテスト方法のフローチャートである。図11に示すように、前記方法が以下を含めてもよい。
S201、図2aに示すような入力ユニット10をオンにして、テストユニット30をオフにする。
S202、テスト信号入力端子Vtestにテスト信号を入力する。
S203、テスト信号出力端子Voから第一の電圧を出力すると、前記駆動基板上の駆動チップICにおける少なくとも二つの内部インターフェース301の間にショートが発生し、テスト信号出力端子Voから第二の電圧を出力すると、前記駆動基板上の駆動チップICの内部インターフェース301の間にショートが発生しなく、その中、上記第一の電圧が第二の電圧より大きい。前記のように、第一の電圧がハイレベルであり、第二の電圧がローレベルである。
前記駆動基板が少なくとも二つの前記駆動チップを含めて、かつ、それらがそれぞれに第一の駆動チップIC1と第二の駆動チップIC2であると、隣接する二つの駆動チップの外部インターフェースの間にショートが現れるか否かを検出する方法について、以下の実施例により例を挙げ詳細に説明する。
実施例五
図12に示すように、上記ショート検出方法が以下を含めてもよい。
S301、第一の駆動チップIC1の出力ユニット20、第二の駆動チップIC2の入力ユニット10をオンにして、第一の駆動チップIC1の入力ユニット10、第二の駆動チップの出力ユニット20をオフにする。具体的に、図6に示すように、第一の駆動チップIC1の第二のスイッチングS2、第二の駆動チップIC2の第一のスイッチングS1’をオンにして、第一の駆動チップIC1の第一のスイッチングS1、第二の駆動チップIC2の第二のスイッチングS2’をオフにする。他に、デフォルト状態で、第一の駆動チップIC1における制御スイッチングSk1、Sk2、Sk3と第二の駆動チップIC2における制御スイッチングSk1’、Sk2’、Sk3’がオンとなる。
S302、第二の駆動チップIC2のテスト信号入力端子Vtest2にテスト信号を入力する。
S303、第一の駆動チップIC1のテスト信号出力端子Vo1からハイレベルを出力すると、前記駆動基板上に、第一の駆動チップIC1に接続する外部インターフェース320と第二の駆動チップIC2に接続する外部インターフェース320’との間にショートが発生し（図5に示すように）、これにより、第二の駆動チップICのテスト信号入力端子Vtest2に入力したテスト信号は、第一の駆動チップIC1の外部インターフェース320と第二の駆動チップIC2の外部インターフェース320’とがショート接続して構成される信号経路により、第一の駆動チップIC1のテスト信号出力端子Vo1に伝送される。図6を参考して、例えば、テストスイッチングSc1、Sc2とテストスイッチングSc1’、Sc2’がともにオフとなる場合に、内部インターフェースI/O2に接続する外部インターフェース320と内部インターフェースI/O1’に接続する外部インターフェース320’とがショートすると判断できる。類似に、テストスイッチングSc1、Sc2とテストスイッチングSc1’、Sc2’がその他のオンオフ状態にある場合に、その他の外部インターフェースの間のショートを判断できる。
実施例六
上記ショート検出方法が図13に示すように、以下を含めてもよい。
S401、第二の駆動チップIC2の出力ユニット20、第一の駆動チップIC1の入力ユニット10をオンにして、第二の駆動チップIC2の入力ユニット10、第一の駆動チップIC1の出力ユニット20をオフにする。具体的に、図6に示すように、第二の駆動チップIC2の第二のスイッチングS2’、第一の駆動チップIC1の第一のスイッチングユニットS1をオンにして、第二の駆動チップIC2の第一のスイッチングS1’、第一の駆動チップIC1の第二のスイッチングS2をオフにする。他に、デフォルト状態で、第一の駆動チップIC1における制御スイッチングSk1、Sk2、Sk3と第二の駆動チップIC2における制御スイッチングSk1’、Sk2’、Sk3’がオンとなる。
S402、第一の駆動チップIC1のテスト信号入力端子Vtest1にテスト信号を入力する。
S403、前記第二の駆動チップIC2のテスト信号出力端子Vo2からハイレベルを出力すると、前記駆動基板30上に、第一の駆動チップIC1に接続する外部インターフェース320と前記第二の駆動チップIC2に接続する外部インターフェース320’との間にショートが発生し（図5に示すように）、これにより、第二の駆動チップICのテスト信号入力端子Vtest2に入力したテスト信号は、第一の駆動チップIC1の外部インターフェース320と第二の駆動チップIC2の外部インターフェース320’とがショート接続して構成される信号経路により、第二の駆動チップIC1のテスト信号出力端子Vo2に伝送される。図6を参考して、例えば、テストスイッチングSc1、Sc2とテストスイッチングSc1’、Sc2’がともにオフとなる場合に、内部インターフェースI/O1に接続する外部インターフェース320と内部インターフェースI/O2’に接続する外部インターフェース320’とがショートすると判断できる。類似に、テストスイッチングSc1、Sc2とテストスイッチングSc1’、Sc2’がその他のオンオフ状態にある場合に、その他の外部インターフェースの間のショートを判断できる。
また、実施例五または実施例六にとっても、テスト信号出力端子（第一の駆動チップIC1のテスト信号出力端子Vo1または第二の駆動チップIC2のテスト信号出力端子Vo2）からローレベルを出力すると、前記駆動回路02の制御駆動信号端子（第一の駆動チップIC1の制御駆動信号端子DR1または第二の駆動チップIC2の制御駆動信号端子DR2）はハイレベルにあってもよく、これにより、駆動チップICが動作状態に入る。
当業者は、以下のように理解する。上記方法実施例の全部や一部を実現するステップはプログラム指令に関するハードウエアにより完成してもよく、前記のプログラムがコンピュータ読み取り可能な記憶媒体に記憶されてもよく、このプログラムは、実行される時に、上記方法実施例を含むステップが実行され、前記の記憶媒体は、ROM、RAM、磁気ディスクまたはコンパクトディスクなどのそれぞれのプログラムコードを記憶可能な媒体を含む。
さらに指摘すべきのは、本明細書に叙述される駆動チップは表示デバイスにおける駆動チップ（例えば、ソース駆動チップ、ゲート駆動チップなど）に限らず、それが「駆動」の目的に用いられるか否かにしても、いかなる本明細書に示す内部インターフェースを有する集積回路チップであってもよい。言い換えれば、駆動チップというものは、「駆動機能を備える」という制限する意味の上で理解すべきではない。
以上に叙述したものは本発明の具体的な実施の形態だけであり、しかし、本発明の保護する範囲は、これに限られるものではない。当業者が本発明に公開される技術的範囲において想到しやすい変化するまたは置き換えるものは、いずれも本発明の保護する範囲に属する。したがって、本発明の保護する範囲が前記特許請求の範囲に準じるものである。
１０ 入力ユニット
１１ 制御回路基板
２０ 出力ユニット
３０ 駆動基板
３０ テストユニット
３１ 否定論理和ゲート
３２ インバータ
１００ インターフェース
３０１ 内部インターフェース
３０２ 外部インターフェース

Claims (16)

  1. テスト信号を受信するように構成されたテスト信号入力端子と、
    第一の内部インターフェースと、
    第二の内部インターフェースと、
    出力信号を出力するように構成されたテスト信号出力端子と、
    イネーブル信号を受信するように構成されたイネーブル信号端子と、
    電源電圧を受け取るように構成された給電電圧端子と、
    制御駆動信号端子と、
    前記第一の内部インターフェースと前記第二の内部インターフェースとの間の短絡を検出するように構成されたテスト回路と、
    前記テスト信号出力端子、前記制御駆動信号端子、前記イネーブル信号端子および前記給電電圧端子にそれぞれ接続された駆動回路と、を備え、
    その中、前記テスト回路は入力ユニット及びテストユニットを含み、前記入力ユニットは前記テスト信号入力端子、前記テストユニット、及び前記第一の内部インターフェースそれぞれに接続し、オン状態で、前記テスト信号入力端子から入力した前記テスト信号を前記テストユニット及び前記第一の内部インターフェースに伝送するように構成され、前記テストユニットは、前記第二の内部インターフェース、及び前記テスト信号出力端子それぞれに接続し、オフ状態で、前記入力ユニットにより出力された信号が前記テストユニットから前記テスト信号出力端子および前記第二の内部インターフェースに出力されることを妨げるように構成され、
    その中、前記駆動回路は、前記イネーブル信号と前記出力信号との制御の下で、前記給電電圧端子の電源電圧を前記制御駆動信号端子に伝送するように構成される、駆動チップ。
  2. 出力ユニットをさらに含み、前記出力ユニットが前記テスト信号出力端子と前記第二の内部インターフェースとの間にあり、オン状態で、前記第二の内部インターフェースでの電圧または前記テストユニットにより出力される信号を前記テスト信号出力端子に出力するのに用いる、請求項１に記載の駆動チップ。
  3. 前記入力ユニットは、第一のスイッチを含めて、その一方の端が前記テスト信号入力端子に接続し、他方の端が前記テストユニットに接続する、請求項1に記載の駆動チップ。
  4. 前記入力ユニットは、第一のスイッチを含めて、その一方の端が前記テスト信号入力端子に接続し、他方の端が前記テストユニットに接続する、請求項2に記載の駆動チップ。
  5. 前記出力ユニットは、第二のスイッチを含めて、その一方の端が前記テスト信号出力端子に接続し、他方の端が前記テストユニットに接続する、請求項4に記載の駆動チップ。
  6. 前記テストユニットは、相互に直列に接続する少なくとも二つのテストスイッチを含めて、前記第一のスイッチが前記テストスイッチにより前記第二のスイッチと直列に接続し、隣接する二つの直列に接続するテストスイッチごとの共通端は、一つの第三の内部インターフェースを接続する、請求項5に記載の駆動チップ。
  7. 前記入力ユニットは、前記テスト信号入力端子と前記第一のスイッチとの間に設ける電流制限抵抗をさらに含む、請求項3または4に記載の駆動チップ。
  8. 前記テスト回路は、前記第一の内部インターフェースと前記第一のスイッチ及びこの第一のスイッチに直列に接続するテストスイッチの共通端との間、前記第二の内部インターフェースと前記第二のスイッチ及びこの第二のスイッチに直列に接続するテストスイッチの共通端との間、及び前記第三の内部インターフェースと前記隣接する二つの直列に接続するテストスイッチの共通端との間にそれぞれに設ける複数の制御スイッチをさらに含めて、前記第一の内部インターフェース、前記第二の内部インターフェース、及び前記第三の内部インターフェースまでの接続のオンオフをそれぞれに制御するのに用いる、請求項6に記載の駆動チップ。
  9. 前記駆動回路は、第一のトランジスタと第二のトランジスタを含めて、その中、前記第一のトランジスタのゲートが前記イネーブル信号端子に接続し、第一の電極が前記テスト信号出力端子に接続し、第二の電極が前記第二のトランジスタのゲートに接続し、前記第二のトランジスタの第一の電極が前記給電電圧端子に接続し、第二の電極が前記制御駆動信号端子に接続し、前記第一のトランジスタがN型またはP型トランジスタであって、前記第二のトランジスタがP型トランジスタである、請求項１に記載の駆動チップ。
  10. 少なくとも一つの請求項1〜９のいずれか１項に記載の駆動チップ、および駆動基板の係合位置にある外部インターフェースを含めて、
    その中、それぞれの前記駆動チップの一つの内部インターフェースは一つの対応する前記外部インターフェースに接続する、前記駆動基板。
  11. 前記少なくとも一つの駆動チップは、第一の駆動チップと第二の駆動チップとを含めて、前記駆動基板は否定論理和ゲートとインバータをさらに含めて、その中、前記否定論理和ゲートの第一の入力端子が第一の駆動チップのテスト信号出力端子に接続し、第二の入力端子が第二の駆動チップのテスト信号出力端子に接続し、出力端子が前記インバータの入力端子に接続し、前記インバータの出力端子が前記駆動基板のフィードバック信号出力端子に接続する、請求項１０に記載の駆動基板。
  12. 請求項１０または１１に記載の駆動基板をテストするためのテスト方法であって、
    入力ユニットをオンにすることと、
    テストユニットをオフにすることと、
    テスト信号入力端子にテスト信号を入力することと、
    前記テスト信号出力端子から第一の電圧が出力されたことに応じて、前記第一の内部インターフェースと前記第二の内部インターフェースが互いに短絡していると判定することと、
    前記テスト信号出力端子から前記第一の電圧より小さい第二の電圧が出力されたことに応じて、前記第一の内部インターフェースと前記第二の内部インターフェースが短絡していないと判定することと、を備える、テスト方法。
  13. 前記少なくとも一つの駆動チップが第一の駆動チップと第二の駆動チップを含み、前記第一の駆動チップと第二の駆動チップがともに出力ユニットを含む前記テスト方法であって、
    前記第一の駆動チップの出力ユニット、前記第二の駆動チップの入力ユニットをオンにすることと、
    前記第一の駆動チップの入力ユニット、前記第二の駆動チップの出力ユニットをオフにすることと、
    前記第二の駆動チップのテスト信号入力端子にテスト信号を入力することと、
    前記第一の駆動チップのテスト信号出力端子から第一の電圧が出力されたことに応じて、前記第一の駆動チップに接続する外部インターフェースと前記第二の駆動チップに接続する外部インターフェースが互いに短絡していると判定することと、を備える、または、
    前記第二の駆動チップの出力ユニット、前記第一の駆動チップの入力ユニットをオンにすることと、
    前記第二の駆動チップの入力ユニット、前記第一の駆動チップの出力ユニットをオフにすることと、
    前記第一の駆動チップのテスト信号入力端子にテスト信号を入力することと、
    前記第二の駆動チップのテスト信号出力端子から前記第一の電圧が出力されたことに応じて、前記第一の駆動チップに接続する外部インターフェースと前記第二の駆動チップに接続する外部インターフェースが互いに短絡していると判定することと、を備える、請求項１２に記載のテスト方法。
  14. 前記駆動基板の駆動チップの上に駆動回路を含む前記テスト方法であって、
    前記テスト信号出力端子から前記第二の電圧を出力すると、前記駆動回路が前記給電電圧端子の電圧を前記制御駆動信号端子に伝送すること
    をさらに備える、請求項１２に記載のテスト方法。
  15. 前記第一の電圧がハイレベルであり、前記第二の電圧がローレベルである、請求項１２に記載のテスト方法。
  16. 請求項１０に記載の駆動基板を備える、表示装置。
JP2016567904A 2015-04-16 2015-08-12 駆動チップ、駆動基板及びそのテスト方法、表示装置 Expired - Fee Related JP6629239B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201510179895.4A CN104732947B (zh) 2015-04-16 2015-04-16 一种驱动芯片、驱动板及其测试方法、显示装置
CN201510179895.4 2015-04-16
PCT/CN2015/086761 WO2016165248A1 (zh) 2015-04-16 2015-08-12 一种驱动芯片、驱动板及其测试方法、显示装置

Publications (2)

Publication Number Publication Date
JP2018512557A JP2018512557A (ja) 2018-05-17
JP6629239B2 true JP6629239B2 (ja) 2020-01-15

Family

ID=53456789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016567904A Expired - Fee Related JP6629239B2 (ja) 2015-04-16 2015-08-12 駆動チップ、駆動基板及びそのテスト方法、表示装置

Country Status (6)

Country Link
US (1) US9810932B2 (ja)
EP (1) EP3285250B1 (ja)
JP (1) JP6629239B2 (ja)
KR (1) KR101836760B1 (ja)
CN (1) CN104732947B (ja)
WO (1) WO2016165248A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104732947B (zh) * 2015-04-16 2017-02-22 京东方科技集团股份有限公司 一种驱动芯片、驱动板及其测试方法、显示装置
CN107907777B (zh) * 2017-10-27 2020-07-31 广东美的厨房电器制造有限公司 一种短路检测电路及方法、控制电路
CN107728395B (zh) * 2017-10-31 2020-07-03 京东方科技集团股份有限公司 阵列基板、显示装置、数据线不良的检测装置及检测方法
CN108364597B (zh) * 2018-02-23 2021-03-09 京东方科技集团股份有限公司 阵列基板及其显示异常的确定方法、显示面板和显示装置
CN109116179B (zh) * 2018-09-17 2021-08-20 歌尔股份有限公司 手柄功能测试电路及手柄功能测试装置
CN109738750B (zh) * 2019-01-08 2021-05-18 京东方科技集团股份有限公司 芯片、芯片组件及其测试方法、显示组件
CN109872666B (zh) * 2019-02-28 2022-05-17 昆山龙腾光电股份有限公司 显示装置的点灯测试装置、点灯测试系统及点灯测试方法
US11038345B2 (en) * 2019-03-25 2021-06-15 Nxp B.V. Over-voltage tolerant analog test bus
CN110246443B (zh) * 2019-06-18 2021-12-10 京东方科技集团股份有限公司 阵列基板及其测试方法
CN111402770B (zh) * 2020-04-21 2022-05-24 昆山龙腾光电股份有限公司 显示装置的测试装置
CN112071247B (zh) * 2020-09-28 2023-08-22 京东方科技集团股份有限公司 一种测试电路、测试方法及显示装置
CN112549079A (zh) * 2020-12-11 2021-03-26 深圳市越疆科技有限公司 协作机械臂驱动控制器板的测试设备
CN114265802A (zh) * 2021-12-21 2022-04-01 京东方科技集团股份有限公司 调试装置、调试方法和调试系统

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4183460A (en) * 1977-12-23 1980-01-15 Burroughs Corporation In-situ test and diagnostic circuitry and method for CML chips
US5127009A (en) * 1989-08-29 1992-06-30 Genrad, Inc. Method and apparatus for circuit board testing with controlled backdrive stress
JPH05282898A (ja) * 1992-03-30 1993-10-29 Hitachi Ltd 半導体記憶装置
JPH08105947A (ja) * 1994-10-06 1996-04-23 Canon Inc Ｉｃ回路
US6182807B1 (en) * 1995-02-21 2001-02-06 Hitachi, Ltd. Device and method for supplying power to a vehicle, semi-conductor circuit device for use in the same and collective wiring device for a vehicle or an automobile
US7028819B2 (en) * 1996-02-21 2006-04-18 Hitachi, Ltd. Device and method for supplying power to a vehicle, semi-conductor circuit device for use in the same and collective wiring device for a vehicle or an automobile
US6017354A (en) * 1996-08-15 2000-01-25 Stryker Corporation Integrated system for powered surgical tools
JPH11163062A (ja) * 1997-11-27 1999-06-18 Toshiba Corp 半導体装置及びウエハーテスト方法
JP4689078B2 (ja) * 2001-05-31 2011-05-25 パナソニック株式会社 プラズマディスプレイ装置
KR100638304B1 (ko) * 2002-04-26 2006-10-26 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 Ｅｌ 표시 패널의 드라이버 회로
JP4006304B2 (ja) * 2002-09-10 2007-11-14 株式会社 日立ディスプレイズ 画像表示装置
JP4262996B2 (ja) * 2003-02-14 2009-05-13 パナソニック株式会社 半導体装置
JP4190976B2 (ja) * 2003-08-07 2008-12-03 株式会社ルネサステクノロジ 断線及び短絡検出回路
JP4864300B2 (ja) 2004-08-06 2012-02-01 東芝モバイルディスプレイ株式会社 表示装置、表示装置の検査方法、及び、表示装置の検査装置
JP2006139167A (ja) * 2004-11-15 2006-06-01 Seiko Epson Corp 電気光学装置、電気光学装置の検査方法及び電子機器
TWI334029B (en) * 2005-03-25 2010-12-01 Hon Hai Prec Ind Co Ltd A tester for open or short of cable
JP2007333823A (ja) * 2006-06-13 2007-12-27 Sony Corp 液晶表示装置および液晶表示装置の検査方法
JP5140999B2 (ja) * 2006-11-22 2013-02-13 カシオ計算機株式会社 液晶表示装置
CN101369404A (zh) 2008-06-13 2009-02-18 黄山市英赛特实业有限公司 一种lcd屏的检测装置及检测方法
KR101102358B1 (ko) * 2009-11-30 2012-01-05 주식회사 실리콘웍스 디스플레이 패널 구동 회로 및 그의 구동 방법
KR101183485B1 (ko) * 2010-02-18 2012-09-24 주식회사 디엠비테크놀로지 파워 스위치의 단락 검출회로
JP4724249B2 (ja) 2010-03-25 2011-07-13 東芝モバイルディスプレイ株式会社 液晶表示装置及びその検査方法
CN102213738A (zh) * 2010-04-09 2011-10-12 鸿富锦精密工业（深圳）有限公司 电器设备短路测试装置
CN103063975A (zh) 2012-12-26 2013-04-24 成都市中州半导体科技有限公司 一种开/短路测试系统及方法
CN103926496B (zh) * 2013-01-10 2017-07-28 上海东软载波微电子有限公司 触摸屏模组的测试装置和方法以及触摸屏模组
KR102047830B1 (ko) * 2013-01-29 2019-12-02 엘지디스플레이 주식회사 액정표시장치와 그의 점등 검사방법
US9207278B2 (en) * 2013-03-22 2015-12-08 Texas Instruments Incorporated Testing integrated circuit packaging for shorts
US9799779B2 (en) * 2013-11-08 2017-10-24 The Board Of Trustees Of The University Of Illinois Systems and methods for photovoltaic string protection
TWI511437B (zh) * 2013-12-27 2015-12-01 Ind Tech Res Inst 功率元件驅動器失效檢測裝置及其檢測方法
CN104732947B (zh) 2015-04-16 2017-02-22 京东方科技集团股份有限公司 一种驱动芯片、驱动板及其测试方法、显示装置

Also Published As

Publication number Publication date
US9810932B2 (en) 2017-11-07
EP3285250A1 (en) 2018-02-21
CN104732947B (zh) 2017-02-22
KR20160148578A (ko) 2016-12-26
EP3285250B1 (en) 2021-03-10
WO2016165248A1 (zh) 2016-10-20
KR101836760B1 (ko) 2018-03-08
CN104732947A (zh) 2015-06-24
EP3285250A4 (en) 2018-11-21
US20170059897A1 (en) 2017-03-02
JP2018512557A (ja) 2018-05-17

Similar Documents

Publication Publication Date Title
JP6629239B2 (ja) 駆動チップ、駆動基板及びそのテスト方法、表示装置
US9983727B2 (en) Array substrate, method for driving the array substrate, display panel and display device
US9886879B2 (en) Liquid crystal display and method for testing liquid crystal display
US20200343270A1 (en) Array substrate and display panel
US20190027104A1 (en) Clock signal output circuit and liquid crystal display device
US9830874B2 (en) Electronic device having smaller number of drive chips
WO2016061922A1 (zh) 一种检测电路和液晶显示面板及其制造方法
CN104240639A (zh) 一种像素电路、有机电致发光显示面板及显示装置
US11605360B2 (en) Circuit and method for preventing screen flickering, drive circuit for display panel, and display apparatus
US10672675B2 (en) Circuit and method for testing gate lines of array substrate
KR20150078157A (ko) 표시 장치의 전압 발생 제어 방법 및 이를 수행하는 표시 장치
US9740349B2 (en) Touch driving apparatus, touch driving method and touch display system
WO2017197979A1 (zh) 有机电致发光显示面板、老化测试装置、方法及显示装置
CN110992861A (zh) 显示面板以及显示装置
CN105813365B (zh) 一种静电保护电路、显示面板及显示装置
US20140375620A1 (en) Display apparatus and source driver thereof
TW201437728A (zh) 顯示裝置和其操作方法
JP2006215562A (ja) 液晶表示装置の駆動装置及びこれを備えた液晶表示装置
CN104183222B (zh) 显示装置
CN110806667B (zh) 显示面板、显示面板的数据线的修复方法和液晶显示装置
CN106228923B (zh) 一种驱动电路、驱动方法及显示面板
TW201636977A (zh) 顯示面板、檢測電路與其檢測方法
US10211821B2 (en) Clock signal transmission circuit and driving method thereof, gate driving circuit, and display device
CN205793589U (zh) 一种静电保护电路、显示面板及显示装置
US11295693B2 (en) Gate driving circuit, current adjusting method thereof and display device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190722

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191023

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191204

R150 Certificate of patent or registration of utility model

Ref document number: 6629239

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees