KR20160148578A - 드라이버 칩, 드라이버 보드 및 그의 테스트 방법, 및 디스플레이 디바이스 - Google Patents

드라이버 칩, 드라이버 보드 및 그의 테스트 방법, 및 디스플레이 디바이스 Download PDF

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Abstract

본 개시는 드라이버 칩, 드라이버 보드 및 그의 테스트 방법, 및 디스플레이 디바이스를 개시한다. 상기 드라이버 칩은: 제1 내부 인터페이스; 제2 내부 인터페이스; 및 상기 내부 인터페이스들에 대한 단락 검출을 수행하기 위한 테스트 회로를 포함하고, 상기 테스트 회로는 입력 유닛 및 테스트 유닛을 포함한다. 상기 입력 유닛은 테스트 신호 입력 단자, 상기 테스트 유닛 및 상기 제1 내부 인터페이스와 각각 접속되고, 온 상태에 있을 때 상기 테스트 신호 입력 단자를 통해 입력된 테스트 신호를 상기 테스트 유닛 및 상기 제1 내부 인터페이스에 송신하기 위해 이용된다. 상기 테스트 유닛은 상기 제2 내부 인터페이스 및 테스트 신호 출력 단자와 각각 접속되고, 오프 상태에 있을 때 상기 입력 유닛에 의해 출력된 신호가 상기 테스트 유닛으로부터 상기 테스트 신호 출력 단자 및 상기 제2 내부 인터페이스로 출력되는 것을 막기 위해 이용된다. 본 개시의 실시예들에 따르면, 상기 드라이버 칩이 동작을 시작하기 전에 상기 드라이버 칩 상의 인터페이스들에 단락이 발생하였는지가 검출될 수 있다.

Description

드라이버 칩, 드라이버 보드 및 그의 테스트 방법, 및 디스플레이 디바이스{DRIVER CHIP, DRIVER BOARD AND TEST METHOD THEREOF, AND DISPLAY DEVICE}
본 개시는 디스플레이 드라이버의 분야에 관한 것이고, 특히, 드라이버 칩, 드라이버 보드 및 그의 테스트 방법, 및 디스플레이 디바이스에 관한 것이다.
패널 디스플레이 디바이스로서, 박막 트랜지스터 액정 디스플레이들(TFT-LCD들)은, 작은 부피, 낮은 전력 소비, 무방사선 및 비교적 낮은 제조 비용, 등의 그것의 특성들 때문에, 고성능 디스플레이 분야에서 점점 더 광범위하게 응용되고 있다.
TFT-LCD 디스플레이 디바이스는, 액정 디스플레이 패널, 주변 회로, 도 1에 도시된 바와 같은 제어 회로 보드(11), 및 백라이트 모듈과 같은 컴포넌트들을 포함하는, LCM(Liquid Crystal Module)을 포함할 수 있다. 제어 회로 보드(11)는 디스플레이 디바이스로 하여금 화상을 표시하게 하는 제어 신호를 제공할 수 있다. 제어 회로 보드(11)는 복수의 집적 회로 칩들(IC들)을 포함할 수 있고, 집적 회로 칩들 각각에는 복수의 I/O 인터페이스들(100)이 제공되고, 따라서 이 I/O 인터페이스들(100)로부터 제어 신호가 출력될 수 있다.
종래 기술에서는, 작은 사이즈의 디스플레이 디바이스, 예를 들어, 휴대폰, 팜 컴퓨터 등의 경우에, 구조 사이즈의 제한 때문에, I/O 인터페이스들(100)의 사이즈들 2개의 인접한 I/O 인터페이스들(100) 사이의 거리는 설계 절차에서 감소되어야 한다. 이와 같이, I/O 인터페이스들(100)의 제조 공차 때문에, 2개의 인접한 I/O 인터페이스들(100)은 겹치거나 서로 직접 접촉하여, 단락을 일으킬 수 있다. 단락을 적시에 발견할 수 없다면, 회로가 타는 것과 같은 바람직하지 않은 현상이 발생할 것이고, 이는 제품의 품질에 심각하게 영향을 미친다.
본 개시의 목적은, 드라이버 칩이 동작을 시작하기 전에 드라이버 칩 상의 인터페이스들에 단락이 발생했는지가 검출될 수 있는, 드라이버 칩, 드라이버 보드 및 그의 테스트 방법, 및 디스플레이 디바이스를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 개시의 실시예들은 다음의 기술적 해결책들을 채택한다.
본 개시의 제1 양태에 따르면, 드라이버 칩으로서, 제1 내부 인터페이스; 제2 내부 인터페이스; 및 상기 내부 인터페이스들에 대한 단락 검출을 수행하도록 구성된 테스트 회로를 포함하는 드라이버 칩이 제공되고, 상기 테스트 회로는 입력 유닛 및 테스트 유닛을 포함하고; 상기 입력 유닛은 테스트 신호 입력 단자, 상기 테스트 유닛 및 상기 제1 내부 인터페이스와 각각 접속되고, 온 상태에 있을 때 상기 테스트 신호 입력 단자를 통해 입력된 테스트 신호를 상기 테스트 유닛 및 상기 제1 내부 인터페이스에 송신하도록 구성되고; 상기 테스트 유닛은 상기 제2 내부 인터페이스 및 테스트 신호 출력 단자와 각각 접속되고, 오프 상태에 있을 때 상기 입력 유닛에 의해 출력된 신호가 상기 테스트 유닛으로부터 상기 테스트 신호 출력 단자 및 상기 제2 내부 인터페이스로 출력되는 것을 막도록 구성된다.
본 개시의 제2 양태에 따르면, 드라이버 보드로서, 상기한 바와 같은 드라이버 칩들 중 임의의 드라이버 칩 및 상기 드라이버 보드의 스냅-핏(snap-fit) 위치에 위치하는 외부 인터페이스를 포함하는 드라이버 보드가 제공되고, 상기 드라이버 칩의 상기 내부 인터페이스들 각각은 각각의 외부 인터페이스와 접속된다.
본 개시의 제3 양태에 따르면, 상기한 바와 같은 드라이버 보드를 테스트하기 위한 테스트 방법이 제공된다. 이 방법은: 상기 입력 유닛을 온시키는 단계; 상기 테스트 유닛을 오프시키는 단계; 상기 테스트 신호 입력 단자에 의해 테스트 신호를 입력하는 단계를 포함하고; 상기 테스트 신호 출력 단자로부터 제1 전압이 출력되면 상기 드라이버 보드 상의 상기 드라이버 칩 내의 적어도 2개의 내부 인터페이스들 사이에 단락이 발생한 것이고; 상기 테스트 신호 출력 단자로부터 제2 전압이 출력되면 상기 드라이버 보드 상의 상기 드라이버 칩 내의 상기 내부 인터페이스들 사이에 단락이 발생하지 않은 것이고; 상기 제1 전압은 상기 제2 전압보다 크다.
본 개시의 제4 양태에 따르면, 상기한 바와 같은 드라이버 보드를 포함하는 디스플레이 디바이스가 제공된다.
본 개시는 다음의 아이디어에 기초한다: 제1 전압(예를 들어, 하이 레벨)의 테스트 신호가 드라이버 칩의 테스트 신호 입력 단자에 입력되는 경우, 테스트 회로 내의 테스트 유닛은 오프되고, 따라서 입력된 테스트 신호는 제1 내부 인터페이스에만 전송될 수 있고, 테스트 유닛을 통해 테스트 신호 출력 단자에 도착할 수 없다. 이 시점에, 제2 전압(예를 들어, 로우 레벨)이 테스트 신호 출력 단자로부터 출력되는 것으로 추정된다. 그렇지 않고, 이 시점에 하이 레벨이 테스트 신호 출력 단자로부터 출력되면, 이는 드라이버 칩 상의 적어도 2개의 내부 인터페이스들 사이에 단락이 발생하였고, 따라서 입력된 테스트 신호는 단락이 발생한 상기한 내부 인터페이스들에 의해 형성된 신호 송신 경로를 통해 테스트 신호 출력 단자에 송신되고, 이에 따라 하이 레벨이 출력되는 것을 나타낸다. 그러므로, 테스트 유닛이 오프되는 경우, 테스트 신호 출력 단자가 하이 레벨인지를 판단함으로써 드라이버 칩 상의 내부 인터페이스들 사이에 단락이 발생하였는지가 판단될 수 있다.
이와 같이, 드라이버 칩이 동작하기 전에, 드라이버 칩 상의 내부 인터페이스들 사이에 단락이 존재하는지가 테스트될 수 있어, 드라이버 칩의 동작 절차에서 내부 인터페이스들의 단락 때문에 회로가 타는 바람직하지 않은 현상을 피할 수 있다.
본 개시의 실시예들의 기술적 해결책들을 더 명확하게 예시하기 위하여, 첨부 도면들에 대해 아래에 간략히 소개한다. 분명히, 다음의 도면들은 본 개시의 일부 실시예들일 뿐이고, 본 기술분야의 통상의 기술자들은, 어떤 창의적인 노력을 하지 않고도 이 도면들로부터 다른 도면들을 도출해낼 수 있다.
도 1은 종래 기술에서 디스플레이 디바이스의 LCM과 제어 회로 보드에 대한 접속의 개략도이다;
도 2a는 본 개시의 실시예에 따른 드라이버 칩의 구조 개략도이다;
도 2b는 본 개시의 실시예에 따른 또 다른 드라이버 칩의 구조 개략도이다;
도 3은 도 2b에 도시된 드라이버 칩의 개별 유닛들의 구체적인 구조 개략도이다;
도 4는 도 3을 기반으로 드라이버 회로 및 제어 스위치가 구비된 드라이버 칩의 구조 개략도이다;
도 5는 본 개시의 실시예에 따른 드라이버 보드의 구조 개략도이다;
도 6은 도 5에 도시된 드라이버 보드 내의 2개의 드라이버 칩들의 접속 구조의 개략도이다;
도 7은 도 6에 도시된 드라이버 보드의 신호 제어 타이밍도이다;
도 8은 도 6에 도시된 드라이버 보드의 또 다른 신호 제어 타이밍도이다;
도 9는 도 6에 도시된 드라이버 보드의 또 다른 신호 제어 타이밍도이다;
도 10은 도 6에 도시된 드라이버 보드가 구비된 회로의 제어 절차의 흐름도이다;
도 11은 본 개시의 실시예에 따른 드라이버 보드에 대한 테스트 방법의 흐름도이다;
도 12는 도 6에 도시된 드라이버 보드에 대한 테스트 방법의 흐름도이다;
도 13은 도 6에 도시된 드라이버 보드에 대한 또 다른 테스트 방법의 흐름도이다.
이하에서는 본 개시의 실시예들에서의 기술적 해결책들에 대해 도면들과 관련하여 명확하게 완전히 설명한다. 분명히, 설명된 실시예들은 본 개시의 실시예들의 일부일 뿐이고, 모든 실시예들이 아니다. 본 개시의 실시예들로부터, 본 기술분야의 통상의 기술자들이 어떤 창의적인 노력을 하지 않고도 도출해낸 모든 다른 실시예들은 본 개시의 범위에 포함된다.
도 2a는 본 개시의 실시예에 따른 드라이버 칩의 구조 개략도이다. 도면에 도시된 바와 같이, 드라이버 칩(IC)은 제1 내부 인터페이스(I/O1), 제2 내부 인터페이스(I/O2) 및 단락 검출을 수행하기 위한 테스트 회로(01)를 포함할 수 있다. 테스트 회로(01)는 입력 유닛(10) 및 테스트 유닛(30)을 포함할 수 있다.
입력 유닛(10)은 테스트 신호 입력 단자(Vtest), 테스트 유닛(30) 및 제1 내부 인터페이스(I/O1)와 각각 접속되고, 온 상태에 있을 때 테스트 신호 입력 단자(Vtest)에 의해 입력된 테스트 신호를 테스트 유닛(30) 및 제1 내부 인터페이스(I/O1)에 송신하기 위해 이용될 수 있다.
테스트 유닛(30)은 제2 내부 인터페이스(I/O2) 및 테스트 신호 출력 단자(Vo)와 각각 접속되고, 오프 상태에 있을 때 입력 유닛(10)에 의해 출력된 신호가 테스트 유닛(30)으로부터 테스트 신호 출력 단자(Vo) 및 제2 내부 인터페이스(I/O2)에 출력되는 것을 막기 위해 이용된다. 또한, 온 상태에 있을 때, 테스트 유닛(30)은 입력 유닛(10)에 의해 출력된 신호 또는 제1 내부 인터페이스(I/O1)로부터의 신호를 테스트 신호 출력 단자(Vo)에 출력할 수 있다.
도 2b는 본 개시의 실시예에 따른 또 다른 드라이버 칩의 구조 개략도이고, 여기서 드라이버 칩(IC)은 출력 유닛(20)을 더 포함할 수 있고, 이것은 테스트 신호 출력 단자(Vo)와 제2 내부 인터페이스(I/O2) 사이에 있고, 온 상태에 있을 때 제2 내부 인터페이스(I/O2)에서의 전압 또는 테스트 유닛(30)에 의해 출력된 신호를 테스트 신호 출력 단자(Vo)에 출력하기 위해 이용된다.
상기한 드라이버 칩 내의 테스트 회로(01)의 구체적인 구조 및 테스트 절차에 대해 구체적인 실시예들을 통해 아래에 상세히 설명한다.
제1 실시예
도 3은 도 2b에 도시된 드라이버 칩의 개별 유닛들의 구체적인 구조 개략도이다. 도시된 바와 같이, 입력 유닛(10)은 제1 스위치(S1)를 포함할 수 있고, 그것의 하나의 단자는 테스트 신호 입력 단자(Vtest)와 접속되고, 다른 하나의 단자는 테스트 유닛(30)과 접속된다. 제1 스위치(S1)가 온될 때, 테스트 신호 입력 단자(Vtest)에 의해 입력된 신호가 테스트 유닛(30)에 송신될 수 있다. 입력 유닛(10)은 전류 제한 저항기(R)를 더 포함할 수 있고, 그것에 의해 테스트 신호 입력 단자(Vtest)로부터 테스트 유닛(30) 또는 제1 내부 인터페이스(I/O1)로 입력된 전류가 감소될 수 있고, 그럼으로써 테스트 신호 입력 단자(Vtest)에 의해 입력된 전류가 너무 크기 때문에 제1 내부 인터페이스(I/O1) 또는 테스트 유닛(30) 내부의 디바이스가 타는 것을 피할 수 있다.
일례에서, 전류 제한 저항기(R)의 저항 값은 180Ω 내지 330Ω일 수 있다. 전류 제한 저항기(R)의 저항 값이 180Ω보다 작을 때, 그것의 저항 값은 너무 작아서, 전류 제한 효과가 미미한 결과를 가져온다. 전류 제한 저항기(R)의 저항 값이 330Ω보다 클 때, 그것의 저항 값은 너무 커서, 테스트 유닛(30) 또는 제1 내부 인터페이스(I/O1)으로 너무 작은 전류가 흐르고, 따라서 드라이버 칩(IC)이 정상적으로 동작할 수 없는 결과를 가져온다.
출력 유닛(20)은 제2 스위치(S2)를 포함할 수 있고, 그것의 하나의 단자는 테스트 신호 출력 단자(Vo)와 접속되고, 다른 하나의 단자는 테스트 유닛(30)과 접속된다. 제2 스위치(S2)가 온될 때, 테스트 유닛(30)에 의해 출력된 신호 및 제2 내부 인터페이스(I/O2)에서의 전압이 테스트 신호 출력 단자(Vo)에 송신될 수 있다.
테스트 유닛(30)은 서로 직렬로 접속된 적어도 하나의 테스트 스위치를 포함할 수 있고, 제1 스위치(S1)는 적어도 하나의 테스트 스위치를 통해 제2 스위치(S2)와 직렬로 접속된다. 테스트 유닛(30)이 적어도 2개의 테스트 스위치들(예를 들어, 도 3에 도시된 바와 같은 제1 테스트 스위치(Sc1) 및 제2 테스트 스위치(Sc2))를 포함할 때, 모든 2개의 인접한 직렬의 테스트 스위치들의 공통 단자가 제3 내부 인터페이스(I/O3)와 접속된다.
테스트 회로(01)의 테스트 절차에 대해 아래에 상세히 설명한다.
먼저, 제1 스위치(S1) 및 제2 스위치(S2)는 온되고, 테스트 유닛(30)은 오프된다. 테스트 유닛(30)이 도 3에 도시된 바와 같은 2개의 테스트 스위치들(Sc1, Sc2)을 포함하는 경우, 테스트 유닛(30)을 오프시키는 것은 다음을 포함할 수 있다: 제1 테스트 스위치(Sc1)를 오프시키는 것, 제2 테스트 스위치(Sc2)를 오프시키는 것, 또는 제1 테스트 스위치(Sc1)와 제2 테스트 스위치(Sc2) 둘 다를 오프시키는 것.
다음에, 제1 전압이 테스트 전압 입력 단자(Vtest)를 통해 입력 유닛(10)에 입력된다. 본 개시의 실시예들에서, 제한이 아니라 예로서, 제1 전압은 하이 레벨이고, 제2 전압은 로우 레벨이다.
그 후, 테스트 전압 출력 단자(Vo)의 전압이 하이 레벨인지가 검출된다. 테스트 유닛(30)은 오프 상태에 있기 때문에, 드라이버 칩(IC) 상의 내부 인터페이스들 사이에 단락이 발생하지 않았다면, 테스트 전압 입력 단자(Vtest)를 통해 입력된 하이 레벨은 테스트 전압 출력 단자(Vo)에 송신될 수 없고, 그러므로 제2 전압(즉, 로우 레벨)이 테스트 전압 출력 단자(Vo)로부터 출력되는 것으로 추정된다.
그렇지 않고, 테스트 전압 출력 단자(Vo)로부터 하이 레벨이 출력되면, 이는 드라이버 칩(IC) 상의 내부 인터페이스들 사이에 단락이 발생한 것을 나타낸다. 특히, 테스트 유닛(30)에서 제1 테스트 스위치(Sc1)만이 오프되는 경우, 제1 스위치(S1)를 통과하는 하이 레벨은 제2 테스트 스위치(Sc2)에 송신될 수 없고, 그럼으로써 제2 스위치(S2)를 통해 테스트 신호 출력 단자(Vo)에 도착할 수 없다. 그러므로, 제1 내부 인터페이스(I/O1)와 제3 내부 인터페이스(I/O3) 사이, 또는 제1 내부 인터페이스(I/O1)와 제2 내부 인터페이스(I/O2) 사이에 단락이 발생한 것으로 판단될 수 있다. 이 시점에, 테스트 전압 입력 단자(Vtest)를 통해 입력된 하이 레벨은 제1 내부 인터페이스(I/O1)와 제3 내부 인터페이스(I/O3) 사이(또는 제1 내부 인터페이스(I/O1)와 제2 내부 인터페이스(I/O2) 사이)에 발생한 단락 때문에 형성된 신호 경로를 통과하여, 제2 테스트 스위치(Sc2)에 송신되고, 제2 테스트 스위치(S2)를 통해 테스트 신호 출력 단자(Vo)에 도달하여, 테스트 신호 출력 단자(Vo)가 하이 레벨을 출력하게 한다.
다르게는, 테스트 유닛(30)에서 제2 테스트 스위치(Sc2)만이 오프되는 경우, 제2 내부 인터페이스(I/O2)와 제3 내부 인터페이스(I/O3) 사이, 또는 제2 내부 인터페이스(I/O2)와 제1 내부 인터페이스(I/O1) 사이에 단락이 발생한 것으로 판단될 수 있다.
다르게는, 테스트 유닛(30)에서 제1 테스트 스위치(Sc1)와 제2 테스트 스위치(Sc2) 둘 다가 오프되는 경우, 제1 내부 인터페이스(I/O1)와 제2 내부 인터페이스(I/O2) 사이에 단락이 발생한 것으로, 또는 제1 내부 인터페이스(I/O1)와 제3 내부 인터페이스(I/O3) 사이 그리고 제2 내부 인터페이스(I/O2)와 제3 내부 인터페이스(I/O3) 사이에 단락이 발생한 것으로 판단될 수 있다.
상기 설명에서, 테스트 유닛(30)은 2개의 테스트 스위치들(Sc1, Sc2)을 포함하는 것으로 예시되어 있다. 그러나, 드라이버 칩(IC) 상에서 테스트될 내부 인터페이스들의 수에 대응하여, 테스트 유닛(30)은 다른 수의 테스트 스위치들을 포함할 수 있다. 그러한 경우, 드라이버 칩(IC) 상의 내부 인터페이스들의 단락의 검출은 이전에 설명된 것과 유사하므로, 이에 대해서는 여기에서 반복하지 않는다.
이 실시예에서, 드라이버 칩(IC) 상의 내부 인터페이스들 사이에 단락이 발생한 것이 검출될 수는 있지만, 어느 내부 인터페이스들 사이에 단락이 발생하였는지는 구체적으로 결정될 수 없다. 예를 들어, 테스트 유닛(30)에서 제1 테스트 스위치(Sc1)만이 오프될 때, 제1 내부 인터페이스(I/O1)와 제3 내부 인터페이스(I/O3) 사이 또는 제1 내부 인터페이스(I/O1)와 제2 내부 인터페이스(I/O2) 사이에 단락이 발생한 것으로 판단될 수 있다; 그러나, 어느 내부 인터페이스와 제1 내부 인터페이스(I/O1) 사이에 단락이 발생하였는지는 판단될 수 없다.
이를 해결하기 위해, 본 개시는 다음의 실시예를 제공한다.
제2 실시예
도 4는 도 3을 기반으로 드라이버 회로 및 제어 스위치가 구비된 드라이버 칩의 구조 개략도이다. 제1 실시예를 기반으로, 도 4에 도시된 바와 같이, 테스트 회로(01)는 제1 내부 인터페이스(I/O1)와 제1 스위치(S1) 및 제1 테스트 스위치(Sc1)의 공통 단자 사이, 제2 내부 인터페이스(I/O2)와 제2 스위치(S2) 및 제2 테스트 스위치(Sc2)의 공통 단자 사이, 및 제3 내부 인터페이스(I/O3)와 2개의 인접한 직렬의 테스트 스위치들(즉, 제1 테스트 스위치(Sc1) 및 제2 테스트 스위치(Sc2))의 공통 단자 사이에 각각 배치되어, 제1 내부 인터페이스(I/O1), 제2 내부 인터페이스(I/O2) 및 제3 내부 인터페이스(I/O3)에의 접속들의 온/오프를 각각 제어하기 위해 이용되는, 복수의 제어 스위치들을 더 포함한다.
설명의 편의상, 제1 내부 인터페이스(I/O1)와 제1 스위치(S1) 및 제1 테스트 스위치(Sc1)의 공통 단자 사이의 제어 스위치를 제1 제어 스위치(Sk1)라고 할 수 있고, 제2 내부 인터페이스(I/O2)와 제2 스위치(S2) 및 제2 테스트 스위치(Sc2)의 공통 단자 사이의 제어 스위치를 제2 제어 스위치(Sk2)라고 하고, 제3 내부 인터페이스(I/O3)와 2개의 인접한 직렬의 테스트 스위치들(즉, 제1 테스트 스위치(Sc1) 및 제2 테스트 스위치(Sc2))의 공통 단자 사이의 제어 스위치를 제3 제어 스위치(Sk3)라고 한다.
구체적인 검출 절차는 다음과 같을 수 있다.
테스트 유닛(30)에서 제1 테스트 스위치(Sc1)만이 오프되고 테스트 회로(01) 내의 다른 스위치들이 온될 때, 테스트 신호 출력 단자(Vo)로부터 하이 레벨이 출력된다고 가정한다.
그러한 경우, 제3 제어 스위치(Sk3)는 오프될 수 있고, 이 시점에, 테스트 신호 출력 단자(Vo)로부터 로우 레벨이 출력된다면, 제1 내부 인터페이스(I/O1)와 제2 내부 인터페이스(I/O2) 사이에 단락이 발생하지 않은 것이다. 테스트 신호 출력 단자(Vo)로부터 여전히 하이 레벨이 출력된다면, 제1 내부 인터페이스(I/O1)와 제2 내부 인터페이스(I/O2) 사이에 단락이 발생한 것이고, 따라서 테스트 신호는 제1 내부 인터페이스(I/O1)와 제2 내부 인터페이스(I/O2) 사이의 단락 때문에 형성된 신호 경로를 통해 제2 테스트 스위치(Sc2)로 송신되고, 제2 스위치(S2)를 통해 테스트 신호 출력 단자(Vo)에 도달하여, 테스트 신호 출력 단자(Vo)가 하이 레벨을 출력하게 한다.
유사하게, 제2 제어 스위치(Sk2)는 오프되고, 이 시점에, 테스트 신호 출력 단자(Vo)로부터 로우 레벨이 출력된다면, 제1 내부 인터페이스(I/O1)와 제3 내부 인터페이스(I/O3) 사이에 단락이 발생하지 않은 것이다. 테스트 신호 출력 단자(Vo)로부터 여전히 하이 레벨이 출력된다면, 제1 내부 인터페이스(I/O1)와 제3 내부 인터페이스(I/O3) 사이에 단락이 발생한 것이다.
테스트 유닛(30) 내의 개개의 테스트 스위치들이 다른 온/오프 상태들에 있는 경우, 제어 스위치를 온 또는 오프시키는 것에 의해 내부 인터페이스들의 특정한 단락 위치를 판단하기 위한 접근법은 상기한 것과 유사하므로, 여기에서 반복하지 않는다.
따라서, 드라이버 칩(IC) 상의 내부 인터페이스들에 단락이 발생하는 특정한 위치가 판단될 수 있고, 그럼으로써 드라이버 칩(IC)의 유지 보수 또는 제조 공정에 대한 개선이 용이해질 수 있다. 예를 들어, 제조된 드라이버 칩들(IC들)의 배치(batch)의 고정된 위치에서 단락이 발생하였다면, 단락 결함이 있는 위치에 기초하여 대응하는 제조 공정 또는 정밀도에 개선이 이루어져서, 반복적인 단락 결함들의 발생을 피할 수 있다.
드라이버 칩(IC)에 대하여 단락 검출이 완료된 후에, 검출이 드라이버 칩(IC) 내의 내부 인터페이스들 사이에 단락이 발생하지 않은 것을 나타낸다면, 드라이버 칩은 동작 상태에 들어가서 그 자체의 미리 결정된 기능들을 실시할 수 있다.
이를 달성하기 위해, 본 개시는 다음의 실시예를 제공한다.
제3 실시예
제2 실시예(또는 제1 실시예)를 기반으로, 도 4에 도시된 바와 같이, 드라이버 칩(IC)은 드라이버 회로(02)를 더 포함하고, 이것은 테스트 신호 출력 단자(Vo), 제어 드라이브 신호 단자(DR), 인에이블 신호 단자(EN) 및 공급 전압 단자(VDD)와 각각 접속되고, 인에이블 신호 단자(EN) 및 테스트 신호 출력 단자(Vo)의 제어하에 공급 전압 단자(VDD)의 전압을 제어 드라이브 신호 단자(DR)에 송신하기 위해 이용된다. 제어 드라이브 신호 단자(DR)는 드라이버 칩(IC)에게 동작 상태에 들어가도록 지시하는 시작 신호를 드라이버 칩(IC)에 제공하기 위해 이용된다. 본 개시의 실시예들에서는, 제한이 아니라 예로서, 공급 전압 단자(VDD)를 통해 하이 레벨이 입력된다.
이와 같이, 단락 검출 절차가 완료된 후에, 인에이블 신호 단자(EN)를 통해 인에이블 신호가 입력되고, 이 시점에 테스트 전압 출력 단자(Vo)로부터 로우 레벨이 출력된다면, 이는 드라이버 칩(IC) 상의 내부 인터페이스들 사이에 단락이 발생하지 않은 것을 나타낸다. 드라이버 회로(02)는 공급 전압 단자(VDD)에 의해 제공된 하이 레벨을 제어 드라이브 신호 단자(DR)에 송신하고, 따라서 드라이버 칩(IC)은 파워 온되고 동작 상태에 들어간다.
드라이버 회로(02)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1)의 게이트는 인에이블 신호 단자(EN)에 접속되고, 제1 트랜지스터(T1)의 제1 전극은 테스트 신호 출력 단자(Vo)에 접속되고, 제1 트랜지스터(T1)의 제2 전극은 제2 트랜지스터(T2)의 게이트와 접속된다. 제2 트랜지스터(T2)의 제1 전극은 공급 전압 단자(VDD)에 접속되고, 제2 트랜지스터(T2)의 제2 전극은 제어 드라이브 신호 단자(DR)와 접속된다. 제1 트랜지스터(T1)는 N-타입 또는 P-타입 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 P-타입 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 N-타입 트랜지스터이고 제2 트랜지스터(T2)는 P-타입 트랜지스터인 것을 예로 하여, 드라이버 회로(02)의 동작 절차에 대해 아래에 설명한다.
단락 검출 절차가 완료된 후에, 인에이블 신호 단자(EN)를 통해 하이 레벨이 입력되어 제1 트랜지스터(T1)를 온시키고, 따라서 테스트 신호 출력 단자(Vo)로부터 출력된 신호가 제1 트랜지스터(T1)를 통해 제2 트랜지스터(T2)의 게이트에 송신될 수 있다. 테스트 신호 출력 단자(Vo)로부터 하이 레벨이 출력된다면(드라이버 칩(IC) 상의 내부 인터페이스들 사이에 단락이 발생한 것을 나타냄), 이 하이 레벨은 제2 트랜지스터(T2)를 온시킬 수 없을 것이고, 따라서 드라이버 칩(IC)은 동작 상태에 들어가지 않을 것이다. 테스트 신호 출력 단자(Vo)로부터 로우 레벨이 출력된다면(드라이버 칩(IC) 상의 내부 인터페이스들 사이에 단락이 발생하지 않은 것을 나타냄), 이 로우 레벨은 제2 트랜지스터(T2)를 온시킬 것이고, 따라서 공급 전압 단자(VDD)를 통해 입력된 하이 레벨은 제어 드라이브 신호 단자(DR)에 송신되고, 그 후 드라이버 칩(IC)은 파워 온되고 동작 상태에 들어간다.
이와 같이, 드라이버 회로(02)를 통해, 드라이버 칩(IC) 상의 내부 인터페이스들 사이에 단락이 발생하지 않은 때에만, 드라이버 칩(IC)가 동작 상태에 들어갈 것임이 보장될 수 있다.
도 5는 본 개시의 실시예에 따른 드라이버 보드(30)의 구조 개략도이다. 도시된 바와 같이, 드라이버 보드(30)는 상기한 바와 같은 드라이버 칩들(IC들) 중 적어도 하나의 임의의 드라이버 칩 및 드라이버 보드(30)의 스냅-핏 위치(CNT)에 위치하는 외부 인터페이스(302)를 포함한다. 드라이버 칩(IC)의 내부 인터페이스들(301)(도 4에 도시된 바와 같은 제1 내부 인터페이스(I/O1), 제2 내부 인터페이스(I/O2), 또는 제3 내부 인터페이스(I/O3)) 각각은 각각의 외부 인터페이스(302)와 접속된다. 드라이버 보드(30)는 도 1에 도시된 바와 같은 제어 회로 보드(11)일 수 있다.
단일 드라이버 칩(IC)이 구비된 드라이버 보드(30)의 경우, 각각의 외부 인터페이스(302)가 각각의 내부 인터페이스(301)와 접속되기 때문에, 2개의 인접한 외부 인터페이스들(302) 사이의 단락을 테스트하기 위한 방법은 이전 실시예들에 의해 제공된 내부 인터페이스들(301)에 대한 테스트 방법과 동일하므로, 여기에서 반복하지 않는다.
적어도 2개의 드라이버 칩들(IC들)이 드라이버 보드(30) 상에 배치될 때, 드라이버 보드(30) 상에서 드라이버 칩의 내부 인터페이스들 사이에 단락이 존재하는지뿐만 아니라, 상이한 드라이버 칩들의 외부 인터페이스들 사이에 단락이 존재하는지도 검출될 수 있다.
제4 실시예
도 6은 도 5에 도시된 드라이버 보드 내의 2개의 드라이버 칩들의 접속 구조의 개략도이다. 도시된 바와 같이, 드라이버 보드(30)는 적어도 2개의 드라이버 칩들: 제1 드라이버 칩(IC1) 및 제2 드라이버 칩(IC2)을 포함할 수 있다. 드라이버 보드(30)는 NOR 게이트(31) 및 인버터(32)를 더 포함할 수 있다.
NOR 게이트(31)의 제1 입력 단자는 제1 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo1)와 접속되고, NOR 게이트(31)의 제2 입력 단자는 제2 드라이버 칩(IC2)의 테스트 신호 출력 단자(Vo2)와 접속되고, NOR 게이트(31)의 출력 단자는 인버터(32)의 입력 단자와 접속되고, 인버터(32)의 출력 단자는 드라이버 보드(30)의 피드백 신호 출력 단자(ORB)에 접속된다.
도 7 또는 도 8에 도시된 바와 같이, 제1 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo1) 및 제2 드라이버 칩(IC2)의 테스트 신호 출력 단자(Vo2) 중 하나가 하이 레벨이면, 이는 제1 드라이버 칩(IC1) 또는 제2 드라이버 칩(IC2)의 내부 인터페이스들 사이에 단락이 존재하는 것, 또는 제1 드라이버 칩(IC1) 및 제2 드라이버 칩(IC2)의 외부 인터페이스들 사이에 단락이 존재하는 것을 나타낸다. 이 시점에, NOR 게이트(31)는 인버터(32)에 로우 레벨를 입력하고, 인버터(32)의 위상 반전에 의하여, 드라이버 보드(30) 상의 피드백 신호 출력 단자(ORB)로부터 하이 레벨 피드백 신호가 출력되게 된다. 드라이버 보드(30)가 구비된 회로는, 피드백 신호를 수신한 후에, 경보 액션을 수행하고 후속의 파워-온 동작을 정지한다. 그러한 경우, 제1 드라이버 칩(IC1)의 제어 드라이브 신호 단자(DR1) 및 제2 드라이버 칩(IC2)의 제어 드라이브 신호 단자(DR2)는 둘 다 로우 레벨에 있어, 제1 드라이버 칩(IC1) 또는 제2 드라이버 칩(IC2)이 단락 테스트 후에 동작 상태에 들어가는 것을 피한다.
도 9에 도시된 바와 같이, 단락 테스팅 단계(P1)에서, 제1 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo1) 및 제2 드라이버 칩(IC2)의 테스트 신호 출력 단자(Vo2)가 둘 다 로우 레벨을 출력하면, 이는 단락이 존재하지 않는 것을 나타낸다. NOR 게이트(31)는 인버터(32)에 하이 레벨을 입력하고, 인버터(32)의 위상 반전에 의하여, 드라이버 보드(30) 상의 피드백 신호 출력 단자(ORB)로부터 로우 레벨 피드백 신호가 출력되게 된다. 드라이버 보드(30)가 구비된 회로는, 피드백 신호를 수신한 후에, 후속의 파워-온 동작을 수행할 수 있고, 이는 회로가 정상적으로 동작하기 시작하게 한다. 그러한 경우, 단락 테스트가 완료된 후에, 즉, 단계(P2)에서, 제1 드라이버 칩(IC1)의 제어 드라이브 신호 단자(DR1) 및 제2 드라이버 칩(IC2)의 제어 드라이브 신호 단자(DR2)가 둘 다 하이 레벨에 있어, 제1 드라이버 칩(IC1) 및 제2 드라이버 칩(IC2)이 동작 상태에 들어가게 한다.
2개의 인접한 드라이버 칩들의 외부 인터페이스들(302) 사이에 단락에 발생하였는지를 검출하는 절차에 대해 아래에 설명한다.
구현에서, 먼저, 제1 드라이버 칩(IC1)의 출력 유닛(20) 및 제2 드라이버 칩(IC2)의 입력 유닛(10)이 온되고, 제1 드라이버 칩(IC1)의 입력 유닛(10) 및 제2 드라이버 칩(IC2)의 출력 유닛(20)이 오프된다. 구체적으로, 도 6에 도시된 바와 같이, 제1 드라이버 칩(IC1)의 제2 스위치(S2) 및 제2 드라이버 칩(IC2)의 제1 스위치(S1')가 온되고, 제1 드라이버 칩(IC1)의 제1 스위치(S1) 및 제2 드라이버 칩(IC2)의 제2 스위치(S2')가 오프된다. 또한, 디폴트 상태에서, 제1 드라이버 칩(IC1)의 제어 스위치들(Sk1, Sk2, Sk3) 및 제2 드라이버 칩(IC2)의 제어 스위치들(Sk1', Sk2', Sk3')은 온된다.
그 후, 제2 드라이버 칩(IC)의 테스트 신호 입력 단자(Vtest2)에 테스트 신호가 입력된다.
마지막으로, 제1 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo1)로부터 하이 레벨이 출력되면, 드라이버 보드 상에서, (도 5에 도시된 바와 같은) 제1 드라이버 칩(IC1)과 접속된 외부 인터페이스(302)와 제2 드라이버 칩(IC2)과 접속된 외부 인터페이스(302') 사이에 단락이 발생한 것이고, 따라서 제2 드라이버 칩(IC)의 테스트 신호 입력 단자(Vtest2)를 통해 입력된 테스트 신호는 제1 드라이버 칩(IC1)과 접속된 외부 인터페이스(302)와 제2 드라이버 칩(IC2)과 접속된 외부 인터페이스(302')의 단락 때문에 형성된 신호 경로를 통해 제1 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo1)에 송신된다. 도 6을 참조하여, 예를 들어, 테스트 스위치들(Sc1, Sc2) 및 테스트 스위치들(Sc1', Sc2')이 오프되는 경우, 내부 인터페이스(I/O2)에 접속된 외부 인터페이스(302) 및 내부 인터페이스(I/O1')에 접속된 외부 인터페이스(302')에 단락이 발생한 것으로 판단될 수 있다. 유사하게, 테스트 스위치들(Sc1, Sc2) 및 테스트 스위치들(Sc1', Sc2')이 다른 온/오프 상태들에 있을 때, 다른 외부 인터페이스들 사이의 단락이 판단될 수 있다.
다르게는, 또 다른 구현에서, 먼저, 제2 드라이버 칩(IC2)의 출력 유닛(20) 및 제1 드라이버 칩(IC1)의 입력 유닛(10)이 온되고, 제2 드라이버 칩(IC2)의 입력 유닛(10) 및 제1 드라이버 칩(IC1)의 출력 유닛(20)이 오프된다. 구체적으로, 도 6에 도시된 바와 같이, 제2 드라이버 칩(IC2)의 제2 스위치(S2') 및 제1 드라이버 칩(IC1)의 제1 스위치(S1)가 온되고, 및 제2 드라이버 칩(IC2)의 제1 스위치(S1') 및 제1 드라이버 칩(IC1)의 제2 스위치(S2)가 오프된다. 앞서 설명한 바와 같이, 디폴트 상태에서, 제1 드라이버 칩(IC1) 내의 제어 스위치들(Sk1, Sk2, Sk3) 및 제2 드라이버 칩(IC2)의 제어 스위치들(Sk1', Sk2', Sk3')은 온된다.
그 후, 제1 드라이버 칩(IC1)의 테스트 신호 입력 단자(Vtest1)를 통해 테스트 신호가 입력된다.
마지막으로, 제2 드라이버 칩(IC2)의 테스트 신호 출력 단자(Vo2)로부터 하이 레벨이 출력되면, 드라이버 보드(30) 상에서, (도 5에 도시된 바와 같은) 제1 드라이버 칩(IC1)과 접속된 외부 인터페이스(302)와 제2 드라이버 칩(IC2)과 접속된 외부 인터페이스(302') 사이에 단락이 발생한 것이고, 따라서 제2 드라이버 칩(IC)의 테스트 신호 입력 단자(Vtest2)를 통해 입력된 테스트 신호는 제1 드라이버 칩(IC1)의 외부 인터페이스(302)와 제2 드라이버 칩(IC2)의 외부 인터페이스(302')의 단락 때문에 형성된 신호 경로를 통해 제2 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo2)에 송신된다. 도 6을 참조하여, 예를 들어, 테스트 스위치들(Sc1, Sc2) 및 테스트 스위치들(Sc1', Sc2')이 오프되는 경우, 내부 인터페이스(I/O1)에 접속된 외부 인터페이스(302) 및 내부 인터페이스(I/O2')에 접속된 외부 인터페이스(302')에 단락이 발생한 것으로 판단될 수 있다. 유사하게, 테스트 스위치들(Sc1, Sc2) 및 테스트 스위치들(Sc1', Sc2')이 다른 온/오프 상태들에 있을 때, 다른 외부 인터페이스들 사이의 단락이 판단될 수 있다.
도 10은 도 6에 도시된 드라이버 보드(30)가 구비된 회로의 제어 절차의 흐름도이다. 도시된 바와 같이, 특정한 제어 절차는 다음의 스텝들을 포함할 수 있다.
S101에서, 드라이버 칩들(IC들) 사이의 외부 인터페이스들에 대한 단락 검출 동작이 수행된다.
구체적으로, 단락 검출은 드라이버 칩(IC)의 테스트 회로(01)를 통해 드라이버 보드(30) 상의 드라이버 칩(IC)에 대해 수행된다.
S102에서, 2개의 인접한 드라이버 칩들(IC들)의 외부 인터페이스들(302) 사이에 단락이 존재하는지가 판단된다.
특히, 단락이 존재하면, 스텝 S103이 수행되고; 그렇지 않으면, 스텝 S104이 수행된다.
S103에서, 회로는 경보를 제공하고 동작을 정지한다.
스텝 S102에서의 판단이 단락이 존재하는 것이면, 회로는 경보를 제공하고 동작을 정지한다. 구체적으로, 단락이 존재하면, 드라이버 보드(30) 상의 피드백 신호 출력 단자(ORB)로부터 하이 레벨이 출력되고, 드라이버 보드(30) 상의 피드백 신호 출력 단자(ORB)로부터 로우 레벨이 출력되면, 단락이 발생하지 않은 것이다.
스텝 S102에서의 판단이 단락이 존재하지 않는 것이면, S104에서, 드라이버 칩(IC)의 내부 인터페이스들 사이의 단락에 대한 검출 동작이 수행된다.
S105에서, 각각의 드라이버 칩(IC)의 내부 인터페이스들(301) 사이에 단락이 존재하는지가 판단된다.
스텝 S105에서의 판단 결과가 단락이 존재하는 것이면, 스텝 S103이 수행되고; 그렇지 않으면, 스텝 S106이 수행된다.
S106에서, 스텝 S105에서의 판단 결과가 단락이 존재하지 않는 것이면, 회로의 전력 공급 관리 컴포넌트가 파워-온 동작을 수행한다.
S107에서, 회로는 정상적으로 동작한다.
본 개시의 또 다른 양태에 따르면, 상기한 바와 같은 드라이버 보드들 중 임의의 드라이버 보드를 포함하는 디스플레이 디바이스가 제공된다. 이 디스플레이 디바이스는 액정 디스플레이 디바이스를 포함할 수 있고, 이것은, 예를 들어, 액정 디스플레이, 액정 TV, 디지털 포토 프레임, 휴대폰 또는 태블릿 컴퓨터와 같은, 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다.
도 11은 본 개시의 실시예에 따른 드라이버 보드에 대한 테스트 방법의 흐름도이다. 도 11에 도시된 바와 같이, 방법은 다음의 스텝들을 포함할 수 있다.
S201에서, 도 2a에 도시된 바와 같은 입력 유닛(10)이 온되고 테스트 유닛(30)이 오프된다.
S202에서, 테스트 신호 입력 단자(Vtest)에 테스트 신호가 입력된다.
S203에서, 테스트 신호 출력 단자(Vo)로부터 제1 전압이 출력되면 드라이버 보드 상의 드라이버 칩(IC) 내의 적어도 2개의 내부 인터페이스들(301) 사이에 단락이 발생한 것이고, 테스트 신호 출력 단자(Vo)로부터 제2 전압이 출력되면 드라이버 보드 상의 드라이버 칩(IC) 내의 내부 인터페이스들(301) 사이에 단락이 발생하지 않은 것이다. 제1 전압은 제2 전압보다 크다. 상기한 바와 같이, 제1 전압은 하이 레벨이고, 제2 전압은 로우 레벨이다.
드라이버 보드가 상기한 바와 같은 적어도 2개의 드라이버 칩들: 제1 드라이버 칩(IC2) 및 제2 드라이버 칩(IC2)을 포함하는 경우, 2개의 인접한 드라이버 칩들의 외부 인터페이스들 사이에 단락이 발생하였는지를 검출하기 위한 방법에 대해 다음의 실시예들에 의해 상세히 예시한다.
제5 실시예
도 12에 도시된 바와 같이, 단락 검출 방법은 다음의 스텝들을 포함할 수 있다.
스텝 S301에서, 제1 드라이버 칩(IC1)의 출력 유닛(20) 및 제2 드라이버 칩(IC2)의 입력 유닛(10)이 온되고, 제1 드라이버 칩(IC1)의 입력 유닛(10) 및 제2 드라이버 칩(IC2)의 출력 유닛(20)이 오프된다. 구체적으로, 도 6에 도시된 바와 같이, 제1 드라이버 칩(IC1)의 제2 스위치(S2) 및 제2 드라이버 칩(IC2)의 제1 스위치(S1')가 온되고, 제1 드라이버 칩(IC1)의 제1 스위치(S1) 및 제2 드라이버 칩(IC2)의 제2 스위치(S2')가 오프된다. 또한, 디폴트 상태에서, 제1 드라이버 칩(IC1) 내의 제어 스위치들(Sk1, Sk2, Sk3) 및 제2 드라이버 칩(IC2)의 제어 스위치들(Sk1', Sk2', Sk3')은 온된다.
S302에서, 제2 드라이버 칩(IC2)의 테스트 신호 입력 단자(Vtest2)를 통해 테스트 신호가 입력된다.
S303에서, 제1 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo1)로부터 하이 레벨이 출력되면, 드라이버 보드 상에서, (도 5에 도시된 바와 같은) 제1 드라이버 칩(IC1)과 접속된 외부 인터페이스(302)와 제2 드라이버 칩(IC2)과 접속된 외부 인터페이스(302') 사이에 단락이 발생한 것이고, 따라서 제2 드라이버 칩(IC)의 테스트 신호 입력 단자(Vtest2)에 의해 입력된 테스트 신호는 제1 드라이버 칩(IC1)의 외부 인터페이스(302)와 제2 드라이버 칩(IC2)의 외부 인터페이스(302')의 단락 때문에 형성된 신호 경로를 통해 제1 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo1)에 송신된다. 도 6을 참조하여, 예를 들어, 테스트 스위치들(Sc1, Sc2) 및 테스트 스위치들(Sc1', Sc2')이 오프되는 경우, 내부 인터페이스(I/O2)에 접속된 외부 인터페이스(302) 및 내부 인터페이스(I/O1')에 접속된 외부 인터페이스(302')에 단락이 발생한 것으로 판단될 수 있다. 유사하게, 테스트 스위치들(Sc1, Sc2) 및 테스트 스위치들(Sc1', Sc2')이 다른 온/오프 상태들에 있을 때, 다른 외부 인터페이스들 사이의 단락이 판단될 수 있다.
제6 실시예
단락 검출 방법은, 도 13에 도시된 바와 같이, 다음의 스텝들을 포함할 수 있다.
스텝 S401에서, 제2 드라이버 칩(IC2)의 출력 유닛(20) 및 제1 드라이버 칩(IC1)의 입력 유닛(10)이 온되고, 제2 드라이버 칩(IC2)의 입력 유닛(10) 및 제1 드라이버 칩(IC1)의 출력 유닛(20)이 오프된다. 구체적으로, 도 6에 도시된 바와 같이, 제2 드라이버 칩(IC2)의 제2 스위치(S2') 및 제1 드라이버 칩(IC1)의 제1 스위치(S1)가 온되고, 제2 드라이버 칩(IC2)의 제1 스위치(S1') 및 제1 드라이버 칩(IC1)의 제2 스위치(S2)가 오프된다. 또한, 디폴트 상태에서, 제1 드라이버 칩(IC1) 내의 제어 스위치들(Sk1, Sk2, Sk3) 및 제2 드라이버 칩(IC2)의 제어 스위치들(Sk1', Sk2', Sk3')은 온된다.
스텝 S402에서, 제1 드라이버 칩(IC1)의 테스트 신호 입력 단자(Vtest1)를 통해 테스트 신호가 입력된다.
스텝 S403에서, 제2 드라이버 칩(IC2)의 테스트 신호 출력 단자(Vo2)로부터 하이 레벨이 출력되면, 드라이버 보드(30) 상에서, (도 5에 도시된 바와 같은) 제1 드라이버 칩(IC1)과 접속된 외부 인터페이스(302)와 제2 드라이버 칩(IC2)과 접속된 외부 인터페이스(302') 사이에 단락이 발생한 것이고, 따라서 제2 드라이버 칩(IC)의 테스트 신호 입력 단자(Vtest2)를 통해 입력된 테스트 신호는 제1 드라이버 칩(IC1)의 외부 인터페이스(302)와 제2 드라이버 칩(IC2)의 외부 인터페이스(302')의 단락 때문에 형성된 신호 경로를 통해 제2 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo2)에 송신된다. 도 6을 참조하여, 예를 들어, 테스트 스위치들(Sc1, Sc2) 및 테스트 스위치들(Sc1', Sc2')이 오프되는 경우, 내부 인터페이스(I/O1)에 접속된 외부 인터페이스(302) 및 내부 인터페이스(I/O2')에 접속된 외부 인터페이스(302')에 단락이 발생한 것으로 판단될 수 있다. 유사하게, 테스트 스위치들(Sc1, Sc2) 및 테스트 스위치들(Sc1', Sc2')이 다른 온/오프 상태들에 있을 때, 다른 외부 인터페이스들 사이의 단락이 판단될 수 있다.
또한, 제5 실시예에 대해서든 또는 제6 실시예에 대해서든 간에, 테스트 신호 출력 단자(제1 드라이버 칩(IC1)의 테스트 신호 출력 단자(Vo1) 또는 제2 드라이버 칩(IC2)의 테스트 신호 출력 단자(Vo2))가 로우 레벨을 출력할 때, 드라이버 회로(02)의 제어 드라이브 신호 단자(제1 드라이버 칩(IC1)의 제어 드라이브 신호 단자(DR1) 또는 제2 드라이버 칩(IC2)의 제어 드라이브 신호 단자(DR2))는 하이 레벨에 있어, 드라이버 칩(IC)이 동작 상태에 들어가게 할 수 있다.
본 기술분야의 통상의 기술자들은 상기 방법 실시예들의 스텝들의 전부 또는 일부가 프로그램 명령어 관련 하드웨어로 구현될 수 있다는 것을 이해할 수 있다. 프로그램은 컴퓨터 판독가능 저장 매체에 저장될 수 있고, 이것은 실행될 때 상기 방법 실시예들의 스텝들을 수행한다. 언급된 저장 매체는 ROM, RAM, 자기 디스크 또는 광 디스크와 같은, 프로그램 코드를 저장할 수 있는 다양한 매체를 포함한다.
본 명세서에서 설명된 드라이버 칩은 디스플레이 장치 내의 드라이버 칩(예를 들어, 소스 드라이버 칩, 게이트 드라이버 칩)으로 한정되지 않고, 그것이 "드라이빙" 목적으로 이용되든 아니든 간에, 본 명세서에서 설명된 바와 같은 내부 인터페이스를 갖는 임의의 집적 회로 칩을 언급할 수 있다는 점에도 주목해야 한다. 즉, 소위 드라이버 칩은 "드라이버 기능을 갖는 것"의 제한적인 의미로 이해되어서는 안 된다.
상기한 것은 본 개시의 구체적인 실시예들일 뿐이다. 그러나, 본 개시의 보호 범위는 그것으로 한정되지 않는다. 본 기술분야에 친숙한 임의의 기술자가 쉽사리 생각해내는 변형들 또는 대체들은 본 개시의 보호 범위 내에 포함되어야 한다. 그러므로, 본 개시의 보호 범위는 청구항들에 의해 정의되어야 한다.

Claims (17)

  1. 드라이버 칩으로서,
    제1 내부 인터페이스;
    제2 내부 인터페이스; 및
    상기 내부 인터페이스들에 대한 단락 검출을 수행하도록 구성된 테스트 회로를 포함하고, 상기 테스트 회로는 입력 유닛 및 테스트 유닛을 포함하고,
    상기 입력 유닛은 테스트 신호 입력 단자, 상기 테스트 유닛 및 상기 제1 내부 인터페이스와 각각 접속되고, 온 상태에 있을 때 상기 테스트 신호 입력 단자를 통해 입력된 테스트 신호를 상기 테스트 유닛 및 상기 제1 내부 인터페이스에 송신하도록 구성되고;
    상기 테스트 유닛은 상기 제2 내부 인터페이스 및 테스트 신호 출력 단자와 각각 접속되고, 오프 상태에 있을 때 상기 입력 유닛에 의해 출력된 신호가 상기 테스트 유닛으로부터 상기 테스트 신호 출력 단자 및 상기 제2 내부 인터페이스로 출력되는 것을 막도록 구성되는, 드라이버 칩.
  2. 제1항에 있어서,
    상기 테스트 신호 출력 단자와 상기 제2 내부 인터페이스 사이에 배치되어, 온 상태에 있을 때 상기 제2 내부 인터페이스에서의 전압 또는 상기 테스트 유닛에 의해 출력된 신호를 상기 테스트 신호 출력 단자에 출력하도록 구성되는, 출력 유닛을 추가로 포함하는, 드라이버 칩.
  3. 제1항에 있어서,
    상기 입력 유닛은 제1 스위치를 포함하는데, 그것의 하나의 단자는 상기 테스트 신호 입력 단자와 접속되고, 그것의 다른 하나의 단자는 상기 테스트 유닛과 접속되는, 드라이버 칩.
  4. 제2항에 있어서,
    상기 입력 유닛은 제1 스위치를 포함하는데, 그것의 하나의 단자는 상기 테스트 신호 입력 단자와 접속되고, 그것의 다른 하나의 단자는 상기 테스트 유닛과 접속되는, 드라이버 칩.
  5. 제4항에 있어서,
    상기 출력 유닛은 제2 스위치를 포함하는데, 그것의 하나의 단자는 상기 테스트 신호 출력 단자와 접속되고, 그것의 다른 하나의 단자는 상기 테스트 유닛과 접속되는, 드라이버 칩.
  6. 제5항에 있어서,
    상기 테스트 유닛은 서로 직렬로 접속된 적어도 하나의 테스트 스위치를 포함하고, 상기 제1 스위치는 상기 테스트 스위치를 통해 상기 제2 스위치와 직렬로 접속되고, 모든 2개의 인접한 직렬의 테스트 스위치들의 공통 단자가 제3 내부 인터페이스와 접속되는, 드라이버 칩.
  7. 제3항 또는 제4항에 있어서,
    상기 입력 유닛은 상기 테스트 신호 입력 단자와 상기 제1 스위치 사이에 배치된 전류 제한 저항기를 추가로 포함하는, 드라이버 칩.
  8. 제6항에 있어서,
    상기 테스트 회로는, 상기 제1 내부 인터페이스와 상기 제1 스위치 및 상기 제1 스위치와 직렬로 접속된 테스트 스위치의 공통 단자 사이, 상기 제2 내부 인터페이스와 상기 제2 스위치 및 상기 제2 스위치와 직렬로 접속된 테스트 스위치의 공통 단자 사이, 및 상기 제3 내부 인터페이스와 상기 2개의 인접한 직렬의 테스트 스위치들의 상기 공통 단자 사이에 각각 배치되어, 상기 제1 내부 인터페이스, 상기 제2 내부 인터페이스 및 상기 제3 내부 인터페이스에의 접속들의 온/오프를 각각 제어하도록 구성된 복수의 제어 스위치들을 추가로 포함하는, 드라이버 칩.
  9. 제1항에 있어서,
    상기 테스트 신호 출력 단자, 제어 드라이브 신호 단자, 인에이블 신호 단자 및 공급 전압 단자와 각각 접속되어, 상기 인에이블 신호 단자 및 상기 테스트 신호 출력 단자의 제어하에 상기 공급 전압 단자의 전압을 상기 제어 드라이브 신호 단자에 송신하도록 구성된 드라이버 회로를 추가로 포함하는, 드라이버 칩.
  10. 제9항에 있어서,
    상기 드라이버 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 게이트는 상기 인에이블 신호 단자에 접속되고, 상기 제1 트랜지스터의 제1 전극은 상기 테스트 신호 출력 단자에 접속되고, 상기 제1 트랜지스터의 제2 전극은 상기 제2 트랜지스터의 게이트에 접속되고, 상기 제2 트랜지스터의 제1 전극은 상기 공급 전압 단자에 접속되고, 상기 제2 트랜지스터의 제2 전극은 상기 제어 드라이브 신호 단자에 접속되고, 상기 제1 트랜지스터는 N-타입 또는 P-타입 트랜지스터이고, 상기 제2 트랜지스터는 P-타입 트랜지스터인, 드라이버 칩.
  11. 드라이버 보드로서,
    제1항 내지 제10항 중 어느 한 항에 청구된 바와 같은 적어도 하나의 드라이버 칩 및 상기 드라이버 보드의 스냅-핏 위치에 위치하는 외부 인터페이스를 포함하고, 상기 드라이버 칩의 상기 내부 인터페이스들 각각은 각각의 외부 인터페이스와 접속되는, 드라이버 보드.
  12. 제11항에 있어서,
    상기 적어도 하나의 드라이버 칩은 제1 드라이버 칩 및 제2 드라이버 칩을 포함하고, 상기 드라이버 보드는 NOR 게이트 및 인버터를 추가로 포함하고, 상기 NOR 게이트의 제1 입력 단자는 상기 제1 드라이버 칩의 상기 테스트 신호 출력 단자와 접속되고, 상기 NOR 게이트의 제2 입력 단자는 상기 제2 드라이버 칩의 상기 테스트 신호 출력 단자와 접속되고, 상기 NOR 게이트의 출력 단자는 상기 인버터의 입력 단자와 접속되고, 상기 인버터의 출력 단자는 상기 드라이버 보드의 피드백 신호 출력 단자에 접속되는, 드라이버 보드.
  13. 제11항 또는 제12항에 청구된 바와 같은 드라이버 보드를 테스트하기 위한 테스트 방법으로서,
    상기 입력 유닛을 온시키는 단계;
    상기 상기 테스트 유닛을 오프시키는 단계;
    상기 테스트 신호 입력 단자에 테스트 신호를 입력하는 단계를 포함하고;
    상기 테스트 신호 출력 단자로부터 제1 전압이 출력되면 상기 드라이버 보드 상의 상기 드라이버 칩 내의 적어도 2개의 내부 인터페이스들 사이에 단락이 발생한 것이고;
    상기 테스트 신호 출력 단자로부터 제2 전압이 출력되면 상기 드라이버 보드 상의 상기 드라이버 칩 내의 상기 내부 인터페이스들 사이에 단락이 발생하지 않은 것이고, 상기 제1 전압은 상기 제2 전압보다 큰, 테스트 방법.
  14. 제13항에 있어서,
    상기 적어도 하나의 드라이버 칩이 제1 드라이버 칩 및 제2 드라이버 칩을 포함하고, 상기 제1 드라이버 칩 및 상기 제2 드라이버 칩이 둘 다 출력 유닛을 포함할 때, 상기 테스트 방법은:
    상기 제1 드라이버 칩의 상기 출력 유닛 및 상기 제2 드라이버 칩의 상기 입력 유닛을 온시키는 단계;
    상기 제1 드라이버 칩의 상기 입력 유닛 및 상기 제2 드라이버 칩의 상기 출력 유닛을 오프시키는 단계;
    상기 제2 드라이버 칩의 상기 테스트 신호 입력 단자에 테스트 신호를 입력하는 단계; 및
    상기 제1 드라이버 칩의 상기 테스트 신호 출력 단자로부터 상기 제1 전압이 출력되면, 상기 제1 드라이버 칩과 접속된 외부 인터페이스와 상기 제2 드라이버 칩과 접속된 외부 인터페이스 사이에 단락이 발생한 것; 또는
    상기 제2 드라이버 칩의 상기 출력 유닛 및 상기 제1 드라이버 칩의 상기 입력 유닛을 온시키는 단계;
    상기 제2 드라이버 칩의 상기 입력 유닛 및 상기 제1 드라이버 칩의 상기 출력 유닛을 오프시키는 단계;
    상기 제1 드라이버 칩의 상기 테스트 신호 입력 단자에 테스트 신호를 입력하는 단계; 및
    상기 제2 드라이버 칩의 상기 테스트 신호 출력 단자로부터 상기 제1 전압이 출력되면, 상기 제1 드라이버 칩과 접속된 외부 인터페이스와 상기 제2 드라이버 칩과 접속된 외부 인터페이스 사이에 단락이 발생한 것으로 결정하는 단계를 포함하는, 테스트 방법.
  15. 제13항에 있어서,
    상기 드라이버 보드의 상기 드라이버 칩이 드라이버 회로를 포함할 때, 상기 테스트 방법은:
    상기 테스트 신호 출력 단자로부터 상기 제2 전압이 출력되면, 상기 드라이버 회로에 의해, 상기 공급 전압 단자의 전압을 상기 제어 드라이브 신호 단자에 송신하는 단계를 추가로 포함하는, 테스트 방법.
  16. 제13항에 있어서,
    상기 제1 전압은 하이 레벨이고, 상기 제2 전압은 로우 레벨인, 테스트 방법.
  17. 제11항에 청구된 바와 같은 드라이버 보드를 포함하는 디스플레이 디바이스.
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