JP6607724B2 - 半導体試験装置及び半導体試験方法 - Google Patents

Description

本発明は、半導体試験装置及び半導体試験方法に関する。

オンとオフを繰り返して複数のスイッチング素子を試験することがあり、複数のスイッチング素子（例えば、ＭＯＳトランジスタ）の駆動信号のオンとオフを制御して複数のスイッチング素子を試験することが可能な半導体試験装置が知られている。例えば、特許文献１には、被試験デバイス（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）から入力されるパルス信号を受けて所定のパルス幅に微調節して出力するパルス幅補正装置を備える半導体試験装置が開示されている。

並列に接続されたスイッチング素子を時間効率良く試験するためには、常時、いずれかのスイッチング素子がオン状態にあることが好ましい。また、各スイッチング素子へ供給される駆動信号が同じ周期の場合において、並列に接続されたスイッチング素子を均等に試験するためには、この周期内で、各スイッチング素子がそれぞれ１度ずつオン状態になり、且つ各スイッチング素子のオン時間を同じにすることが好ましい。

特開２００２−１５６４２２号公報

しかしながら、駆動信号の周期の間に並列に接続されたスイッチング素子それぞれを１度ずつオン状態にして複数のスイッチング素子を試験する場合において、この周期を並列に接続されたスイッチング素子の数で割った場合に駆動信号の分解能の桁まで割り切れないとき、一つの周期内で全てのスイッチング素子間でオン時間を同じにすることができない。特に、この周期を並列に接続されたスイッチング素子の数で割り切れない場合（例えば、駆動信号の周期が５０μｓで並列に接続されたスイッチング素子の数が３の場合）、駆動信号の分解能が将来向上したとしても全てのスイッチング素子間でオン時間を同じにすることができない。このため、試験を継続するとスイッチング素子間でオン時間の合計時間の差が徐々に大きくなってしまい、スイッチング素子間で均一な条件の試験を課すことができないという問題がある。

そこで本発明は、上記問題に鑑みてなされたものであり、スイッチング素子間の試験条件の均一性を向上させることが可能な半導体試験装置及び半導体試験方法を提供することを目的とする。

本発明の一態様に係る半導体試験装置は、並列に接続された複数のスイッチング素子それぞれを互いに同じ周期を有する駆動信号によって一つの前記周期の内で前記複数のスイッチング素子それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置であって、
前記複数のスイッチング素子それぞれに対して、対応する前記駆動信号を出力するゲートドライバ部と、
前記ゲートドライバ部を制御する制御部と、
を備え、
前記制御部は、前記周期を前記並列に接続された前記スイッチング素子の数で割って得られる商に前記駆動信号の時間分解能より小さい端数が含まれる場合、前記駆動信号毎のオン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間とオフ時間を調節することを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、
前記制御部は、前記並列に接続された前記スイッチング素子の数の整数倍の前記周期毎に前記オン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部は、前記並列に接続された前記スイッチング素子の数の整数倍の前記周期毎に前記オン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部による調整は、複数の前記駆動信号に含まれる一つの前記駆動信号の前記オン時間を増減させ、前記オン時間の増減量と同じ量だけ前記オン時間とは逆方向に当該駆動信号の前記オフ時間を増減させることであることを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部は、前記並列に接続された前記スイッチング素子の数、連続する前記周期に含まれる周期毎に異なる前記駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部は、前記駆動信号の前記周期を前記並列に接続された前記スイッチング素子の数で割って得られた商に対して前記駆動信号の前記時間分解能より小さい端数を切り上げて得られた時間を前記オン時間にした場合、少なくとも一つの前記周期で一つの前記駆動信号の前記オン時間を減らし且つ前記オン時間を減らした分だけ当該駆動信号の前記オフ時間を増やし、前記商に対して前記駆動信号の前記時間分解能より小さい端数を切り捨てて得られた時間を前記オン時間にした場合、少なくとも一つの前記周期で一つの前記駆動信号の前記オン時間を増やし且つ前記オン時間を増やした分だけ当該駆動信号の前記オフ時間を減らすことにより、当該駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部は、前記駆動信号の前記周期を前記並列に接続された前記スイッチング素子の数で割った場合に前記駆動信号の分解能の桁までで割り切れなかった場合の余りの数に応じて、複数の前記駆動信号の前記オン時間と前記オフ時間を増減させるように前記ゲートドライバ部を制御することを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部による調整は、前記駆動信号の前記周期が前記並列に接続された前記スイッチング素子の数で割りきれない場合に実行されることを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記スイッチング素子は、ＭＯＳトランジスタであることを特徴とする。

本発明の一態様に係る半導体試験方法は、並列に接続された複数のスイッチング素子それぞれに対して、対応する駆動信号を出力するゲートドライバ部と、
前記ゲートドライバ部を制御する制御部と、
を備え、
前記複数のスイッチング素子それぞれを互いに同じ周期を有する前記駆動信号によって一つの前記周期内で１度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置が実行する半導体試験方法であって、
前記制御部が、前記周期を前記並列に接続された前記スイッチング素子の数で割って得られる商に前記駆動信号の時間分解能より小さい端数が含まれる場合、前記駆動信号毎のオン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間とオフ時間を調節することを特徴とする。

本発明に係る半導体試験装置は、駆動信号毎のオン時間の合計時間をスイッチング素子間で同じにすることができる。このため、スイッチング素子間の試験条件の均一性を向上させることができる。

図１は、本発明の一態様である実施形態に係る半導体試験装置の構成の一例を示す図である。 図２は、被試験デバイスの構成の一例を示す回路図である。 図３は、ゲートパルス発生器の構成の一例を示す図である。 図４は、マスタゲートドライバの構成の一例を示す図である。 図５は、第１同期信号、第２同期信号、第２周期識別信号及び第３周期識別信号の波形の一例を示す図である。 図６は、スレーブゲートドライバの構成の一例を示す図である。 図７は、バイアス電流の波形と各駆動信号の波形の一例を示す図である。 図８は、駆動信号の周期を３で割った余り毎に分類された駆動信号のオン時間とオフ時間の関係を表す表である。 図９は、オン時間とオフ時間の具体例を示す表である。 図１０は、各駆動信号が周期毎にオン時間とオフ時間のパターンで駆動されるかを示す表である。 図１１は、各駆動信号の波形の一例を示す図である。

以下、本発明に係る各実施形態について図面に基づいて説明する。

図１に示すように、本発明の一態様である半導体試験装置１００は、直列に接続された六つの被試験デバイスＤＵＴ１、…、ＤＵＴ６を試験する。被試験デバイスＤＵＴ１、…、ＤＵＴ６の構成は共通しており、以下、被試験デバイスＤＵＴ１、…、ＤＵＴ６を総称してＤＵＴともいう。図２に示すように、各被試験デバイスＤＵＴは、一端同士及び他端同士が接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３と、一端がスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれの他端に接続され且つ他端同士が接続されたスイッチング素子Ｑ４、Ｑ５、Ｑ６とを有する。

半導体試験装置１００は、並列に接続された複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれを互いに同じ周期を有する駆動信号ＰＷ１、ＰＷ２、ＰＷ３によって当該周期の内でスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３を試験する。同様に、半導体試験装置１００は、並列に接続された複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６それぞれを互いに同じ周期を有する駆動信号ＰＷ４、ＰＷ５、ＰＷ６によって当該周期の内でスイッチング素子Ｑ４、Ｑ５、Ｑ６それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６を試験する。

スイッチング素子Ｑ１、…、Ｑ６はＭＯＳトランジスタであることが好ましく、本実施形態では一例として図２に示すようにＮＭＯＳトランジスタである。スイッチング素子Ｑ１、Ｑ２、Ｑ３はドレイン同士及びソース同士が接続されている。また、スイッチング素子Ｑ４、Ｑ５、Ｑ６のドレインはいずれもスイッチング素子Ｑ１、Ｑ２、Ｑ３のソースに接続されており、スイッチング素子Ｑ４、Ｑ５、Ｑ６のソース同士が接続されている。

図１及び図２に示すように、被試験デバイスＤＵＴ１の場合、スイッチング素子Ｑ１、Ｑ２、Ｑ３のドレインは、定電流源ＣＳの陽極端子に接続されている。また、ｉ番目（ｉは１から５までのいずれかの整数）の被試験デバイスＤＵＴｉのスイッチング素子Ｑ４、Ｑ５、Ｑ６のソースはいずれも、（ｉ＋１）番目の被試験デバイスＤＵＴ（ｉ＋１）のスイッチング素子Ｑ１、Ｑ２、Ｑ３のドレインに接続されている。被試験デバイスＤＵＴ６のスイッチング素子Ｑ４、Ｑ５、Ｑ６のソースが定電流源ＣＳの陰極端子に接続されている。

図１に示すように、本発明の一態様である半導体試験装置１００は、入出力部１と、入出力部１と接続されたゲートパルス発生器ＧＰＧと、ゲートパルス発生器ＧＰＧと接続された定電流源ＣＳとを備える。
入出力部１は、ゲートパルス発生器ＧＰＧとの間でシリアル通信を行う。ここで、入出力部１は、入力部１１と、出力部１２と、入力部１１及び出力部１２とバスを介して接続されたＣＰＵ（Central Processing Unit）１３とを備える。

入力部１１は、半導体試験装置１００を操作する操作者の入力を受け付ける。例えば、入力部１１は、スイッチング素子Ｑ１、…、Ｑ６を駆動する各駆動信号に共通する周期の入力を受け付ける。これにより、この周期を示す情報が、ゲートパルス発生器ＧＰＧの後述するＣＰＵ２１を介して後述するゲートドライバユニットＧＤＵに伝達され、ゲートドライバユニットＧＤＵは、この周期を有する各駆動信号を生成する。
出力部１２は、ＣＰＵ１３に指令に従って情報を出力する。

ゲートパルス発生器ＧＰＧは、各被試験デバイスＤＵＴ１、…、ＤＵＴ６に含まれるスイッチング素子Ｑ１、…、Ｑ６に、対応する駆動信号ＰＷ１、…、ＰＷ６を供給する。図１に示すように、ゲートパルス発生器ＧＰＧは、ゲートドライバユニットＧＰＵとＣＰＵ２１とを備える。ゲートドライバユニットＧＰＵは、被試験デバイスＤＵＴ１、…、ＤＵＴ６に含まれる複数のスイッチング素子Ｑ１、…、Ｑ６それぞれに対して、対応する駆動信号ＰＷ１、…、ＰＷ６を出力する。

ＣＰＵ２１は、定電流源ＣＳと接続されており定電流源ＣＳを制御する。定電流源ＣＳは、ＣＰＵ２１による制御に従って、予め設定された周期でオンとオフを繰り返すバイアス電流を陽極端子から被試験デバイスＤＵＴ１に供給する。各ＤＵＴにおいてスイッチング素子Ｑ１、Ｑ２、Ｑ３の少なくとも一つがオン状態で且つスイッチング素子Ｑ４、Ｑ５、Ｑ６の少なくとも一つがオン状態の場合、このバイアス電流は、ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４、ＤＵＴ５、ＤＵＴ６の順に流れて定電流源ＣＳの陰極端子に戻る。一方、それ以外の場合には、スイッチング素子Ｑ１、Ｑ２及びＱ３のドレイン、ソース間で電流が遮断されるか、スイッチング素子Ｑ４、Ｑ５及びＱ６のドレイン、ソース間で電流が遮断されるため、バイアス電流は各ＤＵＴを流れない。また、ＣＰＵ２１は、例えばシリアル通信で入出力部１との間でデータの送受信をする。

例えば、図３に示すように、ＣＰＵ２１は、バックプレーンＢＰを介してゲートドライバユニットＧＤＵと接続されている。ゲートドライバユニットＧＤＵは、マスタゲートドライバＭＧＤと、スレーブゲートドライバＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５とを備える。ＣＰＵ２１は、バックプレーンＢＰを介して、マスタゲートドライバＭＧＤと、スレーブゲートドライバＳＧＤ１、…、ＳＧＤ５に対してデータ（例えば、駆動信号ＰＷ１、…、ＰＷ６に共通する周期を示す情報）を出力する。以下、スレーブゲートドライバＳＧＤ１、…、ＳＧＤ５を総称して、スレーブゲートドライバＳＧＤという。

図４に示すように、マスタゲートドライバＭＧＤは、ゲートドライバ部ＧＤと制御部ＭＣとを備える。ゲートドライバ部ＧＤは、複数のスイッチング素子Ｑ１、…、Ｑ６それぞれに対して、対応する駆動信号ＰＷ１、…、ＰＷ６を出力する。
制御部ＭＣは、ゲートドライバ部ＧＤを制御する。

図４に示すように、制御部ＭＣは、マスタマイコンＭＭと、マスタマイコンＭＭと接続された第１スレーブマイコンＳＭ１及びＳＭ４と、マスタマイコンＭＭと接続された第２スレーブマイコンＳＭ２及びＳＭ５と、マスタマイコンＭＭと接続された第３スレーブマイコンＳＭ３及びＳＭ６とを備える。

図５に示すように、マスタマイコンＭＭは、設定された周期（例えば、５０μｓ）で立ち上がる第１同期信号ＣＮＴ＿ＴＩＭ１を生成する。また例えば、図５に示すように、マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１と同じ周期を有し且つ第１同期信号ＣＮＴ＿ＴＩＭ１から上記周期の２分の１の時間だけ遅れて立ち上がる第２同期信号ＣＮＴ＿ＴＩＭ２を生成する。

マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１を第１スレーブマイコンＳＭ１、第２スレーブマイコンＳＭ２、及び第３スレーブマイコンＳＭ３に供給する。同様にマスタマイコンＭＭは、第２同期信号ＣＮＴ＿ＴＩＭ２を第１スレーブマイコンＳＭ４、第２スレーブマイコンＳＭ５、及び第３スレーブマイコンＳＭ６に供給する。また、マスタマイコンＭＭは、バックプレーンＢＰを介して、他のスレーブゲートドライバＳＧＤ１、…、ＳＧＤ５へ第１同期信号ＣＮＴ＿ＴＩＭ１と第２同期信号ＣＮＴ＿ＴＩＭ２を供給する。

また例えば、マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１について、連続する三つの周期のうち何周期目かをカウントする。そして例えば、マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１及び第２同期信号ＣＮＴ＿ＴＩＭ２の連続する三つの周期のうち２番目の周期だけローレベルを示す第２周期識別信号ＳＴ（図５参照）を生成して、第１スレーブマイコンＳＭ１及びＳＭ４、第２スレーブマイコンＳＭ２及びＳＭ５、第３スレーブマイコンＳＭ３及びＳＭ６へ出力する。また例えば、マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１及び第２同期信号ＣＮＴ＿ＴＩＭ２の連続する三つの周期のうち３番目の周期だけローレベルを示す第３周期識別信号ＴＴ（図５参照）を生成して、第１スレーブマイコンＳＭ１及びＳＭ４、第２スレーブマイコンＳＭ２及びＳＭ５、第３スレーブマイコンＳＭ３及びＳＭ６へ出力する。第１スレーブマイコンＳＭ１及びＳＭ４と、第２スレーブマイコンＳＭ２及びＳＭ５と、第３スレーブマイコンＳＭ３及びＳＭ６の処理は後述する。

ゲートドライバ部ＧＤは、複数のスイッチング素子Ｑ１、…、Ｑ６それぞれに対して、対応する駆動信号ＰＷ１、…、ＰＷ６を出力する。ここで、ゲートドライバ部ＧＤは、第１スレーブマイコンＳＭ１と接続されたゲートドライバＧＤ１と、第２スレーブマイコンＳＭ２と接続されたゲートドライバＧＤ２と、第３スレーブマイコンＳＭ３と接続されたゲートドライバＧＤ３とを備える。更にゲートドライバ部ＧＤは、第１スレーブマイコンＳＭ４と接続されたゲートドライバＧＤ４と、第２スレーブマイコンＳＭ５と接続されたゲートドライバＧＤ５と、第３スレーブマイコンＳＭ６と接続されたゲートドライバＧＤ６とを備える。

ゲートドライバＧＤ１は、第１スレーブマイコンＳＭ１から入力された信号を反転増幅し、得られた駆動信号ＰＷ１を対応するスイッチング素子Ｑ１のゲートＧ１へ出力する。同様に、ゲートドライバＧＤ２は、第２スレーブマイコンＳＭ２から入力された信号を反転増幅し、得られた駆動信号ＰＷ２を対応するスイッチング素子Ｑ２のゲートＧ２へ出力する。同様に、ゲートドライバＧＤ３は、第３スレーブマイコンＳＭ３から入力された信号を反転増幅し、得られた駆動信号ＰＷ３を対応するスイッチング素子Ｑ３のゲートＧ３へ出力する。

ゲートドライバＧＤ４は、第１スレーブマイコンＳＭ４から入力された信号を反転増幅し、得られた駆動信号ＰＷ４を対応するスイッチング素子Ｑ４のゲートＧ４へ出力する。同様に、ゲートドライバＧＤ５は、第２スレーブマイコンＳＭ５から入力された信号を反転増幅し、得られた駆動信号ＰＷ５を対応するスイッチング素子Ｑ５のゲートＧ５へ出力する。同様に、ゲートドライバＧＤ６は、第３スレーブマイコンＳＭ６から入力された信号を反転増幅し、得られた駆動信号ＰＷ６を対応するスイッチング素子Ｑ６のゲートＧ６へ出力する。

一方、図６に示すように、スレーブゲートドライバＳＧＤは、制御部ＳＣと、制御部ＳＣに接続されたゲートドライバ部ＧＤとを備える。スレーブゲートドライバＳＧＤの構成は、マスタゲートドライバＭＧＤからマスタマイコンＭＭが取り除かれた構成になっている。換言すれば制御部ＳＣの構成は、制御部ＭＣからマスタマイコンＭＭが取り除かれた構成になっている。スレーブゲートドライバＳＧＤでは、マスタゲートドライバＭＧＤのマスタマイコンＭＭから供給された第１同期信号ＣＮＴ＿ＴＩＭ１、第２同期信号ＣＮＴ＿ＴＩＭ２、第２周期識別信号ＳＴ及び第３周期識別信号ＴＴで内部の各スレーブマイコンが動作する。第１スレーブマイコンＳＭ１及びＳＭ４、第２スレーブマイコンＳＭ２及びＳＭ５、第３スレーブマイコンＳＭ３及びＳＭ６の構成は、対応するマスタゲートドライバＭＧＤの第１スレーブマイコンＳＭ１及びＳＭ４、第２スレーブマイコンＳＭ２及びＳＭ５、第３スレーブマイコンＳＭ３及びＳＭ６の構成と同様であるので、その説明を省略する。また、スレーブゲートドライバＳＧＤのゲートドライバ部ＧＤの構成は、マスタゲートドライバＭＧＤのゲートドライバ部ＧＤの構成と同様であるので、その説明を省略する。

以上の構成を有する半導体試験装置１００の動作について、以下説明する。図７に示すように、ＣＰＵ２１は、定電流源ＣＳから供給されるバイアス電流がオン状態とオフ状態を繰り返すように制御する。図７に示すように、例えば、バイアス電流が１サイクル内でオン状態である間に、制御部ＭＣ及びＳＣは、駆動信号ＰＷ１、…、ＰＷ６が複数の周期分、オンとオフを繰返すようにゲートドライバ部ＧＤを制御する。また、図７に示すように、制御部ＭＣ及びＳＣは、複数のスイッチング素子Ｑ１、…、Ｑ６それぞれを互いに同じ周期を有する駆動信号ＰＷ１、…、ＰＷ６によって上記周期内で一度ずつオン状態になるように、ゲートドライバ部ＧＤを制御する。

続いて、制御部ＭＣ及びＳＣの動作について説明する。制御部ＭＣ及びＳＣの第１スレーブマイコンＳＭ１、…、第３スレーブマイコンＳＭ６は、第２周期識別信号ＳＴを用いて現在の周期が（３ｉ＋２）周期目（ｉは０以上の整数）であることを判断し、第３周期識別信号ＴＴを用いて現在の周期が（３ｉ＋３）周期目であることを判断する。

駆動信号の周期が５０μｓの場合に、並列に接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３の数すなわち３で５０μｓを割ると、１６．６６６…μｓとなり割り切ることができない。一周期内でスイッチング素子Ｑ１、Ｑ２、Ｑ３間でオン時間が重複せず且つスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれを１度ずつオン状態にするという前提がある。この前提の下で、駆動信号ＰＷ１、ＰＷ２、ＰＷ３の時間分解能が１μｓである場合、例えば仮にスイッチング素子Ｑ１、Ｑ２のオン時間を１７μｓに固定し、スイッチング素子Ｑ３のオン時間を１６μｓに固定すると、スイッチング素子Ｑ１及びＱ２と、スイッチング素子Ｑ３との間にオン時間の差ができてしまう。

そこで、本実施形態では一例として制御部ＭＣ及びＳＣは、駆動信号ＰＷ１、…、ＰＷ３の周期を並列に接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３の数である３で割って得られる商に駆動信号ＰＷ１、ＰＷ２、ＰＷ３の時間分解能（一例として、１μｓ）より小さい端数（一例として、サブμｓ以下の数）が含まれる場合、以下の処理を実行する。すなわち、上記の処理として制御部ＭＣ及びＳＣは、駆動信号ＰＷ１、ＰＷ２、ＰＷ３毎のオン時間の合計時間が駆動信号ＰＷ１、ＰＷ２、ＰＷ３の間で同じになるように、複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３のオン時間とオフ時間を調節する。ここで、並列に接続されたスイッチング素子とは、一端同士及び他端同士が接続されたスイッチング素子である。

また、仮に駆動信号ＰＷ１、ＰＷ２、ＰＷ３の時間分解能が将来上がって例えば０．１μｓになり、例えば仮にスイッチング素子Ｑ１、Ｑ２のオン時間を１６．７μｓに固定し、スイッチング素子Ｑ３のオン時間を１６．６μｓに固定したとしても、スイッチング素子Ｑ１及びＱ２と、スイッチング素子Ｑ３との間に依然としてオン時間の差ができてしまう。このように、駆動信号の周期が並列に接続されたスイッチング素子の数で割りきれない場合には、時間分解能が将来どんなに上がったとしても、スイッチング素子間でオン時間の差ができてしまうという問題がある。

その問題を解決するために、上記の制御部ＭＣ及びＳＣによる調整が、本実施形態のように駆動信号の周期が並列に接続されたスイッチング素子の数で割りきれない場合に実行されることがより好ましい。上記の制御部ＭＣ及びＳＣによる調整によれば、駆動信号の周期が並列に接続されたスイッチング素子の数で割りきれない場合でも、駆動信号毎のオン時間の合計時間が駆動信号の間で同じにすることができる。

具体的なオン時間とオフ時間の調節方法として、制御部ＭＣ及びＳＣは、並列に接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３の数の整数倍の周期毎にオン時間の合計時間が駆動信号の間で同じになるように、複数の駆動信号のオン時間とオフ時間を調節する。本実施形態ではこの一例として整数倍を１倍とし、並列に接続されたスイッチング素子の数が三つであることから、一例として制御部ＭＣは、３周期毎にオン時間の合計時間が駆動信号ＰＷ１、ＰＷ２、ＰＷ３の間で同じになるように、複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３のオン時間とオフ時間を調節する。また、この制御部ＭＣ及びＳＣによる調整は、複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３に含まれる一つの駆動信号のオン時間を増減させ、オン時間の増減量と同じ量だけオン時間とは逆方向に当該駆動信号のオフ時間を増減させることである。また、その際、制御部ＭＣ及びＳＣは、駆動信号の周期を並列に接続されたスイッチング素子の数で割った場合に駆動信号の分解能の桁までで割り切れなかった場合の余りの数に応じて、複数の駆動信号のオン時間とオフ時間を増減するようにゲートドライバ部ＧＤを制御する。

図８に示すように、例えば周期を３で割った余りが０の場合、各スレーブマイコンは、オン時間とオフ時間の第１パターンで制御する場合も第２パターンで制御する場合にも、駆動信号のオン時間が基準オン時間で且つオフ時間が基準オフ時間になるように制御する。ここで、基準オン時間は、駆動信号の周期を並列に接続されたスイッチング素子の数で割った値を時間分解能で四捨五入した時間であり、基準オフ時間は、駆動信号の周期からこの基準オン時間を引いた時間である。例えば周期が５１μｓの場合、図９に示すように第１パターンも第２パターンもオン時間は１７μｓでオフ時間は３４μｓである。

一方、図８に示すように、周期を３で割った余りが１の場合において、オン時間とオフ時間の第１パターンで制御するときには、各スレーブマイコンは、駆動信号のオン時間が基準オン時間で且つオフ時間が基準オフ時間になるように制御する。一方、周期を３で割った余りが１の場合において、オン時間とオフ時間の第２パターンで制御するときには、各スレーブマイコンは、駆動信号のオン時間が（基準オン時間＋時間分解能）で且つオフ時間が（基準オフ時間−時間分解能）になるように制御する。ここで、時間分解能は、駆動信号の時間分解能であり、本実施形態では一例として１μｓである。ここで、例えば周期が５２μｓの場合、並列に接続されたスイッチング素子の数が３であるので、基準オン時間は５２μｓを３で割った値１７．３３３…μｓを四捨五入した時間であるから１７μｓである。図９に示すように第１パターンのオン時間は１７μｓでオフ時間は３５μｓであり、一方、第２パターンのオン時間は１８μｓでオフ時間は３４μｓである。

図８に示すように、例えば周期を３で割った余りが２の場合において、オン時間とオフ時間の第１パターンで制御するときには、各スレーブマイコンは、駆動信号のオン時間が基準オン時間で且つオフ時間が基準オフ時間になるように制御する。一方、周期を３で割った余りが２の場合において、オン時間とオフ時間の第２パターンで制御するときには、各スレーブマイコンは、駆動信号のオン時間が（基準オン時間−時間分解能）で且つオフ時間が（基準オフ時間＋時間分解能）になるように制御する。ここで、例えば周期が５０μｓの場合、並列に接続されたスイッチング素子の数が３であるので、基準オン時間は、５０μｓを３で割った値１６．６６６…μｓを四捨五入した時間であるので１７μｓである。よって、図９に示すように第１パターンのオン時間は１７μｓでオフ時間は３３μｓであり、一方、第２パターンのオン時間は１６μｓでオフ時間は３４μｓである。

また、制御部ＭＣ及びＳＣは、並列に接続されたスイッチング素子の数だけ連続する周期に含まれる周期毎に異なる駆動信号のオン時間とオフ時間を調節する。本実施形態ではその一例として、図１０に示すように制御部ＭＣ及びＳＣは、（３ｉ＋１）周期目において、駆動信号ＰＷ３のオン時間とオフ時間を調節し、（３ｉ＋２）周期目において、駆動信号ＰＷ２のオン時間とオフ時間を調節し、（３ｉ＋３）周期目において、駆動信号ＰＷ１のオン時間とオフ時間を調節する。

上記の調整を実現するために、本実施形態における第１スレーブマイコンＳＭ１、…、第３スレーブマイコンＳＭ６は例えば以下の処理を実行する。図１０に示すように、各第１スレーブマイコンＳＭ１は、（３ｉ＋１）周期目及び（３ｉ＋２）周期目において、第１パターンで駆動信号ＰＷ１を出力するよう制御する。一方、各第１スレーブマイコンＳＭ１は、（３ｉ＋３）周期目において、第２パターンで駆動信号ＰＷ１を出力するよう制御する。

具体的には、各第１スレーブマイコンＳＭ１は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から第１パターンのオフ時間が経過した後に、駆動信号ＰＷ１を立ち上げ、第１同期信号ＣＮＴ＿ＴＩＭ１の次の周期の開始時刻に、当該駆動信号ＰＷ１を立ち下げる。例えば、駆動信号ＰＷ１の周期が５０μｓの場合、図１１に示すように、各第１スレーブマイコンＳＭ１は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から３３μｓが経過した後に、駆動信号ＰＷ１を立ち上げ、第１同期信号ＣＮＴ＿ＴＩＭ１の次の周期の開始時刻に、当該駆動信号ＰＷ１を立ち下げる。

一方、各第１スレーブマイコンＳＭ１は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から第２パターンのオフ時間が経過した後に、駆動信号ＰＷ１を立ち上げ、第１同期信号ＣＮＴ＿ＴＩＭ１の次の周期の開始時刻に、当該駆動信号ＰＷ１を立ち下げる。例えば、駆動信号ＰＷ１の周期が５０μｓの場合、図１１に示すように、各第１スレーブマイコンＳＭ１は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から３４μｓが経過した後に、駆動信号ＰＷ１を立ち上げ、第１同期信号ＣＮＴ＿ＴＩＭ１の次の周期の開始時刻に、当該駆動信号ＰＷ１を立ち下げる。

このように、例えば周期を３で割った余りが１の場合、（３ｉ＋３）周期目において、第１スレーブマイコンＳＭ１は、駆動信号ＰＷ１のオン時間を１μｓ増やした分、このオン時間を増やした時間１μｓだけ当該駆動信号ＰＷ１のオフ時間を減らす。一方、周期を３で割った余りが２の場合、（３ｉ＋３）周期目において、第１スレーブマイコンＳＭ１は、駆動信号ＰＷ１のオン時間を１μｓ減らした分、このオン時間を減らした時間１μｓだけ当該駆動信号ＰＷ１のオフ時間を増やす。

同様に、各第２スレーブマイコンＳＭ２は、（３ｉ＋１）周期目及び（３ｉ＋３）周期目において、第１パターンで駆動信号ＰＷ２を出力するよう制御する。一方、各第２スレーブマイコンＳＭ２は、（３ｉ＋２）周期目において、第２パターンで駆動信号ＰＷ２を出力するよう制御する。

具体的には、各第２スレーブマイコンＳＭ２は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から第１パターンのオン時間が経過した後に、駆動信号ＰＷ２を立ち下げ、第１同期信号ＣＮＴ＿ＴＩＭ１の次の周期の開始時刻に、当該駆動信号ＰＷ２を立ち上げる。例えば、駆動信号ＰＷ１の周期が５０μｓの場合、図１１に示すように、各第２スレーブマイコンＳＭ２は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から１７μｓが経過した後に、駆動信号ＰＷ２を立ち下げ、第１同期信号ＣＮＴ＿ＴＩＭ１の次の周期の開始時刻に、当該駆動信号ＰＷ２を立ち上げる。

一方、各第２スレーブマイコンＳＭ２は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から第２パターンのオン時間が経過した後に、駆動信号ＰＷ２を立ち下げ、第１同期信号ＣＮＴ＿ＴＩＭ１の次の周期の開始時刻に、当該駆動信号ＰＷ２を立ち上げる。例えば、駆動信号ＰＷ１の周期が５０μｓの場合、図１１に示すように、各第２スレーブマイコンＳＭ２は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から１６μｓが経過した後に、駆動信号ＰＷ２を立ち下げ、第１同期信号ＣＮＴ＿ＴＩＭ１の次の周期の開始時刻に、当該駆動信号ＰＷ２を立ち上げる。

このように、例えば周期を３で割った余りが１の場合、（３ｉ＋２）周期目において、第２スレーブマイコンＳＭ２は、駆動信号ＰＷ２のオン時間を１μｓ増やした分、このオン時間を増やした時間１μｓだけ当該駆動信号ＰＷ２のオフ時間を減らす。一方、周期を３で割った余りが２の場合、（３ｉ＋２）周期目において、第２スレーブマイコンＳＭ２は、駆動信号ＰＷ２のオン時間を１μｓ減らした分、このオン時間を減らした時間１μｓだけ当該駆動信号ＰＷ２のオフ時間を増やす。

同様に、各第３スレーブマイコンＳＭ３は、（３ｉ＋２）周期目及び（３ｉ＋３）周期目において、第１パターンで駆動信号ＰＷ３を出力するよう制御する。一方、各第３スレーブマイコンＳＭ３は、（３ｉ＋１）周期目において、第２パターンで駆動信号ＰＷ３を出力するよう制御する。

具体的には、（３ｉ＋２）周期目において、各第３スレーブマイコンＳＭ３は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から第１パターンのオフ時間の半分の時間を切り捨てた時間が経過した後に、駆動信号ＰＷ３を立ち上げ、第１パターンのオン時間が経過した後に、駆動信号ＰＷ３を立ち下げる。例えば、駆動信号ＰＷ１の周期が５０μｓの場合、図１１に示すように、各第３スレーブマイコンＳＭ３は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から１６μｓが経過した後に、駆動信号ＰＷ３を立ち上げ、１７μｓが経過した後に、駆動信号ＰＷ３を立ち下げる。一方、（３ｉ＋３）周期目において、各第３スレーブマイコンＳＭ３は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から第１パターンのオフ時間の半分の時間を切り上げた時間が経過した後に、駆動信号ＰＷ３を立ち上げ、第１パターンのオン時間が経過した後に、駆動信号ＰＷ３を立ち下げる。例えば、駆動信号ＰＷ１の周期が５０μｓの場合、図１１に示すように、各第３スレーブマイコンＳＭ３は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から１７μｓが経過した後に、駆動信号ＰＷ３を立ち上げ、１７μｓが経過した後に、駆動信号ＰＷ３を立ち下げる。

一方、各第３スレーブマイコンＳＭ３は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻から第２パターンのオフ時間の半分の時間が経過した後に、駆動信号ＰＷ３を立ち上げ、第２パターンのオン時間が経過した後に、駆動信号ＰＷ３を立ち下げる。例えば、駆動信号ＰＷ１の周期が５０μｓの場合、図１１に示すように、各第３スレーブマイコンＳＭ３は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻からが１７μｓが経過した後に、駆動信号ＰＷ３を立ち上げ、１６μｓが経過した後に、駆動信号ＰＷ３を立ち下げる。

このように、例えば周期を３で割った余りが１の場合、（３ｉ＋１）周期目において、第３スレーブマイコンＳＭ３は、駆動信号ＰＷ３のオン時間を１μｓ増やした分、このオン時間を増やした時間１μｓだけ当該駆動信号ＰＷ３のオフ時間を減らす。一方、周期を３で割った余りが２の場合、（３ｉ＋１）周期目において、第３スレーブマイコンＳＭ３は、駆動信号ＰＷ３のオン時間を１μｓ減らした分、このオン時間を減らした時間１μｓだけ当該駆動信号ＰＷ３のオフ時間を増やす。

このように、制御部ＭＣ及びＳＣは、駆動信号の周期を並列に接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３の数で割って得られた商に対して駆動信号の時間分解能より小さい端数を切り捨てて得られた時間をオン時間にした場合、一つの周期で一つの駆動信号のオン時間を増やし且つオン時間を増やした分だけ当該駆動信号のオフ時間を減らす。また、制御部ＭＣ及びＳＣは、駆動信号の周期を並列に接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３の数で割って得られた商に対して駆動信号ＰＷ１、ＰＷ２、ＰＷ３の時間分解能より小さい端数を切り上げて得られた時間をオン時間にした場合、一つの周期で一つの駆動信号のオン時間を減らし且つオン時間を減らした分だけ当該周期において当該駆動信号のオフ時間を増やす。

また、駆動信号ＰＷ１、ＰＷ２、ＰＷ３のときと同様に、制御部ＭＣは、駆動信号ＰＷ４、ＰＷ５、ＰＷ６の周期を並列に接続されたスイッチング素子Ｑ４、Ｑ５、Ｑ６の数である３で割って得られる商に駆動信号ＰＷ４、ＰＷ５、ＰＷ６の時間分解能（本実施形態では一例として１μｓ）より小さい端数が含まれる場合、駆動信号ＰＷ４、ＰＷ５、ＰＷ６毎のオン時間の合計時間が駆動信号ＰＷ４、ＰＷ５、ＰＷ６の間で同じになるように、複数の駆動信号ＰＷ４、ＰＷ５、ＰＷ６のオン時間とオフ時間を調節する。

駆動信号ＰＷ４における第１パターンと第２パターンの順序は、駆動信号ＰＷ２における第１パターンと第２パターンの順序と同じである。但し、ＰＷ４における制御は、駆動信号ＰＷ２における制御が第１同期信号ＣＮＴ＿ＴＩＭ１を基準としたのに対し、第２同期信号ＣＮＴ＿ＴＩＭ２を基準とする点が異なっている。具体的には各第１スレーブマイコンＳＭ４は、（３ｉ＋１）周期目及び（３ｉ＋３）周期目において、第１パターンで駆動信号ＰＷ４を出力するよう制御する。具体的には、各第１スレーブマイコンＳＭ４は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻から第１パターンのオン時間（例えば、１７μｓ）が経過した後に、駆動信号ＰＷ４を立ち下げ、第２同期信号ＣＮＴ＿ＴＩＭ２の次の周期の開始時刻に、当該駆動信号ＰＷ４を立ち上げる。

一方、各第１スレーブマイコンＳＭ４は、（３ｉ＋２）周期目において、第２パターンで駆動信号ＰＷ４を出力するよう制御する。具体的には、各第１スレーブマイコンＳＭ４は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻から第２パターンのオン時間（例えば、１６μｓ）が経過した後に、駆動信号ＰＷ４を立ち下げ、第２同期信号ＣＮＴ＿ＴＩＭ２の次の周期の開始時刻に、当該駆動信号ＰＷ４を立ち上げる。

また、駆動信号ＰＷ５における第１パターンと第２パターンの順序は、駆動信号ＰＷ３における第１パターンと第２パターンの順序と同じである。但し、駆動信号ＰＷ５の制御は、駆動信号ＰＷ３の制御が第１同期信号ＣＮＴ＿ＴＩＭ１を基準としたのに対し、第２同期信号ＣＮＴ＿ＴＩＭ２を基準とする点が異なっている。具体的には各第２スレーブマイコンＳＭ５は、（３ｉ＋２）周期目及び（３ｉ＋３）周期目において、第１パターンで駆動信号ＰＷ５を出力するよう制御する。具体的には、（３ｉ＋２）周期目において、各第２スレーブマイコンＳＭ５は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻から第１パターンのオフ時間（例えば、３３μｓ）の半分の時間を切り捨てた時間（例えば、１６μｓ）が経過した後に、駆動信号ＰＷ５を立ち上げ、第１パターンのオン時間（例えば、１７μｓ）が経過した後に、駆動信号ＰＷ５を立ち下げる。

一方、（３ｉ＋１）周期目において、各第２スレーブマイコンＳＭ５は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻から第２パターンのオフ時間（例えば、３４μｓ）の半分の時間（例えば、１７μｓ）が経過した後に、駆動信号ＰＷ５を立ち上げ、第２パターンのオン時間（例えば、１７μｓ）が経過した後に、駆動信号ＰＷ５を立ち下げる。

一方、各第２スレーブマイコンＳＭ５は、（３ｉ＋１）周期目において、第２パターンで駆動信号ＰＷ５を出力するよう制御する。具体的には、各第２スレーブマイコンＳＭ５は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻から第２パターンのオフ時間の半分の時間が経過した後に、駆動信号ＰＷ５を立ち上げ、第２パターンのオン時間が経過した後に、駆動信号ＰＷ５を立ち下げる。

また、駆動信号ＰＷ６における第１パターンと第２パターンの順序は、駆動信号ＰＷ１における第１パターンと第２パターンの順序と同じである。但し、駆動信号ＰＷ６の制御は、駆動信号ＰＷ１の制御が第１同期信号ＣＮＴ＿ＴＩＭ１を基準としたのに対し、第２同期信号ＣＮＴ＿ＴＩＭ２を基準とする点が異なっている。具体的には、各第３スレーブマイコンＳＭ６は、（３ｉ＋１）周期目及び（３ｉ＋２）周期目において、第１パターンで駆動信号ＰＷ６を出力するよう制御する。具体的には、各第３スレーブマイコンＳＭ６は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻から第１パターンのオフ時間（例えば、３３μｓ）が経過した後に、駆動信号ＰＷ６を立ち上げ、第２同期信号ＣＮＴ＿ＴＩＭ２の次の周期の開始時刻に、当該駆動信号ＰＷ６を立ち下げる。

一方、各第３スレーブマイコンＳＭ６は、（３ｉ＋３）周期目において、第２パターンで駆動信号ＰＷ６を出力するよう制御する。具体的には、各第３スレーブマイコンＳＭ６は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻から第２パターンのオフ時間（例えば、３４μｓ）が経過した後に、駆動信号ＰＷ６を立ち上げ、第２同期信号ＣＮＴ＿ＴＩＭ２の次の周期の開始時刻に、当該駆動信号ＰＷ６を立ち下げる。

以上のように、本発明の一態様に係る半導体試験装置１００は、並列に接続された複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれを互いに同じ周期を有する駆動信号ＰＷ１、ＰＷ２、ＰＷ３によって一つの周期の内でスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３を試験する。半導体試験装置１００は、複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれに対して、対応する駆動信号ＰＷ１、ＰＷ２、ＰＷ３を出力するゲートドライバ部ＧＤを備える。更に、半導体試験装置１００は、ゲートドライバ部ＧＤを制御する制御部ＭＣ及びＳＣを備える。制御部ＭＣ及びＳＣは、上記周期を並列に接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３の数で割って得られる商に駆動信号ＰＷ１、ＰＷ２、ＰＷ３の時間分解能より小さい端数が含まれる場合、駆動信号毎のオン時間の合計時間が駆動信号の間で同じになるように、複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３のオン時間とオフ時間を調節する。

これにより、スイッチング素子Ｑ１のオン時間の合計時間、スイッチング素子Ｑ２のオン時間の合計時間及びスイッチング素子Ｑ３のオン時間の合計時間を同じにすることができる。このため、スイッチング素子Ｑ１、Ｑ２、Ｑ３間の試験条件の均一性を向上させることができる。

同様に、本発明の一態様に係る半導体試験装置１００は、並列に接続された複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６それぞれを互いに同じ周期を有する駆動信号ＰＷ４、ＰＷ５、ＰＷ６によって一つの周期の内でスイッチング素子Ｑ４、Ｑ５、Ｑ６それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６を試験する。ゲートドライバ部ＧＤは、複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６それぞれに対して、対応する駆動信号ＰＷ４、ＰＷ５、ＰＷ６を出力する。制御部ＭＣ及びＳＣは、上記周期を並列に接続されたスイッチング素子Ｑ４、Ｑ５、Ｑ６の数で割って得られる商に駆動信号ＰＷ４、ＰＷ５、ＰＷ６の時間分解能より小さい端数が含まれる場合、駆動信号毎のオン時間の合計時間が駆動信号の間で同じになるように、複数の駆動信号ＰＷ４、ＰＷ５、ＰＷ６のオン時間とオフ時間を調節する。

これにより、スイッチング素子Ｑ４のオン時間の合計時間、スイッチング素子Ｑ５のオン時間の合計時間及びスイッチング素子Ｑ６のオン時間の合計時間を同じにすることができる。このため、スイッチング素子Ｑ４、Ｑ５、Ｑ６間の試験条件の均一性を向上させることができる。

なお、本実施形態では一例として、制御部ＭＣは、３周期毎にオン時間の合計が駆動信号の間で同じになるように、複数の駆動信号のオン時間とオフ時間を調節したが、これに限ったものではない。制御部ＭＣは、６周期毎、９周期毎など、３×Ｎ周期毎に（Ｎは自然数）オン時間の合計が駆動信号の間で同じになるように、複数の駆動信号のオン時間とオフ時間を調節してもよい。

なお、本実施形態では、一端同士及び他端同士が接続されたスイッチング素子の数を一例として三つとしたが、これに限らず、一端同士及び他端同士が接続されたスイッチング素子の数は二つであってもよいし、四つ以上であってもよい。
本実施形態では、連続する三つの周期のうち一つの周期で、一つの駆動信号のオン時間を増やし且つオン時間を増やした分だけ当該駆動信号のオフ時間を減らすことにより、当該駆動信号の前記オン時間と前記オフ時間を調節した。
しかしながら、仮に並列に接続されたスイッチング素子の数が五つであり、駆動信号の周期が５２μｓである場合、駆動信号の周期を並列に接続されたスイッチング素子の数５で割って得られた商１０．４（＝５２／５）μｓに対して駆動信号の時間分解能１μｓより小さい端数を切り捨てて得られる時間は１０μｓとなる。この場合、連続する五つの周期のうち一つの周期において、駆動信号のオン時間を２μｓ増やし且つオン時間を増やした分すなわち２μｓ、当該駆動信号のオフ時間を減らしてもよいし、連続する五つの周期のうち二つの周期において、駆動信号のオン時間を１μｓ増やし且つオン時間を増やした分すなわち１μｓ、当該駆動信号のオフ時間を減らしてもよい。

このように、制御部ＭＣ及びＳＣは、駆動信号の周期を並列に接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３の数で割って得られた商に対して駆動信号ＰＷ１、ＰＷ２、ＰＷ３の時間分解能より小さい端数を切り捨てて得られた時間をオン時間にした場合、少なくとも一つの周期で一つの駆動信号のオン時間を増やし且つオン時間を増やした分だけ当該駆動信号のオフ時間を減らすことにより、当該駆動信号のオン時間とオフ時間を調節してもよい。

また、仮に並列に接続されたスイッチング素子の数が五つであり、駆動信号の周期が４８μｓである場合、駆動信号の周期を並列に接続されたスイッチング素子の数で割って得られた商９．６（＝４８／５）μｓに対して駆動信号の時間分解能１μｓより小さい端数を切り上げて得られる時間は１０μｓとなる。この場合、連続する五つの周期のうち一つの周期において、駆動信号のオン時間を２μｓ減らし且つオン時間を減らした分すなわち２μｓ、当該駆動信号のオフ時間を増やしてもよいし、連続する五つの周期のうち二つの周期において、駆動信号のオン時間を１μｓ減らし且つオン時間を減らした分すなわち１μｓ、当該駆動信号のオフ時間を増やしてもよい。

このように、制御部ＭＣ及びＳＣは、駆動信号の周期を並列に接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３の数で割って得られた商に対して駆動信号ＰＷ１、ＰＷ２、ＰＷ３の時間分解能より小さい端数を切り上げて得られた時間をオン時間にした場合、少なくとも一つの周期で一つの駆動信号のオン時間を減らし且つオン時間を減らした分だけ当該駆動信号のオフ時間を増やしてもよい。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１ 入出力部
１１ 入力部
１２ 出力部
１３、２１ ＣＰＵ
１００ 半導体試験装置
ＢＰ バックプレーン
ＣＳ 定電流源
ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４、ＤＵＴ５、ＤＵＴ６ 被試験デバイス
ＧＤ ゲートドライバ部
ＧＤ１、ＧＤ２、ＧＤ３、ＧＤ４、ＧＤ５、ＧＤ６ ゲートドライバ
ＧＤＵ ゲートドライバユニット
ＧＰＧ ゲートパルス発生器
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６ スイッチング素子
ＭＣ、ＳＣ 制御部
ＭＧＤ マスタゲートドライバ
ＭＭ マスタマイコン
ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５ スレーブゲートドライバ
ＳＭ１、ＳＭ４ 第１スレーブマイコン
ＳＭ２、ＳＭ５ 第２スレーブマイコン
ＳＭ３、ＳＭ６ 第３スレーブマイコン

Claims (9)

1. 並列に接続された複数のスイッチング素子それぞれを互いに同じ周期を有する駆動信号によって、一周期内において、常に、いずれか一つのスイッチング素子をオン状態にし且つ前記一周期内で前記複数のスイッチング素子それぞれをオン時間が重複せず且つ１度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置であって、
   前記複数のスイッチング素子それぞれに対して、対応する前記駆動信号を出力するゲートドライバ部と、
   前記ゲートドライバ部を制御する制御部と、
   を備え、
   前記制御部は、前記周期を前記並列に接続された前記スイッチング素子の数で割って得られる商に前記駆動信号の時間分解能より小さい端数が含まれる場合、前記駆動信号毎のオン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間とオフ時間を調節することを特徴とする半導体試験装置。
2. 前記制御部は、前記並列に接続された前記スイッチング素子の数の整数倍の前記周期毎に前記オン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする請求項１に記載の半導体試験装置。
3. 前記制御部による調整は、複数の周期にわたって、複数の前記駆動信号に含まれる一つの前記駆動信号の前記オン時間を増減させ、前記オン時間の増減量と同じ量だけ前記オン時間とは逆方向に当該駆動信号の前記オフ時間を増減させることであることを特徴とする請求項１または２に記載の半導体試験装置。
4. 前記制御部は、前記並列に接続された前記スイッチング素子の数だけ連続する前記周期に含まれる周期毎に異なる前記駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする請求項１から３のいずれか一項に記載の半導体試験装置。
5. 前記制御部は、前記駆動信号の前記周期を前記並列に接続された前記スイッチング素子の数で割って得られた商に対して前記駆動信号の前記時間分解能より小さい端数を切り上げて得られた時間を前記オン時間にした場合、少なくとも一つの前記周期で一つの前記駆動信号の前記オン時間を減らし且つ前記オン時間を減らした分だけ当該駆動信号の前記オフ時間を増やし、前記商に対して前記駆動信号の前記時間分解能より小さい端数を切り捨てて得られた時間を前記オン時間にした場合、少なくとも一つの前記周期で一つの前記駆動信号の前記オン時間を増やし且つ前記オン時間を増やした分だけ当該駆動信号の前記オフ時間を減らすことにより、当該駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする請求項１から４のいずれか一項に記載の半導体試験装置。
6. 前記制御部は、前記駆動信号の前記周期を前記並列に接続された前記スイッチング素子の数で割った場合に前記駆動信号の分解能の桁までで割り切れなかった場合の余りの数に応じて、複数の前記駆動信号の前記オン時間と前記オフ時間を増減させるように前記ゲートドライバ部を制御することを特徴とする請求項１から５のいずれか一項に記載の半導体試験装置。
7. 前記制御部による調整は、前記駆動信号の前記周期が前記並列に接続された前記スイッチング素子の数で割りきれない場合に実行されることを特徴とする請求項１から６のいずれか一項に記載の半導体試験装置。
8. 前記スイッチング素子は、ＭＯＳトランジスタであることを特徴とする請求項１から７のいずれか一項に記載の半導体試験装置。
9. 並列に接続された複数のスイッチング素子それぞれに対して、対応する駆動信号を出力するゲートドライバ部と、前記ゲートドライバ部を制御する制御部と、を備え、前記複数のスイッチング素子それぞれを互いに同じ周期を有する前記駆動信号によって、一周期内において、常に、いずれか一つのスイッチング素子をオン状態にし且つ前記一周期内でオン時間が重複せず且つ１度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置が実行する半導体試験方法であって、
   前記制御部が、前記周期を前記並列に接続された前記スイッチング素子の数で割って得られる商に前記駆動信号の時間分解能より小さい端数が含まれる場合、前記駆動信号毎のオン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間とオフ時間を調節することを特徴とする半導体試験方法。
   

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