JP6599943B2 - アナログ/デジタル変換用のシステム及び方法 - Google Patents
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Landscapes
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Description
101 ACモータ
110、120、130 導電経路
140 ADCモジュール
143 データ経路
145 制御経路
150 PWMモジュール
400 シグマデルタADC
410 シグマデルタ変調器
413 入力端子
415 出力
417 データ経路
419 出力値
420 デシメーションフィルタ
423 LPF
425 ダウンサンプラ
430 利得調整モジュール
440 構成モジュール
450 外部インターフェース
610 デシメータ
620、620’、620’’ 積分器
630、630’、630’’ 微分器
640、650 マルチプレクサ
660、660’、670 制御信号
800 デシメーションフィルタ
1010、1020、1030、1040、1050 波形
2000 三相モータ回路
2010、2020、2030、2040 制御モジュール
2050 PWMタイマ
2060 クロック生成モジュール
2160、2160’、2160’’ デジタルサンプルストリーム
2170、2170’、2170’’ シグマデルタ変調器
2180、2180’、2180’’ シグマデルタ復調器
Claims (37)
- シグマデルタアナログ/デジタル変換器(ADC)を動作させる方法であって、
前記シグマデルタADCのシグマデルタ変調器を用いて、アナログ入力信号をデジタルデータシーケンスに変換することと、
測定窓の第1の条件であって、測定サイクル内における前記測定窓の第1の期間及び前記測定窓の第1の位置を含む、第1の条件に従って、前記シグマデルタADCのデシメーションフィルタ用の第1の構成を設定することと、
前記デシメーションフィルタの低域通過フィルタ(LPF)を用いて、前記デジタルデータシーケンスをフィルタリングすることと、
前記測定窓における変化に応じ、前記測定窓の第2の条件であって、測定サイクル内における前記測定窓の第2の期間及び前記測定窓の第2の位置を含む、第2の条件に従って、前記デシメーションフィルタ用の第2の構成を設定することと、
を含む方法。 - 前記アナログ入力信号が、第2の時間間隔中の第2の信号レベルより大きい、第1の時間間隔中の第1の信号レベルを有し、
前記方法が、前記第1の条件に対応する前記第1の信号レベルを第1のデジタル値に変換し、且つ前記第2の条件に対応する前記第2の信号レベルを第2のデジタル値に変換することを更に含み、
前記第1のデジタル値が、前記第2のデジタル値の第2のビット分解能より小さい第1のビット分解能を有する、請求項1に記載の方法。 - スケールファクタで前記デシメーションフィルタの出力をスケーリングすることを更に含み、前記第2の構成の設定が、前記スケールファクタを調整することを含み、前記シグマデルタADCの利得が、前記第1の構成と前記第2の構成との間でほぼ同じままである、請求項2に記載の方法。
- 前記測定窓の前記第1の条件が、前記アナログ入力信号の信号レベルを更に含む、請求項1に記載の方法。
- 前記デジタルデータシーケンスが、第1のサンプリング周波数で取得されたデジタルサンプルを含み、前記第1の構成の前記設定が、前記LPFの次数(R)及び前記デシメーションフィルタのデシメーションレート(D)を設定することを含み、R×Dデジタルサンプルによって占められる時間間隔が、前記測定窓の前記第1の期間より小さい、請求項4に記載の方法。
- 前記フィルタリングが、前記測定窓の開始から所定の整定時間後に到着する前記デジタルデータシーケンスの部分をフィルタリングすることを含む、請求項5に記載の方法。
- 第1の所定のビット分解能が、前記LPFの出力において達成されるように、前記第1の構成の前記設定が、前記次数(R)及び前記デシメーションレート(D)の組み合わせを選択することを含む、請求項5に記載の方法。
- 前記フィルタリングが、測定された相電流値を生成し、前記測定窓の前記変化が、
前記測定された相電流値に基づいて、デューティサイクル値を計算することと、
前記デューティサイクルに基づいて、最新の測定窓サイズを計算することと、
前記最新の測定窓サイズを前記測定窓の前記第1の期間と比較することと、
を含むプロセスによって決定される、請求項5に記載の方法。 - 前記時間間隔が、第2の期間より小さく、且つ第2の所定のビット分解能が、前記LPFの前記出力において達成されるように、前記第2の構成の前記設定が、前記第2の条件下で前記測定窓の第2の期間に従って、前記次数(R)及び前記デシメーションレート(D)を修正することを含む、請求項7に記載の方法。
- 前記次数(R)及び前記デシメーションレート(D)の前記修正が、測定サイクルにおける所定の時間に実行される、請求項9に記載の方法。
- スケールファクタによって前記デシメーションフィルタの出力をスケーリングし、それによって、スケーリングされた出力を生成することと、
前記シグマデルタADCの利得が、前記第1の構成及び前記第2の構成に対しほぼ同じままであるように、前記第2の構成の前記設定を用いて前記スケールファクタを調整することと、
を更に含む、請求項9に記載の方法。 - オフセット値を前記スケーリングされた出力に加算することを更に含む、請求項11に記載の方法。
- 前記スケーリングされた出力の数値範囲に従って、前記オフセット値を調整することを更に含む、請求項12に記載の方法。
- シグマデルタアナログ/デジタル変換器(ADC)であって、
アナログ入力信号をデジタルデータシーケンスに変換し、測定窓の外側で省電力モードであるように構成されたシグマデルタ変調器と、
デシメーションフィルタであって、
フィルタ次数(R)を備えた低域通過フィルタ(LPF)であって、前記デジタルデータシーケンスをフィルタリングするように構成された低域通過フィルタ(LPF)と、
デシメーションファクタ(D)を有するダウンサンプラであって、前記LPFの出力をダウンサンプリングするように構成されたダウンサンプラと、を含み、前記フィルタ次数(R)及び前記デシメーションファクタ(D)の少なくとも1つが、調整可能であり、前記フィルタ次数(R)及び前記デシメーションファクタ(D)の少なくとも1つが、測定窓の期間、測定サイクル内の測定窓の位置、及び測定窓におけるアナログ入力信号の信号レベルのうち少なくとも1つの変化に応じて調整されるように構成されるデシメーションフィルタと、
を含むシグマデルタアナログ/デジタル変換器(ADC)。 - 前記シグマデルタADCに結合されたコントローラを更に含み、前記コントローラは、前記デジタルデータシーケンスのR×Dサンプルによって占められる時間間隔が、前記シグマデルタADCの出力用の所定のビット精度を達成しながら、前記測定窓の期間より小さくなるように、前記測定窓における前記変化に応じて前記フィルタ次数(R)及び前記デシメーションファクタ(D)の少なくとも1つを調整するように構成される、請求項14に記載のシグマデルタADC。
- 調整可能なスケーリングファクタを備えたスケーリングユニットであって、前記スケーリングユニットが、前記スケーリングファクタによって前記デシメーションフィルタの出力をスケーリングするように構成され、前記スケーリングファクタが、前記測定窓における前記変化の前後における前記シグマデルタADCの総利得がほぼ同じままであるように、前記フィルタ次数(R)及び前記デシメーションファクタ(D)の少なくとも1つで調整されるように構成されるスケーリングユニットを更に含む、請求項15に記載のシグマデルタADC。
- ACモータを動作させる方法であって、
ACモータの第1の相から第1のアナログ信号を、且つ前記ACモータの第2の相から第2のアナログ信号を受信することと、
第1のシグマデルタアナログ/デジタル変換器(ADC)及び第2のシグマデルタADCを用いて、受信した前記第1のアナログ信号を第1のデジタル値に変換し、受信した前記第2のアナログ信号を第2のデジタル値にそれぞれ変換することと、
測定窓に従って、前記第1のシグマデルタADC及び前記第2のシグマデルタADCのそれぞれにおけるシグマデルタデシメーションフィルタの構成を設定することと、
測定窓の期間、測定サイクル内の測定窓の位置、及び測定窓におけるアナログ入力信号の信号レベルのうち少なくとも1つにおける変化に応じて、前記シグマデルタデシメーションフィルタの前記構成を適応的に調整することと、
を含む方法。 - 前記変換が、受信した前記第1のアナログ信号及び受信した前記第2のアナログ信号を並列に変換することを含む、請求項17に記載の方法。
- 前記変換が、
前記第1のシグマデルタADC及び前記第2のシグマデルタADCの対応する1つにおけるシグマデルタ変調器を用いて、受信した前記第1のアナログ信号及び受信した前記第2のアナログ信号のそれぞれをデジタル出力に変換することと、
対応するシグマデルタデシメーションフィルタの低域通過フィルタ(LPF)を用いて、前記デジタル出力をフィルタリングすることと、
を更に含む、請求項17に記載の方法。 - 前記適応的な調整が、前記第1のシグマデルタADC及び前記第2のシグマデルタADCの前記LPFの次数(R)、及びオーバーサンプリングレート(OSR)の少なくとも1つを修正することを含む、請求項19に記載の方法。
- 前記第1のシグマデルタADC及び前記第2のシグマデルタADCのそれぞれにおける前記シグマデルタ変調器が、サンプリングレート(fs)を有し、R×OSR/fsによって決定された時間間隔が、前記測定窓の期間内に収まる、請求項20に記載の方法。
- 前記測定窓における前記変化が、前記測定窓の前記期間における変化を含み、前記適応的な調整が、前記第1のデジタル値及び前記第2のデジタル値用に所定のビット精度が達成されるように、且つ前記測定窓における前記変化後に前記時間間隔が前記測定窓の期間内に収まるように、R及びOSRの組み合わせを調整することを含む、請求項21に記載の方法。
- 前記測定窓の前記変化が、測定サイクル内の前記測定窓の位置の変化を含み、前記適応的な調整が、前記測定窓の前記期間内における前記時間間隔の位置を調整することを更に含む、請求項21に記載の方法。
- 前記測定窓が、前記ACモータの第1のハーフブリッジにおける第1の分路抵抗器、及び前記ACモータの第2のハーフブリッジにおける第2の分路抵抗器を通って電流が流れる期間に対応する、請求項17に記載の方法。
- 前記測定窓の位置及び期間の少なくとも1つが、前記ACモータの相異なるトルク条件下で変化し、前記測定窓の前記期間が、前記ACモータの前記トルクが低下する場合に増加し、前記測定窓の前記期間が、前記ACモータの前記トルクが増加する場合に低下する、請求項17に記載の方法。
- 前記適応的な調整が、
前記第1のシグマデルタADCの総利得及び前記第2のシグマデルタADCの総利得が、前記測定窓における前記変化の前後でほぼ同じままであるように、前記シグマデルタデシメーションフィルタの前記構成に従って、前記第1のシグマデルタADCのスケールファクタ及び前記第2のシグマデルタADCのスケールファクタを調整することを更に含む、請求項17に記載の方法。 - 前記第1のデジタル値及び前記第2のデジタル値に基づいて、前記ACモータの第1のハーフブリッジ及び前記ACモータの第2のハーフブリッジにおける電流を制御することを更に含む、請求項26に記載の方法。
- 前記ACモータの第3の相から第3のアナログ信号を受信することと、
第3のシグマデルタADCを用いて、受信した前記第3のアナログ信号を第3のデジタル値に変換することと、
前記測定窓に従って、前記第3のシグマデルタADCのシグマデルタデシメーションフィルタの構成を設定することと、
前記測定窓における変化に応じて、前記第3のシグマデルタADCの前記シグマデルタデシメーションフィルタの前記構成を適応的に調整することと、
を更に含む、請求項17に記載の方法。 - ACモータの第1の相に結合された第1のシグマデルタ変調器から、第1のデジタルサンプルシーケンスを入力として受信するように構成された第1のデシメーションフィルタ及び
前記ACモータの第2の相に結合された第2のシグマデルタ変調器から、第2のデジタルサンプルシーケンスを入力として受信するように構成された第2のデシメーションフィルタであって、
前記第1のデシメーションフィルタ及び前記第2のデシメーションフィルタのそれぞれが、同じ入力データレートを有し、且つ低域通過フィルタ(LPF)及びダウンサンプラを含み、前記LPFの次数(R)及び前記ダウンサンプラのデシメーションレート(D)が、再設定可能である第1のデシメーションフィルタ及び第2のデシメーションフィルタと、
前記ACモータの相異なる動作条件に従って、前記LPFの前記次数(R)及び前記ダウンサンプラの前記デシメーションレート(D)を調整するように構成された制御モジュールと、
を含み、
前記ACモータの測定窓の期間が、前記ACモータの前記相異なる動作条件に従って変化し、前記制御モジュールが、前記ACモータの前記相異なる動作条件下で前記次数(R)と前記デシメーションレート(D)との積に対応するデジタルサンプルの数に対応する時間間隔が前記測定窓の期間より小さくなるように、前記LPFの次数(R)及び前記デシメーションレート(D)を調整するように構成される、回路。 - 前記第1のデシメーションフィルタ及び前記第2のデシメーションフィルタのそれぞれのためのスケーリングユニットを更に含み、前記スケーリングユニットのスケーリングファクタが、再設定可能である、請求項29に記載の回路。
- 前記第1のデシメーションフィルタ及び前記第2のデシメーションフィルタのそれぞれにおける総利得が、前記ACモータの前記相異なる動作条件下でほぼ同じままであるように、前記制御モジュールが、前記スケーリングファクタを修正するように構成される、請求項30に記載の回路。
- 前記測定窓の前記期間が、前記ACモータのトルクが増加する場合に低下し、前記測定窓の前記期間が、前記ACモータのトルクが低下する場合に増加する、請求項31に記載の回路。
- 前記第1のシグマデルタ変調器及び前記第2のシグマデルタ変調器を更に含む、請求項29に記載の回路。
- 前記ACモータを更に含む、請求項33に記載の回路。
- 前記第1のシグマデルタ変調器及び前記第1のデシメーションフィルタが、半導体デバイスに集積される、請求項33に記載の回路。
- 前記第2のシグマデルタ変調器及び前記第2のデシメーションフィルタが、前記半導体デバイスに集積される、請求項35に記載の回路。
- 前記ACモータの第3の相に結合された第3のシグマデルタ変調器から第3のデジタルサンプルシーケンスを入力として受信するように構成された第3のデシメーションフィルタであって、前記第3のデシメーションフィルタが、前記第1のデシメーションフィルタと同じ入力データレートを有し、且つ第3の低域通過フィルタ(LPF)及び第3のダウンサンプラを含み、前記第3のLPFの次数及び前記第3のダウンサンプラのデシメーションレートが、再設定可能であり、前記制御モジュールが、前記ACモータの相異なる動作条件に従って、前記第3のLPFの前記次数及び前記第3のダウンサンプラの前記デシメーションレートを調整するように構成される第3のデシメーションフィルタを更に含む、請求項29に記載の回路。
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