JP6575208B2 - 処理装置 - Google Patents

Description

本明細書に開示される技術は、操作パネルとメイン制御部とがシリアルバスで接続される処理装置に関する。

従来、プリンタやスキャナ等の処理装置には、ユーザからの操作を受け付ける操作パネルと、用紙に画像を形成する画像形成部といった処理装置の各部を制御するＣＰＵを有するメイン制御部とが、該処理装置内の互いに離れた位置に配置されるものがある（特許文献１参照）。この処理装置では、操作パネルとメイン制御部が有するパネルインターフェイス部とがシリアルバスで接続されている。パネルインターフェイス部は、シリアルバスを介して操作パネルに、操作パネルの各種キーの押下などの状態を示すステータス情報を所定の間隔で問い合わせ、ステータス情報を受け付ける。そして、メイン制御部内のＣＰＵが、メイン制御部から離れた位置にある操作パネルのステータス情報を、同じメイン制御部内のパネルインターフェイス部にアクセスすることで、ステータス情報を取得する。

特開２００７−３０６４７６号公報

しかし、操作パネルに設けられた液晶ディスプレイなどの表示部や、スタートキー、テンキーなどの多くのキーが、操作パネルに設けられると、その分、操作パネルのステータス情報の数が多くなる。メイン制御部内のＣＰＵも、取得すべき操作パネルのステータス情報が多くなる。その為、メイン制御部が有するパネルインターフェイス部は、ステータス情報の数のステータス要求を順番に、シリアルバスを介して操作パネルに送信し、送信が完了したら、再び同じ順番でステータス要求を送信することを繰り返す必要があった。

すると、メイン制御部から操作パネルへ接続するシリアルバスに、なんらかのステータス要求が常に送信されることになり、シリアルバス内を通過するデータ量が多くなり、通信負担が増大するという問題があった。

本発明の目的は、操作パネルが有するパネル制御部とメイン制御部がシリアルバスで接続されている処理装置であって、シリアルバスを介して送信されるステータス要求のデータ量を少なくすることで、通信負担を抑制することができる処理装置を提供することである。

前記の目的を達成するため、本発明に係る処理装置は、メイン制御部と、前記メイン制御部とシリアルバスを介して接続されるパネル制御部と、を有する操作パネルを備え、前記パネル制御部は、前記操作パネルの複数のステータス情報を保持する保持部を有し、前記シリアルバスを介してステータス要求を受信し、前記保持部に保持された前記受信したステータス要求に該当するステータス情報を、前記シリアルバスを介して前記メイン制御部に送信し、前記メイン制御部は、前記複数のステータス情報毎に設けられ、それぞれ定められた所定時間毎に、該当のステータス情報を要求するステータス要求を出力する複数のステータス要求出力部と、前記各ステータス要求出力部が出力するステータス要求が入力され、入力された順に入力された前記ステータス要求を、前記シリアルバスを介して前記パネル制御部に送信する、ステータス要求調停部と、を有し、前記複数のステータス要求出力部のうち、少なくとも２つのステータス要求出力部の前記所定時間が互いに異なる。

この構成によれば、メイン制御部は、操作パネルの複数のステータス情報毎に、ステータス要求出力部が複数、設けられる。ステータス要求調停部は、ステータス要求出力部から入力されるステータス要求の入力された順に、シリアルバスを介して、パネル制御部に送信する。複数のステータス要求出力部は、それぞれ定められた所定時間毎に該当のステータス情報を要求するステータス要求を出力する。そして、それぞれ定められた所定時間は、少なくとも２つのステータス要求出力部において互いに異なるように構成されている。

故に、少なくとも互いに所定時間が異なる２つのステータス要求出力部のステータス要求とステータス要求との間に、所定時間が異なる分の間隔が空く形で、ステータス要求調停部がシリアルバスを介してステータス要求を前記パネル制御部に送信する。よって、メイン制御部とパネル制御部とをつなぐシリアルバスに生じる通信負担を低減することができる。

本発明に係る処理装置は、前記複数のステータス要求出力部に予め定められた前記所定時間は互いに異なっていてもよい。

この構成によれば、各ステータス要求出力部が予め定められた所定時間が互いに異なると、ステータス要求調停部がシリアルバスを介して送信するステータス要求とステータス要求との間にステータス要求を出力しない時間がより生じやすくなるため、シリアルバスに生じる通信負担をより低減することができる。

本発明に係る処理装置は、前記ステータス要求調停部は、前記各ステータス要求出力部が出力した前記ステータス要求が２以上、同時に入力された場合、予め定められた前記所定時間が短いステータス要求出力部が出力したステータス要求から順に、前記シリアルバスを介して前記パネル制御部に送信してもよい。

この構成によれば、各ステータス要求出力部が予め定められた所定時間が互いに異なる場合であっても、あるタイミングでは、ステータス要求調停部にステータス要求が２以上、同時に入力されることがある。また、操作パネルの複数のステータス情報のなかでいち早く取得すべきものほど、ステータス要求の所定時間の間隔は短く設定される。

そこで、本処理装置によれば、ステータス要求調停部にステータス要求が２以上、同時に入力される場合、予め定められた所定時間が短いステータス要求出力部が出力したステータス要求から順に、ステータス要求を出すことで、メイン制御部が操作パネルの複数のステータス情報の中で、いち早く取得すべきステータス情報を取得することができる。

本発明に係る処理装置は、前記シリアルバスは、送信用信号線と受信用信号線とからなり、前記ステータス要求調停部は、入力された前記ステータス要求を、前記送信用信号線を介して送信し、前記パネル制御部から送信されるステータス情報を、前記受信用信号線を介して受信し、更に、前記ステータス要求調停部は、前記各ステータス要求出力部が出力した前記ステータス要求が２以上、同時に入力された場合、入力された前記ステータス要求のうち前記所定時間が最も短いステータス要求出力部が出力したステータス要求を、前記送信用信号線を介して送信し、前記出力したステータス要求に該当するステータス情報を、前記受信用信号線を介して受信後、入力された前記ステータス要求のうち前記所定時間が次に短いステータス要求出力部が出力したステータス要求を送信してもよい。

この構成によれば、ステータス要求調停部に、各ステータス要求出力部が出力した前記ステータス要求が２以上、同時に入力された場合は次のように行う。ステータス要求調停部は、入力されたステータス要求のうち所定時間が最も短く設定されたステータス要求出力部が出力したステータス要求を、送信用信号線を介して送信する。

そして、ステータス要求調停部は、パネル制御部から送信される、出力したステータス要求に該当するステータス情報を受信し、その受信が完了した段階で、入力されたステータス要求のうち、所定時間が次に短く設定されたステータス要求出力部が出力したステータス要求の送信を行う。

故に、ステータス要求調停部は、出力したステータス要求に対応するステータス情報の受信完了を契機として、次のステータス要求を送信するため、ステータス要求との間で間隔が生じることによって、シリアルバスの送信用信号線における通信負担の増大を抑制することができる。

本発明に係る処理装置は、前記パネル制御部は、前記操作パネルに入力されるステータス情報、及び、前記パネル制御部が有する各部のステータス情報の少なくともいずれかを含む複数のステータス情報毎に設けられ、該ステータス情報を保持する複数の保持部、を有し、前記各保持部は、保持しているステータス情報を要求するステータス要求を受信し、受信した段階で前記保持しているステータス情報を、前記シリアルバスを介して前記メイン制御部に送信してもよい。

この構成によれば、保持部は、複数のステータス情報毎に複数、設けられる。各保持部は、保持しているステータス情報を要求するステータス要求を受信し、保持しているステータス情報を、シリアルバスを介してメイン制御部に送信する。故に、保持部がステータス情報毎に分かれているため、各保持部に応じた処理を行いやすい。

本発明に係る処理装置は、前記複数の保持部のうち１つは、割込部であり、前記割込部は、前記パネル制御部が有する各部、及び、前記割込部を除く各保持部から割込情報が入力可能であり、該割込部が保持するステータス情報は前記割込情報であり、前記複数のステータス要求出力部のうち１つは、前記複数のステータス要求出力部のうち予め定められた前記所定時間が最も短い第１所定時間毎に、要求先の保持部が前記割込部である第１ステータス要求を出力する第１ステータス要求出力部であり、前記割込部は、前記第１ステータス要求を受信した際、保持された前記情報を前記メイン制御部に送信してもよい。

この構成によれば、割込部には、表示部を制御する表示制御部といったパネル制御部が有する各部や、割込部を除く各保持部から、表示部等のエラーの情報や、各保持部に入力されるセンサの検知結果の変化等の情報が割込情報として、入力される。このため、メイン制御部は、いち早く緊急性のある割込情報を取得することができる。

本発明に係る処理装置は、更に、センサを有し、前記センサが出力する検知、又は、非検知の検知情報は、前記パネル制御部に入力され、前記割込部を除く各保持部のうちの１つは、センサ出力結果保持部であり、前記センサ出力結果保持部は、前記パネル制御部から前記検知情報が入力可能であり、該センサ出力結果保持部が保持するステータス情報は前記検知情報であり、前記複数のステータス要求出力部のうち１つは、前記第１所定時間より長い第２所定時間毎に、要求先の保持部が前記センサ出力結果保持部である第２ステータス要求を出力する第２ステータス要求出力部であり、前記センサ出力結果保持部は、入力される前記検知情報が変化した場合、前記割込情報を前記割込部に入力し、前記第２ステータス要求を受信した際、保持された前記検知情報を前記メイン制御部に送信してもよい。

この構成によれば、センサの出力する検知情報は、パネル制御部に入力される。そして、例えば、検知から非検知への変化や、非検知から検知への変化といったセンサの検知情報の変化は、割込部に入力されるため、メイン制御部のＣＰＵは、センサの検知情報が変化したことを、割込部を介して、いち早く取得することができる。また、センサの変化がないときの検知情報は、センサ出力結果保持部が第２ステータス要求出力部からの第２ステータス要求を受信した段階で、保持された第２ステータス情報をメイン制御部に送信することができる。

本発明に係る処理装置は、前記操作パネルは、更に、キー操作部を有し、前記キー操作部のキーの押下情報は、前記パネル制御部に入力され、前記割込部を除く各保持部のうちの１つは、キー押下情報保持部であり、前記キー押下情報保持部は、前記パネル制御部からに入力される前記押下情報が入力可能であり、該キー押下情報保持部が保持するステータス情報は前記押下情報であり、前記複数のステータス要求出力部のうち１つは、前記第１所定時間より長い第３所定時間毎に、要求先の保持部が前記キー押下情報保持部である第３ステータス要求を出力する第３ステータス要求出力部であり、前記キー押下情報保持部は、入力される前記押下情報が変化した場合、前記割込情報を前記割込部に入力し、前記第３ステータス要求を受信した際、保持された前記押下情報を前記メイン制御部に送信してもよい。

この構成によれば、キー操作部の出力する押下情報は、パネル制御部に入力される。そして、例えば、押下から非押下への変化や、非押下から押下への変化といったキーの押下情報の変化は、割込部に入力されるため、メイン制御部は、キー操作部の押下情報が変化したことを、割込部を介して、いち早く取得することができる。また、キー操作部に変化がないときの押下情報は、キー押下情報保持部が第３ステータス要求出力部からの第３ステータス要求を受信した段階で、保持された第３ステータス情報をメイン制御部に送信することができる。

一実施形態における複合機１の外観を示す斜視図 複合機１の内部構成を示すブロック図 パネルＡＳＩＣ３５とメインＡＳＩＣ２５との回路構成を示すブロック図 第１から第３のモジュール４２Ａ〜４２Ｃのそれぞれがステータス要求を出力するタイミングを示すタイムチャート モジュール４２の動作フロー ステータス要求調停部４６の動作フローを示す説明図 第１のモジュール４２Ａ、第２のモジュール４２Ｂのステータス要求の出力タイミングと、ステータス要求調停部４６のステータス要求の送信タイミングと、ステータス情報の受信タイミングとを示すタイムチャート 割込部５２Ａの動作フローを示す説明図 センサブロック部５２Ｂの動作フロー１を示す説明図 センサブロック部５２Ｂの動作フロー２を示す説明図

以下では、本発明の実施形態について、添付図面を参照しつつ詳細に説明する。

＜１．外観＞
図１は、本実施形態の複合機１（処理装置の一例）の外観を示す斜視図である。以下、図１中の符号Ｆの方向を複合機１の前方向、符号Ｕの方向を複合機１の上方向、図１中の符号Ｒの方向を複合機１の右方向とする。図１に示すように、複合機１は、装置本体２を備え、装置本体２の上部に、原稿（不図示）が載置されるガラスからなる載置部５と、載置部５を開閉可能に覆うカバー４とが設けられている。カバーセンサ３１（センサの一例）が載置部５近傍に設けられ、カバーセンサ３１は、カバー４が載置部５に対して閉じられている際に、カバー４と接する。

載置部５の前側には、操作パネル３が設けられる。操作パネル３は、キー操作部３２と、表示部３３と、を備える。キー操作部３２は、スタートキー、ストップキー、テンキー等から構成され、複合機１の使用者によるキー操作入力を受け付けるキー群からなる。表示部３３は、液晶ディスプレイからなり、操作画面や警告等の各種表示が表示される。

そして、装置本体２内にはメイン基板２３（１点鎖線）、操作パネル３内にはパネル基板３４（１点鎖線）が、それぞれ設けられている。メイン基板２３は、装置本体２の内部の右側面側に設けられ、パネル基板３４とメイン基板２３とは、互いに離れた位置に位置している。

＜２．内部構成＞
図２に示すように、装置本体２は、画像形成部２１と、画像読取部２２と、メイン基板２３とを備える。操作パネル３は、カバーセンサ３１と、キー操作部３２と、表示部３３と、パネル基板３４とを備える。メイン基板２３は、メインＡＳＩＣ（Application Specific Integrated Circuit）２５（メイン制御部の一例）と、ＲＯＭ２６と、ＲＡＭ２７とを備える。

画像読取部２２は、載置部５であるガラスの下側において左右方向（副走査方向）に移動可能に設けられている。画像読取部２２は、ＣＰＵ４０から画像読取指示を受けることにより、右方向に移動しつつ載置部５に載せられた原稿を読み取り、その読み取った原稿の画像データを出力する。そして、出力された画像データは、ＲＡＭ２７に記憶される。画像形成部２１は、ＣＰＵ４０から画像形成指示を受けることにより、ＲＡＭ２７に記憶された画像データの画像をシート（不図示）に形成する。画像形成部２１は、レーザー方式であってもインクジェット方式のいずれであってもよい。

メインＡＳＩＣ２５は、中央処理装置（以下、ＣＰＵ）４０を含む。ＲＯＭ２６には、各種のプログラムが記憶されており、各種のプログラムには、画像形成部２１と、画像読取部２２といった各部の動作を制御するためのプログラムが含まれる。ＲＡＭ２７は、ＣＰＵ４０が各種のプログラムを実行する際の作業領域や、画像形成部２１が画像形成する画像データや、画像読取部２２が読み取った原稿の画像データ等の一時的な記憶領域として利用される。

パネル基板３４は、パネルＡＳＩＣ３５（パネル制御部の一例）を備える。そして、メインＡＳＩＣ２５とパネルＡＳＩＣ３５とは、シリアルバス５０を介して接続されている。故に、パネル基板３４と、そのパネル基板３４から離れた位置に位置するメイン基板２３とが、シリアルバス５０（シリアルバスの一例）で接続されている。シリアルバス５０は、例えばＵＡＲＴである。

パネルＡＳＩＣ３５には、カバーセンサ３１、キー操作部３２、表示部３３が接続される。カバーセンサ３１の検知結果を示すオンオフ情報（検知情報の一例）、及び、キー操作部３２からのどのキーが押されたかを示すキー押下情報（押下情報の一例）、及び、表示部３３キー操作部３２等からの割込（割込情報の一例）等からなる、操作パネル３の状態を示すステータス情報が、パネルＡＳＩＣ３５に入力される。パネルＡＳＩＣ３５に入力されたオンオフ情報等のステータス情報は、シリアルバス５０を介してメインＡＳＩＣ２５に送られる。そして、メインＡＳＩＣ２５（具体的には後述するステータス情報保持回路４８）内にステータス情報が保持される。

そして、ＣＰＵ４０は、メインＡＳＩＣ２５内のステータス情報保持回路４８（後述、図３参照）にアクセスすることで、操作パネル３のステータス情報を取得することができる。ＣＰＵ４０は、取得した操作パネル３のステータス情報に応じて、画像形成部２１や画像読取部２２といった各部の動作を制御する。例えば、画像読取部２２を用いて載置部５に置かれた原稿を読み取る前に、ＣＰＵ４０は、カバーセンサ３１のオンオフ情報、すなわち、カバー４が閉じているか開いているかの情報を取得する必要がある。そして、ＣＰＵ４０は、カバー４が閉じられている状態、オンオフ情報がオフであると、画像読取部２２に対して画像読取指示を行うといった制御を行う。

＜３．パネルＡＳＩＣ３５とメインＡＳＩＣ２５との回路構成＞
次に、パネルＡＳＩＣ３５とメインＡＳＩＣ２５の各構成について説明する。図３は、パネルＡＳＩＣ３５とメインＡＳＩＣ２５との回路構成を示すブロック図である。パネルＡＳＩＣ３５は、表示制御部５１と、シリアルインターフェイス部５７と、それぞれレジスタ５３を有するＮ個の保持部５２（保持部の一例）と、を備える。

図３には、Ｎ個の保持部５２のうち、割込部５２Ａ（割込部の一例）と、センサブロック部５２Ｂ（センサ出力結果保持部の一例）と、キーブロック部５２Ｃ（キー押下情報保持部の一例）とが図示されている。割込部５２Ａはレジスタ５３Ａを、センサブロック部５２Ｂはレジスタ５３Ｂを、キーブロック部５２Ｃはレジスタ５３Ｃをそれぞれ有している。また、パネルＡＳＩＣ３５の各部は、接続線９１〜９７、Ｗ１〜Ｗ３といった接続線で図３に示すように接続されている。

（１）パネルＡＳＩＣ３５
表示制御部５１は、表示部３３と接続線３３Ａを介して接続される。表示制御部５１は、接続線３３Ａを介して、表示部３３の起動や停止などの指示を行い、表示部３３の起動指示後、表示部３３への各種表示の指示を行う。また、後述するＣＰＵ４０からの表示制御部５１自身の起動指示は、シリアルインターフェイス部５７から接続線９１を経て表示制御部５１に入力される。

Ｎ個の保持部５２のそれぞれのレジスタ５３には、操作パネル３の状態を示すステータス情報が保持されている。センサブロック部５２Ｂは、カバーセンサ３１と接続線３１Ａを介して接続される。カバーセンサ３１の検知結果を示すオンオフ情報が接続線３１Ａを介して、センサブロック部５２Ｂのレジスタ５３Ｂに保持される。

キーブロック部５２Ｃは、キー操作部３２と接続線３２Ａを介して接続される。キー操作部３２のキー群の各キーは、使用者の該キーの押下げによりオフ状態からオン状態となる。キーブロック部５２Ｃのレジスタ５３Ｃには、キー操作部３２のキー群の各キーのうち、どのキーがオン状態となったかのキー押下情報が保持される。

割込部５２Ａは、表示制御部５１と接続線Ｗ１を介して、センサブロック部５２Ｂと接続線Ｗ２を介して、キーブロック部５２Ｃと接続線Ｗ３を介して、それぞれ接続されている。割込部５２Ａは、表示制御部５１、センサブロック部５２Ｂ、キーブロック部５２Ｃから割込が入力される。そして、入力された割込は、レジスタ５３Ａに保持される。

割込には、表示制御部５１、センサブロック部５２Ｂ、キーブロック部５２ＣといったパネルＡＳＩＣ３５の各部を示す識別子と、割込の種類が規定された識別子とが含まれる。表示部３３やセンサブロック部５２Ｂ等の異常、キー操作部３２のキー群の各キーのうち、少なくとも１つのキーがオフ状態からオン状態へ変化、レジスタ５３Ｂに記憶された情報がオンからオフ、又は、オフからオンへ変化といった内容毎に、割込の種類が規定され、その種類毎に識別子が定められている。

（２）メインＡＳＩＣ２５
メインＡＳＩＣ２５は、ＣＰＵ４０と、レジスタ制御部４１と、Ｎ（＞３）個のモジュール４２（ステータス要求出力部の一例）と、ステータス要求調停部４６と、シリアルインターフェイス部４７と、ステータス情報保持回路４８とを備える。図３には、Ｎ個のモジュール４２のうち、第１のモジュール４２Ａ（第１ステータス要求出力部の一例）と、第２のモジュール４２Ｂ（第２ステータス要求出力部の一例）と、第３のモジュール４２Ｃ（第３ステータス要求出力部の一例）とが図示されている。各モジュール４２毎にタイマー４３を有している。第１のモジュール４２Ａはタイマー４３Ａ、第２のモジュール４２Ｂはタイマー４３Ｂ、第３のモジュール４２Ｃはタイマー４３Ｃをそれぞれ有している。そして、メインＡＳＩＣ２５の各部は、接続線４０Ａ、６１〜６３、７１〜７３、８１〜８３といった接続線で図３に示すように接続されている。

そして、パネルＡＳＩＣ３５とメインＡＳＩＣ２５とは、シリアルインターフェイス部５７とシリアルインターフェイス部４７とを、シリアルバス５０（送信用信号線５０Ａ、受信用信号線５０Ｂ）を介して接続されている。

（３）ＣＰＵ４０
ＣＰＵ４０は、レジスタ制御部４１と、Ｎ個のモジュール４２のそれぞれと、ステータス情報保持回路４８とに接続されている。ＣＰＵ４０は、レジスタ制御部４１に、操作パネル３の起動指示、停止指示を出力することが可能である。また、ＣＰＵ４０は、Ｎ個のモジュール４２のそれぞれに対して、起動指示、又は、停止指示を出力することが可能である。また、ＣＰＵ４０は、ステータス情報保持回路４８にアクセスすることにより、ステータス情報保持回路４８に保持されているステータス情報を取得する。

（４）レジスタ制御部４１
レジスタ制御部４１は、ＣＰＵ４０から操作パネル３の起動指示、停止指示があった場合、その起動指示（停止指示）に従って、操作パネル３の起動指示等をステータス要求調停部４６に出力する。すると、ステータス要求調停部４６は、入力された起動指示（停止指示）を、シリアルインターフェイス部４７、送信用信号線５０Ａを通って、シリアルインターフェイス部５７に送信する。すると、シリアルインターフェイス部５７が、表示制御部５１、Ｎ個の保持部５２（割込部５２Ａ、センサブロック部５２Ｂ、キーブロック部５２Ｃ）に、起動指示（停止指示）を出力することで、表示制御部５１、Ｎ個の保持部５２が起動（停止）動作を行う。

（５）ステータス情報保持回路４８
ステータス情報保持回路４８は、割込部５２Ａ、センサブロック部５２Ｂ、キーブロック部５２Ｃ等のＮ個の保持部５２から送信される操作パネル３の各種ステータス情報（割込、オンオフ情報、キー押下情報等）が保持される。

ステータス情報保持回路４８は、モジュール４２と接続線６３、７３、８３を介して接続されており、それぞれステータス情報が入力可能となっている。そして、ステータス情報保持回路４８は、入力されたステータス情報をそれぞれ保持する。ステータス情報保持回路４８は、保持しているステータス情報が変化した場合、ＣＰＵ４０に対して入力を行う。ここでいう、ステータス情報の変化とは、例えば、カバーセンサ３１のオンオフ情報がオンからオフに変化したことを示す。すると、ＣＰＵ４０は、ステータス情報保持回路４８にアクセスすることで、ステータス情報の変化（例えば、カバーセンサ３１のオンオフ情報がオンからオフへの変化）を把握することができる。

例えば、画像読取部２２を用いて載置部５に置かれた原稿を読み取る前に、ＣＰＵ４０は、カバーセンサ３１のオンオフ情報がオフ情報である、すなわち、カバー４が閉じているか否かの情報を取得する必要がある。そして、ＣＰＵ４０は、カバー４が閉じられている状態で、画像読取部２２に対して画像読取指示を行う。ＣＰＵ４０は、上記のように、原稿を読み取る前にカバー４が閉じられているか否かを確認するために、任意のタイミングでステータス情報保持回路４８にアクセスすることで、ステータス情報を確認することができる。

（６）モジュール４２
各モジュール４２は、接続線６１、７１、８１等を通って、それぞれのステータス要求をステータス要求調停部４６に出力する。そして、各モジュール４２は、後述するステータス要求調停部４６から、それぞれの接続線６２、７２、８２を通ってステータス情報が入力され、入力されたステータス情報をそれぞれの接続線６３、７３、８３等を通って、ステータス情報保持回路４８に出力する。

ステータス要求は、読出指示を示すリードコマンドと、ステータス要求の要求先、すなわち、Ｎ個のレジスタ５３のうち、どのレジスタ５３であるのかを示すアドレス情報とから構成されている。Ｎ個のレジスタ５３毎に、アドレス情報が互いに異なる。

各モジュール４２は、リードコマンドと共にレジスタ５３のアドレス情報を有するステータス要求を、タイマー４３によって計測された所定時間毎にステータス要求調停部４６にそれぞれ出力する。その際、各モジュール４２のそれぞれに設定されている各所定時間は、互いに異なる。

第１のモジュール４２Ａは、割込部５２Ａ有するレジスタ５３Ａのアドレス情報を有するステータス要求（第１ステータス要求）を、所定時間ｔ１（第１所定時間）毎に、ステータス要求調停部４６に出力する。第２のモジュール４２Ｂは、センサブロック部５２Ｂ有するレジスタ５３Ｂのアドレス情報を有するステータス要求（第２ステータス要求）を、所定時間ｔ２（第２所定時間）毎に、ステータス要求調停部４６に出力する。キーブロック部５２Ｃの第３のモジュール４２Ｃは、レジスタ５３Ｃのアドレス情報を有するステータス要求（第３ステータス要求）を、所定時間ｔ３（第３所定時間）毎に、ステータス要求調停部４６に出力する。

図４は、第１のモジュール４２Ａ、第２のモジュール４２Ｂ、第３のモジュール４２Ｃのそれぞれがステータス要求を出力するタイミングを示すタイムチャートである。横軸は、時間を示しており、第１のモジュール４２Ａが第１所定時間ｔ１の間隔毎に第１ステータス要求を、第２のモジュール４２Ｂが第２所定時間ｔ２の間隔毎に第２ステータス要求を、第３のモジュール４２Ｃが第３所定時間ｔ３の間隔毎に第３ステータス要求を、それぞれ出力していることを示している。なお、第１のモジュール４２Ａは接続線６１を介して、第２のモジュール４２Ｂは接続線７１を介して、第３のモジュール４２Ｃは接続線８１を介して、それぞれのステータス要求を出力する。

図４は、時間Ｔａにおいて、第１のモジュール４２Ａ単独で第１ステータス要求Ｓ１（Ｔａ）が単独で出力されていることを示している。また、時間Ｔｂにおいて、第１のモジュール４２Ａから第１ステータス要求Ｓ１（Ｔｂ）と、第２のモジュール４２Ｂから第２ステータス要求Ｓ２（Ｔｂ）とが、それぞれ同じタイミングで出力されている。また、時間Ｔｃにおいて、第１のモジュール４２Ａから第１ステータス要求Ｓ１（Ｔｃ）が、第３のモジュール４２Ｃから第３ステータス要求Ｓ３（Ｔｃ）が、それぞれ同じタイミングで出力されていることを示している。

第１のモジュール４２Ａ、第２のモジュール４２Ｂ、第３のモジュール４２Ｃのそれぞれに設定されている第１所定時間ｔ１、第２所定時間ｔ２、第３所定時間ｔ３は互いに異なり、ｔ３＞ｔ２＞ｔ１の関係である。第１のモジュール４２Ａは、第１所定時間ｔ１毎に、第２のモジュール４２Ｂは、第２所定時間ｔ２毎、第３のモジュール４２Ｃ毎に、それぞれステータス要求を出力する。なお、第１のモジュール４２Ａが出力する割込部５２Ａ有するレジスタ５３Ａへのステータス要求である第１ステータス要求は、Ｎ個のモジュール４２にそれぞれ設定された所定時間のうち、最も短い時間である第１所定時間毎に出力される。

図５は、第１のモジュール４２Ａの動作フローである。各モジュール４２は、各モジュール４２毎に定められたステータス要求と所定時間とがそれぞれ異なる以外は、図５の動作フローは同じ動作フローをそれぞれ独立に実行するように構成された複合回路である。そして、ＣＰＵ４０からＮ個のモジュール４２に対して、それぞれ起動指示が入力された際、各モジュール４２は、その動作フローをそれぞれ実行する。

まず、第１のモジュール４２Ａは、第１のモジュール４２Ａ自身が有するタイマー４３Ａの計測を開始させる（Ｓ１１０）。そして、タイマー４３Ａの計測時間が、定められた所定時間に達している場合（Ｓ１２０：ＹＥＳ）、第１ステータス要求を出力する（Ｓ１３０）。タイマー４３Ａの計測時間をリセットし（Ｓ１４０）、Ｓ１５０に進む。

タイマー４３Ａの計測時間が、定められた所定時間に達していない場合も（Ｓ１２０：ＮＯ）、Ｓ１５０に進む。Ｓ１５０では、第１のモジュール４２Ａは、ＣＰＵ４０から停止指示が入力された場合（Ｓ１５０：ＹＥＳ）、第１のモジュール４２Ａは停止する。モジュール４２Ａは、ＣＰＵ４０から停止指示が入力されていない場合（Ｓ１５０：ＮＯ）、本動作フローを繰り返し実行する。

（７）ステータス要求調停部４６
ステータス要求調停部４６は、レジスタ制御部４１と、Ｎ個のモジュール４２のそれぞれと接続され、更に、シリアルインターフェイス部４７に接続されている。上述したように、Ｎ個のモジュール４２は、それぞれ定められた所定時間毎に、ステータス要求を出力している。そして、ステータス要求調停部４６には、Ｎ個のモジュール４２からステータス要求が入力される。ステータス要求調停部４６は、入力されたステータス要求を、入力された順にシリアルインターフェイス部４７に出力する。

なお、ステータス要求調停部４６には、同時に複数のステータス要求が入力される場合がある。図４にて説明した第１のモジュール４２Ａと第２のモジュール４２Ｂとからそれぞれ同じタイミングで出力されるため、第１ステータス要求Ｓ１（Ｔａ）と第２ステータス要求Ｓ２（Ｔａ）は、ステータス要求調停部４６に同時に入力される。ステータス要求調停部４６は、第１ステータス要求Ｓ１（Ｔｂ）をシリアルインターフェイス部４７に出力後、シリアルインターフェイス部４７から割込が入力された段階で、第２ステータス要求Ｓ２（Ｔａ）をシリアルインターフェイス部４７に出力することになる。なお、その場合におけるステータス要求調停部４６のシリアルインターフェイス部４７への出力に関しては、詳細に後述する。

（８）シリアルインターフェイス部４７
シリアルインターフェイス部４７は、ステータス要求調停部４６から入力されたステータス要求を、シリアルバス５０の送信用信号線５０Ａを介して、パネル制御部３５のシリアルインターフェイス部５７に送信する。また、シリアルインターフェイス部４７は、シリアルインターフェイス部５７から送信されるステータス情報を、シリアルバス５０の受信用信号線５０Ｂを介して受信し、ステータス要求調停部４６に出力する。

＜４．ステータス要求の流れ（モジュール４２から保持部５２）＞
モジュール４２から保持部５２へのステータス要求の流れは、下記に示す４−１、４−２、４−３の流れを経て、操作パネル３のシリアルインターフェイス部５７に送信される。

４−１ 各モジュール４２が、ステータス要求調停部４６に対して、各モジュール毎に定められた所定時間毎に各ステータス要求を出力する（各モジュール４２毎に定められた所定時間は、互いに異なる。）。

４−２ ステータス要求調停部４６は、入力されたステータス要求を、入力された順にシリアルインターフェイス部４７に出力する（但し、同時にステータス要求が入力されない限り）。

４−３ シリアルインターフェイス部４７は、その入力されたステータス要求を、直ちにシリアルインターフェイス部５７に出力する。

本実施形態において、各モジュール４２毎に定められた所定時間は、互いに異なるように設定されている。仮に、各モジュール４２毎に定められた所定時間が、一律同じであって、各ステータス要求を出力するタイミングが各モジュール４２毎に同じである場合、ステータス要求調停部４６には、ステータス要求が同時に入力されることになる。

すると、ステータス要求調停部４６に同時に入力されたステータス要求のうち１つを、ステータス要求調停部４６がシリアルインターフェイス部４７、送信用信号線５０Ａを介して、パネルＡＳＩＣ３５のシリアルインターフェイス部５７に送信する。そして、残りのステータス要求のうちの１つをシリアルインターフェイス部４７、送信用信号線５０Ａを介して、パネルＡＳＩＣ３５のシリアルインターフェイス部５７に送信することを繰り返す。

ステータス要求調停部４６は、シリアルインターフェイス部４７、送信用信号線５０Ａを介して、ステータス要求が切れ目無くシリアルインターフェイス部５７に送信されることになり、シリアルバス５０の送信用信号線５０Ａに通信負担が増大する。

一方、少なくともモジュール４２の所定時間が互いに異なっていれば、全てのステータス要求が同時にステータス要求調停部４６に入力される可能性は低くなる。そのため、
ステータス要求調停部４６によって出力されるステータス要求は、所定時間が異なっている分、ステータス要求を出力しない時間が生じるため、シリアルバス５０の送信用信号線５０Ａに生じる通信負担を低減することができる。

特に、本実施形態のように、各モジュール４２毎に定められた所定時間は、互いに異なる場合は、ステータス要求調停部４６に入力される可能性がより低くなり、シリアルバス５０の送信用信号線５０Ａに通信負担が増大する。シリアルバス５０の送信用信号線５０Ａに生じる通信負担を低減することができる。

但し、各モジュール４２毎に定められた所定時間は、互いに異なるように設定されていたとしても、図４にて説明したように、第１ステータス要求Ｓ１（Ｔａ）と第２ステータス要求Ｓ２（Ｔａ）は、同じタイミングで出力されることがあるため、ステータス要求調停部４６に同時に入力される可能性はある。それは、各モジュール４２毎は、所定時間毎にステータス要求を出力している以上、同時にステータス要求が入力されることはある。次に、ステータス要求調停部４６には、同時に複数のステータス要求が入力される場合があることについて詳細に説明する。

＜５．ステータス要求調停部４６の動作フローについて＞
まず、図６のステータス要求調停部４６の動作フローについて説明する。ステータス要求調停部４６は、図６に示す動作フローを実行するように構成された複合回路であり、ＣＰＵ４０から起動指示が入力されることにより起動して、図６に示す動作フローを開始する。

ステータス要求調停部４６は、Ｎ個のモジュール４２のうち、少なくとも１つのステータス要求が入力されている場合（Ｓ２１０：ＹＥＳ）、Ｓ２２０に進む。ステータス要求調停部４６は、Ｎ個のモジュール４２のうち、いずれのステータス要求も入力が無い場合（Ｓ２１０：ＮＯ）、Ｓ３６０に進む。

（１）第１ステータス要求が入力の場合
ステータス要求調停部４６は、少なくとも１つのステータス要求が入力されている場合（Ｓ２１０：ＹＥＳ）であって、かつ、第１ステータス要求が入力されている場合（Ｓ２２０：ＹＥＳ）、第１ステータス要求を、シリアルインターフェイス部４７に出力する（Ｓ２３０）。すると、シリアルインターフェイス部４７は、送信用信号線５０Ａを経て、パネル制御部３５のシリアルインターフェイス部５７に、入力された第１ステータス要求を送信する。

ステータス要求調停部４６は、第１ステータス要求を出力してから割込が入力されるまでの一連の流れの間、待機する（Ｓ２４０：ＮＯ）。そして、ステータス要求調停部４６は、割込が入力されると（Ｓ２４０：ＹＥＳ）、入力された第１ステータス要求を消去する（Ｓ２５０）。そして、Ｓ３６０に進む。

Ｓ３６０では、ステータス要求調停部４６は、ＣＰＵ４０から停止指示が入力されていない場合（Ｓ３６０：ＮＯ）、Ｓ２１０に進む。ステータス要求調停部４６は、ＣＰＵ４０から停止指示が入力されている場合（Ｓ３６０：ＹＥＳ）、ステータス要求調停部４６は停止する。

（２）第１ステータス要求が未入力、少なくとも第２ステータス要求が入力の場合
ステータス要求調停部４６は、第１ステータス要求が入力されていない場合（Ｓ２２０：ＮＯ）、かつ、第２ステータス要求が入力されている場合（Ｓ２６０：ＹＥＳ）、第２ステータス要求を、シリアルインターフェイス部４７に出力する（Ｓ２７０）。

ステータス要求調停部４６は、第２ステータス要求を出力してからオンオフ情報が入力されるまでの一連の流れの間、待機する（Ｓ２８０：ＮＯ）。そして、ステータス要求調停部４６は、オンオフ情報が入力されると（Ｓ２８０：ＹＥＳ）、入力された第２ステータス要求を消去する（Ｓ２９０）。そして、Ｓ３６０に進む。

（３）第１、第２ステータス要求が未入力、第３ステータス要求が入力されている場合
ステータス要求調停部４６は、第２ステータス要求が入力されていない場合（Ｓ２６０：ＮＯ）、かつ、第３ステータス要求が入力されている場合（Ｓ３００：ＹＥＳ）、第３ステータス要求を、シリアルインターフェイス部４７に出力する（Ｓ３１０）。

ステータス要求調停部４６は、第３ステータス要求を出力してからキー押下情報が入力されるまでの一連の流れの間、待機する（Ｓ３２０：ＮＯ）。そして、ステータス要求調停部４６は、キー押下情報が入力されると（Ｓ３２０：ＹＥＳ）、入力された第３ステータス要求を消去する（Ｓ３３０）。そして、Ｓ３６０に進む。

（４）その他、第４ステータス要求が入力されている場合
ステータス要求調停部４６は、第１、第２、第３ステータス要求が入力されていない場合（Ｓ３００：ＮＯ）は、第４ステータス要求を出力し、第４ステータス情報が入力されるまで待機し、第４ステータス情報が入力された段階で第４ステータス要求を消去するという一連の流れを行い、Ｓ３６０に進む。第５、第６ステータス要求も同様の流れである。

＜６．ステータス要求調停部４６に同時に複数入力された場合＞
図６において、ステータス要求調停部４６の動作フローについて説明したが、ステータス要求調停部４６に同時に複数入力された場合について図６に加えて図７を用いて説明する。図７は、第１のモジュール４２Ａ及び第２のモジュール４２Ｂのステータス要求の出力タイミングと、ステータス要求調停部４６のステータス要求の出力タイミング、ステータス情報の入力タイミングとを示すタイムチャートである。横軸は時間を示している。

なお、図７は、図４の第１のモジュール４２Ａ及び第２のモジュール４２Ｂのタイムチャートの第１ステータス要求Ｓ１（Ｔｂ）及び第２ステータス要求Ｓ２（Ｔｂ）付近を拡大したものが示されている。図７を用いて、ステータス要求調停部４６にステータス要求が同時に複数入力された場合について説明する。

（１）ステータス要求が同時に第１、第２ステータス要求Ｓ２が入力された場合
図７には、第１のモジュール４２Ａが出力する第１ステータス要求Ｓ１（Ｔｂ）と第２のモジュール４２Ｂが出力する第２ステータス要求Ｓ２（Ｔｂ）が同時に出力していることが示されている。この場合、ステータス要求調停部４６には、第１ステータス要求Ｓ１（Ｔｂ）と第２ステータス要求Ｓ２（Ｔｂ）とが同時に入力される。

ステータス要求調停部４６は、第１ステータス要求Ｓ１（Ｔｂ）と第２ステータス要求Ｓ２（Ｔｂ）とが入力されている場合、Ｓ２２０においてＹＥＳに進み、第１ステータス要求Ｓ１（Ｔｂ）を、シリアルインターフェイス部４７に出力することになる（Ｓ２３０）。

図７の３段目（図７：Ｔｘ）には、ステータス要求調停部４６のステータス要求の出力
タイミングが示されている。ステータス要求調停部４６は、第１ステータス要求を構成する、リードコマンド（図１１符合Ｒ）、レジスタ５３Ａのアドレス情報（図１１符合Ａ１）を順番に送信する。第１ステータス要求Ｓ１（Ｔｂ）、及び、第２ステータス要求Ｓ２（Ｔｂ）は、ステータス要求調停部４６に入力が保持されたままである。

すると、第１ステータス要求（リードコマンド）は、割込部５２Ａに到達し、割込部５２Ａは、レジスタ５３Ａに保持されている割込をシリアルインターフェイス部５７に出力する。そして、シリアルインターフェイス部５７は、今度は、受信用信号線５０Ｂ（図７：Ｒｘ）を経て、メイン制御部２５のシリアルインターフェイス部４７に割込（図７符合Ｄ１）を送信する。シリアルインターフェイス部４７は、第１のモジュール４２Ａを通って、その割込をステータス要求調停部４６に出力する。

ステータス要求調停部４６は、受信用信号線５０Ｂ（図７：Ｒｘ）を経て、割込の入力完了後（Ｓ２４０：ＹＥＳ）、第２ステータス要求Ｓ２（Ｔｂ）の入力は保持した状態で、第１ステータス要求Ｓ１（Ｔｂ）の入力を消去し（Ｓ２５０）、再び、Ｓ３６０、Ｓ２１０を経て、Ｓ２２０に至る。

ステータス要求調停部４６は、Ｓ２２０にて第１ステータス要求が入力されていないため、Ｓ２８０に進む。そして、ステータス要求調停部４６は、第２ステータス要求を構成する、リードコマンド（符号Ｒ）、レジスタ５３Ｂのアドレス情報（符合Ａ２）を順番に出力することになる。

本場合、ステータス要求調停部４６は、第１ステータス要求Ｓ１（Ｔｂ）を構成するレジスタ５３Ａのアドレス情報を出力後（Ｓ２３０）、割込の入力が完了していない場合（Ｓ２４０：ＮＯ）、第２ステータス要求Ｓ２（Ｔｂ）をシリアルインターフェイス部４７に出力しない。そして、ステータス要求調停部４６は、割込の入力が完了後（Ｓ２４０：ＹＥＳ）、第２ステータス要求を構成する、リードコマンド（符号Ｒ）、レジスタ５３Ｂのアドレス情報（符合Ａ２）を順番に出力することになる。

すなわち、ステータス要求調停部４６は、第１ステータス要求Ｓ１（Ｔｂ）を構成するアドレス情報を出力後（Ｓ２３０）から、第２ステータス要求Ｓ２（Ｔｂ）を構成するリードコマンドを出力するまで、間隔Ｌ（図７）が生じる。すると、シリアルバス５０の送信用信号線５０Ａにおける第１ステータス要求Ｓ１（Ｔｂ）を構成するアドレス情報と第２ステータス要求Ｓ２（Ｔｂ）を構成するリードコマンドは、間隔Ｌの間隔をおいて順に送信されることになる。

仮に、ステータス要求調停部４６に、同時にステータス要求が複数入力されて、入力された順番で順にステータス要求を出力する構成であるとすると、シリアルバス５０の送信用信号線５０Ａには、ステータス要求が切れ目無く出力されることになる。すると、シリアルバス５０の送信用信号線５０Ａにおける通信負担が多くなる。上記の例では、同時に入力されるステータス要求の数が２個である場合において説明したが、ステータス要求調停部４６に２個、３個、４個・・・と同時にステータス要求が入力される場合も考えられ、同時に入力されるステータス要求の数が多ければ多いほどシリアルバス５０の送信用信号線５０Ａにおける通信負担が多くなる。

しかし、本実施形態では、ステータス要求の出力後（Ｓ２３０、Ｓ２７０、Ｓ３１０）
ステータス要求に対応する操作パネル３のステータス情報（割込、オンオフ情報、キー押下情報）の入力完了後（Ｓ２４０、Ｓ２８０、Ｓ３２０がＹＥＳの時）、次の工程に進むため、例えば、図７の間隔Ｌのような間隔をおいて、ステータス要求がシリアルバス５０の送信用信号線５０Ａに送信されることになる。故に、ステータス要求とステータス要求との間に、少なくとも間隔Ｌの間隔が空くことで、シリアルバス５０の送信用信号線５０Ａにおける通信負担が多くなることを抑制することができる。

（２）ステータス要求調停部４６のステータス要求の出力に関する優先順位
各モジュール４２において、それぞれ設定されている各所定時間は互いに異なり、第１のモジュール４２Ａ、第２のモジュール４２Ｂ、第３のモジュール４２Ｃのそれぞれに設定されている第１所定時間ｔ１、第２所定時間ｔ２、第３所定時間ｔ３は互いに異なり、ｔ３＞ｔ２＞ｔ１の関係であることを説明した。

ステータス要求調停部４６は、その各モジュール４２毎に定められた所定時間が短いステータス要求を先に出力するように構成されている。図６のステータス要求調停部４６の動作フローにおけるＳ２２０における第１ステータス要求入力の有無、図６のＳ２６０における第２ステータス要求入力の有無、図６のＳ３００の第３ステータス要求入力の有無の並びは、各モジュール４２の所定時間の関係で定まっている。

そして、ステータス要求調停部４６に同時にステータス要求が入力された場合、所定時間が短いモジュール４２から入力されるステータス要求を優先的に、ステータス要求調停部４６は出力するように構成されている。故に、所定時間が短いモジュール４２から入力されるステータス要求が、ステータス要求調停部４６から先に出力されるので、先にＮ個の保持部５２のうち該当する保持部５２に到達することとなる。故に該当する保持部５２から、シリアルインターフェイス部５７からシリアルインターフェイス部４７、ステータス要求調停部４６、モジュール４２を経て、ステータス情報保持回路４８にステータス情報が到達し、保持されることになる。

各モジュール４２の所定時間は、ＣＰＵ４０が操作パネル３のステータス情報の中で、いち早く取得すべきものほど、短く設定されている。本実施形態では、割込部５２Ａに対する第１ステータス要求を出力する第１のモジュール４２Ａには、最も短い第１所定時間ｔ１が設定されている。

例えば、割込の内容が、表示部３３やセンサブロック部５２Ｂ等の異常であれば、ＣＰＵ４０は、表示部３３やセンサブロック部５２Ｂの停止の指示を、レジスタ制御部４１に行い、表示部３３やセンサブロック部５２Ｂを停止や、再起動の指示をいち早く行う必要がある。故に、本実施形態のように、最も短い第１所定時間で第１ステータス要求がモジュール４２Ａから出力されると、その分、割込部５２Ａからの割込がいち早くステータス情報保持回路４８に保持されることになるため、ＣＰＵ４０は、ステータス情報保持回路４８にアクセスし、どういった割込の内容なのかを把握し、適切な制御を行うことができる。

また、キーブロック部５２Ｃのレジスタ５３Ｃに保持される、キー操作部３２のキー群の各キーのうち、どのキーがオン状態となったかのキー押下情報は、割込といった緊急性のあるものと比較すると、長い時間間隔で同じ結果であるため、ＣＰＵ４０は、短い間隔で操作パネル３のキー押下情報を入手する必要はない。故に、第３のモジュール４２Ｃに設定されている第３所定時間ｔ３が第１所定時間ｔ１より長く設定されている。第２のモジュール４２Ｂに設定されている第２所定時間ｔ２も同様である。

＜７．割込部５２Ａの動作フローについて＞
図８の割込部５２Ａの動作フローについて説明する。割込部５２Ａは、ＣＰＵ４０から起動指示が入力されることにより起動して、図８に示す動作フローを開始する。

割込部５２Ａは、第１ステータス要求が入力されている場合（Ｓ３１０：ＹＥＳ）、Ｓ３２０に進む。第１ステータス要求が入力されていない場合（Ｓ３１０：ＮＯ）、Ｓ３６０に進む。第１ステータス要求が入力されているとは、割込部５２Ａにリードコマンドが入力されることである。

次に、第１ステータス要求が入力である場合（Ｓ３１０：ＹＥＳ）であって、レジスタ５３Ａに割込が保持されている場合（Ｓ３２０：ＹＥＳ）は、割込部５２Ａは、割込を接続線９３を通って出力する（Ｓ３３０）。その後、その割込をレジスタ５３Ａから削除し（Ｓ３４０）、Ｓ３６０に進む。

レジスタ５３Ａに割込が保持されていない場合（Ｓ３２０：ＮＯ）は、割込部５２Ａは、割込無し、を示すＮＵＬＬデータを、接続線９３を通って出力する（Ｓ３５０）。その後、Ｓ３６０に進む。

なお、出力された割込は、シリアルインターフェイス部５７、シリアルインターフェイス部４７、ステータス要求調停部４６および第２モジュール４２Ｂを介してステータス情報保持回路４８に送信され、第１のモジュール４２Ａを経てステータス情報保持回路４８に保持される。

＜８．センサブロック部５２Ｂの動作フローについて＞
図９及び図１０のセンサブロック部５２Ｂの動作フローについて説明する。センサブロック部５２Ｂとキーブロック部５２Ｃとは、ステータス要求の種類や、保持しているステータス情報が異なる点以外は、基本的な動作フローは同じである。故に、センサブロック部５２Ｂの動作フローについて代表して説明する。

ＣＰＵ４０から起動指示が入力されることにより起動して、センサブロック部５２Ｂは、図９及び図１０に示す動作フローを並行に開始する。

図９において、センサブロック部５２Ｂは、第２ステータス要求が入力されている場合（Ｓ４１０：ＹＥＳ）、Ｓ４２０に進む。第２ステータス要求が入力されていない場合（Ｓ４１０：ＮＯ）、Ｓ４３０に進む。第２ステータス要求が入力されているとは、センサブロック部５２Ｂにリードコマンドが入力されることである。

割込部５２Ａは、レジスタ５３Ｂに保持されているオンオフ情報を接続線９５を通って出力し（Ｓ４２０）、Ｓ４３０に進む。Ｓ４３０では、センサブロック部５２Ｂは、ＣＰＵ４０から停止指示が入力されていない場合（Ｓ４３０：ＮＯ）、Ｓ４１０に戻る。センサブロック部５２Ｂは、ＣＰＵ４０から停止指示が入力されている場合（Ｓ４３０：ＹＥＳ）、センサブロック部５２Ｂは停止する。

図１０において、レジスタ５３Ｂに保持されているオンオフ情報がオンからオフへの変化、又は、オフからオンへの変化の場合（Ｓ５１０：ＹＥＳ）、接続線Ｗ２を通って割込部５２Ａのレジスタ５３Ａに、割込を出力し（Ｓ５２０：ＹＥＳ）、Ｓ５３０に進む。なお、その割込には、センサブロック部５２Ｂからの割込であること、カバーセンサ３１のオンオフが変化したことを示す識別子を含んでいる。そして、割込部５２Ａのレジスタ５３Ａには、その割込が保持される。

レジスタ５３Ｂに保持されているオンオフ情報が変化が無い場合（Ｓ５１０：ＮＯ）、Ｓ５３０に進む。Ｓ５３０では、センサブロック部５２Ｂは、ＣＰＵ４０から停止指示が入力されていない場合（Ｓ５３０：ＮＯ）、Ｓ５１０に戻る。センサブロック部５２Ｂは、ＣＰＵ４０から停止指示が入力されている場合（Ｓ５３０：ＹＥＳ）、センサブロック部５２Ｂは停止する。

図１０の動作フローは、センサブロック部５２Ｂを例示して説明を行った。表示制御部５１においても、同様な動作フローを実行することが可能である。表示制御部５１の場合は、表示部３３からの異常情報が入力されたり、表示制御部５１自身の異常情報があれば割込部５２Ａに、接続線Ｗ１を通って割込部５２Ａのレジスタ５３Ａに、割込を出力することができる。

すなわち、図１０で例示するように、割込部５２Ａには、表示制御部５１といったパネルＡＳＩＣ３５が有する各部や、割込部５２Ａを除く各保持部５２（センサブロック部５２Ｂやキーブロック部５２Ｃ）から、表示部３３等の異常情報、カバーセンサ３１の検知情報の変化情報や、キー操作部３２の押下情報の変化情報が割込情報として、入力される。このため、メインＡＳＩＣ２５のＣＰＵ４０は、このような緊急性の高い異常情報や変化情報を、他のステータス情報よりもいち早く取得することができる。メインＡＳＩＣ２５のＣＰＵ４０は、そのステータス情報に応じた各種制御を実行することができる。

＜９．他の実施形態＞
本明細書で開示される技術は、上述の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の形態に変形することができ、例えば次のような変形も可能である。

上記実施形態では、処理装置として、複合機１を例示したが、処理装置は、これに限定されず、印刷機能のみ有するプリンタ単体やファクシミリ装置などの画像形成装置でもよく、また、読み取り機能のみ有するスキャナ単体などの読取装置でもよい。また、処理装置は、このような画像処理装置に限らず、メイン制御部と、当該メイン制御部とシリアルバスを介して接続されるパネル制御部を有する操作パネルとを備えるものであればよい。

上記実施形態では、保持部５２は、複数有る場合を例示したが、保持部５２は１つでもよく、保持部５２の記憶領域を各ステータス情報毎に分割し、分割された記憶領域にそれぞれ各ステータス情報が記憶されていてもよい。

上記実施形態では、センサとして、カバーセンサ３１を例示したが、センサは、これに限定されず、載置部５上の原稿の有無に示す検知情報を出力する原稿センサなどでもよい。

上記実施形態において、少なくとも２つのモジュール４２にそれぞれ設定されている所定時間が互いに異なっていればよい。

上記実施形態において、モジュール４２および保持部５２は、３個ずつ備えていてもよく、要するに、モジュール４２および保持部５２を少なくとも２個ずつ備えていればよい。

１：複合機 ３：操作パネル ４：カバー ２５：メインＡＳＩＣ ２６：ＲＯＭ ２７：ＲＡＭ ３１：カバーセンサ ３２：キー操作部 ３３：表示部 ３５：パネルＡＳＩＣ ４０：ＣＰＵ ４２：モジュール ４６：ステータス要求調停部 ４７：シリアルインターフェイス部 ４８：ステータス情報保持回路 ５０：シリアルバス ５０Ａ：送信用信号線 ５０Ｂ：受信用信号線 ５１：表示制御部 ５２：保持部 ５２Ａ：割込部 ５２Ｂ：センサブロック部 ５２Ｃ：キーブロック部 ５７：シリアルインターフェイス部

Claims (8)

1. メイン制御部と、
   前記メイン制御部とシリアルバスを介して接続されるパネル制御部を有する操作パネルと、
   を備え、
   前記パネル制御部は、
   前記操作パネルの複数のステータス情報を保持する保持部を有し、
   前記シリアルバスを介してステータス要求を受信し、前記保持部に保持された前記受信したステータス要求に該当するステータス情報を、前記シリアルバスを介して前記メイン制御部に送信し、
   前記メイン制御部は、
   前記複数のステータス情報毎に設けられ、それぞれ定められた所定時間毎に、該当のステータス情報を要求するステータス要求を出力する複数のステータス要求出力部と、
   前記各ステータス要求出力部が出力するステータス要求が入力され、入力された順に入力された前記ステータス要求を、前記シリアルバスを介して前記パネル制御部に送信する、ステータス要求調停部と、を有し、
   前記複数のステータス要求出力部のうち、少なくとも２つのステータス要求出力部の前記所定時間が互いに異なる、
   処理装置。
2. 請求項１記載の処理装置であって、
   前記複数のステータス要求出力部に予め定められた前記所定時間は互いに異なる、
   処理装置。
3. 請求項２記載の処理装置であって、
   前記ステータス要求調停部は、
   前記各ステータス要求出力部が出力した前記ステータス要求が２以上、同時に入力された場合、予め定められた前記所定時間が短いステータス要求出力部が出力したステータス要求から順に、前記シリアルバスを介して前記パネル制御部に送信する、
   処理装置。
4. 請求項３記載の処理装置であって、
   前記シリアルバスは、送信用信号線と受信用信号線とからなり、
   前記ステータス要求調停部は、
   入力された前記ステータス要求を、前記送信用信号線を介して送信し、前記パネル制御部から送信されるステータス情報を、前記受信用信号線を介して受信し、
   更に、
   前記ステータス要求調停部は、
   前記各ステータス要求出力部が出力した前記ステータス要求が２以上、同時に入力された場合、入力された前記ステータス要求のうち前記所定時間が最も短いステータス要求出力部が出力したステータス要求を、前記送信用信号線を介して送信し、前記出力したステータス要求に該当するステータス情報を、前記受信用信号線を介して受信後、入力された前記ステータス要求のうち前記所定時間が次に短いステータス要求出力部が出力したステータス要求を送信する、
   処理装置。
5. 請求項１から４のいずれか１項に記載の処理装置であって、
   前記パネル制御部は、
   前記操作パネルに入力されるステータス情報、及び、前記パネル制御部が有する各部のステータス情報の少なくともいずれかを含む複数のステータス情報毎に設けられ、該ステータス情報を保持する複数の保持部、を有し、
   前記各保持部は、
   保持しているステータス情報を要求するステータス要求を受信し、受信した段階で前記保持しているステータス情報を、前記シリアルバスを介して前記メイン制御部に送信する、
   処理装置。
6. 請求項５記載の処理装置であって、
   前記複数の保持部のうち１つは、割込部であり、
   前記割込部は、
   前記パネル制御部が有する各部、及び、前記割込部を除く各保持部から割込情報が入力可能であり、該割込部が保持するステータス情報は前記割込情報であり、
   前記複数のステータス要求出力部のうち１つは、前記複数のステータス要求出力部のうち予め定められた前記所定時間が最も短い第１所定時間毎に、要求先の保持部が前記割込部である第１ステータス要求を出力する第１ステータス要求出力部であり、
   前記割込部は、
   前記第１ステータス要求を受信した際、保持された前記割込情報を前記メイン制御部に送信する、
   処理装置。
7. 請求項６記載の処理装置であって、
   更に、
   センサを有し、
   前記センサが出力する検知、又は、非検知の検知情報は、前記パネル制御部に入力され、
   前記割込部を除く各保持部のうちの１つは、センサ出力結果保持部であり、
   前記センサ出力結果保持部は、前記パネル制御部から前記検知情報が入力可能であり、該センサ出力結果保持部が保持するステータス情報は前記検知情報であり、
   前記複数のステータス要求出力部のうち１つは、前記第１所定時間より長い第２所定時間毎に、要求先の保持部が前記センサ出力結果保持部である第２ステータス要求を出力する第２ステータス要求出力部であり、
   前記センサ出力結果保持部は、
   入力される前記検知情報が変化した場合、前記割込情報を前記割込部に入力し、
   前記第２ステータス要求を受信した際、保持された前記検知情報を前記メイン制御部に送信する、
   処理装置。
8. 請求項６又は７記載の処理装置であって、
   前記操作パネルは、
   更に、キー操作部を有し、
   前記キー操作部のキーの押下情報は、前記パネル制御部に入力され、
   前記割込部を除く各保持部のうちの１つは、キー押下情報保持部であり、
   前記キー押下情報保持部は、前記パネル制御部からに入力される前記押下情報が入力可能であり、該キー押下情報保持部が保持するステータス情報は前記押下情報であり、
   前記複数のステータス要求出力部のうち１つは、前記第１所定時間より長い第３所定時間毎に、要求先の保持部が前記キー押下情報保持部である第３ステータス要求を出力する第３ステータス要求出力部であり、
   前記キー押下情報保持部は、
   入力される前記押下情報が変化した場合、前記割込情報を前記割込部に入力し、
   前記第３ステータス要求を受信した際、保持された前記押下情報を前記メイン制御部に送信する、
   処理装置。

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