JP6552154B2

JP6552154B2 - 被試験デバイスの試験方法及びシステム

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Publication number: JP6552154B2
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Inventors: ジェームズ・エイ・ニーマン
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Description

本発明は、大まかに言って、無線周波数（ＲＦ）トランジスタの分野に関し、特に、ＲＦトランジスタの試験測定における安定性を向上させた方法及びシステムに関する。

例えば、米国ケースレー社が製造販売している２４５０型ソースメータ（商標）の如き、ソース・メジャーメント・ユニット（ＳＭＵ）は、電子デバイスの特性の測定に利用されている（非特許文献２参照）。ＲＦトランジスタその他の増幅回路や３端子ディスクリート・デバイスを安定に保つという設計上の要求と、こうしたデバイスに関するＤＣ（直流）測定を行う際のＳＭＵの要求とは、通常、対立するものである。特に、そうしたＲＦデバイスのＤＣ試験は、急に発振を始めてしまう原因となる傾向にある。結果として、多くのＲＦデバイスを単純にはＤＣ測定できないということになる。このように、ＲＦトランジスタなどの部品を試験する周知の手法の構造を改良し、発展させるＲＦトランジスタの試験方法へのニーズが存在している。こうしたニーズに関連する新しく有用なシステムの例に関して、以下で説明する。

これに関連し、トランジスタやＩＣ増幅回路のような高速デバイス（１ＭＨｚよりも高速なもの）を試験するのには、ＳＭＵが使用されることが多い。トランジスタの直流（ＤＣ）Ｉ／Ｖ（電流／電圧）カーブやＲＦ増幅回路のＩＤＤＱ測定は、こうしたデバイスで共通して行われる試験である。記号「ＩＤＤＱ」には、２つの意味がある。ＩＤＤＱは、一般的には、静止時の電源電流を指すものとして使用されているが、静止電源電流（ＩＤＤＱ）測定に基づく試験手法を指すために使用されることもある。このように測定手法としてのＩＤＤＱは、被試験デバイス（ＤＵＴ）の静止電源電流（ＩＤＤＱ）測定に基づくものである。ＩＤＤＱ測定手法は、具体的には、ＣＭＯＳ回路などのＤＵＴのトランジスタがスイッチング動作をしていない静止状態（Quiescent）では、電源電流（ＩＤＤ）がごくわずかしか流れないに対して、ＤＵＴに故障が発生すると大きな電流が流れる現象を利用するもので、静止時の電源電流（ＩＤＤＱ）を測定することで、ＤＵＴにおける故障発生の有無を判断する。

特開２０１３−４４７５１号公報米国特許第５,１４４,１５４号

ケースレーによるＳＭＵに関するウェブサイト、［オンライン］、［２０１４年１月３１日検索］、インターネット<URL：http://www.keithley.jp/products/dcac/currentvoltage> 「2450型ソースメータを使用したダイオードのI-V特性評価」、図３、［オンライン］、２１３年８月、ケースレー、アプリケーションノート［２０１４年２月３日検索］、インターネット<URL：http://www.keithley.jp/products/localizedproducts/allmaterials>

こうしたデバイスを使ったり、試験する際に、特別な注意を払う必要があるものとして、これらデバイスのそれぞれに共通する１つが、利得である。当業者には周知のように、利得を有するデバイスでは、利得が１より大きくて、その出力が入力に位相ゼロで戻る結合が許されていると、発振する可能性が残る。これら高速増幅回路が意図するアプリケーションで使われる場合、その出力が遅延して位相が揃って入力に結合されることないように注意しなければならない。更に、非常に高速な増幅回路の場合、これらデバイスの入力ラインと出力ラインで反射を起こさないように適切に終端するよう更なる注意をしなければならない。増幅回路の出力端子からの反射は、増幅回路の入力端子に結合されることがあり、これは、増幅回路の発振の原因となる。この場合、増幅回路の出力端子から増幅回路の入力端子までのエネルギーが、反射によって結合されることがあり、上述のようなゼロ位相状態を発生させる。

トランジスタや増幅回路のような上述の高速デイバスは、典型的には、長いバナナ・ケーブル又は３軸ケーブルを用いてＳＭＵに接続されていた。それぞれの場合において、長いケーブル（伝送ライン）は、適切に終端されていないし、望まない発振を防ぐような正しいＲＦインピーダンスを有してもいない。結果として、多くの高速デバイスは、上述したようなやり方で基本的なＩ／Ｖ測定を行おうとすると、発振してしまうことになった。

これら３軸ケーブル（Triaxial Cable）は、トリアックス・ケーブル（Triax Cable）とも呼ばれ、同軸ケーブル（coaxial Cable、略してCoax（コアックス）））に類似する形式の電気ケーブルであるが、絶縁及び第２導電性鎧装から構成される追加のレイヤ（層）を加えたものである。このため、３軸ケーブルは、同軸ケーブルよりも、更に広い帯域幅を提供すると共に、干渉を更に防止できるようになっている。理想的には、３軸ケーブルは、中心導体から外側シェルまでのインピーダンスが約１００オームとなる。

こうした望まない発振を低減する従来周知の方法及びシステムでは、ＳＭＵに接続する場合のＨｉ（ハイ）端子及びSense Ｈｉ（センス・ハイ）入力端子について「ガード」する役割を３軸ケーブルの内部シールドに求めていた。このガード周波数は、ＳＭＵのループが閉じる（loop closure）よりも遙かに下でロールオフして、上述した望まない条件が原因でＳＭＵが発振するのを防ぐもので、これは、「ガード・リング発振回路」と呼ばれる。上述の分割ガード（split guard）は、ケーブル・ガードを抵抗でドライブすることによって実現されている。この抵抗性ガードは、このガードが高周波数では自由に変動できるようになる周波数でロールオフする。結果として、３軸ケーブル中のこの内部シールド（つまり「ガード導体」）は、ガード・ロール・オフ周波数よりも十分に上の全周波数に関しては、３軸ケーブルの内部及び外側シールド間におけるその位置に応じて適切なＲＦ電圧を帯びることとなる。

こうしたことから、高速ＲＦデバイスを試験するのに適し、望まない発振を低減又は除去するための改良が必要とされている。

本発明の実施形態は、大まかに言えば、ＲＦ試験システムを含み、これによると、ＤＣ測定経路が、適切に終端されたＲＦ経路のようにも動作する。この目的を実現するため、Ｈｉ、ＬＯ及びSense Ｈｉ導体の出力信号が周波数に応じて選択的に終端されるが、この終端がＳＭＵのＤＣ測定に影響しないようにする。反射を除去するよう適切に終端するのに加えて、ＳＭＵの全ての入力／出力インピーダンが制御されれば、装置と装置の間（高速デバイスのゲートとドレインや、入力端子と出力端子とで、別々の装置が利用される）で高いアイソレーションが維持されている限り、高速デバイスは、デバイス試験中に発振することはない。

本発明の概念１は、被試験デバイス（ＤＵＴ）を試験する方法であって、
少なくとも中心信号導体、外側シールド、中間導体及びグラウンド端子をそれぞれ有する３つの３軸ケーブルの第１セットに、少なくとも３つの試験ポイントを含む第１ソース・メジャーメント・ユニット（ＳＭＵ）を、３つの上記試験ポイントのそれぞれが３つの上記３軸ケーブルの上記第１セットそれぞれの上記中心信号導体の第１端部に接続されると共に上記３軸ケーブルの上記第１セットそれぞれの上記外側シールドが上記グラウンド端子と一緒に互いに接続されるようにして、接続する処理と、
上記３軸ケーブルの上記第１セットそれぞれの第２端部を上記被試験デバイスの複数ノードのセットに接続する処理と、
少なくとも中心信号導体、外側シールド、中間導体及びグラウンド端子をそれぞれ有する３つの３軸ケーブルの第２セットに、少なくとも３つの試験ポイントを含む第２ＳＭＵを、３つの上記試験ポイントのそれぞれが３つの上記３軸ケーブルの上記第２セットそれぞれの上記中心信号導体の第１端部に接続されると共に上記３軸ケーブルの上記第２セットそれぞれの上記外側シールドが上記グラウンド端子と一緒に互いに接続されるようにして、接続する処理と、
上記３軸ケーブルの上記第２セットの第２端部を上記被試験デバイスの上記複数ノードのセットに接続する処理とを具え、
上記３軸ケーブルの上記第１及び上記第２セットの両方の上記外側シールドが互いに電気的に接続されると共に、それぞれの上記グラウンド端子に電気的に接続されることを特徴としている。

本発明の概念２は、上記概念１の方法であって、このとき、上記第１及び第２ＳＭＵのそれぞれは、筐体（chassis：シャーシ）グラウンド端子を含み、上記３軸ケーブルの上記第１及び第２セットそれぞれの上記外側シールドが上記筐体グラウンド端子に電気的に結合されることを特徴としている。

本発明の概念３は、上記概念１の方法であって、このとき、上記第１及び第２ＳＭＵのそれぞれが、
上記第１試験ポイントに電気的に結合される第１入力端子と、
上記第２試験ポイントに電気的に結合される第２入力端子と、
上記第１入力端子、上記第２入力端子及び上記第３試験ポイントと電気的に結合される第３入力端子とを更に含み、
上記第１入力端子は、
上記第１入力端子と直列に電気的に結合される第１終端抵抗器と、
上記第１終端抵抗器と直列に電気的に結合される第１及び第２ガード・コンデサと、
上記第１ガード・コンデサ及び上記第２ガード・コンデンサと電気的に結合される第１ガード抵抗器と、
上記グラウンド端子のそれぞれに電気的に結合される接地コンデンサとを有し、
上記第２入力端子は、
上記第２入力端子と直列に電気的に結合される第２終端抵抗器と、
上記第２終端抵抗器と直列に電気的に結合される第３及び第４ガード・コンデサと、
上記第３ガード・コンデサ及び上記第４ガード・コンデンサと電気的に結合される第２ガード抵抗器とを有し、
上記第３入力端子は、上記接地コンデンサと上記グラウンド端子のそれぞれに電気的に結合されることを特徴としている。

本発明の概念４は、上記概念３の方法であって、このとき、上記第１入力端子は、Ｈｉ入力信号を受けるように構成されることを特徴としている。

本発明の概念５は、上記概念３の方法であって、このとき、上記第２入力端子は、Sense Ｈｉ入力信号を受けるように構成されることを特徴としている。

本発明の概念６は、上記概念３の方法であって、このとき、上記第３入力端子は、Ｌｏ入力信号を受けるように構成されることを特徴としている。

本発明の概念７は、上記概念１の方法であって、このとき、上記ＤＵＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、演算増幅回路（オペアンプ）又は３端子ディスクリート・デバイスであることを特徴としている。

本発明の概念８は、上記概念１の方法であって、このとき、上記ＤＵＴは、上記３軸ケーブルの上記第１及び第２セットにエミット接地で電気的に結合されることを特徴としている。

本発明の概念９は、上記概念１の方法であって、このとき、上記ＤＵＴは、上記３軸ケーブルの上記第１及び第２セットにベース接地で電気的に結合されることを特徴としている。

本発明の概念１０は、上記概念１の方法であって、このとき、上記ＤＵＴは、上記３軸ケーブルの上記第１及び第２セットにコレクタ接地で電気的に結合されることを特徴としている。

本発明の概念１１は、上記概念１の方法であって、このとき、上記第１及び第２ＳＭＵのそれぞれは、第１試験ポイントに電気的に結合されると共に第１終端抵抗器に電気的に結合される第１入力端子とを有し、上記第１及び第２ＳＭＵそれぞれの上記第１終端抵抗器は、すくなくとも５０オームの抵抗値を有している。

本発明の概念１２は、上記概念１の方法であって、このとき、上記３軸ケーブルの上記第１及び第２セットは、少なくとも１００オームのインピーダンスを有することを特徴としている。

本発明の概念１３は、上記概念１の方法であって、このとき、上記第１及び第２ＳＭＵのそれぞれは、上記３軸ケーブルの第１及び第２セット中の第１及び第２の上記３軸ケーブルの上記中間導体にそれぞれ電気的に結合される第３ガード抵抗器を更に含むことを特徴としている。これは、別の見方によれば、本発明の概念１３は、上記概念３の方法であって、上記第１及び第２ＳＭＵのそれぞれが、上記第１及び第２入力端子がそれぞれ結合される上記中心信号導体を有する上記３軸ケーブルそれぞれの上記中間導体に電気的に結合された第３ガード抵抗器を更に含むことを特徴としている。

本発明の概念１４は、被試験デバイス（ＤＵＴ）を試験するシステムであって、
少なくとも３つの試験ポイントを含む第１ソース・メジャーメント・ユニット（ＳＭＵ）であって、少なくとも中心信号導体、外側シールド、中間導体及びグラウンド端子をそれぞれ有する３つの３軸ケーブルの第１セットに、３つの上記試験ポイントのそれぞれが３つの上記３軸ケーブルの上記第１セットそれぞれの上記中心信号導体の第１端部に接続されると共に上記３軸ケーブルの上記第１セットそれぞれの上記外側シールドが上記グラウンド端子と一緒に互いに接続されるようにして、接続される上記第１ＳＭＵと、
上記３軸ケーブルの上記第１セットそれぞれの第２端部と、上記ＤＵＴとに接続される複数ノードのセットと、
少なくとも３つの試験ポイントを含む第２ＳＭＵであって、少なくとも中心信号導体、外側シールド、中間導体及びグラウンド端子をそれぞれ有する３つの３軸ケーブルの第２セットに、３つの上記試験ポイントのそれぞれが３つの上記３軸ケーブルの上記第２セットそれぞれの上記中心信号導体の第１端部に接続されると共に上記３軸ケーブルの上記第２セットそれぞれの上記外側シールドが上記グラウンド端子と一緒に互いに接続されるようにして、接続される上記第２ＳＭＵと、
上記複数ノードのセットと上記ＤＵＴに接続される上記３軸ケーブルの上記第２セットそれぞれの第２端部と
を具え、
上記３軸ケーブルの上記第１及び第２セットの両方の上記外側シールドは、それぞれの上記第１及び第２グラウンド端子に電気的に結合されることを特徴としている。

本発明の概念１５は、上記概念１４のシステムであって、このとき、上記第１及び第２ＳＭＵのそれぞれは、上記３軸ケーブルの上記第１及び第２セットそれぞれの上記外側シールドに電気的に結合される筐体グラウンド端子を含んでいる。

本発明の概念１６は、上記概念１４のシステムであって、このとき、上記ＤＵＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、演算増幅回路（オペアンプ）又は３端子ディスクリート・デバイスであることを特徴としている。

本発明の上述その他の目的、特徴、効果は、以下の詳細な説明を図面と共に読み進めることによって、更に明確になるであろう。

図１は、本発明の実施形態の１例によるＳＭＵのＲＦトランジスタの安定的測定システムのブロック図である。図２は、図１に示したＳＭＵのＲＦトランジスタの安定的測定システムの１例の概略を示すブロック図である。

本発明によるＲＦ試験手法は、図面と共に以下の詳細な説明を読むことで、更に良く理解できるであろう。この詳細な説明及び図面は、本願が開示する種々の発明の例に過ぎない。当業者であれば、本願で説明する発明の範囲から離れることなく、開示された例を種々の変形、変更、修正が可能であることが理解できるであろう。異なるアプリケーションや設計の都合に応じて、種々の変形が考えられるが、説明を簡単にするため、以下の詳細な説明では、考えられる種々の変形例のあらゆるものを個々には説明しないこととする。

以下の詳細な説明を通して、種々のＲＦ試験手法の例を示す。これら例において関連する特徴や機能は、異なる例においては、同一であったり類似のこともあるし、非類似のこともある。簡単のため、関連する機能は、各例において、重複しては説明しないことがある。その代わりに、関連する機能について機能名前を使うことで、ある機能名に関する機能は、先に説明した例における関連機能と類似するということを示すようにしている。ある例において固有の機能については、その特定の例において説明する。なお、当然ながら、ある機能が、任意の図又は例における関連する機能のものと、必ずしも同じ又は類似である必要はない。

図１は、本発明の実施形態の第１例によるＳＭＵのＲＦトランジスタの安定的測定システム１０のブロック図である。システム１０は、被試験デバイス（ＤＵＴ）１２と、少なくとも３つの試験ポイント４４、４６及び４８から構成される試験ポイント第１セットを有する第１ＳＭＵ１４と、３軸ケーブル４９、５６及び６４から構成される３軸ケーブル第１セットと、ＤＵＴ１２に接続されたノード７０、７２及び７４から構成されるノード・セットと、少なくとも３つの試験ポイント１４４、１４６及び１４８から構成される試験ポイント第２セットを有する第２ＳＭＵ１１４と、３軸ケーブル１４９、１５６及び１６４から構成される３軸ケーブル第２セットとを含んでいる。

図２に示すように、３軸ケーブル４９、５６及び６４の第１セットのそれぞれは、少なくとも中心信号導体５０、６０及び６６と、外側シールド５４、６２及び６８と、中間導体５２、５８及び６７とをそれぞれ含んでいる。同様に、３軸ケーブル１４９、１５６及び１６４の第２セットのそれぞれは、少なくとも中心信号導体１５０、１６０及び１６６と、外側シールド１５４、１６２及び１６８と、中間導体１５２、１５８及び１６７とをそれぞれ含んでいる。システム１０は、ＳＭＵの入出力間の干渉を低減しつつ、ＲＦ被試験デバイス（ＤＵＴ）のＩ／Ｖ特性の測定を可能にするようにケーブルを相互接続するように機能する。

図２に示す例では、ＳＭＵ１１４は、ＳＭＵ１４と同一構成となっている。そこで、システム１０と、これに係る方法に関し、ＳＭＵ１４と、これに接続されている３軸ケーブル４９、５６及び６４についてもっぱら説明する。理解を簡単にするために、ＳＭＵ１４とＳＭＵ１１４の間で参照する場合には、ＳＭＵ１１４に関する良く似た構成要素のそれぞれを、ＳＭＵ１４の対応するものに対して１００だけ増やして符号を付している（例えば、ＳＭＵ１４はＳＭＵ１１４と同一で、第１ガード抵抗器２６は第１ガード抵抗器１２６と同一である、など）。説明する抵抗器及びコンデンサのそれぞれには、理解を助けるために数値を示すが、これら値は、複数の任意の構成要素に関する例示的な値のセット（組み合わせ）に過ぎない。従って、システム１０の別の例においては、本願で説明する抵抗器及びコンデンサのそれぞれについて、別の数値の組み合わせとなるであろう。更に、ＤＵＴ１２は、本願で示す例では、バイポーラ・トランジスタであるが、別のシステムの例では、任意の３端子デバイスとしても良い。

図２に示すように、ＳＭＵ１４は、更にＨｉ入力端子１６、Sense Ｈｉ入力端子１８及びＬｏ入力端子２０を含んでいる。Ｈｉ入力端子１６は、Ｌｏ入力端子２０に対して第１ガード・コンデサ２４（５０ｐＦ）及び第２ガード・コンデサ２８（１５０ｐＦ）と直列な第１終端抵抗器２２（５０Ω）を設け、更に、接地コンデンサ３８（１００ｐＦ）を介して終端グラウンド４２に接地されることによって、カットオフ周波数より上の無線周波数（ＲＦ）に関して終端される。加えて、Ｈｉ入力端子１６は、試験ポイント４４を介して３軸ケーブル４９にも電気的に結合される。なお、Ｈｉ入力端子１６と電気的に結合されるのは、３軸ケーブル４９の中心信号導体５０であることに注意されたい。３軸ケーブル４９の中心信号導体５０は、ノード７０を介してＤＵＴ１２のベースにも電気的に結合される。

同様に、Sense Ｈｉ（Ｓ＋）入力端子１８は、Ｌｏ入力端子２０に対して第３ガード・コンデサ３２（５０ｐＦ）及び第４ガード・コンデサ３６（１５０ｐＦ）と直列な第２終端抵抗器３０（５０Ω）を設け、更に、接地コンデンサ３８（１００ｐＦ）を介して終端グラウンド４２に接地されることによって、カットオフ周波数より上の無線周波数（ＲＦ）に関して終端される。加えて、Sense Ｈｉ入力端子１８は、試験ポイント４６を介して３軸ケーブル５６にも電気的に結合される。Sense Ｈｉ入力端子１８が電気的に結合されるのは、３軸ケーブル５６の中心信号導体６０であることに注意されたい。３軸ケーブル５６の中心信号導体６０は、ノード７０を介してＤＵＴ１２のベースにも電気的に結合される。

第１終端抵抗器２２及び第２終端抵抗器３０の両方と、これらそれぞれのガード・コンデンサの１つ（２４、３２）は、それぞれのガード抵抗器２６、３４によって、カットオフ周波数より下の全周波数に関しては、完全にガードされる（guarded out）。ガード抵抗器２６及び３４と、全てのガード・コンデンサ２４、２８、３２及び３６は、ＤＣガードがカットオフ周波数より下でのみ機能し、Ｈｉ入力端子１６及びSense Ｈｉ入力端子１８は、カットオフ周波数より上でＲＦに関して適切に終端されたままとなるように設計される。更に、３軸ケーブル４９、５６及び６４の外側シールド５４、６２及び６８は、互いに電気的に結合され、そして、終端グラウンド４２で接地される。開示する実施形態に関するこれらの接続は、適切な終端を維持する必要がある。

Ｌｏ入力端子２０は、上述のように、Ｈｉ入力端子１６とSense Ｈｉ入力端子１８の両方に電気的に結合され、また、３軸ケーブル６４の中心信号導体６６にも電気的に結合される。更に、３軸ケーブル６４の中間導体６７も、Ｌｏ入力端子２０に電気的に結合される一方、３軸ケーブル６４の中心信号導体６６は、ノード７４を介してＤＵＴ１２のエミッタに電気的に結合され、ノード７４は、３軸ケーブル１６４の中心信号導体１６６にも電気的に結合される。

第３ガード抵抗器４０（２０ｋΩ）は、３軸ケーブル４９及び３軸ケーブル５６に、それぞれの中間導体５２及び５８を介して電気的に結合される。ガード抵抗器４０は、ガード抵抗器２６、３４と同様に機能するもので、これは、３つのガード入力端子のそれぞれにおける演算増幅器（オペアンプ、図示せず）を利用し、Ｈｉ入力端子１６及びSense Ｈｉ入力端子１８における電圧がそれぞれどのようなものであるかを調べ、それらと同じ電圧をそれらそれぞれのガード入力端子に加える。こうして、例えば、カットオフ周波数より下の周波数においては、ＤＣガードが有効となる。しかし、カットオフ周波数より上の周波数に関しては、ＤＣガードは機能せず、Ｈｉ入力端子１６及びSense Ｈｉ入力端子１８は、グランド端子４２に適切に終端される。

上述のように、システム１０は、Ｉ／Ｖ測定（カットオフ周波数より下の周波数）と、ＲＦ測定（カットオフ周波数より上の周波数）に適したものである。各ＳＭＵのカットオフ周波数は、内部の構成部品の値のために変わるかもしれないが、カットオフ周波数の最適な値は、適切に終端及び安定させるためにＤＵＴで必要されるＲＦ周波数に加えて、一部は測定帯域幅によって決まる。しかし、原則として、カットオフ周波数は、可能な限り低く設計した方が良く、これは、典型的には、測定帯域幅よりわずかに上である。高分解能のＩ／Ｖ測定のためには、カットオフ周波数が３ｋＨｚと６ｋＨｚの間、そのＩ／Ｖ測定よりもわずかに上ということもめずらしいことではない。例えば、本願で開示する実施形態では、カットオフ周波数が約３,５８３Ｈｚであり、ほとんどのＩ／Ｖ測定は、これより下の周波数で行われる。これに代えて、他の方法では、上述の３〜６ｋＨｚの範囲内のカットオフ周波数としても良い。

図２に示すように、本願の実施形態は、ＤＵＴ１２がエミッタ接地（common-emitter）で相互接続されており、ＤＵＴ１２のエミッタは、３軸ケーブル６４の中心信号導体６６及び接地コンデンサ３８を介してグラウンド端子４２と共通になっている（接地されている）。これに代えて、別の例では、ＤＵＴが、ベース接地又はコレクタ接地で相互接続されるようにしても良い。更に、ＤＵＴは、本願での実施形態例では、たまたまＮＰＮ型トランジスタであるが、別の例では、ＤＵＴがＭＯＳＦＥＴ（モス電界効果トランジスタ）、演算増幅回路（オペアンプ回路）又は任意の３端子ディスクリート・デバイスでも良い。

図示した実施形態を参照しながら、本発明の原理を記述し、説明してきたが、説明した実施形態は、こうした原理から離れることなく、その構成や詳細を変更したり、任意の望ましいやり方と組み合わせ可能であることが理解できよう。上述では、特定の実施形態に絞って説明しているが、他の構成も考えられよう。特に、「本発明の実施形態による」といった表現を本願では用いているが、こうした言い回しは、概して実施形態として可能であるということを意味しているに過ぎず、特定の実施形態の構成に限定することを意図したものではない。本願で用いているように、これら用語は、他の実施形態へと組み合わせ可能な同じ又は異なる実施形態に言及するものと考えても良い。

従って、本願で説明した実施形態は、広く種々に組み替え可能であるという観点から言って、本願における詳細な説明や図面は、説明の都合によるものに過ぎず、本発明の範囲を限定するものと考えるべきではない。本発明の精神と範囲から逸脱することなく、多様な変形が可能なことは明らかであろう。

１０システム
１２被試験デバイス（ＤＵＴ）
１４第１ソース・メジャーメント・ユニット
１６Ｈｉ入力端子
１８ Sense Ｈｉ入力端子
２０Ｌｏ入力端子
２２第１終端抵抗器
２４第１ガード・コンデンサ
２６第１ガード抵抗器
２８第２ガード・コンデンサ
３０第２終端抵抗器
３２第３ガード・コンデンサ
３４第２ガード抵抗器
３６第４ガード・コンデンサ
３８接地コンデンサ
４０第３ガード抵抗器
４２終端グランド端子
４４試験ポイント
４６試験ポイント
４８試験ポイント
４９３軸ケーブル
５０中心信号導体
５２中間導体
５４外側シールド
５６３軸ケーブル
５８中間導体
６０中心信号導体
６２外側シールド
６４３軸ケーブル
６６中心信号導体
６７中間導体
６８外側シールド
７０ノード
７２ノード
７４ノード
１１４第２ソース・メジャーメント・ユニット
１１６Ｈｉ入力端子
１１８ Sense Ｈｉ入力端子
１２０Ｌｏ入力端子
１２２第１終端抵抗器
１２４第１ガード・コンデンサ
１２６第１ガード抵抗器
１２８第２ガード・コンデンサ
１３０第２終端抵抗器
１３２第３ガード・コンデンサ
１３４第２ガード抵抗器
１３６第４ガード・コンデンサ
１３８接地コンデンサ
１４０第３ガード抵抗器
１４２終端グランド端子
１４４試験ポイント
１４６試験ポイント
１４８試験ポイント
１４９３軸ケーブル
１５０中心信号導体
１５２中間導体
１５４外側シールド
１５６３軸ケーブル
１５８中間導体
１６０中心信号導体
１６２外側シールド
１６４３軸ケーブル
１６６中心信号導体
１６７中間導体
１６８外側シールド

Claims

被試験デバイスの試験方法であって、
少なくとも中心信号導体、外側シールド及び中間導体をそれぞれ有する少なくとも第１、第２及び第３三軸ケーブルからなる第１セットに、少なくとも第１、第２及び第３試験ポイントを含む第１ソース・メジャーメント・ユニット（ＳＭＵ）を、該第１ＳＭＵの上記第１、第２及び第３試験ポイントのそれぞれが上記第１、第２及び第３三軸ケーブルそれぞれの上記中心信号導体の第１端部に接続されると共に上記第１、第２及び第３三軸ケーブルそれぞれの上記外側シールドがグラウンドに接続されるようにして、接続する処理と、
上記第１及び第２三軸ケーブルそれぞれの第２端部を上記被試験デバイスの第１ノードに接続し、上記第３三軸ケーブルの第２端部を上記被試験デバイスの第２ノードに接続する処理と、
少なくとも中心信号導体、外側シールド及び中間導体をそれぞれ有する少なくとも第４、第５及び第６三軸ケーブルからなる第２セットに、少なくとも第１、第２及び第３試験ポイントを含む第２ＳＭＵを、該第２ＳＭＵの上記第１、第２及び第３試験ポイントのそれぞれが上記第４、第５及び第６三軸ケーブルそれぞれの上記中心信号導体の第１端部に接続されると共に上記第４、第５及び第６三軸ケーブルそれぞれの上記外側シールドが上記グラウンドに接続されるようにして、接続する処理と、
上記第４及び第５三軸ケーブルそれぞれの第２端部を上記被試験デバイスの第３ノードに接続し、上記第６三軸ケーブルの第２端部を上記被試験デバイスの上記第２ノードに接続する処理と、
を具え、
上記第１及び第２ＳＭＵのそれぞれが、
上記第１試験ポイントに電気的に結合される第１端子と、
上記第２試験ポイントに電気的に結合される第２端子と、
上記第３試験ポイントと電気的に結合される第３端子とを含み、
上記第１端子は、
上記第１端子と直列に電気的に結合される第１終端抵抗器と、
該第１終端抵抗器と直列に電気的に結合される第１及び第２ガード・コンデンサと、
上記第１ガード・コンデンサ及び上記第２ガード・コンデンサと電気的に結合される第１ガード抵抗器とを有し、
上記第２端子は、
上記第２端子と直列に電気的に結合される第２終端抵抗器と、
該第２終端抵抗器と直列に電気的に結合される第３及び第４ガード・コンデンサと、
上記第３ガード・コンデンサ及び上記第４ガード・コンデンサと電気的に結合される第２ガード抵抗器とを有し、
上記第３端子は、上記第２ガード・コンデンサ及び上記第４ガード・コンデンサと電気的に接続されると共に、接地コンデンサを介して上記グラウンドと電気的に結合され、
上記第１ＳＭＵは、上記第１及び第２三軸ケーブルの上記中間導体にそれぞれ電気的に結合される第３ガード抵抗器を更に含み、
上記第２ＳＭＵは、上記第４及び第５三軸ケーブルの上記中間導体にそれぞれ電気的に結合される第３ガード抵抗器を更に含み、
上記第１ＳＭＵの上記第１、第２及び第３ガード抵抗器に上記第１ＳＭＵの上記第１及び第２端子の電圧に応じた電圧を印加すると共に、上記第２ＳＭＵの上記第１、第２及び第３ガード抵抗器に上記第２ＳＭＵの上記第１及び第２端子の電圧に応じた電圧を印加する被試験デバイスの試験方法。
被試験デバイスの試験システムであって、
少なくとも中心信号導体、外側シールド及び中間導体をそれぞれ有する少なくとも第１、第２及び第３三軸ケーブルからなる第１セットであって、上記第１、第２及び第３三軸ケーブルそれぞれの上記外側シールドがグラウンドに接続される上記第１セットと、
少なくとも第１、第２及び第３試験ポイントを含む第１ソース・メジャーメント・ユニット（ＳＭＵ）であって、該第１ＳＭＵの上記第１、第２及び第３試験ポイントのそれぞれが、上記第１、第２及び第３三軸ケーブルそれぞれの上記中心信号導体の第１端部に接続される上記第１ＳＭＵと、
少なくとも中心信号導体、外側シールド及び中間導体をそれぞれ有する少なくとも第４、第５及び第６三軸ケーブルからなる第２セットであって、上記第４、第５及び第６三軸ケーブルそれぞれの上記外側シールドが上記グラウンドに接続される上記第２セットと、
少なくとも第１、第２及び第３試験ポイントを含む第２ＳＭＵであって、該第２ＳＭＵの上記第１、第２及び第３試験ポイントのそれぞれが、上記第４、第５及び第６三軸ケーブルそれぞれの上記中心信号導体の第１端部に接続される上記第２ＳＭＵと、
上記第１及び第２三軸ケーブルそれぞれの第２端部と接続される上記被試験デバイスの第１ノードと、
上記第３三軸ケーブルの第２端部及び上記第６三軸ケーブルの第２端部と接続される上記被試験デバイスの第２ノードと、
上記第４及び第５三軸ケーブルそれぞれの第２端部と接続される上記被試験デバイスの第３ノードと
を具え、
上記第１及び第２ＳＭＵのそれぞれが更に、
上記第１試験ポイントに電気的に結合される第１端子と、
上記第２試験ポイントに電気的に結合される第２端子と、
上記第３試験ポイントと電気的に結合される第３端子とを含み、
上記第１端子は、
上記第１端子と直列に電気的に結合される第１終端抵抗器と、
該第１終端抵抗器と直列に電気的に結合される第１及び第２ガード・コンデンサと、
上記第１ガード・コンデンサ及び上記第２ガード・コンデンサと電気的に結合される第１ガード抵抗器を有し、
上記第２端子は、
上記第２端子と直列に電気的に結合される第２終端抵抗器と、
該第２終端抵抗器と直列に電気的に結合される第３及び第４ガード・コンデンサと、
上記第３ガード・コンデンサ及び上記第４ガード・コンデンサと電気的に結合される第２ガード抵抗器とを有し、
上記第３端子は、上記第２ガード・コンデンサ及び上記第４ガード・コンデンサと電気的に接続されると共に、接地コンデンサを介して上記グラウンドと電気的に結合され、
上記第１ＳＭＵは、上記第１及び第２三軸ケーブルの上記中間導体にそれぞれ電気的に結合される第３ガード抵抗器を更に含み、
上記第２ＳＭＵは、上記第４及び第５三軸ケーブルの上記中間導体にそれぞれ電気的に結合される第３ガード抵抗器を更に含み、
上記第１ＳＭＵの上記第１、第２及び第３ガード抵抗器に上記第１ＳＭＵの上記第１及び第２端子の電圧に応じた電圧を印加すると共に、上記第２ＳＭＵの上記第１、第２及び第３ガード抵抗器に上記第２ＳＭＵの上記第１及び第２端子の電圧に応じた電圧を印加する被試験デバイスの試験システム。