JP6529092B2 - マルチインターバルタイマ装置、その制御方法および制御プログラム - Google Patents

Description

本発明は、複数のタイマの残り時間を示すタイマ値を管理するマルチインターバルタイマに関し、詳しくはその制御装置、制御方法及び制御プログラムに関する。

この種のマルチインターバルタイマは、一般に、複数のタイマのタイマ値を格納するタイマメモリと、タイムアウトしたタイマのタイマ番号を外部装置へ出力するまで一時的に格納するタイムアウトバッファと、タイマメモリ及びタイムアウトバッファを制御する制御部とを備えている（例えば特許文献１参照）。

比較的大きなタイマ数を持つマルチインターバルタイマにおいて、タイマ数と同規模か比較的多数のタイマ番号を格納できるタイムアウトバッファを用いて構成すると、一回のタイマ更新周期内で多くのタイマが同時にタイムアウトした場合に、外部装置であるＣＰＵ（Central Processing Unit）の処理がオーバーフローし、ＣＰＵの処理が一回のタイマ更新周期内で終わらないという問題があった。

また、ＣＰＵの処理能力を考慮しタイマ数に比較してタイムアウトバッファの数を減らしたマルチインターバルタイマにおいても、一回のタイマ更新周期内で多くのタイマがタイムアウトした場合、タイムアウトバッファがフル状態になった後にタイムアウトしたタイマ番号がタイムアウトバッファに書き込まれず破棄されたり、先にタイムアウトしたタイマ番号がタイムアウトバッファから押し出されたりするという問題があった。

このような問題に対して、次の特許文献２が開示されている。特許文献２には、次のタイマ装置が記載されている。ＲＡＭ（Random access memory）にはタイマ毎の残り時間を示すタイマ値が格納され、カウント処理部によってタイマ値の更新及びタイムアウトの検出が行なわれる。タイムアウトしたタイマのタイマ番号は、タイムアウト番号バッファに順次記憶され、外部インタフェースを介して外部装置へ出力される。タイムアウト番号バッファがフルに記憶されているときは、ＲＡＭにタイムアウト状態を保持する。

特許文献２では、タイムアウトバッファがフル状態の場合に新たにタイマがタイムアウトしたときは、そのタイマ番号をタイムアウトバッファに書き込まず、そのタイマ値をタイムアウト状態に保持する構成となっている（段落００２１）。この構成では、外部装置は、本来のタイムアウトになるべき時間が不明となるため、正確な時間管理ができないという問題があった。

この問題に対して、発明者は、タイムアウトバッファがフル状態のときにタイムアウトしたタイマの通知漏れを防ぐとともに、そのタイマについて本来のタイムアウトになるべき時間の情報も得られる、マルチインターバルタイマ等を特許文献３で開示している。

特開２０００−２１４２７４号公報 特開２００５−０３０９５７号公報 特許第５９０７５５８号公報

比較的大きなタイマ数を持つマルチインターバルタイマ回路において、タイマ数と同規模か比較的多数のタイマ番号を格納出来るタイムアウトバッファを用いて構成すると、同一タイマ更新周期内で多くのタイマが同時にタイムアウトした場合に、ＣＰＵの処理がオーバーフローし、ＣＰＵの処理がタイマ周期内で終わらないという問題点が有った。

また、ＣＰＵの処理能力を考慮しタイマ数に比較してタイムアウトバッファの数を減らした回路においても、同一タイマ更新周期内で多くのタイマがタイムアウトした場合、タイムアウトバッファがフル状態になった後にタイムアウトしたタイマ番号がタイムアウトバッファに書き込まれず破棄されてしまうか、先にタイムアウトしたタイマ番号がタイムアウトバッファから押し出されてしまうという問題が有った。

これらの問題を解決した特許文献３であるが、タイムアウト回数情報で表現出来る最大値を超えてタイムアウトバッファフル状態でのタイムアウト処理が発生した場合、次にタイムアウトする時までに正確なタイムアウト回数情報を通知できないという問題が有った。

さらに、更新周期内で複数のタイマを順番に更新処理するタイマにおいては、タイマ更新順が遅いタイマほどタイムアウトバッファフル状態でタイムアウト処理が出来ない可能性が高くなるという問題も見出せる。

本発明の目的は、上記課題に鑑みて成されたものであり、タイムアウトバッファがフル状態のときにタイムアウトしたタイマの通知漏れを防ぎ 且つ そのタイマについて本来のタイムアウトになるべき時間の情報も次にタイムアウトする時までに判読可能に通知できる、マルチインターバルタイマ装置、その制御方法、及び制御プログラムを提供することにある。

本発明の一実施形態に係るマルチインターバルタイマ装置は、複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、前記優先情報が優先の場合にタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファと、タイムアウト処理を逐次実行する過程で、前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択して、タイムアウト処理を実行する、制御手段と、を具備する。

本発明の一実施形態に係るマルチインターバルタイマ装置の制御方法は、複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、タイムアウト処理を逐次実行する制御手段とを具備するマルチインターバルタイマ装置の制御方法であって、該マルチインターバルタイマ装置は、前記優先情報が優先の場合にタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファを具備し、前記制御手段は、タイムアウト処理を逐次実行する過程で、前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択し、選択した前記タイムアウトバッファ又は前記優先タイムアウトバッファの一方でタイムアウト処理を実行する。

本発明の一実施形態に係るマルチインターバルタイマ装置用制御プログラムは、複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、タイムアウト処理を逐次実行する制御手段とを具備するマルチインターバルタイマ装置の制御プログラムであって、該マルチインターバルタイマ装置は、優先権が付与されたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファを具備し、該制御プログラムは、前記制御手段を、タイムアウト処理を逐次実行する過程で、前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択して、タイムアウト処理を実行するように動作させる。

本発明によれば、タイムアウトバッファがフル状態のときにタイムアウトしたタイマの通知漏れを防ぎ 且つ そのタイマについて本来のタイムアウトになるべき時間の情報も次にタイムアウトする時までに判読可能に通知できる、マルチインターバルタイマ装置、その制御方法、及び制御プログラムを提供できる。

第１の実施形態のマルチインターバルタイマ装置１を示すブロック図である。 タイマメモリ２０に格納する複数のタイマのタイマ値、タイムアウト回数、及び優先情報の格納方式を例示した説明図である。 第１の実施形態のマルチインターバルタイマ装置１の制御方法を例示したフローチャートである。 第２の実施形態のマルチインターバルタイマ装置２を示すブロック図である。 第２の実施形態のマルチインターバルタイマ装置２の制御方法を例示したフローチャートである。 第２の実施形態のマルチインターバルタイマ装置２の変形例を示すブロック図である。 第３の実施形態に係るマルチインターバルタイマ回路の一構成例を示すブロック図である。 マルチインターバルタイマ回路１０２全体の処理を表したフローチャートである。 タイマ０のタイマ更新時のタイミングチャート（その１）である。 タイマ０のタイマ更新時のタイミングチャート（その２）である。 タイマ０のタイマ更新時のタイミングチャート（その３）である。 タイマ０のタイマ更新時のタイミングチャート（その４）である。

本発明の実施形態を図面に基づいて説明する。

［第１の実施形態］
図１は、一実施形態のマルチインターバルタイマ装置１を示すブロック図である。

マルチインターバルタイマ装置１は、制御部１０、タイマメモリ２０、タイムアウト用のバッファ３０を含み構成されている。タイムアウト用のバッファ３０には、タイムアウトバッファ３１と優先タイムアウトバッファ３２が設けられる。

タイマメモリ２０は、図２に例示するように、複数のタイマのタイマ値、タイムアウト情報（タイムアウト回数）、及び優先情報を格納する領域が確保されている。図２に示した例では、タイマ０からタイマ４０９５までの計４０９６のタイマが、１４ｂｉｔで表せる数までカウント可能であり、更にタイムアウト回数のカウント、優先情報の優先／非優先の設定可能にメモリ領域が確保されている。本例では、優先情報は１ｂｉｔで表し、タイムアウト情報は２ｂｉｔでタイムアウト回数の最大値を“３”までカウントできる。このタイムアウト回数の最大値の次の値が優先処理値になる。

タイムアウトバッファ３１は、タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納する。

優先タイムアウトバッファ３２は、優先情報が優先の場合にタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納する。

制御部１０は、タイムアウト処理を逐次実行する過程で、タイマメモリに格納されている優先情報に基づいて、タイムアウトバッファ３１及び優先タイムアウトバッファ３２の一方を選択して、タイムアウト処理を実行する。

次に、マルチインターバルタイマ装置１の制御方法を説明する。

マルチインターバルタイマ装置１は、例えば外部装置から設定された値や規定値を各タイマでカウントする。

マルチインターバルタイマ装置１は、タイムアウト処理を逐次実行する制御部１０を具備して、各タイマが優先設定されているかに従って異なる動作を行う。

図３は、マルチインターバルタイマ装置１の制御方法を示したフローチャート例である。

制御部１０は、多数動作させているタイマ内の任意タイマがタイムアウト（タイマ値が設定値になった）ことを検出する（Ｓ１０１）。

制御部１０は、タイムアウトさせる任意タイマが優先設定されているか判別し、優先設定されていれば優先タイムアウトバッファ３２を用いてタイムアウト処理を実施する（Ｓ１０２のＹＥＳ）。

他方、優先設定されていなければ、制御部１０は、空きがあればタイムアウトバッファ３１を用いてタイムアウト処理を実施する（Ｓ１０２のＮＯ）。

このフローを有することで、事後的にタイムアウトバッファ３１のフル状態が解消した際に、タイムアウト回数を情報元として該当タイマのタイムアウトしたタイミングを外部装置が判読可能になる。

なお、外部装置へのタイマのタイムアウト出力方法は、特に限定しないものの、例えば、情報を外部装置の持つメモリに書き込むこととしてもよいし、外部装置への割り込み命令やバッファへのリード命令等を組み合わせて読み取らせるようにしてもよい。

［第２の実施形態］
図４は、第２の実施形態のマルチインターバルタイマ装置２を示すブロック図である。

マルチインターバルタイマ装置２は、マルチインターバルタイマ装置１と同様に、制御部１０’、タイマメモリ２０、タイムアウト用のバッファ３０を含み構成されている。タイムアウト用のバッファ３０には、タイムアウトバッファ３１と優先タイムアウトバッファ３２が設けられる。

マルチインターバルタイマ装置２の制御部１０’は、タイマ値更新部１１と、タイムアウト検出部１２と、タイムアウトバッファ状態検出部１３と、タイムアウト処理部１４を含み構成されている。

タイマ値更新部１１は、複数のタイマをそれぞれカウントしてカウント結果をタイマメモリ２０に書き込む。

タイムアウト検出部１２は、何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを検出する。

タイムアウトバッファ状態検出部１３は、タイムアウトバッファ３１がフル状態であるか否かを検出する。

タイムアウト処理部１４は、タイマ値更新部１１によるカウントが実行されて、タイムアウト検出部１２によって何れかのタイマのタイマ値が規定値になったことが通知された際に、タイムアウトバッファ状態検出部１３からタイムアウトバッファ３１がフル状態であることの通知を受けている場合には、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、カウントを継続し、更に、該当タイマのタイムアウト回数が優先処理値に達する時に、優先して当該タイマのタイムアウト処理を優先タイムアウトバッファ３２を用いて実行する。

制御部１０’は、上記構成要素が連動して動作することで以下のように動作する。なお、カウントの規定値や優先情報は、外部装置から設定されたり、規定値を用いればよい。

制御部１０’は、タイムアウト処理を逐次実行する過程で、タイマ値が規定値になってタイムアウトしたタイマのタイマ番号及びタイムアウト回数をタイムアウトバッファ３１を用いて外部装置に出力する。

また、制御部１０’は、タイムアウト処理を逐次実行する過程で、タイムアウトバッファ３１がフル状態である場合に 何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、カウントを継続する。この際、タイムアウトバッファ３１にタイムアウトしたタイマのタイマ番号及びタイムアウト回数を書き出さない。このため、タイムアウトしたタイマのタイマ番号やタイムアウト回数の情報を失わない。

更に、制御部１０’は、タイムアウト処理を逐次実行する過程で、タイムアウトバッファ３１がフル状態である場合に 何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウト回数が優先処理値に達する時に、優先して当該タイマのタイムアウト処理を優先タイムアウトバッファを用いて実行する。なお、タイムアウト処理は、即座に実施することとしても良いし、次のカウント周期に成ってから実施するようにしてもよい。

図５は、マルチインターバルタイマ装置２の制御方法を示したフローチャート例である。マルチインターバルタイマ装置２は、制御部１０’の働きによって、各タイマが優先設定されているか、タイムアウトバッファがフル状態になっていないか、各タイマのタイムアウト回数が許容値であるか、に従って異なる動作を行う。

制御部１０’は、多数動作させているタイマ内の任意タイマがタイムアウト（タイマ値が設定値になった）ことを検出する（Ｓ１０１）。

制御部１０’は、タイムアウトさせる任意タイマが優先設定されているか判別し、優先設定されていれば優先タイムアウトバッファ３２を用いてタイムアウト処理を実施する（Ｓ１０２のＹＥＳ）。

他方、タイムアウトさせる任意タイマが優先設定されているか判別し、優先設定されていなければ、制御部１０’は、タイムアウトバッファ３１がフル状態であるか判別し、空きがあればタイムアウトバッファ３１を用いてタイムアウト処理を実施する（Ｓ１０３のＮＯ）。

その一方、タイムアウトさせる任意タイマが優先設定されておらず、タイムアウトバッファ３１がフル状態である場合、制御部１０’は、タイマメモリ２０に書き込めるタイムアウト回数が許容値であるか判別し、許容値であればタイムアウト回数をカウントする（Ｓ１０４のＹＥＳ、Ｓ１０５）。

このフローを有することで、事後的にタイムアウトバッファ３１のフル状態が解消した際に、タイムアウト回数を情報元として該当タイマのタイムアウトしたタイミングを外部装置が判読可能になる。

また、タイムアウトさせる任意タイマが優先設定されておらず、タイムアウトバッファ３１がフル状態であり、タイマメモリ２０に書き込めるタイムアウト回数が許容値を超える場合、制御部１０’は、優先情報を優先に設定して当該タイマのタイムアウト処理を優先して実行する（Ｓ１０４のＮＯ、Ｓ１０６）。

このフローを有することで、即座に若しくは次のカウント周期に、当該タイマは他のタイマに優先して、優先タイムアウトバッファ３２を使用して、タイムアウト処理を実行する。このため、タイムアウト回数を情報元として該当タイマのタイムアウトしたタイミングを外部装置が判読可能であるとともに、タイムアウトしたタイマのタイマ番号やタイムアウト回数の情報を失わないでマルチインターバルタイマ装置２を動作させ続けることが可能になる。

なお、外部装置へのタイマのタイムアウト出力方法は、特に限定しないものの、例えば、情報を外部装置の持つメモリに書き込むこととしてもよいし、外部装置への割り込み命令やバッファへのリード命令等を組み合わせて読み取らせるようにしてもよい。

また、優先タイムアウトバッファ３２に保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、を別個に具備して、各々任意のタイミングで各情報を取得可能に構成してもよい。この構成によれば、外部装置側の読取タイミングを外部装置が決めることが可能になり、且つ外部装置が優先設定されていたタイマの情報であるか、優先設定されていないタイマの情報であるか判読可能になる。

また、図６に示すように、タイムアウトバッファ３１に保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数に優先して、優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する通知選択部１５を設けてもよい。この通知選択部１５を設けることで、外部装置側に何ら変更を加えることなく、マルチインターバルタイマ装置１を、既存のマルチインターバルタイマ装置に置き換えて組み入れることが可能になる。

マルチインターバルタイマ装置２は、上記構成を具備することで、タイムアウトバッファがフル状態のときにタイムアウトしたタイマの通知漏れを防ぎ 且つ そのタイマについて本来のタイムアウトになるべき時間の情報も次にタイムアウトする時までに外部装置に正確に通知可能になる。

［第３の実施形態］
図７は、第３の実施形態のマルチインターバルタイマ装置を示すブロック図である。図７（ａ）は、通知選択部を有する構成であり、図７（ｂ）は、通知選択部を設けずに複数のＣＰＵ割り込みチャネルを設ける構成である。本構成例では、マルチインターバルタイマ装置の一部を電気回路で置換している。

図７にあるＣＰＵ１０１は、マルチインターバルタイマ回路１０２の外部装置にあたる。

マルチインターバルタイマ回路１０２は、タイマＲＡＭ１０４とタイムアウトバッファ１１１と優先タイムアウトバッファ１１２を除く構成要素がマルチインターバルタイマ装置３の制御部にあたる。また、タイマＲＡＭ１０４は、タイマメモリにあたる。

このＣＰＵ１０１は、タイマ値とタイマ動作開始設定、その他 各種制御情報の書き込みと読み出しと共に、タイムアウト割り込みによりタイムアウトバッファ１１１若しくは優先タイムアウトバッファ１１２に格納されたタイマ番号等の所要情報を適宜読み出す。

ＣＰＵアクセス制御部１０３は、ＣＰＵ１０１からの各種ＣＰＵアクセスを検出し、タイマ側の制御信号の生成やＣＰＵリードアクセス時にリードデータの出力を受け持つプロセッサである。

タイマＲＡＭ１０４は、タイマ数分のアドレスと、アドレス毎にタイマ設定範囲とタイムアウト情報と優先情報分のメモリエリアを持ち、動作中にタイマ毎のタイマ値とタイムアウト回数情報と優先情報が逐次格納されるメモリ素子である。

図２に例示したメモリ領域のように、タイマＲＡＭ１０４は、アドレスで指定可能なタイマごとに、タイマ値を１４ビット、タイムアウト回数情報を２ビット、優先情報を１ビットの計１７ビットデータ長のメモリ領域を確保している。このため、このタイマＲＡＭ１０４のメモリ領域では、各タイマのカウント範囲を更新周期×１６３８３、タイムアウトバッファがフル状態でのタイムアウト回数を３回まで計数可能である。また、各タイマのタイマ値と優先情報はＣＰＵ１０１から直接指示された値を書き込むことが可能に構成される。

タイマアドレス制御部１０５は、ＣＰＵアクセス制御部１０３から入力されたタイマＯＮ信号をトリガにタイマ更新の為のタイマ番号（タイマＲＡＭアドレス）の生成を行う回路である。

アクセス調停部１０６は、ＣＰＵアクセス制御部１０３からタイマＲＡＭ１０４へのタイマ値のリードライトアクセスとタイマ更新によるタイマＲＡＭ１０４へのリードライトアクセスとを調停し、アドレス選択信号、データ選択信号、タイムアウトバッファライト信号を生成する回路である。

アドレス選択部１０７は、アクセス調停部１０６から出力されるアドレス選択信号により、ＣＰＵアクセスとタイマ更新時のＲＡＭアドレスを選択する回路である。

ＲＡＭライト制御部１０８は、タイマＲＡＭ１０４のライトパルスを正成する回路である。

ライトデータ選択部１０９は、アクセス調停部１０６から出力されるデータ選択信号により、ＣＰＵアクセスとタイマ更新時のＲＡＭライトデータ（更新タイマ値とタイムアウト回数情報と優先情報）を選択する回路である。

タイマ更新制御部１１０は、タイマ更新時にタイマＲＡＭ１０４からリードしたタイマ値とタイムアウトバッファ１１１のバッファフル状態とによりタイムアウト可能かどうかを判断し、タイムアウト情報とタイマ更新データとタイムアウトバッファライト信号を出力する回路である。

タイムアウト情報・優先情報生成部１１４は、タイマ更新時にタイマＲＡＭ１０４からリードしたタイムアウト回数情報とタイマ更新制御部１１０からのタイムアウト情報によりタイムアウト回数情報を新たに設定する回路である。また、タイムアウト情報・優先情報生成部１１４は、タイマ更新時にタイマＲＡＭ１０４からリードした優先情報とタイマ更新制御部１１０からのタイムアウト情報により優先情報を新たに設定し、任意のタイマの優先設定時に優先タイムアウトバッファライト信号を出力する回路である。

タイムアウトバッファ１１１は、タイマごとに、タイマアドレス制御部１０５から出力されるタイマ番号とタイムアウト情報・優先情報生成部１１４から出力されるタイムアウト回数情報を格納する。

優先タイムアウトバッファ１１２は、タイムアウト情報・優先情報生成部１１４から出力される優先タイムアウトバッファライト信号でタイマアドレス制御部１０５から出力されるタイマ番号と、タイムアウト情報・優先情報生成部１１４から出力されるタイムアウト回数情報と、優先情報と、を格納するメモリ素子である。

通知選択部１１３は、タイムアウトバッファ１１１と優先タイムアウトバッファ１１２からの割り込みをＣＰＵ１０１に選択して出力する回路である。この回路は、ＣＰＵ１０１側に通知するタイムアウト情報を選択する回路である。

なお、図７（ｂ）に示したように、通知選択部１１３を設けずに、優先タイムアウトバッファ１１２に保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数をＣＰＵ１０１に出力する出力系統（ＣＰＵ割り込み０チャネル）と、タイムアウトバッファ１１１に保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数をＣＰＵ１０１に出力する出力系統（ＣＰＵ割り込み１チャネル）と、を別個に設けてもよい。この構成によれば、各チャネルの読取タイミングをＣＰＵ１０１が決めることが可能になり、且つＣＰＵ１０１が優先設定されていたタイマの情報であるか、優先設定されていないタイマの情報であるか判読可能になる。

上記回路構造を有するマルチインターバルタイマ回路１０２は、以下のように動作する。

図８は、マルチインターバルタイマ回路１０２全体の処理を表したフローチャートである。また、図９から図１２は、各メモリ状態での計数に係るタイミングチャートである。

以下、マルチインターバルタイマ回路１０２全体の処理を図８から図１２を参照して説明する。

最初に、ＣＰＵ１０１は、タイマ数分のアドレスエリアを持つタイマＲＡＭ１０４にタイマ初期値の設定を行う。この際必要に応じて、ＣＰＵ１０１は、所望のタイマに対して優先情報（優先フラグ）を該当メモリ領域に付与してもよい。

ＣＰＵ１０１側からの入力（メモリ値等のライトアクセス）を受け付けて、マルチインターバルタイマ回路１０２（ＣＰＵアクセス制御部１０３）は、アクセス調停部１０６にリクエスト信号を出力する。

ＣＰＵアクセス制御部１０３は、アクセス調停部１０６からアクノリッジ信号が返送されたらＣＰＵアドレスとＣＰＵライトデータを出力する。その時、アクセス調停部１０６から出力されるアドレス選択信号とデータ選択信号を受けて、アドレス選択部１０７とライトデータ選択部１０９は、ＣＰＵアクセス制御部１０３が出力するＣＰＵアドレスとＣＰＵライトデータを選択し、タイマＲＡＭ１０４の指定領域に該当データ（タイマ初期値）を書き込む。この時、タイムアウト回数情報エリアには“０”を書き込み、初期状態で優先設定しないタイマの場合は優先情報に“０”、初期状態で優先設定するタイマの場合は優先情報に“１”を書き込む。

各タイマのタイマ初期値のライトが終了した後、ＣＰＵ１０１はタイマ動作ＯＮを設定する。ＣＰＵ１０１からのタイマ動作ＯＮ設定を受け付けて、ＣＰＵアクセス制御部１０３は、タイマアドレス制御部１０５にタイマＯＮ信号を出力する。

タイマアドレス制御部１０５は、タイマＯＮ信号をトリガとして、タイマ０からタイマ４０９５までのタイマ番号（タイマＲＡＭ１０４の該当アドレス）の生成を開始し、更新周期毎にタイマ０からタイマ４０９５までのタイマ番号を順番に出力する。

各タイマの更新は、タイマアドレス制御部１０５で生成したタイマ番号に従って順番に実施される。また、各タイマの更新の動作信号は、タイマアドレス制御部１０５からアクセス調停部１０６に出力されるリクエスト信号のタイミングに従ってアクセス調停部１０６で生成される。

以下、フローチャートと共にタイミングチャートを用いてマルチインターバルタイマ回路１０２の動作を説明する。

図９のタイミングチャートは、通常のタイマ更新時のタイミングを示している。
まず、タイマ更新制御部１１０は、タイマＲＡＭ１０４からタイマ０のタイマ値“ｎ”をリードしたら、次にタイマ値をデクリメントし、デクリメントしたタイマ値“ｎ−１”をタイマＲＡＭ１０４のタイマ０のアドレス領域にライトする。同様に、タイマ更新制御部１１０は、順番にタイマ１からタイマ４０９５までのタイマ更新を行う。タイマ更新制御部１１０は、次のタイマ更新周期タイミングが来たら、再度タイマ０から順にタイマ更新を繰り返し、全てのタイマがタイムアウト（タイマ値“０”）となるまでタイマ値の更新を継続する。

図１０のタイミングチャートは、タイムアウトバッファ１１１がエンプティ状態（空き有り状態）でタイマ０がタイムアウトした場合のタイミングを示している。タイムアウトバッファ１１１に空きが有る状態では、タイマＲＡＭ１０４からタイマ０のタイマ値“１”をリードしたら、次にタイマ値をデクリメントし、デクリメントしたタイマ値がタイムアウトする値“０”ならばタイムアウトバッファにタイマ番号である“０”をライトすると共に、タイマＲＡＭ１０４のタイマ値を“０”（タイマ停止）に更新する。次に、タイマ更新制御部１１０は、順番にタイマ１からタイマ４０９５までのタイマ更新を行う。なお、タイマ停止のタイマはタイマＲＡＭ１０４の該当領域の更新は行わない。

図１１のタイミングチャートは、タイムアウトバッファ１１１がフル状態（空きなし状態）でタイマ０がタイムアウトした場合のタイミングを示している。タイムアウトバッファ１１１がフル状態では、タイマ更新制御部１１０は、タイマＲＡＭ１０４からリードしたタイマ値“１”のデクリメントは行わずタイマ値“１”をそのままタイマＲＡＭ１０４に書き戻す。一方、タイマ更新制御部１１０は、タイムアウト情報・優先情報生成部１１４にタイムアウト情報を通知する。タイムアウト情報・優先情報生成部１１４は、タイマＲＡＭ１０４からリードしたタイムアウト回数情報“０”をインクリメントしてタイマＲＡＭ１０４に書き戻す。

一般には次の更新周期の前にタイムアウトバッファ１１１に空きが出来ている為、タイマ更新制御部１１０は、次のタイマ０の更新時にタイマ値“１”をデクリメントしてタイマ値“０”とできる。このタイミングで、更新制御部１１０は、タイムアウトバッファ１１１にタイマ番号とタイムアウト回数情報をライトし、タイマ値“０”をタイマＲＡＭ１０４に書き戻す。

図１２のタイミングチャートは、タイムアウト回数情報が３（ＭＡＸ値）かつタイムアウトバッファ１１１がフル状態でタイマ０がタイムアウトした場合のタイミングを示している。優先情報が非優先状態（すなわち“０”）、タイムアウトバッファ１１１がフル状態、タイマＲＡＭ１０４からリードしたタイムアウト回数情報が“３”（ＭＡＸ値）、且つ、タイマ値“１”の場合、タイマ更新制御部１１０は、（図１０の場合と同様に）、タイマＲＡＭ１０４からリードしたタイマ値“１”のデクリメントは行わずタイマ値“１”をそのままタイマＲＡＭ１０４に書き戻す。一方、タイマ更新制御部１１０は、タイムアウト情報・優先情報生成部１１４にタイムアウト情報を通知する。タイムアウト情報・優先情報生成部１１４は、タイムアウト情報を受け付けて、タイマＲＡＭ１０４からリードしたタイムアウト回数情報“３”をインクリメントせずにタイマＲＡＭ１０４にタイムアウト回数情報“３”書き戻すと共に、優先情報の優先状態（すなわち“１”）をタイマＲＡＭ１０４の該当タイマの優先情報アドレスに書き込む。この処理によって、任意のタイマのタイムアウト回数が優先処理値に達する時に、優先情報を優先に設定できる。

次の更新周期では、当該タイマのついては優先情報が既に優先状態である“１”である為、タイムアウト情報・優先情報生成部１１４から優先タイムアウトバッファライト信号が出力され、優先タイムアウトバッファ１１２にタイマ番号（すなわち“０”）とタイムアウト回数情報（すなわち“３”）をライトし、タイマ値“０”をタイマＲＡＭ１０４に書き戻すことになる。

各回路素子が上記のように動作することによって、マルチインターバルタイマ回路１０２は、タイマアウト保留回数がカウント上限値を超えるまで連続したタイマについて、優先してタイムアウトさせる事が可能になり、タイムアウト処理保留回数のオーバーフローを極力防止し、ＣＰＵ１０１でのタイムアウト時間の管理をより確実に実施可能できる。

また、更新周期内で複数のタイマを順番に更新処理するタイマ回路においては、タイマ更新順が遅いタイマほどタイムアウトバッファフル状態でタイムアウト処理が出来ない可能性が高くなる点についても、ＣＰＵ１０１から優先設定を受け付け可能とした事によりタイマ番号によらずタイマの優先順位を高く設定可能にできる。

以上説明したように、本発明を適用したマルチインターバルタイマ装置は、タイムアウトバッファがフル状態のときにタイムアウトしたタイマの通知漏れを防ぎ 且つ そのタイマについて本来のタイムアウトになるべき時間の情報も次にタイムアウトする時までに判読可能に通知できる、マルチインターバルタイマ装置、その制御方法、及び制御プログラムを提供できる。

なお、実施形態を例示して本発明を説明した。しかし、本発明の具体的な構成は前述の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更があってもこの発明に含まれる。例えば、上述した実施形態のブロック構成の分離併合、手順の入れ替えなどの変更は本発明の趣旨および説明される機能を満たせば自由であり、上記説明が本発明を限定するものではない。

また、上記の実施形態の一部又は全部は、以下のようにも記載されうる。尚、以下の付記は本発明をなんら限定するものではない。
［付記１］
複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、
タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、
前記優先情報が優先の場合にタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファと、
タイムアウト処理を逐次実行する過程で、前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択して、タイムアウト処理を実行する、制御手段と、
を具備するマルチインターバルタイマ装置。

［付記２］
前記制御手段は、タイムアウト処理を逐次実行する過程で、前記タイムアウトバッファがフル状態である場合に 何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、タイマ値のカウントを継続し、更に、該当タイマのタイムアウト回数が優先処理値に達する時に、前記優先情報を優先に設定して当該タイマのタイムアウト処理を前記優先タイムアウトバッファを用いて実行する、付記１記載のマルチインターバルタイマ装置。

［付記３］
前記制御手段は、
前記複数のタイマをそれぞれカウントして前記タイマメモリに書き込むタイマ値更新手段と、
何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを検出するタイムアウト検出手段と、
前記タイムアウトバッファがフル状態であるか否かを検出するタイムアウトバッファ状態検出手段と、
前記タイマ値更新手段によるカウントが実行されて、前記タイムアウト検出手段によって何れかのタイマのタイマ値が規定値になったことが通知された際に、前記タイムアウトバッファ状態検出手段から前記タイムアウトバッファがフル状態であることの通知を受けている場合には、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、タイマ値のカウントを継続し、
該当タイマのタイムアウト回数が優先処理値に達する時に、優先して当該タイマのタイムアウト処理を前記優先タイムアウトバッファを用いて実行する、
タイムアウト処理手段と、
を含む、付記２に記載のマルチインターバルタイマ装置。

［付記４］
前記外部装置からの通知に基づいて前記タイマメモリに格納される優先情報を設定可能に構成される、付記１から３の何れかに記載のマルチインターバルタイマ装置。

［付記５］
前記タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数に優先して、前記優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力する通知選択部を含む、付記１から４の何れかに記載のマルチインターバルタイマ装置。

［付記６］
前記優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、
前記タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、
を別個に具備する、付記１から４の何れかに記載のマルチインターバルタイマ装置。

［付記７］
前記制御手段は、前記外部装置から任意のタイマについての優先情報を優先に設定する通知を受け付けた際に、当該任意のタイマがタイムアウトした際に、前記優先タイムアウトバッファにタイマ番号及びタイムアウト回数を書き込んで、前記タイムアウトバッファに保持された別のタイマのタイマ番号及びタイムアウト回数に優先して前記外部装置に出力する、付記１から６の何れかに記載のマルチインターバルタイマ装置。

［付記８］
複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、タイムアウト処理を逐次実行する制御手段とを具備するマルチインターバルタイマ装置の制御方法であって、
該マルチインターバルタイマ装置は、前記優先情報が優先の場合にタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファを具備し、
前記制御手段は、タイムアウト処理を逐次実行する過程で、
前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択し、
選択した前記タイムアウトバッファ又は前記優先タイムアウトバッファの一方でタイムアウト処理を実行する、
マルチインターバルタイマ装置の制御方法。

［付記９］
前記マルチインターバルタイマ装置は、タイムアウト処理を逐次実行する過程で、前記タイムアウトバッファがフル状態である場合に 何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、タイマ値のカウントを継続し、更に、該当タイマのタイムアウト回数が優先処理値に達する時に、前記優先情報を優先に設定して当該タイマのタイムアウト処理を前記優先タイムアウトバッファを用いて実行する、付記８記載のマルチインターバルタイマ装置の制御方法。

［付記１０］
前記マルチインターバルタイマ装置は、
前記複数のタイマをそれぞれカウントして前記タイマメモリに書き込み、
何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを検出し、
常時的に前記タイムアウトバッファがフル状態であるか否かを検出し、
カウントが実行されて、何れかのタイマのタイマ値が規定値になったことが通知された際に、前記タイムアウトバッファがフル状態である場合には、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、タイマ値のカウントを継続し、
該当タイマのタイムアウト回数が優先処理値に達する時に、優先して当該タイマのタイムアウト処理を前記優先タイムアウトバッファを用いて実行する、
付記９に記載のマルチインターバルタイマ装置の制御方法。

［付記１１］
前記外部装置からの通知に基づいて前記タイマメモリに格納される優先情報を変更可能である、付記８から１０の何れかに記載のマルチインターバルタイマ装置の制御方法。

［付記１２］
前記タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数に優先して、前記優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力する、付記８から１１の何れかに記載のマルチインターバルタイマ装置の制御方法。

［付記１３］
前記優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、
前記タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、
を別個に具備する、付記８から１２の何れかに記載のマルチインターバルタイマ装置の制御方法。

［付記１４］
前記マルチインターバルタイマ装置は、前記外部装置から任意のタイマについての優先情報を優先に設定する通知を受け付けた際に、当該任意のタイマがタイムアウトした際に、前記優先タイムアウトバッファにタイマ番号及びタイムアウト回数を書き込んで、前記タイムアウトバッファに保持された別のタイマのタイマ番号及びタイムアウト回数に優先して前記外部装置に出力する、付記８から１２の何れかに記載のマルチインターバルタイマ装置の制御方法。

［付記１５］
複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、タイムアウト処理を逐次実行する制御手段とを具備するマルチインターバルタイマ装置の制御プログラムであって、
該マルチインターバルタイマ装置は、優先権が付与されたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファを具備し、
該制御プログラムは、
前記制御手段を、タイムアウト処理を逐次実行する過程で、前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択して、タイムアウト処理を実行する
ように動作させる制御プログラム。

［付記１６］
前記制御手段を、タイムアウト処理を逐次実行する過程で、前記タイムアウトバッファがフル状態である場合に 何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、タイマ値のカウントを継続し、更に、該当タイマのタイムアウト回数が優先処理値に達する時に、前記優先情報を優先に設定して当該タイマのタイムアウト処理を前記優先タイムアウトバッファを用いて実行する、ように動作させる付記１５記載の制御プログラム。

［付記１７］
前記制御手段を、
前記複数のタイマをそれぞれカウントして前記タイマメモリに書き込むタイマ値更新手段と、
何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを検出するタイムアウト検出手段と、
前記タイムアウトバッファがフル状態であるか否かを検出するタイムアウトバッファ状態検出手段と、
前記タイマ値更新手段によるカウントが実行されて、前記タイムアウト検出手段によって何れかのタイマのタイマ値が規定値になったことが通知された際に、前記タイムアウトバッファ状態検出手段から前記タイムアウトバッファがフル状態であることの通知を受けている場合には、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、タイマ値のカウントを継続し、
該当タイマのタイムアウト回数が優先処理値に達する時に、優先して当該タイマのタイムアウト処理を前記優先タイムアウトバッファを用いて実行する、
タイムアウト処理手段、
として動作させる、付記１６に記載の制御プログラム。

［付記１８］
前記制御手段を、前記外部装置からの通知に基づいて前記タイマメモリに格納される優先情報を設定可能に動作させる、付記１５から１７の何れかに記載の制御プログラム。

［付記１９］
前記タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数に優先して、前記優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力する通知選択部を動作させる、付記１５から１８の何れかに記載の制御プログラム。

［付記２０］
前記優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、
前記タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、
を別個に設けて制御する、付記１５から１８の何れかに記載の制御プログラム。

［付記２１］
前記制御手段は、前記外部装置から任意のタイマについての優先情報を優先に設定する通知を受け付けた際に、当該任意のタイマがタイムアウトした際に、前記優先タイムアウトバッファにタイマ番号及びタイムアウト回数を書き込んで、前記タイムアウトバッファに保持された別のタイマのタイマ番号及びタイムアウト回数に優先して前記外部装置に出力する、付記１５から２０の何れかに記載の制御プログラム。

１，２，３ マルチインターバルタイマ装置
１０，１０’ ，１０’’ 制御部
１１ タイマ値更新部
１２ タイムアウト検出部
１３ タイムアウトバッファ状態検出部
１４ タイムアウト処理部
１５ 通知選択部
２０ タイマメモリ
３０ バッファ
３１ タイムアウトバッファ
３２ 優先タイムアウトバッファ
１０１ ＣＰＵ
１０２ マルチインターバルタイマ回路
１０３ ＣＰＵアクセス制御部
１０４ タイマＲＡＭ
１０５ タイマアドレス制御部
１０６ アクセス調停部
１０７ アドレス選択部
１０８ ＲＡＭライト制御部
１０９ ライトデータ選択部
１１０ タイマ更新制御部
１１１ タイムアウトバッファ
１１２ 優先タイムアウトバッファ
１１３ 通知選択部
１１４ タイムアウト情報・優先情報生成部

Claims (9)

1. 複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、
   タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、
   前記優先情報が優先の場合にタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファと、
   タイムアウト処理を逐次実行する過程で、前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択して、タイムアウト処理を実行する、制御手段と、
   を具備するマルチインターバルタイマ装置。
2. 前記制御手段は、タイムアウト処理を逐次実行する過程で、前記タイムアウトバッファがフル状態である場合に 何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、タイマ値のカウントを継続し、更に、該当タイマのタイムアウト回数が優先処理値に達する時に、前記優先情報を優先に設定して当該タイマのタイムアウト処理を前記優先タイムアウトバッファを用いて実行する、請求項１記載のマルチインターバルタイマ装置。
3. 前記制御手段は、
   前記複数のタイマをそれぞれカウントして前記タイマメモリに書き込むタイマ値更新手段と、
   何れかのタイマのタイマ値が規定値になった際に、該当タイマのタイムアウトを検出するタイムアウト検出手段と、
   前記タイムアウトバッファがフル状態であるか否かを検出するタイムアウトバッファ状態検出手段と、
   前記タイマ値更新手段によるカウントが実行されて、前記タイムアウト検出手段によって何れかのタイマのタイマ値が規定値になったことが通知された際に、前記タイムアウトバッファ状態検出手段から前記タイムアウトバッファがフル状態であることの通知を受けている場合には、該当タイマのタイムアウトを実行せずにタイムアウト回数をカウントした後に、タイマ値のカウントを継続し、
   該当タイマのタイムアウト回数が優先処理値に達する時に、優先して当該タイマのタイムアウト処理を前記優先タイムアウトバッファを用いて実行する、
   タイムアウト処理手段と、
   を含む、請求項２に記載のマルチインターバルタイマ装置。
4. 前記外部装置からの通知に基づいて前記タイマメモリに格納される優先情報を設定可能に構成される、請求項１から３の何れかに記載のマルチインターバルタイマ装置。
5. 前記タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数に優先して、前記優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力する通知選択部を含む、請求項１から４の何れかに記載のマルチインターバルタイマ装置。
6. 前記優先タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、
   前記タイムアウトバッファに保持されたタイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力する出力系統と、
   を別個に具備する、請求項１から４の何れかに記載のマルチインターバルタイマ装置。
7. 前記制御手段は、前記外部装置から任意のタイマについての優先情報を優先に設定する通知を受け付けた際に、当該任意のタイマがタイムアウトした際に、前記優先タイムアウトバッファにタイマ番号及びタイムアウト回数を書き込んで、前記タイムアウトバッファに保持された別のタイマのタイマ番号及びタイムアウト回数に優先して前記外部装置に出力する、請求項１から６の何れかに記載のマルチインターバルタイマ装置。
8. 複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、タイムアウト処理を逐次実行する制御手段とを具備するマルチインターバルタイマ装置の制御方法であって、
   該マルチインターバルタイマ装置は、前記優先情報が優先の場合にタイムアウトしたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファを具備し、
   前記制御手段は、タイムアウト処理を逐次実行する過程で、
   前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択し、
   選択した前記タイムアウトバッファ又は前記優先タイムアウトバッファの一方でタイムアウト処理を実行する、
   マルチインターバルタイマ装置の制御方法。
9. 複数のタイマのタイマ値、タイムアウト回数、及び優先情報を格納するタイマメモリと、タイムアウトしたタイマのタイマ番号及びタイムアウト回数を外部装置に出力するまで一時的に格納するタイムアウトバッファと、タイムアウト処理を逐次実行する制御手段とを具備するマルチインターバルタイマ装置の制御プログラムであって、
   該マルチインターバルタイマ装置は、優先権が付与されたタイマのタイマ番号及びタイムアウト回数を前記外部装置に出力するまで一時的に格納する優先タイムアウトバッファを具備し、
   該制御プログラムは、
   前記制御手段を、タイムアウト処理を逐次実行する過程で、前記タイマメモリに格納されている前記優先情報に基づいて、前記タイムアウトバッファ及び前記優先タイムアウトバッファの一方を選択して、タイムアウト処理を実行する
   ように動作させる制御プログラム。

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