JP6528671B2 - クロック生成方法 - Google Patents
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Description
(第1の実施の形態)
図1はクロック生成方法およびクロック生成装置の一例を示す図である。図2はクロック生成装置の一例の機能ブロック図である。第1の実施の形態のクロック生成装置1は、半導体デバイスや伝送機器等に対し、クロックおよびデータを生成して出力する装置である。
データ出力調整部2eは、クロックのレベルがLレベルの場合、データ値0を出力する処理を行い、クロックのレベルがHレベルの場合、データ値として1を出力する処理を行う。データ出力調整部2eは、主にデータの出力波形を見やすくするものであり、第2処理の後にデータの出力値として0を出力するものである。データ出力調整部2eは、設けなくてもよい。
次に本技術の詳細を説明する前に、従来のクロック生成動作を示して、解決すべき課題について図3、図4を用いて説明する。図3はクロック生成動作を説明するための図である。1つのカウンタC0を用いた従来のクロック生成動作を示している。
〔S2、S2a〕クロックは、カウンタC0のカウント値=2の立ち下がり時に、LレベルからHレベルに遷移する。
〔S4、S4a〕データは、カウンタC0のカウント値=7の立ち下り時に、データ値が1から0に遷移する。
図4はクロック生成動作を説明するための図である。複数のカウンタC1〜C4を用いた従来のクロック生成動作を示している。なお、同一時間帯において互いのカウント値が一致するようにカウンタC1〜C4は動作するものとする。
〔S12、S12a〕クロックは、カウンタC2のカウント値=2の立ち下がり時に、LレベルからHレベルに遷移する。
〔S14、S14a〕データは、カウンタC4のカウント値=7の立ち下り時に、データ値が1から0に遷移する。
このように、図3、図4では、カウンタが所定のカウント値になると、クロックをLレベルからHレベルへ遷移、またはHレベルからLレベルへ遷移させ、データを0から1へ遷移、または1から0へ遷移させてクロックおよびデータの生成を行っている。
図5はクロック生成装置の構成例を示す図である。第2の実施の形態のクロック生成装置は、コンピュータ20であり、プロセッサ21によって装置全体が制御されている。また、プロセッサ21は、図1、図2のプロセッサ2の機能を有する。
図6はクロック生成動作を説明するための図である。本発明のクロック生成方法およびクロック生成装置で動作する割り込みタイミング、クロックおよびデータの各波形のタイミングチャートを示している。なお、割り込み周期を5μsとしている。RAM22に記憶されているデータとしては、複数ビットからなるデータである。図6では、所定のアドレスに格納されたデータのうち3ビット分について示している。なお3ビット分のデータ値は111とし、最初のビットのアドレスnを1とする。
〔S23〕プロセッサ21は、時刻t1の割り込みタイミングにおいて、時刻t1よりも所定時間τ(0<τ<5μs)の前におけるクロックがLレベルの場合、データの値が0か1かを判断する。そして、データ=0の場合は、データの出力値として出力ポート23−1に0を出力する処理を行い、データ=1の場合は、データの出力値として出力ポート23−1に1を出力する処理を行う。この例では、時刻t1において時刻t1よりも所定時間τの前においてクロックがLレベルであり、最初のデータ値は1(n=1)であるから、プロセッサ21は、時刻t1においてデータの出力値として1を出力する処理を行う。そして、次ビットのデータ値を参照するための次ビット参照処理を行う。具体的には、nに1を加えてカウントアップする(n=n+1)。
〔S31〕プロセッサ21は、クロック生成用の割り込みタイミングを認識入力することで、クロック生成のための割り込み処理を起動する。
〔S33c−1〕プロセッサ21は、出力ポート23−2へデータ値0を出力する処理を行い、ステップS33d−1へ行く。
〔S33a−2〕プロセッサ21は、n番目のデータの値が0か1かを判断する。データ=1の場合は、ステップS33b−2へ行き、データ=0の場合は、ステップS33c−2へ行く。
〔S33c−2〕プロセッサ21は、ダミー出力ポートへデータ値0を出力し、ステップS33d−2へ行く。
〔S34〕プロセッサ21は、クロックのレベルを反転して出力する。
〔S35〕プロセッサ21は、現時点のクロックのレベルを判断する。クロックがLレベルの場合は、ステップS36へ行き、クロックがHレベルの場合は、ステップS37へ行く。
〔S37〕プロセッサ21は、割込みのタイミング(例えば、時刻t1)から所定時間経過後(例えば、時間tA)の間、データ値1を出力する。
図6と図7の対応関係を示すと、図6のステップS22は、図7のステップS31で実行される。図6のステップS23、S23aは、図7のステップS32、S33−1で実行される。図6のステップS24、S24aは、図7のステップS34で実行される。
上記のように、本発明では、同じプログラミング処理(同じ処理時間)である、ステップS33−1による第1処理と、ステップS33−2による第2処理とを有している。ここで、もし、図7に示したステップS33−2の処理が無い場合、クロックには、Hレベル時間と、Lレベル時間とに時間差が生じてしまうことになる。このことについて、図8、図9を用いて以下説明する。
2 プロセッサ
2−1 記憶部
t1、t2 割り込みタイミング
T 割り込み周期
tH クロックのHレベル時間
tL クロックのLレベル時間
tA 第1処理に要する時間
tB 第2処理に要する時間
Claims (4)
- プロセッサは、
クロック生成用の割り込み処理を行うための割り込みタイミングを認識し、
前記割り込みタイミングよりも所定時間前におけるクロックのレベルを判断し、
前記クロックのレベルが低電位レベルの場合、データの値が0か1かを判断し、前記データが0の場合は、前記データ値の出力値として0を出力する処理を行い、前記データが1の場合は、前記データ値の出力値として1を出力する処理を行う第1処理を行い、
前記クロックのレベルが高電位レベルの場合、前記データの値が0か1かを判断し、前記データの値が0の場合は、前記データの値として0または1をダミー出力する処理を行い、前記データの値が1の場合は、前記データの値として0または1をダミー出力する処理を行う第2処理を行い、
前記第1処理または前記第2処理の後に、前記クロックのレベルを反転出力する反転出力処理を行う、
ことを特徴とするクロック生成方法。 - 前記プロセッサは、前記クロックのレベル反転出力処理後に、前記クロックのレベルを判断し、前記クロックのレベルが低電位レベルの場合は、0の前記データを出力し、前記クロックのレベルが高電位レベルの場合は、1の前記データを出力して、次の割り込みタイミングを受けることを特徴とする請求項1記載のクロック生成方法。
- 前記第1処理に要する時間と、前記第2処理に要する時間とは同一であることを特徴とする請求項1記載のクロック生成方法。
- 前記プロセッサは、前記第1処理において、データ出力処理の後に、前記データの次ビット参照処理を行い、前記第2処理において、ダミー出力処理の後に、前記データのダミー次ビット参照処理を行うことを特徴とする請求項1記載のクロック生成方法。
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