JP6512609B2 - 多列型半導体装置用配線部材及びその製造方法 - Google Patents

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Description

本発明は、半導体素子をフリップチップ実装するための多列型半導体装置用配線部材及びその製造方法に関する。
従来、半導体装置用基板には、例えば、次の特許文献１に記載のように、半導体素子を実装し、樹脂で封止後に、基材を引き剥がすことによって半導体装置を完成させるタイプのものがある。
特許文献１に記載の半導体装置用基板は、例えば、図５(a)に示すように、例えば、ステンレス鋼材からなる基材５１の上に、夫々金属めっき層で形成された、半導体素子搭載部５２ａと、端子部５２ｂを備えている。端子部５２ｂは、内部端子面５２ｂ１と外部端子面５２ｂ２とが表裏一体となるような形状に形成されている。
半導体素子搭載部５２ａ及び端子部５２ｂの半導体素子搭載側には、上端周縁に略庇形状の張り出し部５２ａ１，５２ｂ３が形成されている。また、半導体素子搭載部５２ａ又は端子部５２ｂの基材側には、外部端子面として半導体装置実装時の半田付けを適切に行えるようにするために、例えば、Ａｕ等の薄膜が、めっき形成されている。
そして、図５(a)の半導体装置用基板を用いた半導体装置の製造では、半導体素子搭載部５２ａに半導体素子５３を搭載し、半導体素子５３の電極と端子部５２ｂとをワイヤ５４で接合し、半導体素子５３を搭載した側を樹脂で封止して封止樹脂部５５を形成した後、基材５１を引き剥がして、半導体装置を完成させる（図５(b)〜図５(d)参照）。
また、従来、半導体装置用基板には、例えば、次の特許文献２に記載のように、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造の半導体装置に用いられる、金属板上に、内部端子、外部端子及び配線部を金属めっきで形成したタイプのものがある。
特許文献２に記載の半導体装置用基板は、例えば、図６(a)に示すように、基材をなす金属板６１上に金属板側から外部端子部６２を有する外部端子側めっき層が形成され、その上に中間層６３が同じ形状で形成され、更にその上に内部端子部６４を有する内部端子側めっき層が同じ形状で形成された半導体装置用基板が開示されている。この半導体装置用基板は、半導体素子と電気的接続される内部端子部６４を有する内部端子側めっき層の面が最上面となるように形成されており、金属板から最上面までの高さは、全体がほぼ同じ高さに形成される構成となっている。
特許文献２に記載の半導体装置用基板は、半導体装置を製造する際には、外部端子面は金属板側の面に接し、内部端子面は金属板とは反対側の面を露出させた状態で用いる。詳しくは、半導体装置用基板の内部端子面側に半導体素子６５を搭載して接着剤層６６で固定し、半導体素子６５の電極と内部端子部６４をワイヤ６７で接続後、樹脂で封止して封止樹脂部６８を形成し、封止樹脂部６８で封止後に金属板をエッチングによる溶解等により除去することで封止した樹脂の裏面を、外部端子部６２を有する外部端子側めっき層の面が露出した状態にする。その後、露出した外部端子側めっき層の面全体を覆うソルダーレジスト６９を形成し、外部端子部６２のみが露出する開口部７０を形成する(図６(b)〜図６(e)参照)。そして、開口部７０に露出した外部端子部６２に半田ボール７１を埋め込み、外部機器と接合する（図６(f)参照）。
特開２０１５−１８５６１９号公報 特開２００９−１６４５９４号公報
しかし、特許文献１及び特許文献２に記載の半導体装置用基板のように構成された従来の半導体装置用基板には、次のような問題がある。
即ち、特許文献１に記載の半導体装置用基板は、半導体素子５３の電極と端子部５２ｂとを電気的に接続するためのワイヤボンディングを行うためのスペースが、半導体素子５３の上面よりもさらに高さ方向に必要となるため、その分、小型化／薄型化の支障となる。
また、特許文献１に記載の半導体装置用基板は、半導体装置の薄型化のために、半導体素子をフリップチップ実装させるようにしても、端子部５２ｂは、内部端子面５２ｂ１と外部端子面５２ｂ２とが表裏一体となるような形状に形成されており、内部端子と外部端子を表面と裏面の同一位置で機能させる構成となっている。このため、外部端子の接続ピッチにより、内部端子の接続ピッチが定められ、内部端子と接続する半導体素子の小型化が制限されてしまう。
また、特許文献１に記載の半導体装置用基板は、半導体素子５３を搭載し、樹脂で封止した後に、基材５１を引き剥がして、めっき形成された半導体素子搭載部５２ａ及び端子部５２ｂの面を露出させるに際し、めっき被膜と封止樹脂部５５の密着性と、めっき被膜と基材５１の密着性の相互のバランスに次のような問題があった。即ち、特許文献１に記載の半導体装置用基板は、めっき形成される半導体素子搭載部５２ａ及び端子部５２ｂには、上端周縁に略庇形状の張り出し部５２ａ１，５２ｂ１が形成されているが、張り出し部５２ａ１，５２ｂ１は、肉厚が薄いため、封止樹脂部５５との密着性が弱く、しかも変形し易い。一方、特許文献１に記載の半導体装置用基板における、基材５１をなすステンレス鋼材の表面には、半導体素子搭載部５２ａ又は端子部５２ｂにおける外部接続端子面として半導体装置実装時の半田付けを適切に行えるようにするために、例えば、Ａｕ等の薄膜がめっき形成されているが、Ａｕ被膜からステンレス鋼材を引き剥がすことが難しい。
特許文献１に記載の半導体装置用基板において、めっき被膜を封止樹脂部５５に密着させるためには、めっき被膜に所定以上の厚さが必要となる。しかし、半導体素子搭載部５２ａ及び端子部５２ｂを形成するめっき被膜を厚くすると、めっき厚のバラツキも大きくなる。めっき厚のバラツキが大きいと、フリップチップ実装時の接合部位の高さのバラツキにより接合不良を生じる虞がある。
また、特許文献１に記載の半導体装置用基板は、一方の側に封止樹脂部５５を形成するように構成されているため、封止樹脂硬化後に封止樹脂部５５に反りが生じる虞がある。詳しくは、封止樹脂部５５が基材５１と密着する状態においては、基材５１により硬化した封止樹脂部５５の反りを矯正する力が働いているが、基材５１を剥離除去後には、基材５１の矯正力が無くなる結果、封止樹脂部５５が所定方向に反り易くなる。
また、特許文献２に記載の半導体装置用基板も、半導体素子６５の電極と内部端子部６４を接続するためのワイヤボンディングを行うためのスペースが、半導体素子６５の上面よりもさらに高さ方向に必要となるため、その分、小型化／薄型化の支障となる。
なお、特許文献２に記載の半導体装置用基板は、外部端子部６２を有する外部端子側めっき層、中間層６３、内部端子部６４を有する内部端子側めっき層が同じ形状に積層され、内部端子部６４と外部端子部６２との間に配線部を有する構成となっているため、内部端子と外部端子は、配線部の設計に応じてピッチを調整可能である。
しかし、特許文献２に記載の半導体装置用基板は、半導体装置の製造において、封止樹脂部６８を形成し、基材を除去後に、外部端子部６２と配線部の外部端子側の面が露出し、酸化により劣化し易い。配線部の露出による劣化を防止するためには、基材を溶解除去後に、露出した外部端子部６２と配線部を覆うために、露出した外部端子側の面全体を覆う、ソルダーレジスト６９を塗布、露光、現像を行い、外部端子部６２のみが露出する開口部７０を形成する必要がある。しかし、ソルダーレジストの現像の際に、外部端子部６２と封止樹脂部６８との界面から水分や薬品が浸入し、半導体装置を劣化させる虞がある。
また、特許文献２に記載の半導体装置用基板は、外部端子部６２を有する外部端子側めっき層、中間層６３、内部端子部６４を有する内部端子側めっき層が同じ形状に積層されているため、樹脂との密着性が弱い。
また、特許文献２に記載の半導体装置用基板のように、金属板側から外部端子側めっき層を形成し、最上層に内部端子側めっき層を形成すると実際の生産においてはめっき厚のばらつきが発生し、例えばめっきの厚さが約３０μｍの場合３〜７μｍ程度の高低差が生じることから、半導体素子６５を搭載して内部端子部６４と電気的な接続を行う際に、半導体素子６５が傾いた状態で搭載されたり、電気的な接続において導通不良となったりする可能性がある。
また、特許文献２に記載の半導体装置用基板は、半導体素子６５を搭載し、樹脂で封止した後に、基材６１をエッチング除去することを想定した構成となっているが、半導体素子組立て後に基材６１をエッチング除去すると、エッチング液が端子と樹脂の界面から浸入して半導体装置６５を劣化させる虞がある。
また、特許文献２に記載の半導体装置用基板も、一方の側に封止樹脂部６８を形成するように構成されているため、封止樹脂硬化後に封止樹脂部６８に反りが生じる虞がある。詳しくは、封止樹脂部６８が基材６１と密着する状態においては、基材６１により硬化した封止樹脂部６８の反りを矯正する力が働いているが、基材６１を溶解除去後には、基材６１の矯正力が無くなる結果、封止樹脂部６８が所定方向に反り易くなる。
そこで、本件発明者は、試行錯誤を重ねた末に、本発明を導出する前段階において、半導体装置を薄型化、小型化でき、端子部を構成するめっき被膜と樹脂との密着性を向上させ、半導体素子を搭載する内部端子側めっき層の面および半導体素子と電気的接続をする内部端子部の高さを均一にでき、更に半導体装置の製造工程において金属板のエッチング除去や外部端子部のみが露出する開口部を形成する工程が省略でき、封止樹脂硬化後の樹脂の反りを軽減でき、半導体装置製造時の工程数を削減して、信頼性の高い樹脂封止型半導体装置を製造可能な半導体装置用配線部材及びその製造方法の発明を着想した。
そして、本件発明者が、更に検討・考察を重ねたところ、着想した前段階の半導体装置用配線部材及びその製造方法には、半導体装置の量産化に際し改良すべき課題があることが判明した。
本発明は、このような問題に鑑みてなされたものであり、半導体装置を薄型化、小型化でき、端子部を構成するめっき被膜と樹脂との密着性を向上させ、半導体素子を搭載する内部端子側めっき層の面および半導体素子と電気的接続をする内部端子部の高さを均一にでき、更に半導体装置の製造工程において金属板のエッチング除去や外部端子部のみが露出する開口部を形成する工程を省略でき、封止樹脂硬化後の樹脂の反りを軽減でき、半導体装置製造時の工程数を削減して、信頼性の高い樹脂封止型半導体装置を歩留まり良く量産可能な多列型半導体装置用配線部材及びその製造方法を提供することを目的としている。
上記の目的を達成するために、本発明による多列型半導体装置用配線部材は、永久レジストの一方の側の面における所定部位に内部端子となる第１のめっき層が下面を該永久レジストの一方の側の面に露出させた状態で形成され、前記第１のめっき層と接続する配線部となるめっき層が形成され、更に前記配線部となるめっき層の上に該配線部となるめっき層の領域内で部分的に外部端子となる第２のめっき層が上面を前記永久レジストの他方の側の面から露出させた状態で形成され、前記内部端子と前記配線部と前記外部端子を構成し、側面形状が、略Ｌ字形状又は略Ｔ字形状に形成されている、めっき層の積層体を複数備えてなる半導体装置用配線部材が、マトリックス状に配列された多列型半導体装置用配線部材であって、前記永久レジストの一方の側の面における、半導体装置用配線部材の集合体の外周領域に金属枠部が形成されていることを特徴としている。
また、本発明の多列型半導体装置用配線部材においては、前記配線部となるめっき層は、前記第１のめっき層の上に該第１のめっき層と同一形状で形成されているのが好ましい。
また、本発明の多列型半導体装置用配線部材においては、前記第１のめっき層の上に形成されている前記配線部となるめっき層の上面は、粗化面であるのが好ましい。このようにすれば、第１のめっき層と配線部となるめっき層の厚さが例えば５μｍ以下の薄いめっき層であっても、永久レジストからの剥がれを防止できる。
また、本発明の多列型半導体装置用配線部材においては、前記第１のめっき層が露出した前記永久レジストの一方の側の面は、粗面であるのが好ましい。
また、本発明による多列型半導体装置用配線部材の製造方法は、永久レジストの一方の側の面における所定部位に内部端子となる第１のめっき層が下面を該永久レジストの一方の側の面に露出させた状態で形成され、前記第１のめっき層と接続する配線部となるめっき層が形成され、更に前記配線部となるめっき層の上に該配線部となるめっき層の領域内で部分的に外部端子となる第２のめっき層が上面を前記永久レジストの他方の側の面から露出させた状態で形成され、前記内部端子と前記配線部と前記外部端子を構成し、側面形状が、略Ｌ字形状又は略Ｔ字形状に形成されている、めっき層の積層体を複数備えてなる半導体装置用配線部材がマトリックス状に配列された多列型半導体装置用配線部材の製造方法であって、金属板の他方の側の面にパターンＡの開口部を有する第１のレジストマスクを形成するとともに、前記金属板の一方の側の面における半導体装置用配線部材の集合体の外周領域に開口部を有する第１のレジストマスクを形成する工程と、前記パターンＡの開口部に内部端子となる第１のめっき層と前記第１のめっき層と接続する配線部となるめっき層とを形成するとともに、前記外周領域の開口部に金属枠部形成用レジストとなるめっき層を形成する工程と、前記金属板の両面に形成された前記第１のレジストマスクを剥離する工程と、前記金属板の他方の側の面に前記配線部となるめっき層の領域内において一部が露出するパターンＢの開口部を有する永久レジストからなる第２のレジストマスクを形成するとともに、前記金属板の一方の側の面全体を覆う感光レジストからなる第２のレジストマスクを形成する工程と、前記パターンＢの開口部に外部端子となる第２のめっき層を形成する工程と、前記金属板の一方の側の面に形成された前記第２のレジストマスクを剥離する工程と、前記金属板における、前記半導体装置用配線部材の集合体の外周領域に形成した前記金属枠部形成用レジストとなるめっき層で覆われていない部位の金属をエッチングにより除去する工程と、を有することを特徴としている。
また、本発明の多列型半導体装置用配線部材の製造方法においては、前記配線部となるめっき層は、前記第１のめっき層の上に該第１のめっき層と同一形状で形成するのが好ましい。
また、本発明の多列型半導体装置用配線部材の製造方法においては、前記配線部となるめっき層の形成後、且つ、前記第２のレジストマスクの形成前に、前記配線部となるめっき層の上面に、粗化処理を施すか、あるいは前記配線部となるめっき層が粗化めっき層として形成されるのが好ましい。
また、本発明の多列型半導体装置用配線部材の製造方法においては、前記金属板の両面に形成された前記第１のレジストマスクを剥離した後、前記金属板に形成された前記配線部となるめっき層をマスクとして前記金属板表面を粗化処理する工程を含むのが好ましい。
本発明によれば、半導体装置を薄型化、小型化でき、端子部を構成するめっき被膜と樹脂との密着性を向上させ、半導体素子を搭載する内部端子側めっき層の面および半導体素子と電気的接続をする内部端子部の高さを均一にでき、更に半導体装置の製造工程において金属板のエッチング除去や外部端子部のみが露出する開口部を形成する工程を省略でき、封止樹脂硬化後の樹脂の反りを軽減でき、半導体装置製造時の工程数を削減して、信頼性の高い樹脂封止型半導体装置を歩留まり良く量産可能な多列型半導体装置用配線部材及びその製造方法が得られる。
本発明の第１実施形態にかかる多列型半導体装置用配線部材の構成を示す図で、(a)は外部端子側からみた平面図、(b)は(a)の部分拡大図、(c)は(b)のＡ−Ａ断面図、(d)は(a)の多列型半導体装置用配線部材に備わる個々の半導体装置用配線部材における内部端子、配線部及び外部端子を構成するめっき層の積層体の構成の一例を示す平面図、(e)は(d)の断面図である。 図１に示す多列型半導体装置用配線部材の製造工程を示す説明図である。 図２に示す製造工程を経て製造された第１実施形態の多列型半導体装置用配線部材を用いた樹脂封止型半導体装置の製造工程の一例を示す説明図である。 図３に示す製造工程における個々の半導体装置用配線部材に対する半導体素子のフリップチップ実装態様を示す図で、(a)は半導体素子搭載側からみた平面図、(b)は(a)の断面図である。 従来の半導体装置用基板を用いた半導体装置の製造工程の一例を示す説明図である。 従来の半導体装置用基板を用いた半導体装置の製造工程の他の例を示す説明図である。 本発明を導出する前段階において着想した発明にかかる半導体装置用配線部材の構成を示す図で、(a)は平面図、(b)は断面図である。
実施形態の説明に先立ち、本発明を導出するに至った経緯及び本発明の作用効果について説明する。
上述のように、本件発明者は、試行錯誤を重ねた末に、本発明を導出する前段階において、半導体素子を搭載する内部端子面および半導体素子と電気的接続をする内部端子部の高さを均一にできる半導体素子用配線部材であり、更に半導体装置の製造工程において金属板のエッチング除去や外部端子部のみが露出する開口部を形成する工程が省略できる半導体素子用配線部材とすることで、半導体装置製造時の工程数を削減して、信頼性の高い樹脂封止型半導体装置を製造可能な半導体装置用配線部材及びその製造方法の発明を着想した。
本発明を導出する前段階において着想した発明
本発明を導出する以前に着想した発明にかかる半導体装置用配線部材は、図７(b)に示すように、永久レジスト１５’の一方の側の面１５ａ’における所定部位に内部端子となる第１のめっき層１１が下面を永久レジスト１５’の一方の側の面１５ａ’に面一に露出させた状態で形成され、第１のめっき層１１の上に該第１のめっき層と同一形状で配線部となるめっき層１２が形成され、更に配線部となるめっき層１２の上に配線部となるめっき層１２の領域内で部分的に外部端子となる第２のめっき層１３が上面を永久レジスト１５’の他方の側の面１５ｂ’から露出させた状態で形成され、内部端子と配線部と外部端子を構成し、側面形状が、略Ｌ字形状（又は略Ｔ字形状）となるように形成されている、めっき層の積層体を複数備えてなる。
図７に示す発明の半導体装置用配線部材のように、複数備わる、夫々のめっき層の積層体を、内部端子と外部端子を配線部で接続しためっき層の積層体で形成すれば、内部端子と外部端子夫々の実装ピッチを設計に応じて調整できる。
また、内部端子と外部端子を配線部で接続しためっき層の積層体の側面形状が、略Ｌ字形状又は略Ｔ字形状となるように構成すれば、永久レジストとの密着性が向上し、端子を形成するめっき被膜の永久レジストからの抜けを防止できる。
また、配線部となるめっき層１２の上に、配線部となるめっき層１２の領域内で部分的に外部端子となる第２のめっき層１３を形成する構成にすれば、外部端子となる第２のめっき層１３を小さく形成でき、外部端子として半導体装置の裏面に露出する第２のめっき層１３の脱落や抜けを防止できる。
また、従来の半導体装置用基板において半導体装置の製造過程で設ける樹脂を半導体装置用基板に永久レジストとして予め設けるとともに、永久レジストの開口部に、内部端子及び配線部とは厚みの異なる外部端子を予め設け、内部端子及び配線部を永久レジストで封止し、永久レジストの他方の側の面から外部端子のみを露出させておけば、従来の半導体装置用基板とは異なり半導体装置の製造過程で外部部材との接続面に開口部を有する絶縁層を設ける必要がなくなり、その分、半導体装置の製造時の工程数が減少し生産性が向上する。
この点について、詳述する。
本件発明者は、試行錯誤の末、半導体装置を製造する際に用いる半導体装置用基板における内部端子と外部端子の電気的な接続面を、従来の半導体装置用基板とは逆にすることを着想した。
即ち、従来の半導体装置用基板では、半導体装置を製造する際には、外部端子面は金属板側の面、内部端子面は金属板とは反対側の面を露出させた状態で用いるように構成されている。
これに対し、図７に示す発明の半導体装置用配線部材では、半導体装置を製造する際には、外部端子面は半導体装置用基板の製造時に用いる金属板とは反対側の面、内部端子面は半導体装置用基板の製造時に用いる金属板側の面を露出させた状態で用いる着想のもとに、内部端子及び配線部を構成するめっき層よりも外部端子を構成するめっき層を半導体装置用基板の製造時に用いる金属板から高くなるように構成する。
例えば、図７に示す発明の半導体装置用配線部材の製造時に用いる金属板をエッチングによる溶解等により除去すると、金属板除去後には、金属板を除去した側の内部端子となる第１のめっき層１１の面が金属板の表面に倣って段差のない（高低差１μｍ以下の）状態で露出することになる。この金属板は、リードフレーム等に使用される一般的な圧延材である。
ここで、従来の半導体装置用基板を用いた半導体装置と同様に、第１のめっき層１１上に半導体素子を搭載するが、第１のめっき層１１の面が段差のない状態で露出しているので、接続面は全体がフラットであるため、接続が安定する。
この場合、外部端子は金属板側とは反対側の面を露出させる必要がある。そこで、本件発明者は、金属板上における、内部端子、外部端子及び配線部となる部位にめっきを施した後、従来の半導体装置用基板とは異なり、更に、外部端子となる部位のみに、さらにめっきを積み増して施すことで、内部端子、配線部とは高低差のある外部端子を形成させ、更に第２のめっき層が形成されていない部位の上に第２のめっき層の上面を露出させた状態で永久レジストが形成され、金属板がエッチング除去された図７に示す発明の半導体装置用配線部材を想到するに至った。
図７に示す発明の半導体装置用配線部材のように、外部端子と、内部端子及び配線部とに高低差を設け、永久レジストで内部端子及び配線部のみを封止し、外部端子のみを露出させた面を永久レジストの他方の側の面に設けるようにすれば、従来の半導体装置用基板とは異なり、半導体装置の製造工程において金属板のエッチング除去や外部部材との接続面に開口部を形成する加工の必要がなく、その分、工程数が減少し、生産性が向上する。
また、図７に示す発明の半導体装置用配線部材のように構成すれば、積層めっき被膜と永久レジストのみからなる構造となり、フリップチップ実装後に樹脂封止する際には、半導体装置用配線部材の永久レジスト及び露出しためっき被膜のみを封止樹脂で封止することになり、膨張係数の大きく異なる基材（金属板）の表面を樹脂封止することがないため、封止樹脂の硬化後の反りが軽減される。詳しくは、基材をなす金属板への樹脂封止に比べて、永久レジストへの樹脂封止は、永久レジストと封止樹脂とが、物理的な特性が同系統の材料同士であるため、封止樹脂硬化後の熱収縮や熱膨張が小さくなる。しかも、特許文献１，２に記載の半導体装置用基板のように、封止樹脂部形成後に基材を除去するようなことがない。その結果、封止樹脂の硬化後の反りが小さくなる。
また、図７に示す発明の半導体装置用配線部材によれば、半導体装置の製造工程において基材をなす金属板のエッチング除去や外部機器との接続面に開口部を形成するための加工（ソルダーレジストの塗布、露光、現像）の必要がないため、水分や薬液が浸入して半導体装置を劣化させる虞がない。
本発明を導出する以前に着想した発明における課題
本件発明者が、更に検討・考察を重ねたところ、図７に示す発明の半導体装置用配線部材には、量産化の要請に応えるために、次のような課題があることが判明した。
即ち、この種の半導体装置の製造に使用される半導体装置用配線部材は、多数の半導体装置を一度に得るために、内部端子部と外部端子部と配線部を有する、めっき層の積層体を複数備えてなる個々の半導体装置用配線部材がマトリックス状に配列された多列型半導体装置用配線部材として形成される。
しかるに、図７に示す半導体装置用配線部材は、内部端子、配線部及び外部端子がめっき層１１，１２，１３で形成され、内部端子、配線部及び外部端子が永久レジスト１５’によって固定され、全体が薄板状に形成された構成となっている。このような薄板状の半導体装置用配線部材を、更に、マトリックス状に多列化した態様に形成した場合、永久レジストの厚さに対し、半導体装置用配線部材の集合体の面積が膨大なものとなるため、半導体装置用配線部材の集合体の面全体に撓みが生じ易くなり、半導体装置の製造に悪影響を及ぼす虞が懸念される。例えば、永久レジストに積層めっき被膜が埋まった状態でフリップチップ実装工程を行うために、多列型半導体装置用基板の集合体をなすシートを搬送する場合、半導体素子搭載用シートとしては強度が弱いため、搬送により変形する虞がある。
本発明の作用効果
そこで、本件発明者は、図７に示す発明における上記の課題を鑑み、更なる検討・考察、試行錯誤を重ねた結果、図７に示す発明による上述の効果を維持し、且つ、上記課題を解決する本発明を着想した。
本発明の多列型半導体装置用配線部材は、図７に示す発明の半導体装置用配線部材がマトリックス状に配列された多列型半導体装置用配線部材であって、永久レジストの一方の側の面における、半導体装置用配線部材の集合体の外周領域に金属枠部が形成されている。
本発明の多列型半導体装置用配線部材のように、永久レジストの一方の側の面における、半導体装置用配線部材の集合体の外周領域に金属枠部を形成すれば、多列型半導体装置用配線部材が、金属枠部で補強され、搬送しても変形し難い強度を確保できる。
なお、金属枠部を形成する対象となる半導体装置用配線部材の集合体は、多列型半導体装置用配線部材の全領域（１シート）としてもよいし、多列型半導体装置用配線部材の全領域を複数ブロックに分けたときの、夫々のブロックとしてもよい。
例えば、１シート内に半導体装置用配線部材の集合体が複数ブロック存在する多列型半導体装置用配線部材の場合、金属枠部は、半導体装置用配線部材の集合体の全てのブロックを合わせて１つの半導体装置用配線部材の集合体とみなして、その外周領域に形成することができる。あるいは、金属枠部は、個々のブロックをなす半導体装置用配線部材の集合体の外周領域に形成することもできる。あるいは、金属枠部は、半導体装置用配線部材の集合体の全てのブロックのうちの一部をなす複数のブロックを合わせて１つの半導体装置用配線部材の集合体とみなして、夫々の半導体装置用配線部材の集合体の外周領域に形成することもできる。
なお、本発明の多列型半導体装置用配線部材においては、好ましくは、第１のめっき層の上に形成されている配線部となるめっき層の上面は、粗化面である。
このようにすれば、配線部となるめっき層における、第２のめっき層に覆われていない部位の永久レジストとの密着性が向上する。そして、第１のめっき層と配線部となるめっき層の厚さが例えば５μｍ以下の薄いめっき層であっても、永久レジストからの剥がれを防止できる。
また、本発明の多列型半導体装置用配線部材においては、好ましくは、第１のめっき層が露出した永久レジストの一方の側の面は、粗面である。
このようにすれば、半導体素子を搭載時に用いる接着剤層や、半導体素子搭載後に封止する封止樹脂との密着性が向上する。
その他の構成及び作用効果は、図７に示す発明の半導体装置用配線部材と略同じである。
なお、本発明の多列型半導体装置用配線部材は、金属板の他方の側の面にパターンＡの開口部を有する第１のレジストマスクを形成するとともに、金属板の一方の側の面における半導体装置用配線部材の集合体の外周領域に開口部を有する第１のレジストマスクを形成する工程と、パターンＡの開口部に内部端子となる第１のめっき層と第１のめっき層と接続する配線部となるめっき層とを形成するとともに、上記外周領域の開口部に金属枠部形成用レジストとなるめっき層を形成する工程と、金属板の両面に形成された第１のレジストマスクを剥離する工程と、金属板の他方の側の面に配線部となるめっき層の領域内において一部が露出するパターンＢの開口部を有する永久レジストからなる第２のレジストマスクを形成するとともに、金属板の一方の側の面全体を覆う感光レジストからなる第２のレジストマスクを形成する工程と、パターンＢの開口部に外部端子となる第２のめっき層を形成する工程と、金属板の一方の側の面に形成された第２のレジストマスクを剥離する工程と、金属板における、半導体装置用配線部材の集合体の外周領域に形成した金属枠部形成用レジストとなるめっき層で覆われていない部位の金属をエッチングにより除去する工程と、を有することによって製造できる。
なお、好ましくは、配線部となるめっき層は、第１のめっき層の上に第１のめっき層と同一形状で形成する。
このようにすれば、内部端子となる面を広くとることができるため、電極のピッチが異なる、より多くの半導体素子の搭載に適応できる。
また、好ましくは、配線部となるめっき層の形成後、且つ、第２のレジストマスクの形成前に、配線部となるめっき層の上面に、粗化処理を施すか、あるいは配線部となるめっき層が粗化めっき層として形成されるようにする。
このようにすれば、配線部となるめっき層における、第２のめっき層に覆われていない部位の永久レジストとの密着性が向上する。そして、第１のめっき層と配線部となるめっき層の厚さが例えば５μｍ以下の薄いめっき層であっても、永久レジストからの剥がれを防止できる。
また、好ましくは、金属板の両面に形成された第１のレジストマスクを剥離した後、金属板に形成された配線部となるめっき層をマスクとして金属板表面を粗化処理する工程を含む。
このようにすれば、金属板表面の永久レジストとの密着性が向上し、金属枠部の半導体装置用配線部材の集合体の外周領域との密着性が向上する。また、金属枠部以外の金属板を除去したときに、永久レジストの一方の側の面が粗面となって露出するため、半導体素子を搭載時に用いる接着剤層や、半導体素子搭載後に封止する封止樹脂との密着性が向上する。
従って、本発明によれば、半導体装置を薄型化、小型化でき、端子部を構成するめっき被膜と樹脂との密着性を向上させ、半導体素子を搭載する内部端子面および半導体素子と電気的接続をする内部端子部の高さを均一にでき、更に半導体装置の製造工程において金属板のエッチング除去や外部端子部のみが露出する開口部を形成する工程を省略でき、封止樹脂硬化後の樹脂の反りを軽減でき、半導体装置製造時の工程数を削減して、信頼性の高い樹脂封止型半導体装置を歩留まり良く量産可能な多列型半導体装置用配線部材及びその製造方法が得られる。
以下、本発明の実施形態について、図面を用いて説明する。
第１実施形態
図１は本発明の第１実施形態にかかる多列型半導体装置用配線部材の構成を示す図で、(a)は外部端子側からみた平面図、(b)は(a)の部分拡大図、(c)は(b)のＡ−Ａ断面図、(d)は(a)の多列型半導体装置用配線部材に備わる個々の半導体装置用配線部材における内部端子、配線部及び外部端子を構成するめっき層の積層体の構成の一例を示す平面図、(e)は(d)の断面図である。図２は図１に示す多列型半導体装置用配線部材の製造工程を示す説明図である。図３は図２に示す製造工程を経て製造された第１実施形態の多列型半導体装置用配線部材を用いた樹脂封止型半導体装置の製造工程の一例を示す説明図である。
第１実施形態の多列型半導体装置用配線部材は、図１(a)に示すように、マトリックス状に配列された半導体装置用配線部材１０の集合体と、金属枠部１６を有している。
個々の半導体装置用配線部材１０は、図１(c)に示すように、永久レジスト１５’と、内部端子となる第１のめっき層１１と、配線部材となるめっき層１２と、外部端子となるめっき層１３と、を有してなる、めっき層の積層体を複数備えて構成されている。
内部端子となる第１のめっき層１１は、永久レジスト１５’の一方の側の面１５ａ’における所定部位に、下面を永久レジスト１５’の一方の側の面１５ａ’と面一に露出させた状態で形成されている。
配線部となるめっき層１２は、第１のめっき層１１の上に、第１のめっき層１１と同一形状で形成されている。
また、配線部となるめっき層１２の上面は、粗化面となっている。また、第１のめっき層１１が露出した永久レジスト１５’の一方の側の面は、粗面となっている。
外部端子となる第２のめっき層１３は、配線部となるめっき層１２の上に、配線部となるめっき層１２の領域内で部分的に（例えば、配線部となるめっき層１２の外縁から０．０３ｍｍ以上内側）、上面を永久レジスト１５’の他方の側の面１５ｂ’から露出させた状態で形成されている。
なお、第１のめっき層１１は、例えば、順に積層された、Ａｕめっき層と、Ｐｄめっき層と、Ｎｉめっき層とで構成されている。
配線部となるめっき層１２は、例えば、Ｎｉめっき層又はＣｕめっき層で構成されている。
第２のめっき層１３は、例えば、順に積層された、Ｎｉめっき層と、Ｐｄめっき層と、Ａｕめっき層とで構成されている。
第２のめっき層１３の表面（即ち、Ａｕめっき層の表面）の永久レジスト１５’の一方の側の面１５ａ’からの高さＨ２は、配線部となるめっき層１２の表面の永久レジスト１５’の一方の側の面１５ａ’からの高さＨ１に比べて高くなっている。
そして、内部端子となるめっき層１１と配線部となるめっき層１２と外部端子となるめっき層１３の積層体は、側面形状が略Ｌ字形状（又は図１(e)に示すように略Ｔ字形状）に形成されている。
金属枠部１６は、半導体装置用配線部材１０の集合体の外周領域の永久レジスト１５’の一方の側の面１５ａ’側に密着した状態で形成されている。
このように構成される第１実施形態の多列型半導体装置用配線部材は、例えば、次のようにして製造できる。なお、製造の各工程において実施される、薬液洗浄や水洗浄等を含む前処理・後処理等は、便宜上説明を省略する。また、図２では、便宜上、一つの半導体装置用配線部材の両側に金属枠部が形成されるように示してある。
まず、図２(a)に示す基板となる金属板１の両面に第１のレジストマスク用のドライフィルムレジストＲをラミネートする（図２(b)参照）。
次に、表面側のドライフィルムレジストＲに対しては、所定位置に、内部端子、配線部及び外部端子の基部を形成するパターン（ここではパターンＡとする）が形成されたガラスマスクを用いて、表面側を露光・現像するとともに、裏面側のドライフィルムレジストＲに対しては、半導体装置用配線部材の集合体の外周領域に金属枠部形成用レジストを形成するパターンが形成されたガラスマスクを用いて裏面側を露光・現像する。そして、図２(c)に示すように、表面にはパターンＡの第１のレジストマスクを形成し、裏面には半導体装置用配線部材の集合体の外周領域に開口部を有する第１のレジストマスクを形成する。なお、露光・現像は従来公知の方法により行う。例えば、ガラスマスクで覆った状態で紫外線を照射し、ガラスマスクを通過した紫外線が照射されたドライフィルムレジストの部位の現像液に対する溶解性を低下させて、それ以外の部分を除去することで、レジストマスクを形成する。なお、ここでは、レジストとしてネガ型のドライフィルムレジストを用いたが、レジストマスクの形成には、ネガ型の液状レジストを用いてもよい。さらには、ポジ型のドライフィルムレジスト又は液状レジストを用いて、ガラスマスクを通過した紫外線が照射されたレジストの部分の現像液に対する溶解性を増大させて、その部分を除去することでレジストマスクを形成するようにしてもよい。
次に、第１のレジストマスクから露出している金属板の部位に、第１のめっき層１１として、例えば、Ａｕめっき層、Ｐｄめっき層の順で夫々所定の厚さ（例えば、Ａｕめっき層０．００３μｍ、Ｐｄめっき層０．０３μｍ）となるように、Ａｕめっき、Ｐｄめっきを夫々施す。
次に、Ｐｄめっき層の上に配線部となるめっき層１２として、例えば、Ｎｉめっき層（又はＣｕめっき層）が第１のめっき層と平面形状が同形状に形成されるように、Ｎｉめっき（又はＣｕめっき）を、例えば４μｍ程度施す。また、好ましくは、配線部となるＮｉめっき層（又はＣｕめっき層）に対して、粗化処理を施す。図２(d)はこのときの状態を示している。
なお、第１のめっき層１１及び配線部となるめっき層１２とで積層するめっき層の総厚は、５μｍ以下に抑える。５μｍを超えためっき厚に形成すると、後述する第２のめっき層を形成するための第２のレジストマスクを、第１のめっき層１１及び配線部となるめっき層１２を覆うように形成する際に、金属板から突出し過ぎているために、第２のレジストマスクの内部に空気が入り込み易くなるので好ましくない。
また、このとき、金属板の裏側の面における半導体装置用配線部材の集合体の外周領域の開口部にも、金属枠部形成用レジストとなるめっき層として、第１のめっき層１１及び配線部となるめっき層１２と同様の金属層が順に積層された、めっき層１９を形成する。
また、配線部となるめっき層１２として、Ｎｉめっき層を形成する場合におけるＮｉめっき層に対する粗化処理は、Ｎｉめっき層の表面に対してエッチングを施すことによって行う。また、配線部となるめっき層１２として、Ｃｕめっき層を形成する場合におけるＣｕめっき層に対する粗化処理は、Ｃｕめっき層の表面に対して陽極酸化処理又はエッチングを施すことによって行う。
また、第１のめっき層１１における半導体素子搭載面側（即ち、最も金属板に近い側）のめっき層を構成する金属は、Ｎｉ、Ｐｄ、Ａｕ、Ａｇ、Ｓｎ、Ｃｕ等から、フリップチップ接続に必要な種類を適宜選択できる。
次に、両面の第１のレジストマスクを剥離する（図２(e)参照）。そして、金属板の表側の面にソルダーレジストからなる永久レジスト１５’を塗布するとともに、金属板の裏側の面にドライフィルムレジストＲ２をラミネートする（図２(f)参照）。なお、好ましくは、金属板の両面に形成された第１のレジストマスクを剥離した後、金属板の表側の面に永久レジスト１５’を塗布する前に、金属板に形成された配線部となるめっき層１２をマスクとして金属板表面を粗化処理する。
次に、先に形成した配線部となるめっき層の領域内における一部の外部端子となる部位に重ねてめっき層を形成するためのパターン（ここではパターンＢとする）が形成されたガラスマスクを用いて、表面側の永久レジスト１５’を露光・現像するとともに、裏面側のドライフィルムレジストＲ２に対しては、全面を照射するガラスマスクを用いて裏面側を露光・現像する。そして、図２(g)に示すように、第２のレジストマスクとして、表面にはパターンＢの永久レジスト１５’からなるレジストマスクを形成し、裏面には全面を覆うレジストマスクを形成する。
次に、第２のレジストマスクから露出している、配線部となるめっき層１２を構成するＮｉめっき層（又はＣｕめっき層）の表面に、第２のめっき層１３として、例えば、Ｎｉめっき層、Ｐｄめっき層、Ａｕめっき層の順で夫々所定の厚さとなり、且つ、最上層のめっき層（Ａｕめっき層）の面が第２のレジストマスクの面の高さ以下となるように、Ｎｉめっき、Ｐｄめっき、Ａｕめっきを夫々施す。図２(h)は、このときの状態を示している。好ましくは、最上層のめっき層の面が第２のレジストマスクの面よりも３〜１３μｍ程度低い、凹みが形成されるように夫々のめっきを施す。このようにすると、半導体装置を搭載後に外部機器と半田接合する際に半田が凹みに留まり易くなり、半田ブリードを防止できる。Ｎｉめっき層は、例えば、２０〜５０μｍの厚さに形成する。なお、Ｎｉめっき層を設けずに、Ｐｄめっき層、Ａｕめっき層の順で夫々所定の厚さとなるように、Ｐｄめっき、Ａｕめっきを夫々施してもよい。また、第２のめっき層１３における外部端子接合面となるめっき層を構成する金属は、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ等から、外部基材と半田接合可能な種類を適宜選択できる。
次に、裏面の第２のレジストマスクを剥離する（図２(i)参照）。
次に、半導体装置用基板の金属板に対して、金属板の他方の側（裏側）の面における半導体装置用配線部材の集合体の外周領域の開口部に形成しためっき層１９をエッチングレジストとして用いて、エッチングを施し、金属板を溶解等により除去し、図２(j)に示すように、内部端子となる第１のめっき層１１の表面を永久レジスト１５’の一方の側の面１５ａ’から面一に露出させるとともに、半導体装置用配線部材の集合体の外周に金属枠部１６を形成する。これにより、本実施形態の多列型半導体装置用配線部材が完成する。
このようにして製造された第１実施形態の半導体装置用配線部材を用いた半導体装置の製造は次のようにして行う。図３は図２に示す製造工程を経て製造された第１実施形態の多列型半導体装置用配線部材を用いた樹脂封止型半導体装置の製造工程の一例を示す説明図である。図４は図３に示す製造工程における個々の半導体装置用配線部材に対する半導体素子のフリップチップ実装態様を示す図で、(a)は半導体素子搭載側からみた平面図、(b)は(a)の断面図である。
まず、図３(a)に示す半導体装置用配線部材の内部端子面側に半導体素子２０を搭載し、半田ボール１４を介して、半導体素子２０の電極を、永久レジスト１５’の一方の側の面１５ａ’から面一に露出した内部端子と接続させる（図３(b)、図４(a)、図４(b)参照）。なお、第１実施形態の半導体装置用配線部材では、露出した内部端子の表面が永久レジスト１５’の一方の側の面１５ａ’と面一になっているため、半導体素子２０を安定した状態で搭載できる。
次に、半田ボール１４を介して接続した半導体素子２０の内部端子側の隙間を、所定の封止材１７で封止する（図３(c)参照）。
次に、半導体素子２０を搭載した面を封止樹脂１８で封止する（図３(d)参照）。
次に、個々の半導体装置領域を切断する（図３(e)参照）。
これにより、半導体装置が完成する。なお、図３(a)〜図３(e)は、半導体装置用配線部材の上下方向を変えないで図示している。
完成した半導体装置を、外部部材に搭載する。この場合、外部端子のみが樹脂から露出していることで、外部部材に設けられた接続用端子と容易に接続できる。
第１実施形態の多列型半導体装置用配線部材によれば、永久レジスト１５’の一方の側の面１５ａ’における、半導体装置用配線部材の集合体の外周領域に金属枠部１６を形成したので、多列型半導体装置用配線部材が、金属枠部１６で補強され、搬送しても変形し難い強度を確保できる。
また、第１実施形態の多列型半導体装置用配線部材によれば、個々の半導体装置用配線部材が、複数備わる、夫々のめっき層の積層体を、内部端子と外部端子を配線部で接続しためっき層１１，１２，１３の積層体で形成したので、内部端子と外部端子夫々の実装ピッチを設計に応じて調整できる。
また、第１実施形態の多列型半導体装置用配線部材によれば、内部端子と外部端子を配線部で接続しためっき層１１，１２，１３の積層体の側面形状が、略Ｌ字形状又は略Ｔ字形状となるように構成したので、永久レジスト１５’との密着性が向上し、端子を形成するめっき被膜の永久レジストからの抜けを防止できる。
また、第１実施形態の多列型半導体装置用配線部材によれば、配線部となるめっき層１２の上に、配線部となるめっき層１２の領域内で部分的に外部端子となる第２のめっき層１３を形成する構成にしたので、外部端子となる第２のめっき層１３を小さく形成でき、外部端子として半導体装置の裏面に露出する第２のめっき層１３の脱落や抜けを防止できる。
また、第１実施形態の多列型半導体装置用配線部材によれば、図１(d)、図１(e)に示すように、全体が同じ幅の矩形状に形成した場合には、内部端子となる面を広くとることができるため、電極のピッチが異なる、より多くの半導体素子の搭載に適応できる。
また、第１実施形態の多列型半導体装置用配線部材によれば、従来の半導体装置用基板において半導体装置の製造過程で設ける樹脂を半導体装置用基板に永久レジストとして予め設けるとともに、永久レジストの開口部に、内部端子及び配線部とは厚みの異なる外部端子を予め設け、内部端子及び配線部を永久レジストで封止し、永久レジストの他方の側の面から外部端子のみを露出させたので、従来の半導体装置用基板とは異なり半導体装置の製造過程で金属板のエッチング除去や外部部材との接続面に開口部を有する絶縁層を設ける必要がなくなり、その分、半導体装置の製造時の工程数が減少し生産性が向上する。
また、第１実施形態の多列型半導体装置用配線部材によれば、積層めっき被膜と永久レジストのみからなる構造となり、フリップチップ実装後に樹脂封止する際には、半導体装置用配線部材の永久レジスト１５’及び露出しためっき被膜のみを封止樹脂１８で封止することになり、膨張係数の大きく異なる基材（金属板）の表面を樹脂封止することがないため、封止樹脂１８の硬化後の反りが軽減される。詳しくは、基材をなす金属板への樹脂封止に比べて、永久レジストへの樹脂封止は、永久レジストと封止樹脂とが、物理的な特性が同系統の材料同士であるため、封止樹脂硬化後の熱収縮や熱膨張が小さくなる。しかも、特許文献１，２に記載の半導体装置用基板のように、封止樹脂部形成後に基材を除去するようなことがない。その結果、封止樹脂の硬化後の反りが小さくなる。
また、第１実施形態の多列型半導体装置用配線部材によれば、半導体装置の製造工程において基材をなす金属板のエッチング除去や外部機器との接続面に開口部を形成するための加工（ソルダーレジストの塗布、露光、現像）の必要がないため、水分や薬液が浸入して半導体装置を劣化させる虞がない。
従って、第１実施形態の多列型半導体装置用配線部材及びその製造方法によれば、半導体装置を薄型化、小型化でき、端子部を構成するめっき被膜と樹脂との密着性を向上させ、半導体素子を搭載する内部端子面および半導体素子と電気的接続をする内部端子部の高さを均一にでき、更に半導体装置の製造工程において金属板のエッチング除去や外部端子部のみが露出する開口部を形成する工程を省略でき、封止樹脂硬化後の樹脂の反りを軽減でき、半導体装置製造時の工程数を削減して、信頼性の高い樹脂封止型半導体装置を歩留まり良く量産可能となる。
実施例
次に、本発明の多列型半導体装置用配線部材及びその製造方法の実施例を説明する。
なお、各工程には、薬液洗浄や水洗浄等を含む前処理・後処理を実施するが一般的な処理であるので記載を省略する。
まず、金属板１として、リードフレーム材としても使用されている板厚０．１５ｍｍの銅材を用意した（図２(a)参照）。
第１のレジストマスク形成工程においては、金属板１の両面に、厚さ２５μｍのドライフィルムレジストＲをラミネートした（図２(b)参照）。
次に、表面側に所定の位置にめっきを形成するためのパターンＡが形成されたガラスマスクを用いて表面側のドライフィルムレジストＲに露光・現像を行い、めっきを形成する部分が開口された第１のレジストマスクを形成した。裏面側のドライフィルムレジストＲに対しては、半導体装置用配線部材の集合体の外周領域に金属枠部形成用レジストを形成するためのパターンが形成されたガラスマスクを用いて露光・現像を行い、半導体装置用配線部材の集合体の外周領域が開口され、それ以外の領域を覆う第１のレジストマスクを形成した。この露光・現像は従来工法と同様で、露光用のガラスマスクをドライフィルムレジストＲに密着させ、紫外線を照射することによって、夫々のパターンをドライフィルムレジストＲに露光し、炭酸ナトリウムにより現像を行なった（図２(c)参照）。
次のめっき工程では、両面に形成した第１のレジストマスクから露出している金属板に一般的なめっき前処理を行なった後、順にＡｕを０．０１μｍ、Ｐｄを０．０３μｍ、Ｎｉを４．０μm、めっきを施した（図２(d)参照）。
次に、両面の第１のレジストマスクを剥離し（図２(e)参照）、金属板の表側の面にソルダーレジストからなる永久レジスト１５’を塗布するとともに、金属板の裏側の面にドライフィルムレジストＲ２をラミネートした（図２(f)参照）。このとき、形成する第２の金属めっき層の厚さに応じてレジストの厚さを選定する必要があるが、本実施例では第２の金属めっき層を１５〜４０μｍとなるよう形成するため、最上層のめっき層の面が第２のレジストマスクの面の高さ以下となるように、表面側のみ厚さが５０μｍのレジストを用い、裏面側は厚さが２５μｍのレジストを用いた。
そして、先に形成しためっき層の一部であって、外部端子となる部分に重ねてめっきを形成するためのパターンＢが形成されたガラスマスクを用いて露光・現像を行って第２のレジストマスクを形成した（図２(g)参照）。なお、裏面側は、全体を覆う第２のレジストマスクを形成した。
次のめっき工程では、形成した第２のレジストマスクから露出しているＮｉめっき面に順にＮｉを２０．０μｍ、Ｐｄを０．０３μｍ、Ａｕを０．０１μｍ、めっきを施し（図２(h)参照）、次に、裏側の面の第２のレジストマスクを除去した（図２(i)参照）。
次に、金属板（銅材）１の裏側の面における半導体装置用配線部材の集合体の外周領域の開口部に形成しためっき層１９をエッチングレジストとして用いて、めっき層に覆われていない露出した金属板をエッチング除去し、半導体装置用配線部材の集合体の外周に金属枠部１６を形成した多列型半導体装置用配線部材を作製した（図２(j)参照）。
完成した多列型半導体装置用配線部材の永久レジスト１５’で固定されためっき層を配線として、金属板と接していた面側に半導体素子を搭載して内部端子と導通をとり（図３(b)参照）、半導体素子搭載部を封止樹脂１８で封止し（図３(d)参照）、個々の半導体装置領域を切断することで外部端子の表面が永久レジスト１５’の面１５ｂ’から露出した状態の半導体装置を得た（図３(e)参照）。
以上、本発明の多列型半導体装置用配線部材の実施形態及び実施例について説明したが、本発明の多列型半導体装置用配線部材は、上記実施形態及び実施例の構成に限定されるものではない。
例えば、第１実施形態の多列型半導体装置用配線部材では、第１のめっき層にＡｕ、Ｐｄ、配線部となるめっき層に金属めっき層にＮｉ、第２のめっき層にＮｉ、Ｐｄ、Ａｕを用いたが、本発明の多列型半導体装置用配線部材における第１のめっき層、配線部となるめっき層、第２のめっき層の形成に用いるめっきの組み合わせは、これに限定されるものではなく、変形例として、次の表１に示すようなめっきを施した第１のめっき層、配線部となるめっき層、第２のめっき層を組み合わせて、本発明の多列型半導体装置用配線部材を構成してもよい。なお表１では、めっきが各変形例において欄の上から順に施されるものとして示してある。
表１ 半導体装置用配線部材を構成するめっきの組合せ
Figure 0006512609
本発明の多列型半導体装置用配線部材は、表面実装型の封止樹脂型半導体装置を組み立てることが必要とされる分野に有用である。
１ 金属板（基材）
１０ 半導体装置用配線部材
１１ 第１のめっき層
１２ 配線部となるめっき層
１３ 第２のめっき層
１４ 半田ボール
１５’ 永久レジスト
１５ａ’ 永久レジストの一方の側の面
１５ｂ’ 永久レジストの他方の側の面
１６ 金属枠部
１７ 封止材
１８ 封止樹脂
１９ めっき層
２０ 半導体素子

Claims (8)

  1. 永久レジストの一方の側の面における所定部位に内部端子となる第１のめっき層が下面を該永久レジストの一方の側の面に露出させた状態で形成され、前記第１のめっき層と接続する配線部となるめっき層が形成され、更に前記配線部となるめっき層の上に該配線部となるめっき層の領域内で部分的に外部端子となる第２のめっき層が上面を前記永久レジストの他方の側の面から露出させた状態で形成され、前記内部端子と前記配線部と前記外部端子を構成し、側面形状が、略Ｌ字形状又は略Ｔ字形状に形成されている、めっき層の積層体を複数備えてなる半導体装置用配線部材が、マトリックス状に配列された多列型半導体装置用配線部材であって、
    前記永久レジストの一方の側の面における、半導体装置用配線部材の集合体の外周領域に金属枠部が形成されていることを特徴とする多列型半導体装置用配線部材。
  2. 前記配線部となるめっき層は、前記第１のめっき層の上に該第１のめっき層と同一形状で形成されていることを特徴とする請求項１に記載の多列型半導体装置用配線部材。
  3. 前記第１のめっき層の上に形成されている前記配線部となるめっき層の上面は、粗化面であることを特徴とする請求項１または２に記載の多列型半導体装置用配線部材。
  4. 前記第１のめっき層が露出した前記永久レジストの一方の側の面は、粗面であることを特徴とする請求項１または２に記載の多列型半導体装置用配線部材。
  5. 永久レジストの一方の側の面における所定部位に内部端子となる第１のめっき層が下面を該永久レジストの一方の側の面に露出させた状態で形成され、前記第１のめっき層と接続する配線部となるめっき層が形成され、更に前記配線部となるめっき層の上に該配線部となるめっき層の領域内で部分的に外部端子となる第２のめっき層が上面を前記永久レジストの他方の側の面から露出させた状態で形成され、前記内部端子と前記配線部と前記外部端子を構成し、側面形状が、略Ｌ字形状又は略Ｔ字形状に形成されている、めっき層の積層体を複数備えてなる半導体装置用配線部材がマトリックス状に配列された多列型半導体装置用配線部材の製造方法であって、
    金属板の他方の側の面にパターンＡの開口部を有する第１のレジストマスクを形成するとともに、前記金属板の一方の側の面における半導体装置用配線部材の集合体の外周領域に開口部を有する第１のレジストマスクを形成する工程と、
    前記パターンＡの開口部に内部端子となる第１のめっき層と前記第１のめっき層と接続する配線部となるめっき層とを形成するとともに、前記外周領域の開口部に金属枠部形成用レジストとなるめっき層を形成する工程と、
    前記金属板の両面に形成された前記第１のレジストマスクを剥離する工程と、
    前記金属板の他方の側の面に前記配線部となるめっき層の領域内において一部が露出するパターンＢの開口部を有する永久レジストからなる第２のレジストマスクを形成するとともに、前記金属板の一方の側の面全体を覆う感光レジストからなる第２のレジストマスクを形成する工程と、
    前記パターンＢの開口部に外部端子となる第２のめっき層を形成する工程と、
    前記金属板の一方の側の面に形成された前記第２のレジストマスクを剥離する工程と、
    前記金属板における、前記半導体装置用配線部材の集合体の外周領域に形成した前記金属枠部形成用レジストとなるめっき層で覆われていない部位の金属を除去する工程と、
    を有することを特徴とする多列型半導体装置用配線部材の製造方法。
  6. 前記配線部となるめっき層は、前記第１のめっき層の上に該第１のめっき層と同一形状で形成することを特徴とする請求項５に記載の多列型半導体装置用配線部材の製造方法。
  7. 前記配線部となるめっき層の形成後、且つ、前記第２のレジストマスクの形成前に、前記配線部となるめっき層の上面に、粗化処理を施すか、あるいは前記配線部となるめっき層が粗化めっき層として形成されることを特徴とする請求項５または６に記載の多列型半導体装置用配線部材の製造方法。
  8. 前記金属板の両面に形成された前記第１のレジストマスクを剥離した後、前記金属板に形成された前記配線部となるめっき層をマスクとして前記金属板表面を粗化処理する工程を含むことを特徴とする請求項５に記載の多列型半導体装置用配線部材の製造方法。
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JP3523536B2 (ja) 1999-08-06 2004-04-26 シャープ株式会社 半導体装置及びその製造方法、並びに液晶モジュール及びその搭載方法
JP4400802B2 (ja) * 1999-08-23 2010-01-20 大日本印刷株式会社 リードフレーム及びその製造方法並びに半導体装置
JP3546961B2 (ja) * 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
US6861757B2 (en) 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
JP2004241526A (ja) * 2003-02-05 2004-08-26 Kyocera Corp 配線基板
JP4431123B2 (ja) * 2006-05-22 2010-03-10 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
US7825514B2 (en) 2007-12-11 2010-11-02 Dai Nippon Printing Co., Ltd. Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device
KR101169686B1 (ko) * 2008-11-07 2012-08-06 에스케이하이닉스 주식회사 반도체 패키지용 기판 및 이의 제조 방법
JP2015185619A (ja) 2014-03-20 2015-10-22 日立マクセル株式会社 半導体装置用基板、当該基板の製造方法、半導体装置、及び半導体装置の製造方法

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