JP6504960B2 - Printed board - Google Patents
Printed board Download PDFInfo
- Publication number
- JP6504960B2 JP6504960B2 JP2015153339A JP2015153339A JP6504960B2 JP 6504960 B2 JP6504960 B2 JP 6504960B2 JP 2015153339 A JP2015153339 A JP 2015153339A JP 2015153339 A JP2015153339 A JP 2015153339A JP 6504960 B2 JP6504960 B2 JP 6504960B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring line
- circuit board
- printed circuit
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010410 layer Substances 0.000 claims description 62
- 239000003990 capacitor Substances 0.000 claims description 32
- 230000005291 magnetic effect Effects 0.000 claims description 32
- 239000004020 conductor Substances 0.000 claims description 12
- 230000004907 flux Effects 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 7
- 229910000859 α-Fe Inorganic materials 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 description 23
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 6
- 230000006698 induction Effects 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 230000001902 propagating effect Effects 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000035699 permeability Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Description
本発明は、ノイズフィルタを有するプリント基板に関するものである。 The present invention relates to a printed circuit board having a noise filter.
プリント基板には、LSI(Large Scale Integrated circuit)またはIC(Integrated Circuit)などの回路素子から漏洩する高周波帯域の電磁ノイズを除去するためにノイズフィルタが実装されている。図7は、プリント基板100に実装された従来のノイズフィルタの一例を示す図である。このプリント基板100には、回路素子101、コネクタ回路102、バイパスコンデンサ104、電源配線パターン111及びグラウンド配線パターン112が実装されている。
A noise filter is mounted on the printed circuit board in order to remove electromagnetic noise in a high frequency band leaking from a circuit element such as an LSI (Large Scale Integrated circuit) or an IC (Integrated Circuit). FIG. 7 is a view showing an example of a conventional noise filter mounted on the printed
図7に示されるように、電源配線パターン111の一端は、回路素子101と接続され、電源配線パターン111の他端は、コネクタ回路102を介して外部電源103と接続されている。バイパスコンデンサ104の一端は、引き出し配線113を介して電源配線パターン111と接続され、バイパスコンデンサ104の他端は、引き出し配線114を介してグラウンド配線パターン112と接続されている。回路素子101で発生した高周波電磁ノイズが外部電源103に伝播すれば、たとえば、電源電圧が変動して回路素子101の動作不良、あるいは外部電源103から電源供給を受ける他の回路素子(図示せず)の動作不良を招くという問題が生じ得る。バイパスコンデンサ104は、高周波電磁ノイズに対してノイズフィルタとして機能し、電源配線パターン111を伝播する高周波電磁ノイズをグラウンド配線パターン112にバイパスすることができる。これにより電源品位の向上が可能となる。
As shown in FIG. 7, one end of the power
しかしながら、バイパスコンデンサ104には寄生インダクタンスが存在する。この寄生インダクタンスによりバイパスコンデンサ104のバイパス性能が劣化するので、外部電源103側に漏洩する高周波電磁ノイズを十分に低減させることができないという課題がある。この課題に対しては、たとえば、特許文献1(特開2005−303193号公報)の従来技術が知られている。この特許文献1に開示されているチップ型コンデンサアレイは、共通外部電極と並列に接続された複数個のコンデンサを備えているので、チップ型コンデンサアレイ自身の寄生インダクタンスを低減させることができる。
However, parasitic inductance exists in the
しかしながら、特許文献1の従来技術では、バイパスコンデンサの実装に使用される配線の寄生インダクタンスに起因するバイパス性能の劣化を抑制することができない。 However, the prior art of Patent Document 1 can not suppress the deterioration of the bypass performance due to the parasitic inductance of the wiring used for mounting the bypass capacitor.
上記に鑑みて本発明の目的は、コンデンサを含むバイパス回路の性能劣化を抑制することができるプリント基板を提供する点にある。 In view of the above, it is an object of the present invention to provide a printed circuit board capable of suppressing the performance deterioration of a bypass circuit including a capacitor.
本発明の一態様によるプリント基板は、第1の配線層と第2の配線層とが絶縁層を介して積層された構造を有するプリント基板であって、前記第1の配線層の一部として形成された第1及び第2の配線ラインと、前記第1の配線層に配置されており、一対の電極端子を有し、前記一対の電極端子のうちの一方の電極端子が前記第1の配線ラインの一端部と電気的に接続されているバイパスコンデンサと、前記第2の配線層の一部として形成された第3の配線ラインと、前記第2の配線層の他の一部として形成されたグラウンド導体面と、前記絶縁層を貫通して形成され、前記第1の配線ラインの当該一端部を前記第3の配線ラインの一端部と導通させる第1の層間接続孔と、前記絶縁層を貫通して形成され、前記第2の配線ラインの一端部を前記第3の配線ラインの他端部と導通させる第2の層間接続孔と、前記絶縁層を貫通して形成され、前記一対の電極端子のうちの他方の電極端子を前記グラウンド導体面と電気的に導通させる第3の層間接続孔とを備え、前記第1及び第2の配線ラインは、磁気的に結合するように互いに対向し且つ互いに並行に延在しており、前記第1の配線ラインの当該一端部が前記第2の配線ラインの他端部と対向し、且つ前記第2の配線ラインの当該一端部が前記第1の配線ラインの他端部と対向していることを特徴とする。 A printed circuit board according to an aspect of the present invention is a printed circuit board having a structure in which a first wiring layer and a second wiring layer are stacked via an insulating layer, and as a part of the first wiring layer The formed first and second wiring lines and the first wiring layer are disposed, and have a pair of electrode terminals, and one of the pair of electrode terminals is the first A bypass capacitor electrically connected to one end of a wiring line, a third wiring line formed as a part of the second wiring layer, and another part of the second wiring layer And a first interlayer connection hole formed through the insulating layer to electrically connect the one end of the first wiring line to one end of the third wiring line; And one end of the second wiring line is formed through the layer. A second interlayer connection hole electrically connected to the other end of the third wiring line; and the insulating layer formed through the other, and the other of the pair of electrode terminals is electrically connected to the ground conductor surface. And a third interlayer connection hole electrically connected to each other, wherein the first and second wiring lines extend in parallel to each other so as to be magnetically coupled. The one end of the line is opposite to the other end of the second wiring line, and the one end of the second wiring line is opposite to the other end of the first wiring line. I assume.
本発明によれば、第1の配線ライン及び第2の配線ラインは、第3の配線ラインを介して直列に接続されており、磁気的結合により相互インダクタンスを形成する。この相互インダクタンスに対応して等価的に現れる負のインダクタンスにより、バイパスコンデンサを含むバイパス回路の寄生インダクタンスを打ち消すことができる。したがって、新たな電子部品を追加することなく、バイパス回路の性能劣化を抑制することができる。 According to the present invention, the first wiring line and the second wiring line are connected in series via the third wiring line, and form mutual inductance by magnetic coupling. The negative inductance that appears equivalently to this mutual inductance can cancel the parasitic inductance of the bypass circuit including the bypass capacitor. Therefore, the performance deterioration of the bypass circuit can be suppressed without adding a new electronic component.
以下、図面を参照しつつ、本発明に係る種々の実施の形態について詳細に説明する。なお、図面において同一符号を付された構成要素は、同一機能及び同一構成を有するものとする。 Hereinafter, various embodiments according to the present invention will be described in detail with reference to the drawings. In addition, the component which attached | subjected the same code | symbol in drawing shall have the same function and the same structure.
実施の形態1.
図1は、本発明に係る実施の形態1の両面プリント基板1の断面構造の一例を概略的に示す図であり、図2(A),(B)は、この両面プリント基板1を構成する配線層の平面図である。図2(A),(B)は、同一方向から視たときの上部配線層WL1及び下部配線層WL2の平面構成を示している。
Embodiment 1
FIG. 1 is a view schematically showing an example of the cross-sectional structure of double-sided printed circuit board 1 according to the first embodiment of the present invention, and FIGS. 2 (A) and 2 (B) constitute double-sided printed circuit board 1. It is a top view of a wiring layer. FIGS. 2A and 2B show planar configurations of the upper wiring layer WL1 and the lower wiring layer WL2 when viewed from the same direction.
図1に示されるように、両面プリント基板1は、第1の配線層である上部配線層WL1と、第2の配線層である下部配線層WL2と、これら上部配線層WL1及び下部配線層WL2の間に介在する絶縁層ILと、上部配線層WL1上に設けられた磁性体23とを備えている。両面プリント基板1は、上部配線層WL1、絶縁層IL及び下部配線層WL2が厚み方向(図面の垂直方向)に積層された構造を有している。ここで、絶縁層ILは、非導電性樹脂などの電気絶縁材料で構成される。
As shown in FIG. 1, the double-sided printed circuit board 1 includes an upper wiring layer WL1 which is a first wiring layer, a lower wiring layer WL2 which is a second wiring layer, and the upper wiring layer WL1 and the lower wiring layer WL2. And the
図2(A),(B)に示されるように、両面プリント基板1には、絶縁層ILを貫通する層間接続孔であるビアHa,Hb,Hc,Hd,Heが形成されている。ビアHa,Hb,Hc,Hd,Heの内部には、たとえば、導電性ペーストが充填されたり、無電解メッキにより銅などの金属層が形成されたりしているので、ビアHa,Hb,Hc,Hd,Heは導電性を有する。このため、ビアHa,Hb,Hc,Hd,Heは、上部配線層WL1と下部配線層WL2との間を電気的に接続することができる。 As shown in FIGS. 2A and 2B, vias Ha, Hb, Hc, Hd, and He, which are interlayer connection holes penetrating through the insulating layer IL, are formed in the double-sided printed board 1. For example, a conductive paste is filled inside the vias Ha, Hb, Hc, Hd, and He, or a metal layer such as copper is formed by electroless plating, so that the vias Ha, Hb, Hc, Hd and He have conductivity. Therefore, the vias Ha, Hb, Hc, Hd, and He can electrically connect the upper wiring layer WL1 and the lower wiring layer WL2.
上部配線層WL1は、絶縁層ILの厚み方向両面のうち上面に形成されている。図2(A)に示されるように、上部配線層WL1には、LSIまたはICなどの電子部品である回路素子10と、DC−DCコンバータまたは車載用バッテリなどの外部電源12と電気的に接続されたコネクタ回路11と、電磁ノイズ除去用のバイパスコンデンサ13とが設けられている。
The upper wiring layer WL1 is formed on the top surface of the insulating layer IL in the thickness direction. As shown in FIG. 2A, the upper wiring layer WL1 is electrically connected to the
また、上部配線層WL1を構成する配線パターンとしては、回路素子10の電源端子と接続される電源配線パターンW1と、コネクタ回路11を介して外部電源12のプラス端子と電気的に接続される電源配線パターンW2と、バイパスコンデンサ13の一方の電極端子を電源配線パターンW1と電気的に接続する引き出し配線W3と、バイパスコンデンサ13の他方の電極端子をビアHcと電気的に接続する配線W4と、回路素子10の接地端子をビアHdと電気的に接続するグラウンド配線W5と、コネクタ回路11の接地端子をビアHeと電気的に接続するグラウンド配線W6とが形成されている。電源配線パターンW1,W2、引き出し配線W3、配線W4及びグラウンド配線W5,W6は、銅箔などの導電体で構成されればよい。
Further, as the wiring pattern constituting upper wiring layer WL1, power supply wiring pattern W1 connected to the power supply terminal of
一方、下部配線層WL2は、図1に示されるように絶縁層ILの下面に形成されている。この下部配線層WL2を構成する配線パターンは、図2(B)に示されるように、ビアHa,Hb間を電気的に接続する配線ラインW9と、電気的に接地されたグラウンド導体面22とからなる。グラウンド導体面22は、配線ラインW9とは電気的に絶縁されている。これら配線ラインW9とグラウンド導体面22とは、銅箔などの導電体で構成されればよい。外部電源12のマイナス端子は、上部配線層WL1におけるコネクタ回路11、グラウンド配線W6及びビアHeを介して、グラウンド導体面22と接続されている。
On the other hand, lower interconnection layer WL2 is formed on the lower surface of insulating layer IL as shown in FIG. As shown in FIG. 2B, the wiring pattern constituting lower wiring layer WL2 includes wiring line W9 electrically connecting between vias Ha and Hb, and ground conductor surface 22 electrically grounded. It consists of The ground conductor surface 22 is electrically isolated from the wiring line W9. The wiring line W9 and the ground conductor surface 22 may be made of a conductor such as copper foil. The negative terminal of the
なお、配線ラインW9は、図2(B)に示されるように直角に折れ曲がる屈曲部分を有するが、これに限定されるものではない。このような配線ラインW9に代えて、直線状の配線ライン、または円形状もしくは楕円形状の配線ラインを採用してもよい。 Although the wiring line W9 has a bent portion which is bent at a right angle as shown in FIG. 2B, the present invention is not limited to this. Instead of such a wiring line W9, a linear wiring line or a circular or oval wiring line may be employed.
次に、図2(A)を参照すると、上部配線層WL1においては、一方の電源配線パターンW1は、他方の電源配線パターンW2と対向し且つ近接する位置に形成された第1の配線ラインW1aを含み、他方の電源配線パターンW2は、一方の電源配線パターンW1と対向し且つ近接する位置に形成された第2の配線ラインW2aを含む。これら第1及び第2の配線ラインW1a,W2a(以下「近接配線ラインW1a,W2a」と呼ぶ。)は、互いに対向し且つ互いに並行に延在するように形成されている。下部配線層WL2の配線ラインW9は、これら近接配線ラインW1a,W2aを直列接続するための第3の配線ラインである。 Next, referring to FIG. 2A, in the upper wiring layer WL1, one of the power supply wiring patterns W1 is a first wiring line W1a formed opposite to and in proximity to the other power supply wiring pattern W2. And the other power supply wiring pattern W2 includes a second wiring line W2a formed at a position facing and close to one power wiring pattern W1. The first and second wiring lines W1a and W2a (hereinafter referred to as "proximity wiring lines W1a and W2a") are formed to face each other and to extend in parallel to each other. The wiring line W9 of the lower wiring layer WL2 is a third wiring line for connecting the adjacent wiring lines W1a and W2a in series.
図2(A)に示されるように、近接配線ラインW1aの左側一端部は、ビアHaと電気的に接続されている。これにより、近接配線ラインW1aは、図2(B)に示されるように、ビアHaを介して下部配線層WL2の配線ラインW9の左側一端部と導通する。他方の近接配線ラインW2aの右側一端部は、図2(A)に示されるようにビアHbと電気的に接続されている。これにより、近接配線ラインW2aは、図2(B)に示されるように、ビアHbを介して下部配線層WL2の配線ラインW9の右側他端部と導通する。したがって、近接配線ラインW1a,W2aの端部同士が、ビアHa、配線ラインW9及びビアHbを介して直列に接続される。それ故、近接配線ラインW1a,W2aに流れる電流の方向は同一方向となる。また、寄生インダクタンスに起因して近接配線ラインW1a,W2aで発生する磁束の方向もほぼ同一方向となる。 As shown in FIG. 2A, the left end of the adjacent wiring line W1a is electrically connected to the via Ha. As a result, as shown in FIG. 2B, the adjacent wiring line W1a is electrically connected to the left end of the wiring line W9 of the lower wiring layer WL2 through the via Ha. The right end portion of the other adjacent wiring line W2a is electrically connected to the via Hb as shown in FIG. 2 (A). As a result, as shown in FIG. 2B, the adjacent wiring line W2a is electrically connected to the other end of the right side of the wiring line W9 of the lower wiring layer WL2 through the via Hb. Therefore, the end portions of the adjacent wiring lines W1a and W2a are connected in series via the via Ha, the wiring line W9, and the via Hb. Therefore, the directions of the currents flowing through the adjacent wiring lines W1a and W2a are the same. Further, the directions of the magnetic flux generated in the close wiring lines W1a and W2a due to the parasitic inductance are also substantially the same.
また、近接配線ラインW1aの左側一端部は、図2(A)に示されるように、引き出し配線W3を介してバイパスコンデンサ13の一方の電極端子と電気的に接続されている。バイパスコンデンサ13の他方の電極端子は、配線W4を介してビアHcと電気的に接続されている。これにより、当該他方の電極端子は、ビアHcを介して下部配線層WL2のグラウンド導体面22と導通する。一方、近接配線ラインW1aの右側他端部は、図2(A)に明示されていないが、近接配線ラインW2aの右側一端部(ビアHbと接続する部分)と対向する部分であり、電源配線ラインW1の他の配線部分を介して回路素子10の電源端子と電気的に接続されている。また、近接配線ラインW2aの左側他端部も、図2(A)に明示されていないが、近接配線ラインW1aの左側一端部(ビアHaと接続する部分)と対向する部分であり、電源配線ラインW2の他の配線部分とコネクタ回路11とを介して外部電源12と電気的に接続されている。
Further, as shown in FIG. 2A, the left end portion of the close wiring line W1a is electrically connected to one electrode terminal of the
本実施の形態のノイズフィルタは、上記近接配線ラインW1a,W2aとバイパスコンデンサ13とを含んで構成される。近接配線ラインW1a,W2aは、互いに磁気的に結合して相互誘導を起こす一対の寄生インダクタを有する。図3(A)は、近接配線ラインW1aの寄生インダクタ41と近接配線ラインW2aの寄生インダクタ42とを含む相互誘導回路を模式的に示す図であり、図3(B)は、この相互誘導回路のT型等価回路を示す図である。節点a1,a2からそれぞれ電流i1,i2が寄生インダクタ41,42に流れ込むとき、寄生インダクタ41,42間に相互インダクタンス−Mが形成される。節点b1,b2が共通電位を有するとすれば、相互誘導回路は、図3(B)に示されるように3つのインダクタンスL1+M,L2+M,−Mを有する3個のインダクタ51,52,53からなる等価回路と考えることができる。この種の等価回路は、T型等価回路と呼ばれている。
The noise filter of the present embodiment is configured to include the close wiring lines W1a and W2a and the
ここで、近接配線ラインW1a,W2aが互いに距離d(単位:m)だけ離れて対向し、且つ近接配線ラインW1a,W2aのライン長が共にR(単位:m)である場合、近接配線ラインW1a,W2a間の相互インダクタンスの大きさM(単位:H=Wb/A)は、たとえば、次の近似式(1)で与えられる。
M=(μ0/(2π))×R×(ln(2R/d)−1) (1)
Here, when adjacent wiring lines W1a and W2a face each other at a distance d (unit: m) and line lengths of both adjacent wiring lines W1a and W2a are R (unit: m), adjacent wiring lines W1a , W2a (unit: H = Wb / A) is given by, for example, the following approximate expression (1).
M = (μ 0 / (2π)) × R × (ln (2 R / d) −1) (1)
ここで、μ0は、真空の透磁率(=4π×10−7H/m)である。この式(1)に基づいて、相互インダクタンスを設計することが可能である。 Here, μ 0 is the permeability of vacuum (= 4π × 10 −7 H / m). The mutual inductance can be designed based on this equation (1).
なお、近接配線ラインW1a,W2a間の相互インダクタンスの大きさMは、次式(2)によっても与えられる。
M=k×(L1×L2)1/2 (2)
The magnitude M of the mutual inductance between the adjacent wiring lines W1a and W2a is also given by the following equation (2).
M = k × (L1 × L2) 1/2 (2)
ここで、kは、結合係数である。 Here, k is a coupling coefficient.
図4は、ノイズフィルタを有する両面プリント基板1の等価回路の主要部を概略的に示す図である。図4に示される等価回路は、回路素子10と、上記したT型等価回路と、バイパスコンデンサ13と、配線インダクタンスL4を有する寄生インダクタ54と、コネクタ回路11とを備えている。インダクタ51の等価インダクタンスはL1+Mであり、インダクタ52の等価インダクタンスはL2+Mである。また、バイパスコンデンサ13は、容量Cを有するコンデンサ成分13Cと、等価直列インダクタンス(ESL)である残留インダクタンスLpを有する寄生インダクタ13ESLとを備えている。ここで、寄生インダクタ54は、図2(A),(B)のビアHcによって形成される。なお、図4では、説明の便宜上、両面プリント基板1の他の回路要素(たとえば、引き出し配線W3の抵抗成分及び寄生インダクタ成分)の表示は省略されている。
FIG. 4 is a view schematically showing the main part of the equivalent circuit of the double-sided printed circuit board 1 having the noise filter. The equivalent circuit shown in FIG. 4 includes a
本実施の形態のバイパス回路は、図2(A)に示した引き出し配線W3、バイパスコンデンサ13、配線W4及びビアHcによって構成される。このバイパス回路では、近接配線ラインW1a,W2aが磁気的に結合すると、図4に示されるように、負のインダクタンス−Mを有するインダクタ53が等価的に現れる。すなわち、インダクタ51,52間の直列接続点Npにインダクタ53が等価的に接続されたこととなる。よって、このとき、バイパス回路では、負のインダクタンス−Mを有するインダクタ53と、コンデンサ成分13Cと、寄生インダクタ13ESLとが直列に接続されることとなる。
The bypass circuit of this embodiment is constituted by the lead wire W3, the
ここで、ビアHcの配線インダクタンスL4については、ビアHcの寸法(たとえば、長さ及びビア径)に基づいて配線インダクタンスL4を近似的に算出することができる。また、バイパスコンデンサ13の特性を測定することで、残留インダクタンスLpを算出することが可能である。
Here, for the wiring inductance L4 of the via Hc, the wiring inductance L4 can be approximately calculated based on the dimensions (for example, the length and the diameter of the via) of the via Hc. Also, by measuring the characteristics of the
したがって、負のインダクタンス−Mと、ビアHcの配線インダクタンスL4と、バイパスコンデンサ13の残留インダクタンスLpとについてインピーダンスが打ち消し合うように、インダクタンス−Mを設計することにより、バイパス回路のインピーダンスをコンデンサ成分13Cのみのインピーダンスと等価とすることができる。たとえば上式(1)を用いて、負のインダクタンス−Mが最適な値となるような設計を行うことが可能である。これにより、バイパス回路におけるバイパス経路が実質的にインダクタンス成分を含まないことになるので、電源配線パターンW1を伝播する電磁ノイズの周波数が高くても、バイパス性能が低下することを防ぐことができる。
Therefore, by designing the inductance -M so that the impedances of the negative inductance -M, the wiring inductance L4 of the via Hc, and the residual inductance Lp of the
ここで、バイパスコンデンサ13の実装に使用される引き出し配線W3及び配線W4の寄生インダクタンスを考慮してインダクタンス−Mを設計することも可能である。
Here, it is also possible to design the inductance -M in consideration of the parasitic inductance of the lead wire W3 and the wire W4 used for mounting the
次に、図1に示した磁性体23について説明する。この磁性体23は、近接配線ラインW1a,W2aの近傍に配置され、且つ、平面視で少なくとも近接配線ラインW1a,W2a間の領域に配置される。これにより、近接配線ラインW1a,W2a間で発生する磁束の磁路の一部を磁性体23の内部に閉じ込めることができる。
Next, the
図5は、上部配線層WL1上に設けられる磁性体23の一例を示す平面図であり、図6は、図5のVI−VI線における断面構造の要部を概略的に示す図である。図5及び図6に示されるように、磁性体23は、近接配線ラインW1a,W2aに当接し、且つ近接配線ラインW1a,W2aを被覆するように配置されている。これにより、磁性体23の内部には、近接配線ラインW1a,W2a間で発生する磁束MFが通過する磁路が形成される。近接配線ラインW1a,W2aのうちの一方から発生する磁束の全てが、空気中に漏れ出ずにその他方に鎖交する状態のときに、近接配線ラインW1a,W2aの寄生インダクタ41,42間の結合係数kは最高の値「1」となる。近接配線ラインW1a,W2aの近傍に磁性体23を配置することで、磁束MFは磁性体23の内部に集中するので、空気中に漏れ出る磁束の量を減らすことができる。その結果、結合係数kが「1」の値に近づき、上式(2)により相互インダクタンスの大きさMが高くなる。よって、結合係数kが高くなる分に応じて、自己インダクタンスL1,L2を小さい値に設定することができる。これにより、近接配線ラインW1a,W2aのライン長Rを短くすることが可能となる。したがって、上記インダクタンス−Mを得るために必要な近接配線ラインW1a,W2aの寸法を小さくすることができる。
FIG. 5 is a plan view showing an example of the
磁性体23としては、数MHz以上の高周波信号に対して高い透磁率を有するフェライト磁性体が好ましい。たとえば、軟磁性金属粉末が分散された樹脂シート、または厚みが数μm程度のフェライトめっき膜を磁性体23として使用することができる。
The
以上に説明したように実施の形態1の両面プリント基板1では、近接配線ラインW1a,W2aは、配線ラインW9を介して直列に接続され、磁気的結合により相互インダクタンスを形成するように互いに対向し且つ同一方向に延在している。この磁気的結合に対応して等価的に現れる負のインダクタンス−Mにより、バイパスコンデンサ13を含むバイパス回路全体の寄生インダクタンスを打ち消すことができる。よって、新たな電子部品を追加することなく、バイパスコンデンサ13のバイパス性能の劣化を抑制することが可能である。したがって、電源配線パターンW1を伝播する電磁ノイズを効果的に除去することができる。
As described above, in the double-sided printed circuit board 1 of the first embodiment, the adjacent wiring lines W1a and W2a are connected in series via the wiring line W9, and face each other to form mutual inductance by magnetic coupling. And extend in the same direction. The negative inductance -M that appears equivalently to the magnetic coupling can cancel the parasitic inductance of the entire bypass circuit including the
ここで、バイパス回路の寄生インダクタンスを打ち消すために、インダクタなどの電子部品を追加で実装することが考えられる。しかしながら、新たな電子部品の追加は、プリント基板の製造コストの増加を招くとともに、当該新たな電子部品がプリント基板上の他の配線または他の電子部品に電磁的に作用して悪影響を与えるおそれがある。本実施の形態の両面プリント基板1は、そのような電子部品を追加で実装することなく、バイパス性能の劣化を抑制することができる。 Here, in order to cancel the parasitic inductance of the bypass circuit, it is conceivable to additionally mount an electronic component such as an inductor. However, the addition of a new electronic component causes an increase in the manufacturing cost of the printed circuit board, and the new electronic component may adversely affect the other wiring or other electronic component on the printed circuit board by electromagnetically acting. There is. The double-sided printed circuit board 1 of the present embodiment can suppress the deterioration of the bypass performance without additionally mounting such an electronic component.
また、図2(B)に示したように、近接配線ラインW1a,W2aを直列接続する配線ラインW9が、グラウンド導体面22と同じ下部配線層WL2に形成されるので、配線層の数を抑えることができ、両面プリント基板1の小型化を実現することができる。 Further, as shown in FIG. 2B, since the wiring line W9 connecting the adjacent wiring lines W1a and W2a in series is formed in the same lower wiring layer WL2 as the ground conductor surface 22, the number of wiring layers can be reduced. The size of the double-sided printed circuit board 1 can be reduced.
以上、図面を参照して本発明に係る実施の形態について述べたが、この実施の形態は本発明の例示であり、この実施の形態以外の様々な形態を採用することもできる。たとえば、上記実施の形態は2層構造の両面プリント基板であるが、これに限定されるものではない。本発明は、3層以上の配線層を有する多層プリント基板に対して適用可能である。 As mentioned above, although the embodiment according to the present invention has been described with reference to the drawings, this embodiment is an example of the present invention, and various modes other than this embodiment can be adopted. For example, although the said embodiment is a double-sided printed circuit board of 2 layer structure, it is not limited to this. The present invention is applicable to a multilayer printed circuit board having three or more wiring layers.
また、上記外部電源12に代えて、上記実施の形態の両面プリント基板1に、内部電源である電源素子を実装してもよい。この場合でも、実装された電源素子への高周波電磁ノイズの伝播を抑制することが可能である。
Further, instead of the
本発明の範囲内において、上記実施の形態の構成要素の自由な組み合わせ、上記実施の形態の任意の構成要素の変形、または上記実施の形態の任意の構成要素の省略が可能である。 Within the scope of the present invention, free combinations of the components of the above embodiment, deformation of any components of the above embodiment, or omission of any components of the above embodiment are possible.
WL1 上部配線層、WL2 下部配線層、IL 絶縁層、W1,W2 電源配線パターン、W1a,W2a 近接配線ライン(第1及び第2の配線ライン)、W9 配線ライン、Ha,Hb,Hc,Hd,He ビア、MF 磁束、1 両面プリント基板、10 回路素子、11 コネクタ回路、12 外部電源、13 バイパスコンデンサ、22 グラウンド導体面、23 磁性体、41,42 寄生インダクタ、51〜53 インダクタ、54 寄生インダクタ。 WL1 upper interconnection layer, WL2 lower interconnection layer, IL insulating layer, W1, W2 power supply interconnection pattern, W1a, W2a adjacent interconnection line (first and second interconnection lines), W9 interconnection line, Ha, Hb, Hc, Hd, He via, MF magnetic flux, 1 double-sided printed circuit board, 10 circuit elements, 11 connector circuits, 12 external power supplies, 13 bypass capacitors, 22 ground conductor surfaces, 23 magnetics, 41, 42 parasitic inductors, 51 to 53 inductors, 54 parasitic inductors .
Claims (6)
前記第1の配線層の一部として形成された第1及び第2の配線ラインと、
前記第1の配線層に配置されており、一対の電極端子を有し、前記一対の電極端子のうちの一方の電極端子が前記第1の配線ラインの一端部と電気的に接続されているバイパスコンデンサと、
前記第2の配線層の一部として形成された第3の配線ラインと、
前記第2の配線層の他の一部として形成されたグラウンド導体面と、
前記絶縁層を貫通して形成され、前記第1の配線ラインの当該一端部を前記第3の配線ラインの一端部と導通させる第1の層間接続孔と、
前記絶縁層を貫通して形成され、前記第2の配線ラインの一端部を前記第3の配線ラインの他端部と導通させる第2の層間接続孔と、
前記絶縁層を貫通して形成され、前記一対の電極端子のうちの他方の電極端子を前記グラウンド導体面と電気的に導通させる第3の層間接続孔と
を備え、
前記第1及び第2の配線ラインは、磁気的に結合するように互いに対向し且つ互いに並行に延在しており、前記第1の配線ラインの当該一端部が前記第2の配線ラインの他端部と対向し、且つ前記第2の配線ラインの当該一端部が前記第1の配線ラインの他端部と対向している、
ことを特徴とするプリント基板。 A printed circuit board having a structure in which a first wiring layer and a second wiring layer are stacked via an insulating layer,
First and second wiring lines formed as part of the first wiring layer;
It is arrange | positioned at said 1st wiring layer, has a pair of electrode terminal, and one electrode terminal of said pair of electrode terminals is electrically connected with the one end part of said 1st wiring line. With a bypass capacitor,
A third wiring line formed as a part of the second wiring layer;
A ground conductor surface formed as another part of the second wiring layer,
A first interlayer connection hole formed through the insulating layer to electrically connect the one end of the first wiring line to one end of the third wiring line;
A second interlayer connection hole formed through the insulating layer to electrically connect one end of the second wiring line to the other end of the third wiring line;
And a third interlayer connection hole formed through the insulating layer to electrically connect the other of the pair of electrode terminals to the ground conductor surface.
The first and second wiring lines face each other so as to be magnetically coupled and extend in parallel with each other, and one end of the first wiring line is other than the second wiring line. The end portion is opposed, and the one end portion of the second wiring line is opposed to the other end portion of the first wiring line.
Printed circuit board characterized by
前記第1の配線ラインの当該他端部は、前記回路素子の電源端子と電気的に接続され、
前記第2の配線ラインの当該他端部は、電源と電気的に接続される、
ことを特徴とするプリント基板。 The printed circuit board according to claim 1, further comprising a circuit element disposed in the first wiring layer,
The other end of the first wiring line is electrically connected to a power supply terminal of the circuit element,
The other end of the second wiring line is electrically connected to a power supply,
Printed circuit board characterized by
前記磁性体は、前記第1の配線層の厚み方向からの平面視で、少なくとも前記第1の配線ラインと前記第2の配線ラインとの間の領域に配置されている、
ことを特徴とするプリント基板。 The printed circuit board according to any one of claims 1 to 3, further comprising a magnetic body confining at least a part of the magnetic flux generated between the first wiring line and the second wiring line. Equipped
The magnetic body is disposed in a region between at least the first wiring line and the second wiring line in a plan view from the thickness direction of the first wiring layer.
Printed circuit board characterized by
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015153339A JP6504960B2 (en) | 2015-08-03 | 2015-08-03 | Printed board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015153339A JP6504960B2 (en) | 2015-08-03 | 2015-08-03 | Printed board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017034115A JP2017034115A (en) | 2017-02-09 |
JP6504960B2 true JP6504960B2 (en) | 2019-04-24 |
Family
ID=57986357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015153339A Active JP6504960B2 (en) | 2015-08-03 | 2015-08-03 | Printed board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6504960B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6425632B2 (en) * | 2015-08-03 | 2018-11-21 | 三菱電機株式会社 | Printed board |
WO2018229978A1 (en) * | 2017-06-16 | 2018-12-20 | 三菱電機株式会社 | Printed circuit board |
WO2021250822A1 (en) * | 2020-06-10 | 2021-12-16 | 三菱電機株式会社 | Filter circuit |
WO2024057467A1 (en) * | 2022-09-15 | 2024-03-21 | 三菱電機株式会社 | Connector and electronic apparatus |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000209006A (en) * | 1999-01-14 | 2000-07-28 | Hitachi Ltd | High frequency circuit module and portable communication unit |
JP3255151B2 (en) * | 1999-05-11 | 2002-02-12 | 日本電気株式会社 | Multilayer printed circuit board |
JP5724804B2 (en) * | 2011-09-30 | 2015-05-27 | 株式会社村田製作所 | Circuit module |
-
2015
- 2015-08-03 JP JP2015153339A patent/JP6504960B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017034115A (en) | 2017-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11328858B2 (en) | Inductor component and inductor-component incorporating substrate | |
JP2877132B2 (en) | Multilayer printed circuit board and manufacturing method thereof | |
US8174843B2 (en) | Printed circuit board | |
KR101385167B1 (en) | Printed circuit board | |
JP6766740B2 (en) | Printed circuit board and switching regulator | |
JP6504960B2 (en) | Printed board | |
JP2016006816A (en) | Transformer and multilayer substrate | |
JP2015185812A (en) | component built-in circuit board | |
JP4854345B2 (en) | Capacitor sheet and electronic circuit board | |
JP6472344B2 (en) | Noise filter and printed circuit board | |
JP2006222370A (en) | Circuit board combining different material | |
US8027170B2 (en) | Substrate and electronic device using the same | |
JP5402830B2 (en) | Multilayer wiring board | |
WO2018229978A1 (en) | Printed circuit board | |
JP6425632B2 (en) | Printed board | |
JP2011086655A (en) | Laminated inductor and circuit module | |
JP4893114B2 (en) | Multilayer wiring board | |
US20230047936A1 (en) | Filter circuit | |
JP2010062180A (en) | Multilayer printed wiring board | |
US9560743B2 (en) | Multilayer circuit substrate having core layer with through-hole | |
JP6520685B2 (en) | Noise filter | |
WO2020235092A1 (en) | Filter circuit | |
JP5141806B2 (en) | Multilayer wiring board | |
JP6406438B2 (en) | Circuit board | |
JP2006303020A (en) | Capacitor built-in printed wiring board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171005 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180731 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190226 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190326 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6504960 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |