JP6483543B2 - 半導体装置の作製方法 - Google Patents

Description

本発明の一態様は半導体装置の作製方法に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には酸化物半導体を用いたトランジスタの低いリーク電流特性を応用した低消費電力のＣＰＵなどが開示されている。

特開２０１２−２５７１８７号公報

本発明の一態様では、占有面積の小さい半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、動作速度の速い半導体装置を提供することを目的の一つとする。または、消費電力の小さい半導体装置を提供することを目的の一つとする。または、生産性の高い半導体装置を提供することを目的の一つとする。または、歩留まりの高い半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。または、上記半導体装置の作製方法を提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、トランジスタと電気的な接続を有するコンタクトプラグの作製方法に関する。

本発明の一態様は、第１の導電層と、第１の絶縁層と、を有する積層体に開口部を設け、当該開口部にコンタクトプラグを設ける半導体装置の作製方法であって、第１の絶縁層上に第１の導電層と同じ材料を用いて第２の導電層を設け、第２の導電層上に第３の導電層を設け、第３の導電層上に第２の絶縁層を設け、第２の絶縁層上にレジストマスクを設け、レジストマスクをマスクとして選択的にエッチングを行うことにより、第２の絶縁層に開口部を設け、第２の絶縁層をマスクとして選択的にエッチングを行うことにより、第３の導電層に開口部を設けるとともに、レジストマスクを消失させ、第３の導電層をマスクとして選択的にエッチングを行うことにより、第２の導電層に開口部を設け、第３の導電層および第２の導電層をマスクとして選択的にエッチングを行うことにより、第１の絶縁層に開口部を設けるとともに、第３の導電層の開口部の径を拡大させて第２の導電層の一部を露出させ、第１の絶縁層および第３の導電層をマスクとして選択的にエッチングを行うことにより、第１の導電層に開口部を設けるとともに、第２の導電層の開口部の径を拡大させ、第３の導電層および第２の導電層をマスクとして選択的にエッチングを行うことにより、第１の絶縁層の開口部の径を拡大させ、上記工程で設けられた、第１の導電層、第１の絶縁層、第２の導電層および第３の導電層を貫通する開口部へ導電物を充填し、第１の導電層の一方の面および当該第１の導電層の開口部における側面と電気的な接続を有するコンタクトプラグを設けることを特徴とする半導体装置の作製方法である。

本発明の他の一態様は、酸化物半導体層と、第１の導電層と、第１の絶縁層と、を有する半導体装置の作製方法であって、第１の絶縁層上に第１の導電層と同じ材料を用いて第２の導電層を設け、第２の導電層上に第３の導電層を設け、第３の導電層上に第２の絶縁層を設け、第２の絶縁層上にレジストマスクを設け、レジストマスクをマスクとして選択的にエッチングを行うことにより、第２の絶縁層に開口部を設け、第２の絶縁層をマスクとして選択的にエッチングを行うことにより、第３の導電層に開口部を設けるとともに、レジストマスクを消失させ、第３の導電層をマスクとして選択的にエッチングを行うことにより、第２の導電層に開口部を設け、第３の導電層および第２の導電層をマスクとして選択的にエッチングを行うことにより、第１の絶縁層に開口部を設けるとともに、第３の導電層の開口部の径を拡大させて第２の導電層の一部を露出させ、第１の絶縁層および第３の導電層をマスクとして選択的にエッチングを行うことにより、第１の導電層に開口部を設けるとともに、第２の導電層の開口部の径を拡大させ、第３の導電層、第２の導電層および第１の導電層をマスクとして選択的にエッチングを行うことにより、酸化物半導体層に開口部を設けるとともに第１の絶縁層の開口部の径を拡大させ、上記工程で設けられた、酸化物半導体層、第１の導電層、第１の絶縁層、第２の導電層および第３の導電層を貫通する開口部へ導電物を充填し、第１の導電層の一方の面および当該第１の導電層の開口部における側面と電気的な接続を有するコンタクトプラグを設けることを特徴とする半導体装置の作製方法である。

第１の導電層および第２の導電層は、タングステンを用いて形成することが好ましい。

また、第３の導電層は、チタンまたは窒化チタンを用いて形成することが好ましい。

また、酸化物半導体層は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｓｎ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を有することが好ましい。

また、コンタクトプラグは、第２のトランジスタが有する酸化物半導体層を貫通する構成とすることもできる。

本発明の一態様により、占有面積の小さい半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、動作速度の速い半導体装置を提供することができる。または、消費電力の小さい半導体装置を提供することができる。または、生産性の高い半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、上記半導体装置の作製方法を提供することができる。

なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。

半導体装置を説明する断面図および回路図。 半導体装置の拡大断面図。 コンタクトプラグの作製方法を説明する断面図。 コンタクトプラグの作製方法を説明する断面図。 コンタクトプラグの作製方法を説明する断面図。 半導体装置を説明する断面図。 半導体装置の拡大断面図。 コンタクトプラグの作製方法を説明する断面図。 コンタクトプラグの作製方法を説明する断面図。 コンタクトプラグの作製方法を説明する断面図。 半導体装置を説明する上面図。 半導体装置を説明する断面図および回路図。 半導体装置を説明する断面図。 半導体装置を説明する上面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 半導体層を説明する上面図および断面図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する上面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 電子機器を説明する図。 エッチング装置を説明する図。 コンタクトプラグを形成するための開口部の断面ＳＥＭ写真。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、第４の接続経路を有しておらず、第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を参照して説明する。

図１（Ａ）は、本発明の一態様の半導体装置の構成を示す断面図である。図１（Ａ）に示す半導体装置は、シリコン基板４０に活性領域を有するトランジスタ５１と、酸化物半導体層を活性層とするトランジスタ５２を有する。トランジスタ５１をｐ−ｃｈ型、トランジスタ５２をｎ−ｃｈ型とすることでＣＭＯＳ回路を形成することができる。図１（Ａ）に示すトランジスタ５１、５２は、インバータ回路９０を形成している（図１（Ｂ）参照）。

なお、トランジスタ５１は、インバータ回路９０を構成しているが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、別の回路を構成してもよい。また、トランジスタ５１以外の素子もシリコン基板４０に形成してもよい。たとえば、シリコン基板４０に、容量素子、ダイオード、フォトダイオード、抵抗素子、などを形成してもよい。フォトダイオードを形成する場合、裏面照射型イメージセンサとなるような構成としてもよい。つまり、シリコン基板４０の裏側から光を照射するようにしてもよい。なお、イメージセンサを構成する場合、シリコン基板４０には、フォトダイオードと接続されたトランジスタを形成してもよい。ただし、本発明の一態様は、これに限定されない。フォトダイオードと接続されるトランジスタを、シリコン基板４０には形成しなくてもよい。例えば、フォトダイオードと接続されるトランジスタは、トランジスタ５２のように、シリコン基板４０の上方に形成してもよい。

トランジスタ５１はチャネルが形成される活性領域、ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を基本構成とする。また、トランジスタ５２はチャネルが形成される活性層、ソース電極、ドレイン電極、ゲート絶縁膜およびゲート電極を基本構成とする。図１（Ａ）に示すように、トランジスタ５１およびトランジスタ５２のそれぞれが有する上記構成要素の一部が重なることで回路の占有面積を縮小することができる。

また、インバータ回路９０においては、シリコン基板４０に活性領域を有するｎ−ｃｈ型のトランジスタの工程が不要となるため、ｐウェルおよびｎ型不純物領域などの形成工程を省くことができ、工程を大幅に削減することができる。

トランジスタ５１上には絶縁層８１、絶縁層８２、絶縁層８３、絶縁層８４および絶縁層８５が設けられる。

また、絶縁層８５上にはトランジスタ５２が設けられ、トランジスタ５２上には絶縁層８６、絶縁層８７および絶縁層８８が設けられる。

なお、トランジスタ５１上およびトランジスタ５２上に設けられる絶縁層は、上記形態に限らない。上記絶縁層の一部が省かれる場合や、他の絶縁層が付加される場合もある。

トランジスタ５１のソース領域またはドレイン領域の一方は、絶縁層８２を貫通するコンタクトプラグ６１ａと電気的に接続する。また、コンタクトプラグ６１ａは、絶縁層８３乃至絶縁層８７を貫通するコンタクトプラグ６１ｂと電気的に接続され、コンタクトプラグ６１ｂは、絶縁層８７上で配線７１と電気的に接続する。

トランジスタ５１のゲート電極は、絶縁層８２を貫通するコンタクトプラグ６２ａと電気的に接続する。また、コンタクトプラグ６２ａは、絶縁層８３乃至絶縁層８７を貫通するコンタクトプラグ６２ｂと電気的に接続され、コンタクトプラグ６２ｂは、絶縁層８７上で配線７３と電気的に接続する。

トランジスタ５１のソース領域またはドレイン領域の他方は、絶縁層８２を貫通するコンタクトプラグ６３ａと電気的に接続する。また、コンタクトプラグ６３ａは、トランジスタ５２のソース電極またはドレイン電極の一方、および絶縁層８３乃至絶縁層８７を貫通するコンタクトプラグ６３ｂと電気的に接続される。ここで、トランジスタ５１のソース領域またはドレイン領域の他方と、トランジスタ５２のソース電極またはドレイン電極の一方とは、コンタクトプラグ６３ａおよびコンタクトプラグ６３ｂを介して電気的に接続されることになる。

トランジスタ５２のゲート電極は、絶縁層８６および絶縁層８７を貫通するコンタクトプラグ６４と電気的に接続する。また、コンタクトプラグ６４は、絶縁層８７上で配線７３と電気的に接続する。すなわち、トランジスタ５１のゲート電極とトランジスタ５２のゲート電極とは、コンタクトプラグ６２ａ、コンタクトプラグ６２ｂ、配線７３およびコンタクトプラグ６４を介して電気的に接続されることになる。

なお、コンタクトプラグ６２ａ、６２ｂ、６４は、存在する奥行き方向の位置が他のコンタクトプラグと異なるため、破線で記してある。

また、トランジスタ５２のソース電極またはドレイン電極の他方は、絶縁層８６および絶縁層８７を貫通するコンタクトプラグ６５と電気的に接続する。また、コンタクトプラグ６５は、絶縁層８７上で配線７２と電気的に接続する。

本発明の一態様の半導体装置においては、第２のトランジスタ５２のソース電極またはドレイン電極の一方を貫通するコンタクトプラグ６３ｂの形状に特徴を有する。

図１（Ａ）に示す断面図において、コンタクトプラグ６３ｂは、絶縁層８６および絶縁層８７を貫通する領域では径が相対的に大きく、第２のトランジスタ５２のソース電極またはドレイン電極の一方を貫通する領域では径が相対的に小さくなる形状となっている。コンタクトプラグ６３ｂをこのような断面形状とすることにより、第２のトランジスタ５２のソース電極またはドレイン電極の一方との接触面積を増加させることができ、接触抵抗を小さくすることができる。

図２（Ａ）に、図１（Ａ）に示す第２のトランジスタ５２のソース電極またはドレイン電極の一方とコンタクトプラグ６３ｂが接触する領域近傍の拡大図を示す。本発明の一態様はこれに限らず、図２（Ｂ）乃至図２（Ｆ）に示す形態であってもよい。エッチング条件を調整することにより、第２のトランジスタ５２のソース電極またはドレイン電極の一方とコンタクトプラグ６３ｂが接触する領域およびその周辺の形状は、様々に変化させることができる。

なお、コンタクトプラグを形成するコンタクトホールの内壁は若干のテーパー角を有することから、コンタクトプラグは、深さ方向のいずれの部分においても径が変化しているといえる。一方で、本発明の一態様においては、これらの径の変化とは関係なく、コンタクトプラグが顕著な径の変化がある領域を有することを特徴とする。

図３（Ａ）乃至図５（Ｃ）にコンタクトプラグ６３ｂを形成するための工程図を示す。なお、絶縁層８５より下の領域に関する説明は省略する。

コンタクトプラグ６３ｂは、第２のトランジスタ５２のソース電極またはドレイン電極の一方および複数の絶縁層との積層にコンタクトホールを形成し、当該コンタクトホールに金属などの導電体を充填することによって形成する。

上記積層は、絶縁層８５、第２のトランジスタ５２のソース電極またはドレイン電極の一方（以下、電極層３１とする）、絶縁層８６および絶縁層８７が当該順序で下から積まれた構成を有している。

まず、絶縁層８７上に金属層３２、金属層３３、絶縁層３４、および有機膜３５を当該順序で形成する。そして、所望の形状を有するレジストマスク３６を形成する（図３（Ａ）参照）。なお、有機膜３５はレジストマスク３６の密着性向上などの用途として用いられるものであり、省くこともできる。また、レジストマスク３６の膜厚は、例えば１００ｎｍ程度とすればよい。

なお、下記の説明において、エッチング工程は、全てドライエッチング法を用いて行うことが好ましい。また、エッチング条件は、被エッチング層に対して適宜適切な条件に切り替えるものとする。

電極層３１は、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃなどの材料で形成することができる。電極層３１の膜厚は、１０ｎｍ乃至４０ｎｍが好ましく、１５ｎｍ乃至３０ｎｍがより好ましい。代表的には、膜厚が２０ｎｍのタングステン膜とすることができる。

金属層３２は、電極層３１と同じ材料で形成することができる。金属層３２の膜厚は、１０ｎｍ乃至５０ｎｍが好ましく、２０ｎｍ乃至４０ｎｍがより好ましい。代表的には、膜厚が３０ｎｍのタングステン膜とすることができる。

金属層３３は、電極層３１をエッチングするためのエッチング条件において、電極層３１よりもエッチングレートが小さい材料を用いて形成することができる。例えば、電極層３１にタングステン膜を用いた場合には、チタン膜または窒化チタン膜を用いることができる。金属層３３の膜厚は、２０ｎｍ乃至１００ｎｍが好ましく、４０ｎｍ乃至８０ｎｍがより好ましい。代表的には、膜厚が６０ｎｍのチタン膜を用いることができる。

絶縁層３４は、金属層３３および金属層３２をエッチングするためのエッチング条件において、金属層３３および金属層３２よりもエッチングレートが小さい材料を用いて形成することができる。例えば、金属層３３にチタン膜、金属層３２にタングステン膜を用いた場合には、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜を用いることができる。絶縁層３４の膜厚は、２０ｎｍ乃至１５０ｎｍが好ましく、５０ｎｍ乃至１２０ｎｍがより好ましい。代表的には、膜厚が１００ｎｍの窒化シリコン膜を用いることができる。

金属層３２、金属層３３および絶縁層３４は、精巧な形状の開口部を形成するためのハードマスクとして用いることができる。有機材料から形成されるレジストマスクは、エッチング工程によってその形状が変化するため、高アスペクト比の開口部の形成にレジストマスクのみをマスクとして用いることは適さない。

次に、レジストマスク３６をマスクとしてエッチング工程を行い、有機膜３５および絶縁層３４に開口部を設ける（図３（Ｂ）参照）。ここで、各層の膜厚を上記の範囲とすることで、レジストマスク３６の開口部と同等の径の開口部を有機膜３５および絶縁層３４に設けることができる。

次に、レジストマスク３６、有機膜３５および絶縁層３４をマスクとしてエッチング工程を行い、金属層３３に開口部を設ける（図３（Ｃ）参照）。このとき、図３（Ｃ）では、レジストマスク３６が消失し、有機膜３５の一部が残存する形態を図示しているが、レジストマスク３６が消失しない形態であってもよい。また、有機膜３５が消失する形態であってもよい。

次に、有機膜３５および絶縁層３４をマスクとしてエッチング工程を行い、金属層３２に開口部を設ける（図４（Ａ）参照）。このとき、有機膜３５および絶縁層３４は消失してもよい。

次に、金属層３３および金属層３２をマスクとしてエッチング工程を行い、絶縁層８７および絶縁層８６に開口部を設ける（図４（Ｂ）参照）。このとき、金属層３３に設けられた開口部の径が大きくなるようにエッチングを進行させ、金属層３２の一部を露出させる。

次に、金属層３３および金属層３２をマスクとしてエッチング工程を行い、電極層３１に開口部を設ける（図４（Ｃ）参照）。当該エッチング工程において、電極層３１と金属層３２を同じ金属材料を用いて形成した場合には、両方ともエッチングが進行する。したがって、電極層３１に開口部が設けられると同時に、図４（Ｂ）で示した金属層３２の露出した領域がエッチングされ、絶縁層８７の上面の一部が露出する。

次に、金属層３３、金属層３２および電極層３１をマスクとしてエッチング工程を行い、絶縁層８７および絶縁層８６の開口部の径を拡大し、かつ絶縁層８５に開口部を設ける（図５（Ａ）参照）。

次に、上記の工程において形成された各層を貫通する開口部にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で金属等の導電体６３Ｂを充填する（図５（Ｂ）参照）。

そして、絶縁層８７上に形成された導電体６３Ｂの不要な領域、金属層３３および金属層３２をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で取り除き、コンタクトプラグ６３ｂを形成する。

なお、本発明の一態様の半導体装置に用いるトランジスタ５２は酸化物半導体層上にソース電極およびドレイン電極が形成され、当該ソース電極および当該ドレイン電極が絶縁層８５と接しない構成としてもよい。このような構成においては、絶縁層８５に含まれる酸素がソース電極およびドレイン電極を構成する金属層に奪われることがない。したがって、当該酸素を酸化物半導体層に効率よく供給することができ、トランジスタ５２の電気特性および信頼性を向上させることができる。

上記構成の場合、本発明の一態様の半導体装置は、図６に示すようになる。図７（Ａ）に、図６に示す第２のトランジスタ５２のソース電極またはドレイン電極の一方とコンタクトプラグ６３ｂが接触する領域近傍の拡大図を示す。本発明の一態様はこれに限らず、図７（Ｂ）乃至図７（Ｆ）に示す形態であってもよい。

図８（Ａ）乃至図１０（Ｃ）にコンタクトプラグ６３ｂを形成するための工程図を示す。なお、図８（Ａ）乃至図１０（Ｃ）に示す積層の構成は、図３（Ａ）乃至図５（Ｃ）に示す積層の構成に酸化物半導体層３０が付加された点のみが異なる。酸化物半導体層３０には、電極層３１をマスクとしてエッチング工程を行うことにより開口部を設ければよい（図１０（Ａ）参照）。その他の工程については、前述した図３（Ａ）乃至図５（Ｃ）の工程の説明を参照することができる。

図１１（Ａ）、（Ｂ）は、本発明の一態様の半導体装置の上面図である。図１１（Ａ）は図１（Ａ）に示す半導体装置の上面図であり、図１１（Ｂ）は図６に示す半導体装置の上面図である。なお、図１（Ａ）および図６は、図１１（Ａ）、（Ｂ）に示すＰ１−Ｐ２の断面に相当する。なお、図中ＯＳは酸化物半導体で形成された活性層を示し、Ｓｉはシリコンの活性領域を示す。

また、本発明の他の一態様を図１２（Ａ）に示す。図１２（Ａ）に示す半導体装置は、シリコン基板４０に活性領域を有するトランジスタ５３と、酸化物半導体層を活性層とするトランジスタ５４および容量素子５５を有する。図１２（Ａ）に示すトランジスタ５３、５４および容量素子５５の接続形態において、図１２（Ｂ）の回路図に示す回路９１を形成している。図１２（Ａ）に示す半導体装置は、容量素子５５を有する点および各要素の接続形態を除き、図１（Ａ）に示す半導体装置と同等の構成とすることができる。

ここでは、トランジスタ５３のゲート電極層と、トランジスタ５４のソース電極層またはドレイン電極層の一方と、容量素子５５の一方の電極層を電気的に接続するためにコンタクトプラグ６６ａおよびコンタクトプラグ６６ｂを利用する。コンタクトプラグ６６ｂは、トランジスタ５４のソース電極層またはドレイン電極層の一方（容量素子５５の一方の電極と共通）に設けられた開口部を通じてコンタクトプラグ６６ａと電気的に接続される。

なお、コンタクトプラグ６６ａ、６６ｂ、６７は、存在する奥行き方向の位置が他のコンタクトプラグと異なるため、破線で記してある。

なお、図６に示すトランジスタ５２の構造をトランジスタ５４に適用した場合は、図１３に示す形態となる。また、図１４（Ａ）は、図１２（Ａ）に示す半導体装置の上面図の一例である。また、図１４（Ｂ）は図１３に示す半導体装置の上面図の一例である。なお、図１２（Ａ）および図１３は、図１４（Ａ）、（Ｂ）に示すＱ１−Ｑ２の断面に相当する。

図１２（Ｂ）に示す回路９１は電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例である。

酸化物半導体を用いたトランジスタ５４は、オフ電流が極めて低い電気特性を有するため、長時間の電荷保持を可能とする。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍから数ｚＡ／μｍにまで低減することができる。一方、酸化物半導体以外の材料、例えば結晶シリコンなどを用いたトランジスタは、高速動作が容易である。したがって、両者を組み合わせることにより、データの保持能力が高く、動作が高速な記憶装置を構成することができる。

図１２（Ｂ）に示す半導体装置では、トランジスタ５４のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、配線７７の電位をトランジスタ５４がオン状態となる電位にして、トランジスタ５４をオン状態とする。

上記動作により、配線７６の電位が、トランジスタ５３のゲート電極、および容量素子５５に与えられる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。

その後、配線７７の電位をトランジスタ５４がオフ状態となる電位にして、トランジスタ５４をオフ状態とすることにより、ノードＦＮに与えられた電荷が保持される（保持）。トランジスタ５４のオフ電流は極めて小さいため、ノードＦＮの電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。配線７５に所定の電位（定電位）を与えた状態で、配線７８に適切な電位（読み出し電位）を与えると、ノードＦＮに保持された電荷量に応じて、配線７９は異なる電位をとる。

一般に、トランジスタ５３をｎチャネル型とすると、トランジスタ５３のゲート電極（ノードＦＮ）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｈは、トランジスタ５３のゲート電極（ノードＦＮ）にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｌより低くなる。

ここで、見かけのしきい値電圧とは、トランジスタ５３を「オン状態」とするために必要な配線７８の電位をいうものとする。したがって、配線７８の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ５３のゲート電極（ノードＦＮ）に与えられた電荷を判別できる。

例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、配線７８の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ５３は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、配線７８の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ５３は「オフ状態」のままである。このため、配線７９の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合は、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さないメモリセルにおいては、ゲート電極に与えられている電位にかかわらず、トランジスタ５３が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を配線７８に与えればよい。または、ゲート電極に与えられている電位にかかわらず、トランジスタ５３が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を配線７８に与えればよい。

図１２（Ｂ）に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期間中に電力を供給する動作を行ってもよい。

また、上述した駆動方法においては、ノードＦＮへの情報の書き込みに高い電圧を必要とせず、トランジスタ５３の劣化の問題もない。例えば、従来の不揮発性メモリのような高電圧印加によるフローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う動作がないため、トランジスタ５３のゲート絶縁膜の劣化などの問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

上述した本発明の一態様の半導体装置の構成要素について説明する。なお、以下においては、図１（Ａ）に示す半導体装置を対象として説明するが、本実施の形態に示す他の半導体装置も同様である。

シリコン基板４０はバルクのシリコン基板に限らず、ＳＯＩ基板であってもよい。また、シリコン基板４０に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。

なお、トランジスタ５１は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。

同様に、トランジスタ５２、トランジスタ５４、なども、様々なタイプのトランジスタとすることができる。場合によっては、または、状況に応じて、例えば、プレーナ型、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。

トランジスタ５２、トランジスタ５４、などは、場合によっては、または、状況に応じて、酸化物半導体だけでなく、様々な半導体を有することができる。場合によっては、または、状況に応じて、トランジスタ５２、トランジスタ５４、などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体などを有することもできる。

絶縁層８１は保護膜として機能させることができ、代表的には窒化珪素膜や酸化アルミニウム膜を用いることができる。また絶縁層８２、絶縁層８３、絶縁層８７および絶縁層８８は平坦化膜として機能させることができ、代表的には酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。

絶縁層８４は、水素ブロック膜として機能させることができる。トランジスタ５１の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端し、トランジスタ５１の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ５２の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ５２の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁層８４を設けることが好ましい。絶縁層８４により、下層に水素を閉じ込めることでトランジスタ５１の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ５２の信頼性も同時に向上させることができる。

絶縁層８４としては、例えば、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。なお、絶縁層８５もこれらの材料で形成することができる。

絶縁層８５はトランジスタ５２の酸化物半導体層に対する酸素の供給源として機能する。したがって、絶縁層８５は酸素を含む絶縁層であり、化学量論組成よりも酸素が多い組成であることが好ましい。また、絶縁層８５は、トランジスタ５２のバックゲート側のゲート絶縁膜としても機能させることができるため、酸化物半導体層との界面において、欠陥を生成しにくい膜であることが好ましい。

絶縁層８５としては、代表的には酸化シリコン膜、酸化窒化シリコン膜を用いることができる。また、窒化シリコン膜または窒化酸化シリコン膜と上記絶縁層との積層であってもよい。なお、絶縁層８７もこれらの材料で形成することができる。

コンタクトプラグ６１ａ乃至コンタクトプラグ６５は代表的には金属材料で形成することができる。具体的には、タングステンを用いることができる。また、コンタクトホール内の壁面に窒化チタンを設け、その後タングステンを充填するように設ける構成としてもよい。なお、絶縁層およびコンタクトプラグ上面の平坦化にはＣＭＰ法を用いることができる。

本実施の形態では、本発明の一態様をインバータ回路および記憶回路の構成を例として説明したが、他の回路に応用することも可能である。また、二つのトランジスタが重なる例に限らず、３個以上のトランジスタ等の要素を電気的に接続する場合においても応用することが可能である。

また、本実施の形態では、シリコンを活性領域に有するトランジスタと酸化物半導体を活性層に有するトランジスタを積層する例を示したが、これに限らない。シリコンを有するトランジスタを複数積層する場合にも適用することができる。また、酸化物半導体を有するトランジスタを複数積層する場合にも適用することができる。

また、本発明の一態様は、絶縁層を介して重なる配線の電気的な接続にも適用することができる。

図４５に複数の膜種を有する多層膜をエッチングするためのエッチング装置の一例を示す。図４５に示したエッチング装置は、エッチングチャンバー８１０Ａ、８１０Ｂ、８１０Ｃと、基板を各エッチングチャンバーへ移動する際に一時的に基板を待機させることを目的としたトランスファーチャンバー８２０と、各エッチングチャンバーへエッチングガス等を供給するガス供給システム８３０と、を有する。また、図示していないが、各電源供給システム、ポンプシステム、およびガス除害システム等を有する。

複数の膜種を有する多層膜に微細な開口部を形成するには、平行平板型のエッチング装置を用いることが好ましい。特に、高密度プラズマ発生源などを有するエッチング装置を用いることが好ましい。または、各層のエッチングにおいて、適宜最適なエッチングガスを選択できるガス供給システムを有することが好ましい。特に、複数のガスを組み合わせる事ができるガス供給システムを有することが好ましい。

例えば、複数の膜種を有する多層膜への微細な開口部の形成を、一つのエッチングチャンバーで行ってもよい。この方法では、各層において最適なエッチングガスを用いればよい。図４５のように、３つのエッチングチャンバーを有するエッチング装置であれば、複数の基板を同時並行的に処理することが可能である。そのため、生産効率を高めることができる。

一つのエッチングチャンバーで複数の膜種を有する多層膜をエッチングする場合、エッチングチャンバーでは、エッチングする膜種に応じて最適なガスに切り替える。そのため、様々なエッチング生成物がエッチングチャンバー壁に堆積することがある。これが、エッチングチャンバー壁から剥がれ、パーティクルとなることがある。パーティクルが基板上に付着するとエッチング不良を引き起こすことがある。

このようなパーティクルの発生を防止する方法としては、膜種毎にエッチングチャンバーを決めて、エッチングする方法がある。以下では、図４５に示したエッチング装置を用いて、複数の膜種を有する多層膜をエッチングする場合の一例を示す。ここで用いるエッチングの対象物は、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と、酸化物半導体膜と、導電膜と、第４の絶縁膜と、有機樹脂膜と、フォトレジストと、が基板上にこの順に形成されている積層物とする。なお、フォトレジストは、露光および現像を経て、所定の形状を有する。

まず、基板をエッチングチャンバー８１０Ａに配置し、有機樹脂膜および第４の絶縁膜のエッチングを行う。次に基板を、エッチングチャンバー８１０Ａから、トランスファーチャンバー８２０を介して、エッチングチャンバー８１０Ｂに移動させ、導電膜をエッチングする。次に基板を、エッチングチャンバー８１０Ｂから、トランスファーチャンバー８２０を介して、エッチングチャンバー８１０Ａに移動させ、酸化物半導体膜、第３の絶縁膜および第２の絶縁膜をエッチングする。次に基板を、エッチングチャンバー８１０Ａから、トランスファーチャンバー８２０を介して、エッチングチャンバー８１０Ｃに移動させ、アッシングをすることでこれまでのエッチングで生じた生成物を除去する。次に基板を、エッチングチャンバー８１０Ｃから、トランスファーチャンバー８２０を介して、エッチングチャンバー８１０Ａに移動させ、第１の絶縁膜をエッチングする。次に基板を、エッチングチャンバー８１０Ａから、トランスファーチャンバー８２０を介して、エッチングチャンバー８１０Ｃへ移動させ、アッシングをすることでレジストおよび有機樹脂膜を除去する。

上記一例より、さらに多層膜となっている構成であっても、上記手順を繰り返すことにより、微細な開口部を形成することができる。

上記の一例の場合は、複数の膜種を有する多層膜をエッチングするために複数のエッチングチャンバーを用いる。このとき、基板は、真空下で移動され、大気雰囲気にさらされることがないので、再現性のよいエッチングができる。また、各エッチングチャンバーにおいては、膜種毎にエッチングガスを切り替えることがない。そのため、処理時間が短くなり、生産効率を高くすることができる。

本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

図１５（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図１５（Ａ）は上面図であり、図１５（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図１５（Ｂ）に相当する。また、図１５（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。

ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。

また、図１５（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。

具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。

また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。

また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。

また、本発明の一態様のトランジスタは、図１６（Ａ）、（Ｂ）に示す構成であってもよい。図１６（Ａ）はトランジスタ１０２の上面図であり、図１６（Ａ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図１６（Ｂ）に相当する。また、図１６（Ａ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図２１（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。

トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。一方で、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。

また、本発明の一態様のトランジスタは、図１７（Ａ）、（Ｂ）に示す構成であってもよい。図１７（Ａ）はトランジスタ１０３の上面図であり、図１７（Ａ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図１７（Ｂ）に相当する。また、図１７（Ａ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図２１（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。

ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。

また、図１７（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。

具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコン膜や窒化アルミニウム膜などを用いることができる。

また、本発明の一態様のトランジスタは、図１８（Ａ）、（Ｂ）に示す構成であってもよい。図１８（Ａ）はトランジスタ１０４の上面図であり、図１８（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図１８（Ｂ）に相当する。また、図１８（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図２１（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。

また、図１８（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。領域３３１および領域３３２はトランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。また、領域３３４および領域３３５はトランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しないため、上述したような低抵抗化を行わない構成とすることもできる。

トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。

また、本発明の一態様のトランジスタは、図１９（Ａ）、（Ｂ）に示す構成であってもよい。図１９（Ａ）はトランジスタ１０５の上面図であり、図１９（Ａ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図１９（Ｂ）に相当する。また、図１９（Ａ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図２１（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。

ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。

トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。

また、本発明の一態様のトランジスタは、図２０（Ａ）、（Ｂ）に示す構成であってもよい。図２０（Ａ）はトランジスタ１０６の上面図であり、図２０（Ａ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図２０（Ｂ）に相当する。また、図２０（Ａ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図２１（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。

ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。

トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。

トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。

なお、トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。

なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。なお、ここでは、導電体化された酸化物半導体を酸化物導電体という。

酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。

また、本発明の一態様のトランジスタは、図２２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図２３（Ａ）、（Ｂ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。

オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図２３（Ｂ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。

また、図１５乃至図２０におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図２４または図２５に示す酸化物半導体層１３０と入れ替えることができる。

図２４（Ａ）、（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の上面図および断面図である。図２４（Ａ）は上面図であり、図２４（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面が図２４（Ｂ）に相当する。また、図２４（Ａ）に示す一点鎖線Ａ３−Ａ４方向の断面が図２４（Ｃ）に相当する。

また、図２５（Ａ）、（Ｂ）、（Ｃ）は、三層構造である酸化物半導体層１３０の上面図および断面図である。図２５（Ａ）は上面図であり、図２５（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断面が図２５（Ｂ）に相当する。また、図２５（Ａ）に示す一点鎖線Ａ３−Ａ４方向の断面が図２５（Ｃ）に相当する。

酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。

また、本発明の一態様のトランジスタは、図２６（Ａ）、（Ｂ）に示す構成であってもよい。図２６（Ａ）はトランジスタ１０７の上面図であり、図２６（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。

トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。

また、本発明の一態様のトランジスタは、図２７（Ａ）、（Ｂ）に示す構成であってもよい。図２７（Ａ）はトランジスタ１０８の上面図であり、図２７（Ａ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図２７（Ｂ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図３２（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。

また、本発明の一態様のトランジスタは、図２８（Ａ）、（Ｂ）に示す構成であってもよい。図２８（Ａ）はトランジスタ１０９の上面図であり、図２８（Ａ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図２８（Ｂ）に相当する。また、図２８（Ａ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。

トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。

また、本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）に示す構成であってもよい。図２９（Ａ）はトランジスタ１１０の上面図であり、図２９（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１１０は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。

また、本発明の一態様のトランジスタは、図３０（Ａ）、（Ｂ）に示す構成であってもよい。図３０（Ａ）はトランジスタ１１１の上面図であり、図３０（Ａ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図３０（Ｂ）に相当する。また、図３０（Ａ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。

トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。

また、本発明の一態様のトランジスタは、図３１（Ａ）、（Ｂ）に示す構成であってもよい。図３１（Ａ）はトランジスタ１１２の上面図であり、図３１（Ａ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図３１（Ｂ）に相当する。また、図３１（Ａ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図３２（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。

また、本発明の一態様のトランジスタは、図３３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３４（Ａ）、（Ｂ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。

また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図３５（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（Ｗ_ＯＳ）よりも導電層１４０および導電層１５０の幅（Ｗ_ＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。Ｗ_ＯＳ≧Ｗ_ＳＤ（Ｗ_ＳＤはＷ_ＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。

本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１２）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

また、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。なお、酸化物半導体層１３０ｂを厚くすると、オン電流を向上させることができる。例えば、酸化物半導体層１３０ｂの膜厚を１００ｎｍ乃至２００ｎｍとしてもよい。

以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。

なお、本明細書において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

また、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。

このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。

基板１１５は、図１（Ａ）におけるシリコン基板４０、絶縁層８１、絶縁層８２、絶縁層８３および絶縁層８４を含む構成に相当する。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合、ｎ⁻型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ⁻型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。またシリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位が（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。

絶縁層１２０は、図１（Ａ）における絶縁層８５に相当する。絶縁層１２０は、基板１１５からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有し、表面が平坦になるようにＣＭＰ法等で平坦化処理を行ってもよい。

例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。

なお、本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造である場合を主として詳細を説明する。

なお、酸化物半導体層１３０が単層の場合は、上記酸化物半導体層１３０ｂに相当する層を用いればよい。

また、酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ｂに相当する層および酸化物半導体層１３０ｃに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとを入れ替えることもできる。

また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を積む構成や当該三層構造におけるいずれかの界面に他の酸化物半導体層を挿入する構成とすることができる。

一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。

酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。

また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。

また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。

酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸素欠損が生じにくいということができる。

また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体層１３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１３０ｂにおいて、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い酸化物はＩｎがＭと同等または少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。

酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、さらに好ましくは１５ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃより厚い方が好ましい。

なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０^１５／ｃｍ^３未満であること、１×１０^１３／ｃｍ^３未満であること、８×１０^１１／ｃｍ^３未満であること、あるいは１×１０^８／ｃｍ^３未満であり、かつ１×１０^−９／ｃｍ^３以上であることとする。

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満となる領域を有するように制御する。また、水素濃度が、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下になる領域を有するように制御する。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満になる領域を有するように制御する。また、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満になる領域を有するように制御する。

また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅当りのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。

したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。

酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は破線で表している。

主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。

酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層１３０ｂに形成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３０ｂと当該トラップ準位とを遠ざけることができる。

ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。

ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。

上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。

ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、窒素、Ｚｒなどを、不純物として含んでいてもよい。

また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する。そのため、酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってトランジスタの電気特性が劣化する。そこで、該界面準位の影響を低減するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離間させることが好ましい。この膜は、緩衝機能を有する。緩衝機能を有する膜は、絶縁層１６０に含まれる膜であってもよいし、酸化物半導体膜に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体または絶縁体を用いる。

一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップセンター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい半導体または絶縁体を配置すればよい。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導体または絶縁体を配置すればよい。このような半導体または絶縁体を用いることで、界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することができる。

そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。絶縁層１６０内の界面準位に電荷を捕獲させるためには、酸化物半導体層１３０からゲート電極層（導電層１７０）に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極層（導電層１７０）の電位をソース電極やドレイン電極の電位より高い状態にて１秒以上、代表的には１分以上維持すればよい。

このように絶縁層１６０などの界面準位に所望の量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極層（導電層１７０）の電圧や、電圧を印加する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御することができる。なお、電荷を捕獲させることができれば、絶縁層１６０内でなくても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。

また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０においては、窒素酸化物に起因する準位密度が低い領域を有していてもよい。当該窒素酸化物に起因する準位密度は、酸化物半導体のエネルギーギャップ内に形成され得る場合がある。上記酸化物絶縁層として、窒素酸化物の放出量の少ない酸化窒化シリコン膜、または窒素酸化物の放出量の少ない酸化窒化アルミニウム膜等を用いることができる。

なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０^１８個／ｃｍ^３以上５×１０^１９個／ｃｍ^３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。

絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。

ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎ等の合金や上記材料とＣｕまたはＣｕ−Ｍｎ等の合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。

絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。

また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。

また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。

ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。

本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。

また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。

また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。

本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、実施の形態２で説明したトランジスタ１０２、およびトランジスタ１０７の作製方法を説明する。

まず、基板１１５に含まれるｐ−ｃｈ型シリコントランジスタの作製方法の一例を説明する。シリコン基板としては、ｎ⁻型の単結晶シリコン基板を用い、表面に絶縁層（フィールド酸化膜とも言う）で分離した素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。

ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることもできる。

次に、素子形成領域を覆うようにゲート絶縁膜を形成する。例えば、熱処理を行い素子形成領域の表面を酸化させることにより酸化シリコン膜を形成する。また、酸化シリコン膜を形成した後に窒化処理を行うことによって酸化シリコン膜の表面を窒化させてもよい。

次に、ゲート絶縁膜を覆うように導電膜を形成する。導電膜としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｂ等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。

次に、導電膜を選択的にエッチングすることによって、ゲート絶縁膜上にゲート電極層を形成する。

次に、ゲート電極層を覆うように酸化シリコン膜または窒化シリコン膜等の絶縁膜を形成し、エッチバックを行ってゲート電極層の側面にサイドウォールを形成する。

次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマスクおよびゲート電極層をマスクとして不純物元素を導入することによってｐ^＋型の不純物領域を形成する。ここでは、ｐ−ｃｈ型のトランジスタを形成するため、不純物元素としては、ｐ型を付与する不純物元素であるＢやＧａ等を用いることができる。

以上でシリコン基板に活性領域を有するｐ−ｃｈ型のトランジスタが完成する。なお、当該トランジスタ上には窒化シリコン膜や酸化アルミニウム膜などのパッシベーション膜を形成することが好ましい。

次に、トランジスタを形成したシリコン基板上に層間絶縁膜を形成し、各種コンタクトプラグおよび各種配線を形成する。また、実施の形態１で説明したように水素の拡散を防止する酸化アルミニウム等の絶縁層を形成する。基板１１５には、上述したトランジスタが形成されたシリコン基板、当該シリコン基板上に形成された層間絶縁等が含まれる。

続いて、図３６および図３７を用いてトランジスタ１０２の作製方法を説明する。なお、図面の左側にはトランジスタのチャネル長方向の断面を示し、右側にはチャネル幅方向の断面を示す。また、チャネル幅方向の図面は拡大図のため、各要素の見かけ上の膜厚は左右の図面で異なる。

酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの三層構造である場合を例示する。酸化物半導体層１３０が二層構造の場合は、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの二層とし、酸化物半導体層１３０が単層構造の場合は、酸化物半導体層１３０ｂの一層とすればよい。

まず、基板１１５上に絶縁層１２０を形成する。基板１１５の種類および絶縁層１２０の材質は実施の形態３の説明を参照することができる。なお、絶縁層１２０は、スパッタ法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを用いて形成することができる。

また、絶縁層１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層１２０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。

なお、基板１１５の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡散の影響が無い場合は、絶縁層１２０を設けない構成とすることができる。

次に、絶縁層１２０上に酸化物半導体層１３０ａとなる酸化物半導体膜１３０Ａ、酸化物半導体層１３０ｂとなる酸化物半導体膜１３０Ｂ、および酸化物半導体層１３０ｃとなる酸化物半導体膜１３０Ｃをスパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図３６（Ａ）参照）。

酸化物半導体層１３０が積層構造である場合、酸化物半導体膜はロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）できること、かつ、基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスを高純度化することが好ましい。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化することで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃには、実施の形態３で説明した材料を用いることができる。また、成膜法にスパッタ法を用いる場合は、実施の形態３で説明した材料をターゲットとして成膜することができる。なお、酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１の材料をターゲットに用いてスパッタ法で成膜した膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３になることがある。

ただし、実施の形態３に詳細を記したように、酸化物半導体膜１３０Ｂには酸化物半導体膜１３０Ａおよび酸化物半導体膜１３０Ｃよりも電子親和力が大きい材料を用いる。

なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。

酸化物半導体膜１３０Ｃの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃの結晶性を高め、さらに絶縁層１２０、酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃから水素や水などの不純物を除去することができる。なお、第１の加熱処理は、後述する酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃを形成するエッチングの後に行ってもよい。

次に、酸化物半導体膜１３０Ａ上に第１の導電層を形成する。第１の導電層は、例えば、次の方法を用いて形成することができる。

まず、酸化物半導体膜１３０Ａ上に第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。

次に、第１の導電膜上にレジスト膜を形成し、当該レジスト膜に対して電子ビーム露光、液浸露光、ＥＵＶ露光などの方法を用いて露光し、現像処理を行うことで第１のレジストマスクを形成する。なお、第１の導電膜とレジスト膜の間には密着剤として有機塗布膜を形成することが好ましい。また、ナノインプリントリソグラフィ法を用いて第１のレジストマスクを形成してもよい。

次に、第１のレジストマスクを用いて、第１の導電膜を選択的にエッチングし、第１のレジストマスクをアッシングすることにより導電層を形成する。

次に、上記導電層をハードマスクとして用い、酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃを選択的にエッチングして上記導電層を取り除き、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの積層からなる酸化物半導体層１３０を形成する（図３６（Ｂ）参照）。なお、上記導電層を形成せずに、第１のレジストマスクを用いて酸化物半導体層１３０を形成してもよい。ここで、酸化物半導体層１３０に対して酸素イオンを注入してもよい。

次に、酸化物半導体層１３０を覆うように第２の導電膜を形成する。第２の導電膜としては、実施の形態６で説明した導電層１４０および導電層１５０に用いることのできる材料で形成すればよい。第２の導電膜の形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いることができる。

次に、ソース領域およびドレイン領域となる部分の上に第２のレジストマスクを形成する。そして、第２の導電膜の一部をエッチングし、導電層１４０および導電層１５０を形成する（図３６（Ｃ）参照）。

次に、酸化物半導体層１３０、導電層１４０および導電層１５０上に絶縁膜１６０Ａを形成する。絶縁膜１６０Ａは、実施の形態３で説明した絶縁層１６０に用いることのできる材料で形成すればよい。絶縁膜１６０Ａの形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いることができる。

次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層１３０に注入した酸素を酸化物半導体層１３０の全体に拡散させることができる。なお、第２の加熱処理を行わずに、第３の加熱処理で上記効果を得てもよい。

次に、絶縁膜１６０Ａ上に導電層１７０となる第３の導電膜１７１Ａおよび第４の導電膜１７２Ａを形成する。第３の導電膜１７１Ａおよび第４の導電膜１７２Ａは、実施の形態３で説明した導電層１７１および導電層１７２に用いることのできる材料で形成すればよい第３の導電膜１７１Ａおよび第４の導電膜１７２Ａの形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いることができる。

次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図３７（Ａ）参照）。そして、当該レジストマスクを用いて、第３の導電膜１７１Ａ、第４の導電膜１７２Ａおよび絶縁膜１６０Ａを選択的にエッチングし、導電層１７１および導電層１７２からなる導電層１７０、および絶縁層１６０を形成する（図３７（Ｂ）参照）。なお、絶縁膜１６０Ａをエッチングしない構造とすれば、トランジスタ１０２を作製することができる。

次に、酸化物半導体層１３０、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０上に絶縁層１７５を形成する。絶縁層１７５の材質は、実施の形態３の説明を参照することができる。トランジスタ１０１の場合は、酸化アルミニウム膜を用いることが好ましい。絶縁層１７５は、スパッタ法、ＣＶＤ法、ＭＢＥ法などで形成することができる。

次に、絶縁層１７５上に絶縁層１８０を形成する（図３７（Ｃ）参照）。絶縁層１８０の材質は、実施の形態３の説明を参照することができる。また、絶縁層１８０は、スパッタ法、ＣＶＤ法、ＭＢＥ法などで形成することができる。

また、絶縁層１７５および／または絶縁層１８０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁層１７５および／または絶縁層１８０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、絶縁層１２０、絶縁層１７５、絶縁層１８０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減することができる。

次に、トランジスタ１０７の作製方法について説明する。なお、上述したトランジスタ１０２の作製方法と重複する工程の詳細な説明は省略する。

基板１１５上に絶縁層１２０を形成し、当該絶縁層上に酸化物半導体層１３０ａとなる酸化物半導体膜１３０Ａ、および酸化物半導体層１３０ｂとなる酸化物半導体膜１３０Ｂをスパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図３８（Ａ）参照）。

次に、第１の導電膜を酸化物半導体膜１３０Ｂ上に形成し、前述した方法と同様に第１のレジストマスクを用いて導電層を形成する、そして、当該導電層をハードマスクとして酸化物半導体膜１３０Ａおよび酸化物半導体膜１３０Ｂを選択的にエッチングし、上記導電層を取り除いて酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層を形成する（図３８（Ｂ）参照）。なお、ハードマスクを形成せずに、第１のレジストマスクを用いて当該積層を形成してもよい。ここで、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂに対して酸素イオンを注入してもよい。

次に、上記積層を覆うように第２の導電膜を形成する。そして、ソース領域およびドレイン領域となる部分の上に第２のレジストマスクを形成し、当該第２のレジストマスクを用いて第２の導電膜の一部をエッチングし、導電層１４０および導電層１５０を形成する（図３８（Ｃ）参照）。

次に、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの積層上、ならびに導電層１４０および導電層１５０上に酸化物半導体層１３０ｃとなる酸化物半導体膜１３０Ｃを形成する。さらに、酸化物半導体膜１３０Ｃ上に絶縁膜１６０Ａ、第３の導電膜１７１Ａおよび第４の導電膜１７２Ａを形成する。

次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図３９（Ａ）参照）。そして、当該レジストマスクを用いて、第３の導電膜１７１Ａ、第４の導電膜１７２Ａ、絶縁膜１６０Ａ、および酸化物半導体膜１３０Ｃを選択的にエッチングし、導電層１７１および導電層１７２からなる導電層１７０、絶縁層１６０、および酸化物半導体層１３０ｃを形成する（図３９（Ｂ）参照）。なお、絶縁膜１６０Ａおよび酸化物半導体膜１３０Ｃを第４のレジストマスクを用いてエッチングすることで、トランジスタ１０８を作製することができる。

次に、絶縁層１２０、酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０上に絶縁層１７５および絶縁層１８０を形成する（図３９（Ｃ）参照）。

以上の工程において、トランジスタ１０７を作製することができる。

次に、トランジスタ１１１の作製方法について説明する。なお、上述したトランジスタ１０２の作製方法と重複する工程の詳細な説明は省略する。

基板１１５上に絶縁層１２０を形成し、当該絶縁層上に酸化物半導体層１３０ａとなる酸化物半導体膜１３０Ａ、および酸化物半導体層１３０ｂとなる酸化物半導体膜１３０Ｂをスパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する。そして、第１の導電膜を酸化物半導体膜１３０Ｂ上に形成し、第１のレジストマスクを用いて導電層１４１ａを形成する（図４０（Ａ）参照）。

そして、導電層１４１ａをハードマスクとして酸化物半導体膜１３０Ａおよび酸化物半導体膜１３０Ｂを選択的にエッチングし、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび導電層１４１ａからなる積層を形成する（図４０（Ｂ）参照）。ここで、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂに対して酸素イオンを注入してもよい。

次に、ソース領域およびドレイン領域となる部分の上に第２のレジストマスクを形成し、当該第２のレジストマスクを用いて導電層１４１ａの一部をエッチングし、導電層１４１および導電層１５１を形成する（図４０（Ｃ）参照）。

次に、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの積層上、ならびに導電層１４１および導電層１５１上に酸化物半導体層１３０ｃとなる酸化物半導体膜１３０Ｃを形成する。さらに、酸化物半導体膜１３０Ｃ上に絶縁膜１６０Ａ、第３の導電膜１７１Ａおよび第４の導電膜１７２Ａを形成する。

次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図４１（Ａ）参照）。そして、当該第３のレジストマスクを用いて、第３の導電膜１７１Ａ、第４の導電膜１７２Ａ、絶縁膜１６０Ａ、および酸化物半導体膜１３０Ｃを選択的にエッチングし、導電層１７１および導電層１７２からなる導電層１７０、絶縁層１６０、および酸化物半導体層１３０ｃを形成する（図４１（Ｂ）参照）。

次に、絶縁層１２０、酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０上に絶縁層１７５および絶縁層１８０を形成する。

次に、絶縁層１７５および絶縁層１８０に導電層１４１および導電層１５１に達する開口部を設け、当該開口部を覆うように第５の導電膜を形成する。そして、第５の導電膜上に第４のレジストマスクを設け、当該第４のレジストマスクを用いて、第５の導電膜を選択的にエッチングし、導電層１４２および導電層１５２を形成する（図４１（Ｃ）参照）。

以上の工程において、トランジスタ１１１を作製することができる。

なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ_３）_３）、トリメチルガリウム（Ｇａ（ＣＨ_３）_３）、およびジメチル亜鉛（Ｚｎ（ＣＨ_３）_２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ_３）_２］_４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ_３）の２種類のガスを用いる。

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ_３）_３）など）を気化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ_２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを順次導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。

本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。

（実施の形態５）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円周状に分布したスポットが観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図４２は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

図４２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図４２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図４２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図４２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。

図４２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

図４３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。

ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９の第１ゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。

スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。

トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

なお、図４３におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のゲート電圧が０Ｖ時の電流をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。

トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図４３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。

なお、図４３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

また、図４３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図４３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。

本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。

（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４４に示す。

図４４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図４４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図４４（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入力を行うことができる。

図４４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図４４（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３等を有する。表示部９３２はタッチパネルとなっていてもよい。

図４４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。

図４４（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

本実施の形態に示す構成は、他の実施の形態および実施例に示す構成と適宜組み合わせて用いることができる。

本実施例では、実施の形態１の図５（Ａ）に示すコンタクトプラグ６３ｂを形成するための開口部を有するサンプルの作製について説明する。

まず、表１に示す作製条件を用いて、図８（Ａ）に示すような積層をシリコン基板上に形成した。なお、以下の説明では、図８乃至図１０の工程図に示した符号を用いる。

なお、上記レジストマスク３６にはフォトリソグラフィ法により開口部を設けた。

次に、ＣＣＰ（容量結合型プラズマ）エッチング装置を用いて、レジストマスク３６をマスクとしてエッチング工程を行い、有機膜３５および絶縁層３４に開口部を設けた。

有機膜３５のエッチング条件は、電極間距離４０ｍｍ、基板温度２０℃、ＲＦ電力（上部電極）＝１．６２Ｗ／ｃｍ^２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝０．３２Ｗ／ｃｍ^２（２．０ＭＨｚ）、圧力６．５Ｐａ、エッチングガスをＣＦ_４１００％とした。

絶縁層３４のエッチング条件は、電極間距離４０ｍｍ、基板温度２０℃、ＲＦ電力（上部電極）＝０．８１Ｗ／ｃｍ^２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝５．７３Ｗ／ｃｍ^２（２．０ＭＨｚ）、圧力２．６Ｐａ、エッチングガス流量比をＡｒ：ＣＦ_４：ＣＨＦ_３＝１０：１：３とした。

次に、ＩＣＰ（誘導結合型プラズマ）エッチング装置を用いて、レジストマスク３６、有機膜３５および絶縁層３４をマスクとしてエッチング工程を行い、金属層３３に開口部を設けた。

金属層３３のエッチング条件は、電極間距離１２２ｍｍ、基板温度７０℃、ＩＣＰ電力＝０．４７Ｗ／ｃｍ^２（１３．５６ＭＨｚ）、バイアス電力＝０．２９Ｗ／ｃｍ^２（１３．５６ＭＨｚ）、圧力１．９Ｐａ、エッチングガスをＢＣｌ_３１００％とした。

次に、ＣＣＰエッチング装置を用いて、有機膜３５および絶縁層３４をマスクとしてエッチング工程を行い、金属層３２に開口部を設けた。

金属層３２のエッチング条件は、電極間距離１１５ｍｍ、基板温度５０℃、ＲＦ電力（上部電極）＝１．６２Ｗ／ｃｍ^２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝０．３２Ｗ／ｃｍ^２（１３．５６ＭＨｚ）、圧力０．６Ｐａ、エッチングガス流量比をＣＦ_４：Ｏ_２：Ｃｌ_２＝２：２：１とした。

次に、ＣＣＰエッチング装置を用いて、金属層３３および金属層３２をマスクとしてエッチング工程を行い、絶縁層８７および絶縁層８６に開口部を設けた。

絶縁層８７のエッチング条件は、電極間距離２５ｍｍ、基板温度２０℃、ＲＦ電力（上部電極）＝２．９２Ｗ／ｃｍ^２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝６．３７Ｗ／ｃｍ^２（２．０ＭＨｚ）、圧力３．３Ｐａ、エッチングガス流量比をＡｒ：Ｏ_２：Ｃ_４Ｆ_６＝４００：１５：１１とした。

絶縁層８６のエッチング条件は、電極間距離２５ｍｍ、基板温度２０℃、ＲＦ電力（上部電極）＝０．４９Ｗ／ｃｍ^２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝２．８６Ｗ／ｃｍ^２（２．０ＭＨｚ）、圧力３．３Ｐａ、エッチングガス流量比をＡｒ：ＣＨＦ_３＝９：４とした。

次に、ＣＣＰエッチング装置を用いて、金属層３３および金属層３２をマスクとしてエッチング工程を行い、電極層３１に開口部を設けるとともに絶縁層８７の上面の一部を露出させた。

電極層３１のエッチング条件は、電極間距離１１５ｍｍ、基板温度５０℃、ＲＦ電力（上部電極）＝１．６２Ｗ／ｃｍ^２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝０．３２Ｗ／ｃｍ^２（１３．５６ＭＨｚ）、圧力０．６Ｐａ、エッチングガス流量比をＣＦ_４：Ｏ_２：Ｃｌ_２＝２：２：１とした。

次に、ＣＣＰエッチング装置を用いて、金属層３３、金属層３２および電極層３１をマスクとしてエッチング工程を行い、絶縁層８７および絶縁層８６の開口部の径を拡大し、かつ酸化物半導体層３０および絶縁層８５に開口部を設けた。

絶縁層８７、絶縁層８６、酸化物半導体層３０および絶縁層８５のエッチング条件は、電極間距離２５ｍｍ、基板温度２０℃、ＲＦ電力（上部電極）＝０．４９Ｗ／ｃｍ^２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝２．８６Ｗ／ｃｍ^２（２．０ＭＨｚ）、圧力３．３Ｐａ、エッチングガス流量比をＡｒ：ＣＨＦ_３＝９：４とした。

以上の工程を行うことにより、サンプルを作製した。

図４６は、上記作製したサンプルの開口部の断面ＳＥＭ写真（図５（Ａ）の断面図に相当）である。絶縁層８７の上端における開口部の径は１７５ｎｍであり、絶縁層８５の下端における開口部の径は９．３ｎｍであった。

図５（Ａ）に示したように、電極層３１上の絶縁層８６および絶縁層８７に形成された開口部の径は相対的に広く、電極層３１から下の領域に形成された開口部の径は相対的に狭くなることが確かめられた。したがって、当該開口部に導電体を埋め込んでコンタクトプラグを形成する場合に、電極層３１と当該コンタクトプラグの接触面積が広くなり、コンタクト抵抗を低減できるといえる。

本実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

３０ 酸化物半導体層
３１ 電極層
３２ 金属層
３３ 金属層
３４ 絶縁層
３５ 有機膜
３６ レジストマスク
４０ シリコン基板
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ 容量素子
６１ａ コンタクトプラグ
６１ｂ コンタクトプラグ
６２ａ コンタクトプラグ
６２ｂ コンタクトプラグ
６３ａ コンタクトプラグ
６３ｂ コンタクトプラグ
６３Ｂ 導電体
６４ コンタクトプラグ
６５ コンタクトプラグ
６６ａ コンタクトプラグ
６６ｂ コンタクトプラグ
７１ 配線
７２ 配線
７３ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
７９ 配線
８１ 絶縁層
８２ 絶縁層
８３ 絶縁層
８４ 絶縁層
８５ 絶縁層
８６ 絶縁層
８７ 絶縁層
８８ 絶縁層
９０ インバータ回路
９１ 回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０Ａ 酸化物半導体膜
１３０ｂ 酸化物半導体層
１３０Ｂ 酸化物半導体膜
１３０ｃ 酸化物半導体層
１３０Ｃ 酸化物半導体膜
１４０ 導電層
１４１ 導電層
１４１ａ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１５６ レジストマスク
１６０ 絶縁層
１６０Ａ 絶縁膜
１７０ 導電層
１７１ 導電層
１７１Ａ 導電膜
１７２ 導電層
１７２Ａ 導電膜
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
８１０Ａ エッチングチャンバー
８１０Ｂ エッチングチャンバー
８１０Ｃ エッチングチャンバー
８２０ トランスファーチャンバー
８３０ ガス供給システム
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 表示部
９１９ カメラ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路

Claims (6)

1. 第１のトランジスタと、第２のトランジスタとを有し、
   前記第１のトランジスタは、活性領域としてシリコンを有し、
   前記第２のトランジスタは、活性層として酸化物半導体層を有し、
   前記第２のトランジスタのソース電極又はドレイン電極としてコントプラグを形成する半導体装置の作製方法であって、
   第１の絶縁層を形成し、
   前記第１の絶縁層上に、第１の導電膜を形成し、
   前記第１の導電膜上に、第２の絶縁層を形成し、
   前記第２の絶縁層上に、第２の導電膜を形成し、
   前記第２の導電膜上に、第３の導電膜を形成し、
   前記第３の導電膜上に、第３の絶縁層を形成し、
   前記第３の絶縁層上に、レジストマスクを形成し、
   前記レジストマスクを用いて、前記第３の絶縁層に開口部を形成し、
   前記レジストマスク及び前記第３の絶縁膜を用いて、前記第２の導電膜及び前記第３の導電膜に開口部を形成し、
   前記第２の導電膜及び前記第３の導電膜を用いて、前記第２の絶縁層に開口部を形成し、かつ前記第３の導電膜が有する開口部は、前記第２の導電膜が有する開口部より径が拡大され、
   前記第２の導電膜及び前記第３の導電膜を用いて、前記第１の導電膜に開口部を形成し、かつ前記第２の導電膜が有する開口部の径が拡大され、
   前記第１の導電膜、前記第２の導電膜及び前記第３の導電膜を用いて、前記第１の絶縁層に開口部を形成して、
   前記第１の導電膜に形成された、第１の開口部と、
   前記第２の絶縁層に形成された、前記第１の開口部より径の大きい第２の開口部と、を形成し、
   前記第１の開口部及び前記第２の開口部に導電体を充填して、コンタクトプラグを形成することを特徴とする半導体装置の作製方法。
2. 第１のトランジスタと、第２のトランジスタとを有し、
   前記第１のトランジスタは、活性領域としてシリコンを有し、
   前記第２のトランジスタは、活性層として酸化物半導体層を有し、
   前記第２のトランジスタのソース電極又はドレイン電極としてコントプラグを形成する半導体装置の作製方法であって、
   第１の絶縁層を形成し、
   前記第１の絶縁層上に、第１の導電膜を形成し、
   前記第１の導電膜上に、第２の絶縁層を形成し、
   前記第２の絶縁層上に、第２の導電膜を形成し、
   前記第２の導電膜上に、第３の導電膜を形成し、
   前記第３の導電膜上に、第３の絶縁層を形成し、
   前記第３の絶縁層上に、レジストマスクを形成し、
   前記レジストマスクを用いて、前記第３の絶縁層に開口部を形成し、
   前記レジストマスク及び前記第３の絶縁膜を用いて、前記第２の導電膜及び前記第３の導電膜に開口部を形成し、
   前記第２の導電膜及び前記第３の導電膜を用いて、前記第２の絶縁層に開口部を形成し、かつ前記第３の導電膜が有する開口部は、前記第２の導電膜が有する開口部より径が拡大され、
   前記第２の導電膜及び前記第３の導電膜を用いて、前記第１の導電膜に開口部を形成し、かつ前記第２の導電膜が有する開口部の径が拡大され、
   前記第１の導電膜、前記第２の導電膜及び前記第３の導電膜を用いて、前記第１の絶縁層に開口部を形成して、
   前記第１の導電膜に形成された、第１の開口部と、
   前記第２の絶縁層に形成された、前記第１の開口部より径の大きい第２の開口部と、を形成し、
   前記第１の開口部及び前記第２の開口部に導電体を充填して、コンタクトプラグを形成し、
   前記コンタクトプラグは、前記第１の導電膜の側面及び上面と接する領域を有することを特徴とする半導体装置の作製方法。
3. 請求項１又は請求項２において、
   前記第１の導電膜及び前記第２の導電膜は、タングステンを有することを特徴とする半導体装置の作製方法。
4. 請求項１乃至請求項３のいずれか一において、
   前記第３の導電膜は、チタン又は窒化チタンを有することを特徴とする半導体装置の作製方法。
5. 請求項１乃至請求項４のいずれか一において、
   前記酸化物半導体層は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｓｎ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を有することを特徴とする半導体装置の作製方法。
6. 請求項１乃至請求項５のいずれか一において、
   前記第３の絶縁層と前記レジストマスクとの間に有機膜を形成することを特徴とする半導体装置の作製方法。