JP6471560B2 - 書込制御装置及び画像形成装置 - Google Patents

Description

本発明は、書込制御装置及び画像形成装置に関する。

従来から、２つの書込制御部を接続し、一方の書込制御部は、ライン同期信号（ライン周期信号）を異なる周期で他方の書込制御部に送信し、他方の書込制御部は、受信したライン同期信号の周期で画像データを一方の書込制御部に送信することで、副走査変倍が行われ、副走査方向のレジストずれ、倍率ずれ、周期変動ずれ、及び表裏位置ずれなどを高精度に補正する技術が知られている。

但し、このような技術では、低解像度・高階調の画像を書き込む場合、ライン同期信号を送信する側の書込制御部の書込ライン周期が遅くなるため、副走査変倍時のライン周期を小さくするための変動量が大きくなりデータ転送が不利になるとともに、ライン同期信号を受信する側の書込制御部の画像処理が複雑になるため、１画素当たりの処理時間が大きくなりデータ転送が不利になり、ライン同期信号で要求された画像データの転送が成立しないおそれがある。

ここで、例えば特許文献１には、複数の制御部間をＩＦ信号で接続した構成の画像データ転送において、解像度に応じてライン同期信号を間引き、間引き後のライン同期信号の周期で画像データを転送することで、解像度に応じた画像データのデータ転送を成立させる技術が開示されている。

しかしながら、上述したような従来技術では、目的となる処理を行うために、ライン同期信号を異なる周期で転送しているため、特許文献１に開示されている技術のように、ライン同期信号を間引き、間引き後のライン同期信号の周期で画像データを転送するだけでは、目的となる処理及びデータ転送の双方を成立させることはできない。

本発明は、上記事情に鑑みてなされたものであり、ライン同期信号が異なる周期で転送される場合であっても、ライン同期信号で要求される画像データの転送を成立させることができる書込制御装置及び画像形成装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明の一態様にかかる書込制御装置は、第１のライン同期信号を異なる周期で転送する第１の転送制御部と、前記異なる周期で転送される前記第１のライン同期信号を受信し、当該第１のライン同期信号をＮ（Ｎは自然数）本受信する毎に、ライン開始タイミングを規定する第２のライン同期信号を生成し、当該第２のライン同期信号の生成タイミングに基づいて、Ｏ（Ｏは自然数）ライン分の画像データを前記第１の転送制御部に転送する第２の転送制御部と、前記Ｏライン分の画像データそれぞれに基づいて、光源の点灯を制御する点灯制御部と、を備える。

本発明によれば、ライン同期信号が異なる周期で転送される場合であっても、ライン同期信号で要求される画像データの転送を成立させることができるという効果を奏する。

図１は、本実施形態の印刷装置の全体構成の一例を示す模式図である。 図２は、本実施形態の印刷装置の電気的構成の一例を示すブロック図である。 図３は、本実施形態の副走査変倍制御時に画像データの転送を成立させるためのビデオ入力部による画像データの書き込み及び読み出し制御を行うタイミングの一例の説明図である。 図４は、本実施形態の副走査変倍制御時に画像データの転送を成立させるためのビデオ入力部による画像データの書き込み及び読み出し条件の一例の説明図である。 図５は、本実施形態の副走査変倍制御時に画像データの転送を成立させるためのビデオ入力部による画像データの書き込み及び読み出し条件の一例の説明図である。 図６は、変形例の印刷装置の電気的構成の一例を示すブロック図である。

以下、添付図面を参照しながら、本発明にかかる書込制御装置を備える画像形成装置の実施形態を詳細に説明する。以下の実施形態では、本発明の画像形成装置を、電子写真方式の印刷装置に適用した場合を例に取り説明するが、これに限定されるものではない。本発明の画像形成装置は、電子写真方式で画像を形成する装置であれば適用でき、例えば、電子写真方式の複写機や複合機（ＭＦＰ：Multifunction Peripheral）などにも適用できる。なお、複合機とは、印刷機能、複写機能、スキャナ機能、及びファクシミリ機能のうち少なくとも２つの機能を有する装置である。

図１は、本実施形態の印刷装置１０の全体構成の一例を示す模式図である。図１に示すように、印刷装置１０は、給紙トレイ１２と、給紙ローラ１４と、分離ローラ対１６と、画像形成部１８と、定着部４０とを、備える。なお図１に示す例では、後述するように、搬送ベルトに沿って各色の作像部が配列されたいわゆるタンデムタイプと称される印刷装置を示しているが、これに限定されるものではない。

給紙トレイ１２には、複数の記録紙が重ね合わせて収容される。

給紙ローラ１４は、給紙トレイ１２の最上部に位置する記録紙Ｐに当接されており、当接している記録紙Ｐを給紙する。

分離ローラ対１６は、給紙ローラ１４により給紙された記録紙Ｐを画像形成部１８へ送る。なお、給紙ローラ１４により２枚以上の記録紙が給紙された場合には、分離ローラ対１６は、記録紙Ｐ以外の記録紙を押し戻すことにより、記録紙Ｐと記録紙Ｐ以外の記録紙とを分離し、記録紙Ｐのみを画像形成部１８へ送る。

画像形成部１８は、分離ローラ対１６から送られた記録紙Ｐに画像を形成するものであり、作像部２０Ｂ、２０Ｍ、２０Ｃ、及び２０Ｙと、ＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER）３２Ｂ、３２Ｍ、３２Ｃ、及び３２Ｙ（光源の一例）と、搬送ベルト３４と、駆動ローラ３６と、従動ローラ３８とを、備える。

作像部２０Ｂ、２０Ｍ、２０Ｃ、及び２０Ｙは、分離ローラ対１６から送られた記録紙Ｐを搬送する搬送ベルト３４の搬送方向の上流側から作像部２０Ｂ、２０Ｍ、２０Ｃ、及び２０Ｙの順番で搬送ベルト３４に沿って配列されている。

作像部２０Ｂは、感光体ドラム２２Ｂ、並びに感光体ドラム２２Ｂの周囲に配置された帯電器２４Ｂ、現像器２６Ｂ、転写器２８Ｂ、感光体クリーナ（図示省略）、及び除電器３０Ｂを備える。作像部２０Ｂ及びＶＣＳＥＬ３２Ｂは、感光体ドラム２２Ｂ上で、作像プロセス（帯電工程、露光工程、現像工程、転写工程、クリーニング工程、及び除電工程）を行うことにより、感光体ドラム２２Ｂ上にブラックのトナー画像を形成する。

なお、作像部２０Ｍ、２０Ｃ、及び２０Ｙは、いずれも作像部２０Ｂと共通の構成要素を備えており、作像部２０Ｍは、作像プロセスを行うことによりマゼンタのトナー画像を形成し、作像部２０Ｃは、作像プロセスを行うことによりシアンのトナー画像を形成し、作像部２０Ｙは、作像プロセスを行うことによりイエローのトナー画像を形成する。このため、以下では、作像部２０Ｂの構成要素についての説明を主に行い、作像部２０Ｍ、２０Ｃ、及び２０Ｙの構成要素については、作像部２０Ｂの構成要素の符号に付したＢに替えてそれぞれＭ、Ｃ、Ｙを付すに留め、その説明を省略する。

感光体ドラム２２Ｂは、駆動モータにより回転駆動される。

まず、帯電工程では、帯電器２４Ｂは、回転駆動されている感光体ドラム２２Ｂの外周面を暗中にて一様に帯電する。

続いて、露光工程では、ＶＣＳＥＬ３２Ｂは、回転駆動されている感光体ドラム２２Ｂの外周面をブラック画像に応じた照射光で露光し、感光体ドラム２２Ｂ上にブラック画像に基づく静電潜像を形成する。

続いて、現像工程では、現像器２６Ｂは、感光体ドラム２２Ｂ上に形成された静電潜像をブラックトナーで現像し、感光体ドラム２２Ｂ上にブラックのトナー画像を形成する。

続いて、転写工程では、転写器２８Ｂは、感光体ドラム２２Ｂと搬送ベルト３４により搬送される記録紙Ｐとが接する転写位置で、感光体ドラム２２Ｂ上に形成されたブラックのトナー画像を記録紙Ｐに転写する。なお、感光体ドラム２２Ｂ上には、トナー画像の転写後においても未転写トナーが僅かながら残存する。

続いて、クリーニング工程では、感光体クリーナは、感光体ドラム２２Ｂ上に残存している未転写トナーを払拭する。

最後に、除電工程では、除電器３０Ｂは、感光体ドラム２２Ｂ上の残留電位を除電する。そして、作像部２０Ｂは、次回の画像形成を待機する。

搬送ベルト３４は、駆動ローラ３６と従動ローラ３８とに巻回されたエンドレスのベルトであり、分離ローラ対１６から送られた記録紙Ｐが静電吸着作用により吸着される。搬送ベルト３４は、駆動ローラ３６が駆動モータにより回転駆動させられることにより無端移動し、吸着されている記録紙Ｐを作像部２０Ｂ、２０Ｍ、２０Ｃ、２０Ｙの順に搬送する。

そして、搬送ベルト３４により搬送される記録紙Ｐには、まず、作像部２０Ｂによりブラックのトナー画像が転写され、続いて、作像部２０Ｍによりマゼンタのトナー画像、作像部２０Ｃによりシアンのトナー画像、作像部２０Ｙによりイエローのトナー画像が重畳して転写される。これにより、記録紙Ｐ上にフルカラーの画像が形成される。

定着部４０は、搬送ベルト３４から剥離された記録紙Ｐを加熱及び加圧することにより、作像部２０Ｂ、２０Ｍ、２０Ｃ、及び２０Ｙにより形成されたフルカラーの画像を記録紙Ｐに定着させる。画像が定着された記録紙Ｐは、印刷装置１０の外部に排紙される。

なお、図１に示す例では、印刷装置１０が１次転写方式を採用している場合について説明したが、これに限定されず、中間転写ベルトなどを用いた２次転写方式を採用してもよい。

図２は、本実施形態の印刷装置１０の電気的構成の一例を示すブロック図である。図２に示すように、印刷装置１０は、ＣＰＵ（Central Processing Unit）１０１と、外部メモリ１０２と、第１の副走査変倍制御部１１０（第１の転送制御部の一例）と、第２の副走査変倍制御部１２０（第１の転送制御部の一例）と、プロッタ制御部１３０（第２の転送制御部の一例）と、画像展開部１５０と、ＣＴＬ（コントローラ）１６０と、ページメモリ１６１と、ＶＣＳＥＬ３２Ｂ、３２Ｍ、３２Ｃ、及び３２Ｙと、を備える。

第１の副走査変倍制御部１１０、第２の副走査変倍制御部１２０、及びプロッタ制御部１３０は、例えば、ＩＣ（Integrated Circuit）などのハードウェアにより実現できる。画像展開部１５０及びＣＴＬ１６０は、ＩＣなどのハードウェアと、ＣＰＵなどの処理装置にプログラムを実行させること、即ち、ソフトウェアと、を併用して実現してもよいし、ソフトウェア単独で実現してもよい。

第１の副走査変倍制御部１１０は、パラメータ制御部１１１と、ビデオ入力部１１２と、ＤＥＳ（デシリアライザ）１１３と、ドライバ１１４Ｂ、１１４Ｍ（点灯制御部の一例）と、を備える。第２の副走査変倍制御部１２０は、パラメータ制御部１２１と、ビデオ入力部１２２と、ＤＥＳ１２３と、ドライバ１２４Ｃ、１２４Ｙ（点灯制御部の一例）と、を備える。

プロッタ制御部１３０は、パラメータ制御部１３１と、ノイズ除去部１３２と、ビデオ入力部１３３と、ラインメモリ１３４（記憶部の一例）と、画像処理部１３５と、画素カウント部１３６と、スキュー補正部１３７と、ラインメモリ１３８と、８Ｂ／１０Ｂ変換部１３９と、ＳＥＲ（シリアライザ）１４０と、を備える。

パラメータ制御部１１１は、メモリを有しており、第１の副走査変倍制御部１１０の各部を制御するためのパラメータを当該メモリに記憶し、第１の副走査変倍制御部１１０の各部にパラメータを伝達する。本実施形態では、パラメータ制御部１１１が有するメモリは、ＦＦ（flip-flop）メモリであるものとするが、これに限定されず、ＳＲＡＭ（Static Random Access Memory）やＦＩＦＯ（First In First Out）メモリなどであってもよい。また、パラメータ制御部１１１は、ＣＰＵ１０１と通信することで、記憶しているパラメータを書き換えることができる。なお、外部メモリ１０２を用いることで、パラメータ制御部１１１の記憶領域を拡大したり、パラメータ制御部１１１のパラメータを機種毎に最適化したりするようにしてもよい。

パラメータ制御部１２１については、対象が第２の副走査変倍制御部１２０である点を除き、パラメータ制御部１１１と同様であるため、説明を省略する。また、パラメータ制御部１３１についても、対象がプロッタ制御部１３０である点を除き、パラメータ制御部１１１と同様であるため、説明を省略する。

ＰＣ（Personal Computer）２００は、ＰＣ２００が有するプリンタドライバを介して、印刷装置１０に印刷動作を指示し、１ページ以上の画像データを印刷装置１０に送信する。

ＣＴＬ１６０は、ＰＣ２００から１ページ以上の画像データを受信し、受信した各ページの画像データをページメモリ１６１に展開してビットマップデータに変換することで、各ページの画像データを実際に印刷する画像データとし、画像展開部１５０に転送する。

ＣＰＵ１０１は、ＰＣ２００から印刷動作が指示された後、印刷装置１０の印刷準備が整ったことを確認すると、第１の副走査変倍制御部１１０及び第２の副走査変倍制御部１２０においてスタートトリガ（ＳＴＴＲＩＧ）を起動させる。例えば、ＣＰＵ１０１は、パラメータ制御部１１１、１２１、又は外部信号を用いて、第１の副走査変倍制御部１１０及び第２の副走査変倍制御部１２０に対してスタートトリガ信号を送信する。

ビデオ入力部１１２は、スタートトリガ信号が送信されると、スタートトリガを生成し、生成したスタートトリガを起点として、ブラック及びマゼンタそれぞれのＦＳＹＮＣ＿Ｎ信号及びＬＳＹＮＣ＿Ｎ信号（第１のライン同期信号の一例）を生成し、プロッタ制御部１３０に転送する。同様に、ビデオ入力部１２２は、スタートトリガ信号が送信されると、スタートトリガを生成し、生成したスタートトリガを起点として、シアン及びイエローそれぞれのＦＳＹＮＣ＿Ｎ信号及びＬＳＹＮＣ＿Ｎ信号（第１のライン同期信号の一例）を生成し、プロッタ制御部１３０に転送する。

ＦＳＹＮＣ＿Ｎ信号は、ページ周期信号であり、ＬＳＹＮＣ＿Ｎ信号は、第１の副走査変倍制御部１１０でのライン周期信号である。

以降の処理は、ブラック、マゼンタ、シアン、及びイエローそれぞれに対し行われるが、説明が冗長になるため、以下では色についての言及は省略する。

ノイズ除去部１３２は、ＦＳＹＮＣ＿Ｎ信号やＬＳＹＮＣ＿Ｎ信号が転送されると、転送されたＦＳＹＮＣ＿Ｎ信号やＬＳＹＮＣ＿Ｎ信号から、静電気パルスなどの外部環境によるノイズを除去する。

ノイズ除去部１３２は、ノイズを除去したＦＳＹＮＣ＿Ｎ信号をＦＳＹＮＣ信号とし、ビデオ入力部１３３に転送する。またノイズ除去部１３２は、ＦＳＹＮＣ信号を起点として、ＬＳＹＮＣ＿Ｎ信号の間引き処理を開始し、当該ＬＳＹＮＣ＿Ｎ信号をＮ（Ｎは自然数）本受信する毎に、ＬＣＬＲ信号（第２のライン同期信号の一例）を生成し、ビデオ入力部１３３に転送する。

本実施形態では、Ｎ＝４の場合を例に取り説明するが、これに限定されるものではない。ＬＣＬＲ信号は、プロッタ制御部１３０でのライン周期信号である。

ビデオ入力部１３３は、画像展開部１５０と相互に信号をやり取りし、画像データをビデオ入力部１３３に転送させる。具体的には、ビデオ入力部１３３は、ＦＳＹＮＣ信号を起点として、ＭＦＳＹＮＣ信号を生成し、画像展開部１５０に転送する。また、ビデオ入力部１３３は、ＬＣＬＲ信号を起点として、Ｍ（Ｍは自然数）本のＭＬＳＹＮＣ信号を生成し、画像展開部１５０に転送する。

本実施形態では、Ｍ＝４の場合を例に取り説明するが、これに限定されるものではない。ＭＦＳＹＮＣ信号は、ページ先端を示すパルス式の同期信号であり、ＭＬＳＹＮＣ信号は、ライン先端を示すパルス式の同期信号である。

画像展開部１５０は、転送されたＭ本のＭＬＳＹＮＣ信号それぞれ毎に、当該ＭＬＳＹＮＣ信号の転送タイミングに合わせて１ライン分の画像データをビデオ入力部１３３に転送する。本実施形態では、Ｍ＝４であるため、４ライン分の画像データがビデオ入力部１３３に転送される。

なお本実施形態では、画像展開部１５０とビデオ入力部１３３とは、同一の動作クロックで動作しているものとする。

ビデオ入力部１３３は、Ｍライン分の画像データが１ラインずつ転送されるので、１ライン分ずつ画像データをラインメモリ１３４に書き込む。これにより、Ｍライン分の画像データがラインメモリ１３４に書き込まれる。そして、ビデオ入力部１３３は、ラインメモリ１３４への書き込み後にＬＣＬＲ信号が転送されると、Ｏ（Ｏは自然数）ライン分の画像データをラインメモリ１３４から同時に読み出す。本実施形態では、Ｏ＝４の場合を例に取り説明するが、これに限定されるものではない。

画像処理部１３５は、ビデオ入力部１３３により同時に読み出されたＯライン分の画像データそれぞれに、内部パターンの付加やトリミング処理などの各種画像処理を施す。なお、画像処理用のラインメモリを用意し、ジャギー補正などのラインメモリを要する画像処理を行うようにしてもよい。

また、画像処理部１３５は、Ｏライン分の画像データそれぞれに重畳されるテストパターンや偽造防止用パターンを生成したり、各調整用パターンを生成したりすることもできる。調整用パターンは、例えば、濃度調整用パターン、色ずれ補正用パターン、及びブレード捲れ回避用パターン（感光体全露光パターン）などが挙げられる。

画素カウント部１３６は、画像処理部１３５により各種画像処理が施されたＯライン分の画像データそれぞれの画素量をカウントできる。画素カウント部１３６では、前述のテストパターン、偽造防止用パターン、及び各調整用パターンの画素もカウントできるので、最もトナー消費に近い画素情報を得ることができる。但し、ＬＤ（Laser Diode）書込みの場合、階調変換によって１画素辺りのトナー消費量が更に変化するため、画素カウント部１３６は、カウント対象の画像データに対して擬似的な階調変換を行って画素量をカウントすることもできる。

スキュー補正部１３７は、画像処理部１３５により各種画像処理が施されたＯライン分の画像データを、スキュー補正用の複数のラインメモリ１３８に書き込むとともに、複数のラインメモリ１３８から画像位置に応じて読み出すことで、スキュー補正処理を行い、Ｏライン分の画像データを８Ｂｉｔパッキングする。なお、スキュー補正部１３７では、複数のラインメモリ１３８に対するＯライン分の画像データの書き込み及び読み出しを行うことで、周波数変換を行うこともできる。

このように、本実施形態のプロッタ制御部１３０では、ビデオ入力部１３３からスキュー補正部１３７までの処理をＯライン同時に行うマルチデータパスとなっている。マルチデータパスを採用することで、解像度変換、面積階調補正、及び主走査・副走査の倍密変換が可能になる。副走査に倍密処理を行う場合であれば、ＭＬＳＹＮＣ信号の送信数を減らし、１回ライトされたデータを複数回リードすればよい。例えば、副走査に２倍密する場合であれば、４本のＬＳＹＮＣ＿Ｎ信号に対して２本のＭＬＳＹＮＣ信号を画像展開部１５０に転送することになる。そしてスキュー補正部１３７が、スキュー補正を行う際に、読み出し後のライン周期を書込み時の１／２とし、１つのラインメモリ１３８から２回データを読み出せば、スキュー補正後の画像データは書き込み時から副走査方向の解像度が２倍となった高密度データとなる。

また、マルチデータパスを採用することで、主走査・副走査に数画素ずつ、同時に２次元データを参照することが可能になり、エッジ処理やジャギー補正といった画像処理の精度が向上する。また、マルチデータパスを採用することで、高速印刷に対応できたり、２４００ｄｐｉ／４８００ｄｐｉといった高解像度の画像を転送できたり、高解像度のパターンを重畳できたりするなどの様々なメリットがある。

第１の副走査変倍制御部１１０や第２の副走査変倍制御部１２０への画像データの転送は非常に高レートになるため、８Ｂ／１０Ｂ変換部１３９は、スキュー補正部１３７により８Ｂｉｔパッキングが施されたＯライン分の画像データを、８Ｂｉｔデータから１０Ｂｉｔデータに変換し、ＳＥＲ１４０は、１０Ｂｉｔデータに変換されたＯライン分の画像データを８Ｂ／１０Ｂ方式のフォーマットにパラレル・シリアル変換し、ＬＶＤＳ信号で第１の副走査変倍制御部１１０や第２の副走査変倍制御部１２０へ高速シリアル転送する。

Ｏライン分の画像データがブラックやマゼンタの画像データの場合、ＬＶＤＳ信号で第１の副走査変倍制御部１１０に転送されるので、ＤＥＳ１１３は、８Ｂ／１０Ｂ方式に基づきプロッタ制御部１３０からＬＶＤＳ信号を受信し、Ｏライン分の画像データを８Ｂｉｔデータに逆変換する。そして、ＤＥＳ１１３は、Ｏライン分の画像データがブラックの画像データであれば、ドライバ１１４Ｂへ転送し、Ｏライン分の画像データがマゼンタの画像データであれば、ドライバ１１４Ｍへ転送する。

ドライバ１１４Ｂは、転送されたＯライン分の画像データそれぞれに基づいてＶＣＳＥＬ３２Ｂの点灯を制御することでＶＣＳＥＬ３２Ｂを発光させ、ドライバ１１４Ｍは、転送されたＯライン分の画像データそれぞれに基づいてＶＣＳＥＬ３２Ｍの点灯を制御することでＶＣＳＥＬ３２Ｍを発光させる。

Ｏライン分の画像データがシアンやイエローの画像データの場合、ＬＶＤＳ信号で第２の副走査変倍制御部１２０に転送されるので、ＤＥＳ１２３は、プロッタ制御部１３０からＬＶＤＳ信号を受信し、Ｏライン分の画像データを８Ｂｉｔデータに逆変換する。そして、ＤＥＳ１２３は、Ｏライン分の画像データがシアンの画像データであれば、ドライバ１２４Ｃへ転送し、Ｏライン分の画像データがイエローの画像データであれば、ドライバ１２４Ｙへ転送する。

ドライバ１２４Ｃは、転送されたＯライン分の画像データそれぞれに基づいてＶＣＳＥＬ３２Ｃの点灯を制御することでＶＣＳＥＬ３２Ｃを発光させ、ドライバ１２４Ｙは、転送されたＯライン分の画像データそれぞれに基づいてＶＣＳＥＬ３２Ｙの点灯を制御することでＶＣＳＥＬ３２Ｙを発光させる。

本実施形態では、光源がＶＣＳＥＬである場合を例に取り説明しているが、これに限定されず、ＬＤ、ＬＤアレイ、又はＬＥＤ（Light Emitting Diode）アレイなどであってもよい。

上述のように本実施形態では、ＬＳＹＮＣ＿Ｎ信号がＮ本受信される毎にＬＣＬＲ信号が生成され、ＬＣＬＲ信号を起点としてＭ本のＭＬＳＹＮＣ信号が生成される。ここでは、Ｎ＝Ｍとする。そして、Ｎの値は、ビデオ入力部１３３が同時に処理するデータパス数Ｏで決まる（Ｎの値は、Ｏと等しい）。従って、Ｏ＝４の場合、ＬＳＹＮＣ＿Ｎ信号が４本受信される毎に１本のＬＣＬＲ信号が生成され、１本のＬＣＬＲ信号から４本のＭＬＳＹＮＣ信号が生成される。

更に、スキュー補正用の複数のラインメモリ１３８が存在するため、ビデオ入力部１３３からのデータ読み出しは、ＭＬＳＹＮＣ信号ではなくＬＣＬＲ信号を基準に４ライン同時に行われる。

従って、ビデオ入力部１３３が前回のＬＣＬＲ期間にラインメモリ１３４に書き込んだ４ライン分の画像データは、今回のＬＣＬＲ期間に同時に読み出されるため、２回分のＬＣＬＲ期間のうち後半のＬＣＬＲ期間を用いて読み出すことができる。つまり、２×ＬＣＬＲ期間を用いて、ＬＳＹＮＣ＿Ｎ信号の変化率を吸収できる。

このため、ＬＳＹＮＣ＿Ｎ信号の変化率をＭＬＳＹＮＣ信号で吸収できるレートは、数式（１）で表される。

｛（ＬＳＹＮＣ＿Ｎ信号の周期×（Ｏ×２−１）＋ＬＳＹＮＣ＿Ｎ信号の周期の変動量）｝／｛ＬＳＹＮＣ＿Ｎ信号の周期×Ｏ×２｝ …（１）

例えば、Ｏ＝４、ＬＳＹＮＣ＿Ｎ信号の周期＝１００ｕｓ、ＬＳＹＮＣ＿Ｎ信号の周期の変動量が５０ｕｓ（変動率：５０％）の場合、（１００×７＋５０）／（１００×８）＝７５０／８００＝０．９３７５となり、変動率を６．２５％にまで緩和できる。

図３は、本実施形態の副走査変倍制御時に画像データの転送を成立させるためのビデオ入力部１３３による画像データの書き込み及び読み出し制御を行うタイミングの一例の説明図である。なお、図３に示す例では、６００ｄｐｉ解像度画像の副走査変倍制御を示している。

図３に示す例では、第１の副走査変倍制御部１１０や第２の副走査変倍制御部１２０からＬＳＹＮＣＩＮ＿Ｎ信号が４本供給される毎に、ｌｃｌｒｅ＊ｘ信号が生成されている。また、第１の副走査変倍制御部１１０や第２の副走査変倍制御部１２０が副走査変倍機能を使用するため、ＬＳＹＮＣＩＮ＿Ｎ信号の入力周期が定期的に変化しており、通常の３／４の周期のｌｃｌｒｅ＊ｘ信号（ｌｃｌｒｅ＊ｘ信号（１１））が間欠的に発生している。

この場合、画像データの転送が１ラインに収まらず、ｉｐｌｇａｔｅアサート中にｌｃｌｒｅ＊ｘ信号が入力されているが、本実施形態では、このような条件下でも画像データの転送を成立させるため、ビデオ入力部１３３は、ｉｐｌｇａｔｅアサート中にｌｃｌｒｅ＊ｘ信号が入力されても問題ないＢＲＡＭ（バッファメモリ）制御を行う。また、ｒｇａｔｅ＊ｘ＿ｒ［１５：０］の値を調節し、ｍｌｇａｔｅ＊ｘ（ＢＲＡＭリード制御ゲート信号）のアサートを遅らせる。これにより、ＢＲＡＭライト制御とリード制御とが干渉せずに、画像転送を成立させることができる。

図４及び図５は、本実施形態の副走査変倍制御時に画像データの転送を成立させるためのビデオ入力部１３３による画像データの書き込み及び読み出し条件の一例の説明図であり、図４は、書き込み及び読み出し条件を満たす場合を示し、図５は、書き込み及び読み出し条件を満たさない場合を示す。

前述のように、ビデオ入力部１３３は、画像データの転送が１つのｌｃｌｒｅ＊ｘ間隔内に収まらず、ｉｐｌｇａｔｅアサート中にｌｃｌｒｅ＊ｘ信号が入力されても、画像データの転送を成立させるようＢＲＡＭ制御を行う。以下では、このための各種ＩＦ信号及びレジスタの設定値の条件を説明する。

まず、第１の条件（図４及び図５の条件１）は、「規定ライン目のｉｐｌｇａｔｅ＊のアサートエッジが、ｍｆｇａｔｅ＿ａｄｄ＊ｘアサートより前であること」である。

ＢＲＡＭ制御では、ビデオ入力部１３３は、ｆｌｏａｄアサート（ｍｌｓｙｎｃ＊送信後、最初のｉｐｌｇａｔｅ＊のアサートエッジ）から、ｍｆｇａｔｅ＿ａｄｄ＊ｘアサート前の期間、ｉｐｌｇａｔｅ＊のアサートエッジの本数をカウントする。そしてビデオ入力部１３３は、このカウント数と、ｍｌｓｙｎｃｎｕｍ＊ｘ（ｌｃｌｒｅ＊ｘ周期内のｍｌｓｙｎｃ＊出力本数設定値。ｌｃｌｒｅ＊ｘの１周期にｍｌｓｙｎｃｎｕｍ＊ｘ＋１本のｍｌｓｙｎｃ＊を生成する。）と、を比較し、ｍｆｇａｔｅ＿ａｄｄ＊ｘアサート後のＢＲＡＭリード制御を切替える。

このカウント数の比較を行うタイミングが、ｍｆｇａｔｅ＿ａｄｄ＊ｘアサート時であるため、それまでに規定ライン目のｉｐｌｇａｔｅ＊のアサートを受信する必要がある。

この規定ラインは、ビデオ入力部１３３の１回目のデータ出力時（ｍｆｇａｔｅ＿ａｄｄ＊ｘアサート後の１回目のｖｉｎ＿ｌｇａｔｅ＊ｘに同期したデータ）にＢＲＡＭリードできることを期待する、画像展開部１５０により転送された画像データの副走査方向のライン数である。

通常、規定ラインは、ｌｃｌｒｅ＊ｘ周期内のｍｌｓｙｎｃ＊出力本数と一致するが、ｍｆｓｙｎｃ＊生成タイミング、画像展開部１５０の副走査遅延量、データパス、副走査倍密、及びカスケード接続などの条件によって変動する。

第１の条件の詳細タイミング条件は、数式（２）に示す通りである。

７（※１）＋ｍｌｓｙｎｃｏｆｓ＊ｘ＋（ｌａｓｔｌｉｎｅ＿ｍｌｓｙｎｃｎｕｍ−１）×ｍｌｓｙｎｃｗｉｄ＊ｘ×｛８／（ｍｌｓｙｎｃｎｕｍ＊ｘ＋１）｝＋ｉｐｕ＿ｄｅｌａｙ＜ｌｃｌｒｅ＊ｘ周期カウント数＋２（※２） …（２）

なお、ｍｌｓｙｎｃｏｆｓ＊ｘは、ｌｃｌｒｅ＊ｘから１本目のｍｌｓｙｎｃ＊を生成するまでの時間をｃｌｋ＿ｅ単位で指定する設定値である。ｍｌｓｙｎｃｗｉｄ＊ｘは、１本目以降のｍｌｓｙｎｃ＊から２本目以降のｍｌｓｙｎｃ＊生成までの時間をｃｌｋ＿ｅ単位で規定する設定値である。但し、ｍｌｓｙｎｃ＊生成本数は規定するｍｌｓｙｎｃｎｕｍ＊ｘにより変換するため、常にｍｌｓｙｎｃ＊が８本生成する前提で設定する。例えば、ｍｌｓｙｎｃｎｕｍ＊ｘ＝３で、ｍｌｓｙｎｃ＊が４本生成する場合、１本目以降のｍｌｓｙｎｃ＊から２本目以降のｍｌｓｙｎｃ＊生成までの時間は、ｍｌｓｙｎｃｗｉｄ＊ｘ×２となる。

ここで、７（※１）は、ｍｌｓｙｎｃ＊信号の生成遅延である。

ｌａｓｔｌｉｎｅ＿ｍｌｓｙｎｃｎｕｍは、規定ライン目のｉｐｌｇａｔｅ＊の起点となるｍｌｓｙｎｃ＊が、ｍｆｇａｔｅ＿ａｄｄ＊ｘアサートの直前のｌｃｌｒｅ＊ｘ周期内（ｆｌｏａｄアサートし、ｍｆｇａｔｅ＿ａｄｄ＊ｘアサートするまでのｌｃｌｒｅ＊周期内）で何本目かを示す値である。ｌａｓｔｌｉｎｅ＿ｍｌｓｙｎｃｎｕｍは、通常、ｍｌｓｙｎｃｎｕｍ＊ｘ＋１である。例えば、４ＬＤで１倍密の場合、ｌａｓｔｌｉｎｅ＿ｍｌｓｙｎｃｎｕｍは４であり、４ＬＤで２倍密の場合、ｌａｓｔｌｉｎｅ＿ｍｌｓｙｎｃｎｕｍは２である。但し、カスケード接続し、マスターからスレーブへデータ転送する版では、ＤＢＧコントローラ遅延を考慮し、規定ラインはｍｌｓｙｎｃ＊本数−２となる。しかし、規定ライン目（４ＬＤで１倍密のとき、２ライン目）のｉｐｌｇａｔｅ＊の起点となるｍｌｓｙｎｃ＊は、ｍｌｓｙｎｃｎｕｍ＊ｘ＋１本目のｍｌｓｙｎｃ＊である。このため、ｌａｓｔｌｉｎｅ＿ｍｌｓｙｎｃｎｕｍは、通常と同じ値（４ＬＤで１倍密のとき、４）になる。

なお、ＤＢＧコントローラとは、プロッタ制御部をカスケード接続して多色印刷や大量のデータ転送を実現する際、マスターのプロッタ制御部の送信口、スレーブのプロッタ制御部の受信口になる機能ブロックである。ＤＢＧコントローラは、ラインメモリを用いて、マスター・スレーブ間のデータ受信を行うため、それぞれでラインメモリのライト・リード処理を行う。１回のラインメモリのライト・リード処理で１ラインの遅延が発生するため、カスケード接続時の同一色の画像データの転送タイミングは、マスター側に対してスレーブ側は２ライン分の遅延が発生する。

ｉｐｕ＿ｄｅｌａｙは、ｍｌｓｙｎｃ＊受信からｉｐｌｇａｔｅ＊送信までの画像展開部１５０の遅延量であり、画像展開部１５０がマスターの場合、１３４ｃｌｋ＿ｅ、画像展開部１５０がスレーブの場合、２６ｃｌｋ＿ｅである。

ｌｃｌｒｅ＊ｘ周期カウント数は、ｌｃｌｒｅ＊ｘ周期をｃｌｋ＿ｅ換算したカウント数である。

２（※２）は、ｍｆｇａｔｅ＿ａｄｄ＊ｘ信号の生成遅延である。

次に、第２の条件（図４及び図５の条件２）は、「ＢＲＡＭのライト終了がＢＲＡＭのリード開始の前であること」である。

ＢＲＡＭ制御では、ビデオ入力部１３３は、ＢＲＡＭライトイネーブル信号とＢＲＡＭリードイネーブル信号とを生成している。ビデオ入力部１３３のＢＲＡＭは１ｐｏｒｔ ＳＲＡＭであるため、ＢＲＡＭライト動作とリード動作とを同時に行うことができない。このため、ＢＲＡＭライトイネーブル信号とＢＲＡＭリードイネーブル信号とが重なると正常なデータ生成ができない。なお、ＢＲＡＭライトイネーブル信号は、ｉｐｌｇａｔｅ＊の２ｃｌｋ＿ｅ遅延した期間であり、ＢＲＡＭリードイネーブル信号は、ｌｃｌｒｅ＊ｘアサートから、ｒｇａｔｅ＊ｘ＋２ｃｌｋ＿ｅ遅延して開始し、ｒｇａｔｅ＊ｘ＋ｌｇａｔｅ＊ｘ＋２ｃｌｋ＿ｅで終了する。

なお、ｌｇａｔｅ＊ｘは、ｖｉｎ＿ｌｇａｔｅ＊ｘアサート時間をｃｌｋ＿ｅ単位で指定する設定値である。本実施形態では、１ｃｌｋ＿ｅ＝１画素である。また、２ｐｏｒｔＳＲＡＭを用いれば上記の制約は無くなる。但し、２ｐｏｒｔＳＲＡＭはコストが高いため、多色・大量の画像データを処理するために多くのＳＲＡＭを必要とするシステムでは特にコスト面で不利になるため、採用しない。

第２の条件の詳細タイミング条件は、数式（３）に示す通りである。

７（※１）＋ｍｌｓｙｎｃｏｆｓ＊ｘ＋ｍｌｓｙｎｃｎｕｍ＊ｘ×ｍｌｓｙｎｃｗｉｄ＊ｘ×｛８／（ｍｌｓｙｎｃｎｕｍ＊ｘ＋１）｝＋ｉｐｕ＿ｅｎ＜ｌｃｌｒｅ＊ｘ周期カウント数＋ｒｇａｔｅ＊ｘ＋２（※２） …（３）

ここで、７（※１）は、ｍｌｓｙｎｃ＊信号の生成遅延である。

ｉｐｕ＿ｅｎは、ｉｐｌｇａｔｅ＊のアサート期間であり、１２００ｄｐｉの場合、ＲＯＵＮＤＵＰ（ｖｄｄｔｏｎｕｍ＊ｘ／４）、６００ｄｐｉの場合、ｖｄｄｔｏｎｕｍ＊ｘである。なお、ＲＯＵＮＤＵＰは、小数点第１位で切り上げる関数である。また、ｖｄｄｔｏｎｕｍ＊ｘは、ｉｐｌｇａｔｅ＊アサート時間を画素単位で指定する設定値である。ｖｄｄｔｏｎｕｍ＊ｘの設定値は画素単位であるため、１画素内の階調が変化してトータルのデータ転送量が変化しても影響しない。

ｌｃｌｒｅ＊ｘ周期カウント数は、ｌｃｌｒｅ＊ｘ周期をｃｌｋ＿ｅ換算したカウント数である。

２（※２）は、ＢＲＡＭリードイネーブル信号の生成遅延である。

最後に、第３の条件（図４及び図５の条件３）は、「ｖｉｎ＿ｌｇａｔｅ＊ｘ信号がｌｃｌｒｅ＊ｘを跨がないこと」である。

ＢＲＡＭ制御では、ビデオ入力部１３３は、ＢＲＡＭリードしたデータを加工し、画像処理部１３５に転送する。ビデオ入力部１３３のこの出力のデータ信号のイネーブル期間がｖｉｎ＿ｌｇａｔｅ＊ｘ信号である。ｖｉｎ＿ｌｇａｔｅ＊ｘ信号がｌｃｌｒｅ＊ｘを跨いでしまうと、ｖｉｎ＿ｌｇａｔｅ＊の生成回路がリセットされるため、ｖｉｎ＿ｌｇａｔｅ＊ｘが途中でネゲートする。なお、ＢＲＡＭリードイネーブル信号はｖｉｎ＿ｌｇａｔｅ＊ｘ信号より６ｃｌｋ＿ｅ手前でアサート・ネゲートするため、ｖｉｎ＿ｌｇａｔｅ＊ｘ信号がｌｃｌｒｅ＊ｘを跨がなければ問題ない。

第３の条件の詳細タイミング条件は、数式（４）に示す通りである。

８（※１）＋ｒｇａｔｅ＊ｘ＿ｒ＋ｌｇａｔｅ＊ｘ＜ｌｃｌｒｅ＊ｘ周期カウント数 …（４）

ここで、８（※１）は、ｖｉｎ＿ｌｇａｔｅ＊ｘ信号の生成遅延である。

ｌｇａｔｅ＊ｘは、画像処理部１３５への主走査転送画素数であり、主走査１倍密の場合、ｖｄｄｔｏｎｕｍ＊ｘ、走査２倍密の場合、ｖｄｄｔｏｎｕｍ＊ｘ×２である。

ｌｃｌｒｅ＊ｘ周期カウント数は、ｌｃｌｒｅ＊ｘ周期をｃｌｋ＿ｅ換算したカウント数である。

以下、上述の第１の条件〜第３の条件が全て成立する各種レジスタ設定値及び動作クロック（ｃｌｋ＿ｅ）周波数について説明する。

システムで決まるレジスタ設定値については、画像転送サイズが大きく、絶対線速が速く、最も画像転送がシビアな機種を想定する。この場合、各レジスタ設定値は、以下の通りである。

データパス：４

ｉｐｕ＿ｄｅｌａｙ：１３４ｃｌｋ＿ｅ（画像展開部１５０と接続）

ｌａｓｔｌｉｎｅ＿ｍｌｓｙｎｃｎｕｍ：４（カスケード接続しない）

入力解像度：６００×６００ｄｐｉ

書込み解像度：６００×６００ｄｐｉ（主走査１倍密、副走査１倍密）

最大主走査サイズ：７０１６画素（ｖｄｄｔｏｎｕｍ＊ｘ＝７０１６）

絶対線速：３５２．８ｍｍ／ｓｅｃ

ｍｌｓｙｎｃｎｕｍ＊ｘ［２：０］：３

ｍｌｓｙｎｃｏｆｓ＊ｘ［１５：０］：６４

ｍｌｓｙｎｃｗｉｄ＊ｘ［１５：０］：７７９３

ｌｃｌｒｅ＊ｘ周期については、絶対線速、データパス数、及び書込み解像度から以下のように算出する。

ｌｃｌｒｅ＊ｘ周期［ｕｓ］＝データパス数×（２５．４［ｍｍ］／副走査書込み解像度［ｄｐｉ］）／絶対線速［ｍｍ／ｓｅｃ］×１０^６＝４７９．９７［ｕｓ］

ｃｌｋ＿ｅ周波数については、上述の第１の条件〜第３の条件に各種設定値を導入し、ｌｃｌｒｅ＊ｘ周期カウント数の最小値を算出する。

第１の条件の場合、７＋６４＋３×７７９３×｛８／４｝＋１３４＜ｌｃｌｒｅ＊ｘ周期カウント数＋２より、ｌｃｌｒｅ＊ｘ周期カウント数最小値＞４６９６１

第２の条件の場合、７＋６４＋３×７７９３×｛８／４｝＋７０１６＜ｌｃｌｒｅ＊ｘ周期カウント数＋ｒｇａｔｅ＊ｘ＿ｒ＋２より、ｌｃｌｒｅ＊ｘ周期カウント数最小値＞５３８４３−ｒｇａｔｅ＊ｘ＿ｒ

第３の条件の場合、８＋ｒｇａｔｅ＊ｘ＿ｒ＋７０１６＜ｌｃｌｒｅ＊ｘ周期カウント数より、ｌｃｌｒｅ＊ｘ周期カウント数最小値＞７０２４＋ｒｇａｔｅ＊ｘ＿ｒ

第２の条件＆第３の条件の場合、ｌｃｌｒｅ＊ｘ周期カウント数最小値＞ＲＯＵＮＤＵＰ（（５３８４３＋７０２４）／２）＝３０４３４

第１の条件＆第２の条件＆第３の条件の場合、ｌｃｌｒｅ＊ｘ周期カウント数最小値＞４６９６１

以上、第１〜第３の条件より、ｌｃｌｒｅ＊ｘ周期カウント数は、常に４６９６１より大きくなるように、ｃｌｋ＿ｅ周波数を設定しなければならないので、以下のように算出する。

ｃｌｋ＿ｅ周波数最小値［ＭＨｚ］＝ｌｃｌｒｅ＊ｘ周期カウント数最小値／ｌｃｌｒｅ＊ｘ周期［ｕｓ］＞４６９６１／４７９．９７［ｕｓ］＞９７．８［ＭＨｚ］

ｒｇａｔｅ＊ｘ＿ｒ設定範囲については、上記で算出したｃｌｋ＿ｅ周波数最小値［ＭＨｚ］を満足する実際のｃｌｋ＿ｅ周波数［ＭＨｚ］と、ｌｃｌｒｅ＊ｘ周期［ｕｓ］から、実際のｌｃｌｒｅ＊ｘ周期カウント数を算出する。この実際のｌｃｌｒｅ＊ｘ周期カウント数と、第２の条件、第３の条件からｒｇａｔｅ＊ｘの設定可能範囲を算出する。

ｃｌｋ＿ｅ周波数： １１０［ＭＨｚ］

ｌｃｌｒｅ＊ｘ周期カウント数： １１０［ＭＨｚ］×４７９．９７［ｕｓ］＝５２７９７

第２の条件より、５２７９７＞５３８４３−ｒｇａｔｅ＊ｘ＿ｒなので、ｒｇａｔｅ＊ｘ＿ｒ＞１０４６

第３の条件より、５２７９７＞７０２４＋ｒｇａｔｅ＊ｘ＿ｒなので、４５７７３＞ｒｇａｔｅ＊ｘ＿ｒ

以上、第２、第３の条件より、ｒｇａｔｅ＊ｘ＿ｒは常に下記の範囲で設定しなければならない。

ｒｇａｔｅ＊ｘ＿ｒ設定範囲：１０４６＜ｒｇａｔｅ＊ｘ＿ｒ＜４５７７３

なお、ｃｌｋ＿ｅ周波数が大きく、ｌｃｌｒｅ＊ｘ周期カウント数が６５５２０（主走査カウンタの上限値）を超えた場合、ｒｇａｔｅ＊ｘ＿ｒに制約は発生しない。また、ｒｇａｔｅ＊ｘ＿ｒに制約が発生し、一定量の値を加算する必要が出たとき、レジスト調整に影響が生じる。これは、ｄｏｔｔｏｐ＊ｘ（スキュー補正部のＢＲＡＭライト位置を調整するレジスタ）に同じ値を加算することで、影響を相殺することができる。

以上のように本実施形態によれば、第１の副走査変倍制御部１１０及び第２の副走査変倍制御部１２０は、ＬＳＹＮＣＮ信号をプロッタ制御部１３０に転送し、プロッタ制御部１３０は、ＬＳＹＮＣＮ信号をＮ回受信する毎に、新たなデータ転送用のＭＬＳＹＮＣ信号を生成してデータを転送するため、ＬＳＹＮＣ信号の変動に影響されずに正常なデータ転送を実現できる。

特に本実施形態によれば、副走査変倍制御時に画像データの転送を成立させるための条件下でビデオ入力部１３３による画像データの書き込み及び読み出し制御を行うため、ライン同期信号が異なる周期で転送される場合であっても、ライン同期信号で要求される画像データの転送を成立させることができ、画像の生産性を向上できる。

（変形例）
図６は、変形例の印刷装置１０１０の電気的構成の一例を示すブロック図である。図６に示すように、変形例では、印刷装置１０１０のプロッタ制御部１１３０は、ビデオ入力部１１３３が上記実施形態と相違するとともに、画像処理部、画素カウント部、スキュー補正部、及びラインメモリを有しない点で相違する。

つまり、変形例のプロッタ制御部１１３０は、上記実施形態と比べ、データ転送に特化したコンパクトな構成となっており、解像度変換、面積階調補正、及び主走査・副走査の倍密変換などのような単調な処理が可能となっている。

なお、図６に示す例では、ビデオ入力部１１３３が、読み出したＯライン分の画像データを８Ｂｉｔパッキングする。また、変形例のプロッタ制御部１１３０では、ビデオ入力部１１３３がラインメモリ１３４からＯライン分の画像データを順番に読み出して８Ｂ／１０Ｂ変換部１３９に転送するシングルデータパスとなっている。但し、ラインメモリ１３４を利用することで、ビデオ入力部１１３３内では、マルチデータパスを採用することもできる。

変形例でも、ＬＳＹＮＣ＿Ｎ信号がＮ本受信される毎にＬＣＬＲ信号が生成され、ＬＣＬＲ信号を起点としてＭ本のＭＬＳＹＮＣ信号が生成される。ここでは、Ｎ＝Ｍとする。そして、Ｎの値は、ビデオ入力部１１３３が順番に処理するデータパス数Ｏで決まる（Ｎの値は、Ｏと等しい）。従って、Ｏ＝４の場合、ＬＳＹＮＣ＿Ｎ信号が４本受信される毎に１本のＬＣＬＲ信号が生成され、１本のＬＣＬＲ信号から４本のＭＬＳＹＮＣ信号が生成される。

但し、ビデオ入力部１１３３以降にラインメモリなどのバッファメモリが存在しないため、プロッタ制御部１１３０からの出力（転送）もＬＣＬＲ単位で実施される。従って、ビデオ入力部１１３３が前回のＬＣＬＲ期間にラインメモリ１３４に書き込んだ４ライン分の画像データは、今回のＬＣＬＲ期間に順番に読み出す必要がある。

このため、ＬＳＹＮＣ＿Ｎ信号の変化率をＭＬＳＹＮＣ信号で吸収できるレートは、数式（５）で表される。

｛（ＬＳＹＮＣ＿Ｎ信号の周期×（Ｏ−１）＋ＬＳＹＮＣ＿Ｎ信号の周期の変動量）｝／｛ＬＳＹＮＣ＿Ｎ信号の周期×Ｏ｝ …（５）

例えば、Ｏ＝４、ＬＳＹＮＣ＿Ｎ信号の周期＝１００ｕｓ、ＬＳＹＮＣ＿Ｎ信号の周期の変動量が５０ｕｓ（変動率：５０％）の場合、（１００×３＋５０）／（１００×４）＝３５０／４００＝０．８７５となり、変動率を１２．５％にまで緩和できる。

なお変形例では、第１の条件は、「ＢＲＡＭのライト終了が、ｍｆｇａｔｅ＿ａｄｄ＊ｘアサートより前であること」となる。

以上のように変形例においても、ライン同期信号が異なる周期で転送される場合であっても、ライン同期信号で要求される画像データの転送を成立させることができ、画像の生産性を向上できる。

なお上記実施形態及び変形例では、画像データを受信するプロッタ制御部、ＶＣＳＥＬ３２Ｂ、３２Ｍ、３２Ｃ、及び３２Ｙと接続する第１の副走査変倍制御部１１０及び第２の副走査変倍制御部１２０を例に取り説明したが、これに限定されず、一方が他方にライン周期信号を送信してデータを受信し、ライン周期信号が変動する制御を実現するものであれば、適用できる。

また上記実施形態及び変形例では、ライン周期信号が変動する制御として、副走査変倍制御を例に取り説明したが、これに限定されず、解像度変換・倍密変換等の画像データフォーマットの変化に伴いライン周期信号が変動する制御、ＬＥＤＡの周期変動補正のように感光体のホームポジション信号を起点としてライン周期信号が変動する制御などであってもよい。

また上記実施形態及び変形例では、Ｎ＝Ｍとしたが、Ｎ＝Ｍの整数倍としてもよい。また上記実施形態及び変形例では、Ｎを自然数としたが、Ｎを２の階乗としてもよい。また上記実施形態及び変形例では、Ｍを自然数としたが、Ｍを２以上の整数としてもよい。

１０、１０１０ 印刷装置
３２Ｂ、３２Ｍ、３２Ｃ、３２Ｙ ＶＣＳＥＬ
１０１ ＣＰＵ
１０２ 外部メモリ
１１０ 第１の副走査変倍制御部
１１１ パラメータ制御部
１１２ ビデオ入力部
１１３ ＤＥＳ
１１４Ｂ、１１４Ｍ ドライバ
１２０ 第２の副走査変倍制御部
１２１ パラメータ制御部
１２２ ビデオ入力部
１２３ ＤＥＳ
１２４Ｃ、１２４Ｙ ドライバ
１３０ プロッタ制御部
１３１ パラメータ制御部
１３２ ノイズ除去部
１３３ ビデオ入力部
１３４ ラインメモリ
１３５ 画像処理部
１３６ 画素カウント部
１３７ スキュー補正部
１３８ ラインメモリ
１３９ ８Ｂ／１０Ｂ変換部
１４０ ＳＥＲ
１５０ 画像展開部
１６０ ＣＴＬ
１６１ ページメモリ

特開２０００−１３７８０３号公報

Claims (16)

1. 第１のライン同期信号を異なる周期で転送する第１の転送制御部と、
   前記異なる周期で転送される前記第１のライン同期信号を受信し、当該第１のライン同期信号をＮ（Ｎは自然数）本受信する毎に、ライン開始タイミングを規定する第２のライン同期信号を生成し、当該第２のライン同期信号の生成タイミングに基づいて、Ｏ（Ｏは自然数）ライン分の画像データを前記第１の転送制御部に転送する第２の転送制御部と、
   前記Ｏライン分の画像データそれぞれに基づいて、光源の点灯を制御する点灯制御部と、
   を備える書込制御装置。
2. 前記第２の転送制御部は、前記第２のライン同期信号の生成タイミングに基づいて、Ｍ（Ｍは自然数）ライン分の画像データを記憶部に書き込み、当該第２のライン同期信号の次の第２のライン同期信号の生成タイミングに基づいて、前記記憶部から前記Ｏライン分の画像データを同時に読み出す請求項１に記載の書込制御装置。
3. 前記Ｍライン目の画像データの前記記憶部への書き込みは、前記次の第２のライン同期信号の生成前に開始され、前記記憶部から前記Ｏライン分の画像データの同時読み出しが開始される前までに終了する請求項２に記載の書込制御装置。
4. 前記Ｏライン分の画像データの前記記憶部からの同時読み出しは、前記次の第２のライン同期信号の次の第２のライン同期信号の生成前までに終了する請求項２又は３に記載の書込制御装置。
5. 前記第２の転送制御部は、前記記憶部から同時に読み出した前記Ｏライン分の画像データをパッキングし、間欠無く転送する請求項２〜４のいずれか１つに記載の書込制御装置。
6. 前記第１のライン同期信号の周期の変動量は、｛第１のライン同期信号の周期×（Ｏ×２−１）＋第１のライン同期信号の周期の変動量｝／｛第１のライン同期信号の周期×Ｏ×２｝で求められる緩和率で緩和される請求項２〜５のいずれか１つに記載の書込制御装置。
7. 前記第２の転送制御部は、前記第２のライン同期信号の生成タイミングに基づいて、Ｍ（Ｍは自然数）ライン分の画像データを記憶部に書き込み、当該第２のライン同期信号の次の第２のライン同期信号の生成タイミングに基づいて、前記記憶部から前記Ｏライン分の画像データを順番に読み出す請求項１に記載の書込制御装置。
8. 前記Ｍライン目の画像データの前記記憶部への書き込みは、前記次の第２のライン同期信号の生成前までに終了する請求項７に記載の書込制御装置。
9. 前記Ｏライン目の画像データの前記記憶部からの読み出しは、前記次の第２のライン同期信号の次の第２のライン同期信号の生成前までに終了する請求項７又は８に記載の書込制御装置。
10. 前記第２の転送制御部は、前記記憶部から順番に読み出した前記Ｏライン分の画像データをパッキングし、間欠無く転送する請求項７〜９のいずれか１つに記載の書込制御装置。
11. 前記第１のライン同期信号の周期の変動量は、｛第１のライン同期信号の周期×（Ｏ−１）＋第１のライン同期信号の周期の変動量｝／｛第１のライン同期信号の周期×Ｏ｝で求められる緩和率で緩和される請求項７〜１０のいずれか１つに記載の書込制御装置。
12. 前記第１の転送制御部は、前記第１のライン同期信号の前記周期を定期的に変動させる請求項１〜１１のいずれか１つに記載の書込制御装置。
13. 前記第１の転送制御部は、前記第１のライン同期信号の前記周期を前記光源の点灯に伴い光が照射される感光体のホームポジションを起点に変動させる請求項１〜１２のいずれか１つに記載の書込制御装置。
14. 前記第１の転送制御部は、前記第１のライン同期信号の前記周期を画像フォーマットの変更に伴い変動させる請求項１〜１３のいずれか１つに記載の書込制御装置。
15. 前記第１の転送制御部は、前記点灯制御部を備える請求項１〜１４のいずれか１つに記載の書込制御装置。
16. 請求項１〜１５のいずれか１つに記載の書込制御装置を備える画像形成装置。