JP6447512B2 - 半導体素子、半導体素子の製造方法、および電子機器 - Google Patents

半導体素子、半導体素子の製造方法、および電子機器 Download PDF

Info

Publication number
JP6447512B2
JP6447512B2 JP2015553478A JP2015553478A JP6447512B2 JP 6447512 B2 JP6447512 B2 JP 6447512B2 JP 2015553478 A JP2015553478 A JP 2015553478A JP 2015553478 A JP2015553478 A JP 2015553478A JP 6447512 B2 JP6447512 B2 JP 6447512B2
Authority
JP
Japan
Prior art keywords
film
insulating film
tsv
solid
thermal expansion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015553478A
Other languages
English (en)
Other versions
JPWO2015093313A1 (ja
Inventor
佐々木　直人
直人 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of JPWO2015093313A1 publication Critical patent/JPWO2015093313A1/ja
Application granted granted Critical
Publication of JP6447512B2 publication Critical patent/JP6447512B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Geometry (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本開示は、半導体素子、半導体素子の製造方法、および電子機器に関し、特に、クラックの発生とリークとを抑制することができるようにした半導体素子、半導体素子の製造方法、および電子機器に関する。
特許文献１で提案されているTSV(Through Silicon Via)を構造中に持っているCSP(Chip Size Package)を基板に実装し、温度サイクル試験を行うとRDL_CU下層の絶縁膜(SiO,SiNなど)が割れることがあった。これは、SiOやSiNは、周りの他の材料に比べて熱膨張係数(CTE)が１乃至２桁小さく、温度サイクルで大きな応力が発生するためである。
具体的に、各材料のCTEは、Cuが17ppmであり、SiOが0.6ppmであり、SiNが1.0ppmであり、Siが3.2ppmであり、SMが55ppmであり、はんだが31ppmであり、基板が15乃至20ppmである。絶縁膜には、CuとのCTE差(16ppm)に依る応力と、SiとのCTE差（2.6ppm）による応力が同時に発生する。
この対策として、特許文献２に記載されているように、絶縁膜がSiとメタルのCTEの間になるようにする方法が提案されている。
特開２０１０−１６１２１５号公報 特開２００８−３０６１３４号公報
しかしながら、絶縁膜がSiとメタルのCTEの間になるようにする方法では、TSV底のカバレッジの確保が困難であるため、リーク不良が発生する恐れがあった。
本開示は、このような状況に鑑みてなされたものであり、クラックの発生とリークとを抑制することができるものである。
本技術の一側面の半導体素子は、基板に形成されたTSV(Through Silicon Via)と、前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、前記TSVのVia部を除くメタル配線の下層に形成される絶縁膜とを有し、前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である。
前記TSVの側壁部において、前記絶縁膜は、前記側壁膜に積層されている。
前記側壁膜は、プラズマ酸化膜である。
前記絶縁膜は、複数の膜種が積層されている。
前記メタル配線の下の前記基板をスリット状に抜き、前記絶縁膜を埋める。
CSP(Chip Size Package)構造である。
固体撮像素子である。
本技術の一側面の半導体素子の製造方法は、製造装置が、基板に形成されたTSV(Through Silicon Via)のVia内絶縁膜の全面成膜後にエッチバックでフィールド上と前記TSVの底部との前記Via内絶縁膜を除去することで、前記TSVの側壁部に、カバレッジがよい膜である側壁膜を形成し、少なくともメタル配線と前記側壁膜の間に、熱膨張率が前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である絶縁膜を形成する。
本技術の一側面の電子機器は、基板に形成されたTSV(Through Silicon Via)と、前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、前記TSVのVia部を除くメタル配線の下層に形成される絶縁膜とを有し、前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である固体撮像素子と、入射光を前記固体撮像素子に入射する光学系と、前記固体撮像素子から出力される出力信号を処理する信号処理回路とを備える。
本技術の一側面においては、基板に形成されたTSV(Through Silicon Via)と、前記TSVの側壁部に、カバレッジがよい膜である側壁膜が形成される。そして、前記TSVのVia部を除くメタル配線の下層に絶縁膜が形成される。前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である。
本技術によれば、クラックの発生とリークとを抑制することができる。
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像素子の概略構成例を示すブロック図である。 本技術を適用した固体撮像素子の構成例を示す断面図である。 固体撮像素子の製造処理を説明するフローチャートである。 固体撮像素子の製造工程を示す図である。 固体撮像素子の製造工程を示す図である。 固体撮像素子の製造工程を示す図である。 本技術を適用した固体撮像素子の他の構成例を示す断面図である。 本技術を適用した固体撮像素子のさらに他の構成例を示す断面図である。 本技術を適用した電子機器の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
０．固体撮像素子の概略構成例
１．第１の実施の形態（固体撮像素子の例）
２．第２の実施の形態（電子機器の例）
＜０．固体撮像素子の概略構成例＞
＜固体撮像素子の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像素子の一例の概略構成例を示している。
図１に示されるように、固体撮像素子（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
また、画素２は、共有画素構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
入出力端子１２は、外部と信号のやりとりをするために設けられる。
＜１．第１の実施の形態＞
＜固体撮像素子の断面例＞
図２は、本技術の半導体素子を適用した固体撮像素子の構造を示す断面図である。図２の例においては、基板に実装されるTSV(Through Silicon Via)を構造中に持つCSP(Chip Size Package)の一例として、固体撮像素子が示されている。
図２の例の固体撮像素子５１においては、支持基板である、Si基板６４の上にSiO2層６２が形成されており、その上にSi層６１が形成されている。SiO2層６２には、ALパッド６３が埋め込まれており、SiO2層６２とSi基板６４には、ALパッド６３を底部としたTSV５２が形成されている。
この例において、TSV５２は、例えば、φ70μｍで、深さ100μｍで形成されている。TSV５２内部の側壁部には、Via内絶縁膜６５およびVia内絶縁膜６６ａが積層されている。さらに、図中Si基板６４の下面であるフィールド上には、Via内絶縁膜６６ａから延長して形成されているフィールド上絶縁膜６６ｂが示されている。
そして、TSV５２内部を覆うようにメタル配線６７が10μｍで施されている。メタル配線６７上には、はんだボール６９が形成され、ソルダーマスク６８が形成されている。
ここで、Si基板６４のSiの熱膨張係数(CTE)が3.2ppmであり、メタル配線６７として用いられるRDL（再配線）_CUのCTEは、17ppmである。
本技術においては、メタル配線６７の下は、CTEがメタルとSiの各CTEの間にある膜種の絶縁膜が用いられ、かつ、TSV５２側壁部は、その絶縁膜と、Via内絶縁膜６５として、カバレッジのよいプラズマ酸化膜：P-SiO（1μｍ）とが積層された構造とされる。カバレッジとは、フィールドとボトムとの膜厚の比である。なお、カバレッジのよい膜であれば、プラズマ酸化膜以外であってもよい。例えば、P-SiONや、P-SiOであってもよい。
また、CTEがメタルとSiの各CTEの間にある絶縁膜として、図２の例の場合、Via内絶縁膜６６ａと、それに続くフィールド上絶縁膜６６ｂには、SiOCが、厚さ0.1μｍおよび2μｍで、それぞれ用いられている。なお、支持基板としては、Siでなくても、CTEが大きいものにも対応可能である。
SiOCは、CTEが11ppmであり、Siとの差が7.8ppmであり、CUとの差が6ppmであり、CTEがメタルとSiの間にある。
以上のように、メタル配線の下は、CTEがメタルとSiの各CTEの間にある絶縁膜となっているため、絶縁膜への応力集中がなくなり、クラックの発生を抑制できる。それに加えて、TSV底部（側壁部）は、絶縁膜と、カバレッジのよいP-SiOとの積層構造となる。これにより、Via底のリークを抑制できるため、CSP構造の半導体の信頼性を向上することができる。
なお、CTEがメタルとSiのCTEの各値の間にある絶縁膜としては、上述したSiOCに限らず、次の膜種を用いることもできる。
SiCは、CTEが4.4ppmであり、Siとの差が1.2ppmであり、CUとの差が12.6ppmである。SiCNは、CTEが11ppmであり、Siとの差が7.8ppmであり、CUとの差が6ppmである。Al2O3は、CTEが7.2ppmであり、Siとの差が4ppmであり、CUとの差が9.8ppmである。ZrO2は、CTEが10.5ppmであり、Siとの差が7.3ppmであり、CUとの差が6.5ppmである。
これらの膜種を少なくとも１つ以上積層してもよい。これらの中でも、間であるCTEの値は、両者のほぼ中間の値が最も好ましい。なお、図８を参照して後述するが、複数積層する場合、SiとのCTEの差が少ない方をSi側に積層するように、CUとのCTEの差が少ない方をCU側に積層するようにすることが好ましい。
＜固体撮像素子の製造処理＞
次に、図３のフローチャート、並びに図４乃至図６の工程図を参照し、本技術の固体撮像素子の製造処理について説明する。
なお、この処理は、固体撮像素子５１を製造する製造装置により行われる処理である。
まず、ステップＳ５１において、製造装置は、例えば、図４のＡに示されるように、Si基板６４に、ALパッド６３が埋め込まれたSiO2層６２を形成し、Si層６１を形成する。
ステップＳ５２において、製造装置は、図４のＢに示されるように、ALパッド６３を底部としたTSV５２のレジストをパターニングし、Si基板６４とSiO2層６２とをエッチングしてALパッド６３を露出させる。
ステップＳ５３において、製造装置は、図４のＣに示されるように、Via内絶縁膜(例えば、P−SiO)６５を全面に成膜する。
ステップＳ５４において、製造装置は、図５のＡに示されるように、Via内絶縁膜６５をエッチバックする。このとき、図中Si基板６４の下面であるフィールド上とTSV５２底部のVia内絶縁膜６５が除去される。TSV５２側壁部は、1μｍ残される。
ステップＳ５５において、製造装置は、図５のＢに示されるように、Via内絶縁膜（例えば、SiOC）６６ａおよびフィールド上絶縁膜（例えば、SiOC）６６ｂを成膜してエッチバックする。このとき、図中Si基板６４の下面であるフィールド上のフィールド上絶縁膜６６ｂは、2μｍ残るが、TSV５２底部のVia内絶縁膜６６ａが除去される。TSV５２側壁部のVia内絶縁膜６６ａは、0.1μｍ残される。
ステップＳ５６において、製造装置は、Ti/Cuシードメタルの形成、RDLパターンのレジストのパターニング、Cuめっき(10μｍ)によるメタル配線６７の形成、レジストの除去、シードメタルのWetエッチングなどを行う。これにより、図６のＡに示されるように、Cuのメタル配線６７が形成される。
ステップＳ５７において、製造装置は、図６のＢに示されるように、ソルダーマスク６８の形成、露光、現像（ランド開口）、はんだボール６９の形成などを行う。
以上のようにして、図２を参照して上述した固体撮像素子５１が形成される。
＜固体撮像素子の他の断面例＞
図７は、本技術の半導体素子を適用した固体撮像素子の他の構造を示す断面図である。
図７の固体撮像素子１０１においては、Si層６１、SiO2層６２、ALパッド６３、Si基板６４、Via内絶縁膜(例えば、P−SiO)６５、メタル配線６７、ソルダーマスク６８、並びに、はんだボール６９が形成されている点は、図４の固体撮像素子５１と共通している。
固体撮像素子１０１は、Via内絶縁膜（例えば、SiOC）６６ａおよびフィールド上絶縁膜（例えば、SiOC）６６ｂが、Via内絶縁膜（例えば、SiOC）１１１ａおよびフィールド上絶縁膜（例えば、SiOC）１１１ｂに入れ替わった点が、図４の固体撮像素子５１と異なっている。
すなわち、図７の固体撮像素子１０１においては、メタル配線６７の下層のSi基板６４がドライエッチングなどにより、例えば、スリット幅10μｍ、深さ10μｍのスリット状に抜かれ、絶縁膜（例えば、SiOC）１１１ｂが埋められている。
なお、スリットの形状は、上述した例に限定されない。
以上のようにメタル配線６７の下層のSi層をスリット状に抜き、絶縁膜で埋めることで、図４の例の場合よりもさらにSi基板６４からの応力を緩和することができる。
＜固体撮像素子の他の断面例＞
図８は、本技術を適用した固体撮像素子の他の構造を示す断面図である。
図８の固体撮像素子１５１においては、Si層６１、SiO2層６２、ALパッド６３、Si基板６４、メタル配線６７、ソルダーマスク６８、並びに、はんだボール６９が形成されている点は、図４の固体撮像素子５１と共通している。
固体撮像素子１５１は、Via内絶縁膜（例えば、SiOC）６６ａおよびフィールド上絶縁膜（例えば、SiOC）６６ｂが、Via内絶縁膜１６１ａおよびフィールド上絶縁膜１６１ｂに入れ替わった点が、図４の固体撮像素子５１と異なっている。
すなわち、図８の固体撮像素子１５１においては、フィールド上絶縁膜１６１ｂが、Si基板６４に接する膜であるSiC 2.5μｍと、メタル配線６７に接する膜であるSiCN 2.5μｍとで構成されている点が、図４の固体撮像素子１０１と異なっている。
このように、絶縁膜を複数の膜種で構成するようにしてもよい。なお、Via内絶縁膜１６１ａも、フィールド上絶縁膜１６１ｂと同じ積層構成にしてもよいし、しなくてもよい。
以上のように、メタル配線の下は、CTEがメタルとSiの各CTEの間にある絶縁膜となっているため、絶縁膜への応力集中がなくなり、クラックの発生を抑制でき、かつ、TSV底部（側壁部）には、カバレッジのよいP-SiOとの積層構造となる。これにより、Via底のリークを抑制できるため、CSP構造の半導体の信頼性を向上することができる。
なお、上記説明においては、固体撮像素子のTSVを例に説明してきたが、本技術は、バンプであればなんにでも適用することができる。
また、本技術は、裏面照射型の固体撮像素子および表面照射型の固体撮像素子に適用することができる。本技術は、積層型の固体撮像素子にも適用することができる。本技術を、CMOS固体撮像素子に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像素子といった固体撮像素子に適用するようにしてもよい。
なお、本技術は、固体撮像素子への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュールの形態、すなわちカメラモジュールを撮像装置とする場合もある。さらに、本技術は、固体撮像素子に限らず、半導体素子にも適用することができる。
＜２．第２の実施の形態＞
＜電子機器の構成例＞
ここで、図９を参照して、本技術の第２の実施の形態の電子機器の構成例について説明する。
図９に示される電子機器３００は、固体撮像素子（素子チップ）３０１、光学レンズ３０２、シャッタ装置３０３、駆動回路３０４、および信号処理回路３０５を備えている。固体撮像素子３０１としては、上述した本技術の第１の実施の形態の固体撮像素子５１が設けられる。したがって、クラックの発生を抑制でき、かつ、Via底のリークを抑制できる。
光学レンズ３０２は、被写体からの像光（入射光）を固体撮像素子３０１の撮像面上に結像させる。これにより、固体撮像素子３０１内に一定期間信号電荷が蓄積される。シャッタ装置３０３は、固体撮像素子３０１に対する光照射期間および遮光期間を制御する。
駆動回路３０４は、固体撮像素子３０１の信号転送動作およびシャッタ装置３０３のシャッタ動作を制御する駆動信号を供給する。駆動回路３０４から供給される駆動信号（タイミング信号）により、固体撮像素子３０１は信号転送を行う。信号処理回路３０５は、固体撮像素子３０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
（１） 基板に形成されたTSV(Through Silicon Via)と、
前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、
前記TSVのvia部を除くメタル配線の下層に形成される絶縁膜と
を有し、
前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である
半導体素子。
（２） 前記TSVの側壁部において、前記絶縁膜は、前記側壁膜に積層されている
前記（１）に記載の半導体素子。
（３） 前記側壁膜は、プラズマ酸化膜である
前記（１）または（２）に記載の半導体素子。
（４） 前記側壁膜は、全面成膜後にエッチバックでフィールド上を完全に除去されている
前記（１）乃至（３）のいずれかに記載の半導体素子。
（５） 前記絶縁膜は、複数の膜種が積層されている
前記（１）乃至（４）のいずれかに記載の半導体素子。
（６） 前記メタル配線の下の前記基板をスリット状に抜き、前記絶縁膜を埋める
前記（１）乃至（５）のいずれかに記載の半導体素子。
（７） CSP(Chip Size Package)構造である
前記（１）乃至（６）のいずれかに記載の半導体素子。
（８） 固体撮像素子である
前記（１）乃至（７）のいずれかに記載の半導体素子。
（９） 製造装置が、
基板に形成されたTSV(Through Silicon Via)の側壁部に、カバレッジがよい膜である側壁膜を形成し、
前記TSVのvia部を除くメタル配線の下層に絶縁膜を形成する
半導体素子の製造方法。
（１０） 基板に形成されたTSV(Through Silicon Via)と、
前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、
前記TSVのvia部を除くメタル配線の下層に形成される絶縁膜と
を有し、
前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である固体撮像素子と、
入射光を前記固体撮像素子に入射する光学系と、
前記固体撮像素子から出力される出力信号を処理する信号処理回路と
を備える電子機器。
１ 固体撮像素子， ５１ 固体撮像素子， ５２ TSV， ６１ Si層， ６２ 配線層， ６３ ALパッド， ６４ Si基板， ６５ Via内絶縁膜， ６６ａ Via内絶縁膜， ６６ｂ フィールド上絶縁膜， ６７ メタル配線， ６８ ソルダーマスク， ６９ はんだボール， １１１ａ Via内絶縁膜， １１１ｂ フィールド上絶縁膜， １６１ａ Via内絶縁膜， １６１ｂ フィールド上絶縁膜， ３００ 電子機器， ３０１ 固体撮像素子， ３０２ 光学レンズ， ３０３ 信号処理回路

Claims (9)

  1. 基板に形成されたTSV(Through Silicon Via)と、
    前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、
    前記TSVのVia部を除くメタル配線の下層に形成される絶縁膜と
    を有し、
    前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である
    半導体素子。
  2. 前記TSVの側壁部において、前記絶縁膜は、前記側壁膜に積層されている
    請求項１に記載の半導体素子。
  3. 前記側壁膜は、プラズマ酸化膜である
    請求項１に記載の半導体素子。
  4. 前記絶縁膜は、複数の膜種が積層されている
    請求項１に記載の半導体素子。
  5. 前記メタル配線の下の前記基板をスリット状に抜き、前記絶縁膜を埋める
    請求項１に記載の半導体素子。
  6. CSP(Chip Size Package)構造である
    請求項１に記載の半導体素子。
  7. 固体撮像素子である
    請求項１に記載の半導体素子。
  8. 製造装置が、
    基板に形成されたTSV(Through Silicon Via)のVia内絶縁膜の全面成膜後にエッチバックでフィールド上と前記TSVの底部との前記Via内絶縁膜を除去することで、前記TSVの側壁部に、カバレッジがよい膜である側壁膜を形成し、
    少なくともメタル配線と前記側壁膜の間に、熱膨張率が前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である絶縁膜を形成する
    半導体素子の製造方法。
  9. 基板に形成されたTSV(Through Silicon Via)と、
    前記TSVの側壁部に形成される、カバレッジがよい膜である側壁膜と、
    前記TSVのVia部を除くメタル配線の下層に形成される絶縁膜と
    を有し、
    前記絶縁膜は、熱膨張率が、前記基板の熱膨張率と前記メタル配線の熱膨張率との間の値をとる膜種である固体撮像素子と、
    入射光を前記固体撮像素子に入射する光学系と、
    前記固体撮像素子から出力される出力信号を処理する信号処理回路と
    を備える電子機器。
JP2015553478A 2013-12-16 2014-12-05 半導体素子、半導体素子の製造方法、および電子機器 Active JP6447512B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013258860 2013-12-16
JP2013258860 2013-12-16
PCT/JP2014/082212 WO2015093313A1 (ja) 2013-12-16 2014-12-05 半導体素子、半導体素子の製造方法、および電子機器

Publications (2)

Publication Number Publication Date
JPWO2015093313A1 JPWO2015093313A1 (ja) 2017-03-16
JP6447512B2 true JP6447512B2 (ja) 2019-01-09

Family

ID=53402662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015553478A Active JP6447512B2 (ja) 2013-12-16 2014-12-05 半導体素子、半導体素子の製造方法、および電子機器

Country Status (6)

Country Link
US (3) US9978797B2 (ja)
JP (1) JP6447512B2 (ja)
KR (1) KR102297002B1 (ja)
CN (1) CN105814670B (ja)
TW (1) TWI633640B (ja)
WO (1) WO2015093313A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI633640B (zh) 2013-12-16 2018-08-21 新力股份有限公司 Semiconductor element, method of manufacturing semiconductor element, and electronic device
JP2019067937A (ja) 2017-10-02 2019-04-25 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
KR102450580B1 (ko) 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
KR102432301B1 (ko) * 2017-12-27 2022-08-11 가부시키가이샤 무라타 세이사쿠쇼 탄성파 장치
JP2020150112A (ja) * 2019-03-13 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
KR20210122526A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
KR20210122525A (ko) 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4753855A (en) * 1986-12-04 1988-06-28 Dow Corning Corporation Multilayer ceramic coatings from metal oxides for protection of electronic devices
JP4307284B2 (ja) * 2004-02-17 2009-08-05 三洋電機株式会社 半導体装置の製造方法
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US7935568B2 (en) * 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
JP2008306134A (ja) 2007-06-11 2008-12-18 Toyota Motor Corp 半導体モジュール
JP2009277883A (ja) * 2008-05-14 2009-11-26 Sharp Corp 電子素子ウェハモジュールおよびその製造方法、電子素子モジュール、電子情報機器
US7863721B2 (en) * 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
JP2010161215A (ja) 2009-01-08 2010-07-22 Sharp Corp 半導体装置及びその製造方法
ATE543215T1 (de) * 2009-03-24 2012-02-15 Sony Corp Festkörper-abbildungsvorrichtung, ansteuerverfahren für festkörper- abbildungsvorrichtung und elektronische vorrichtung
JP5644242B2 (ja) * 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
JP4987928B2 (ja) * 2009-09-24 2012-08-01 株式会社東芝 半導体装置の製造方法
CN102148202B (zh) * 2010-02-09 2016-06-08 精材科技股份有限公司 晶片封装体及其形成方法
US20110204517A1 (en) * 2010-02-23 2011-08-25 Qualcomm Incorporated Semiconductor Device with Vias Having More Than One Material
JP5568357B2 (ja) * 2010-04-05 2014-08-06 株式会社フジクラ 半導体装置及びその製造方法
DE102010030760B4 (de) * 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
KR101712630B1 (ko) * 2010-12-20 2017-03-07 삼성전자 주식회사 반도체 소자의 형성 방법
JP5754239B2 (ja) 2011-05-24 2015-07-29 ソニー株式会社 半導体装置
JP5948924B2 (ja) * 2012-02-09 2016-07-06 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路装置、回路装置の製造方法、電子機器
TWI633640B (zh) 2013-12-16 2018-08-21 新力股份有限公司 Semiconductor element, method of manufacturing semiconductor element, and electronic device

Also Published As

Publication number Publication date
US9978797B2 (en) 2018-05-22
TWI633640B (zh) 2018-08-21
US10950648B2 (en) 2021-03-16
CN105814670A (zh) 2016-07-27
US11610929B2 (en) 2023-03-21
US20170005128A1 (en) 2017-01-05
KR20160098221A (ko) 2016-08-18
TW201526193A (zh) 2015-07-01
US20210167115A1 (en) 2021-06-03
JPWO2015093313A1 (ja) 2017-03-16
CN105814670B (zh) 2019-08-09
WO2015093313A1 (ja) 2015-06-25
KR102297002B1 (ko) 2021-09-02
US20180240836A1 (en) 2018-08-23

Similar Documents

Publication Publication Date Title
JP6447512B2 (ja) 半導体素子、半導体素子の製造方法、および電子機器
JP7301936B2 (ja) 固体撮像素子およびその製造方法、並びに電子機器
JP5568969B2 (ja) 固体撮像装置とその製造方法、及び電子機器
JP6315262B2 (ja) 固体撮像素子、固体撮像素子の製造方法、及び、撮像装置
EP2518768B1 (en) Solid-state imaging device and imaging system
US11646342B2 (en) Imaging device and electronic device
JP6003316B2 (ja) 固体撮像装置、電子機器
JP2015076502A (ja) 半導体装置およびその製造方法、並びに電子機器
JP2012227328A (ja) 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器
US10991734B2 (en) Imaging device and electronic device
JP2015088691A (ja) 固体撮像装置およびその製造方法、並びに電子機器
JP2008210975A (ja) 固体撮像装置及びその製造方法
WO2016009835A1 (ja) 半導体装置および電子機器
JP2015142067A (ja) 固体撮像装置およびその製造方法、半導体装置、並びに電子機器
JP2009105316A (ja) 固体撮像素子及び固体撮像素子の製造方法
JP2008103572A (ja) 固体撮像装置及びその製造方法
JP2011009466A (ja) 固体撮像装置及び電子機器
JP2011082391A (ja) 固体撮像装置とその製造方法、及び電子機器
JP2008147288A (ja) 固体撮像装置及びその製造方法並びに撮像装置
JP2015115386A (ja) 固体撮像素子、電子機器、および固体撮像素子の製造方法
JP2009206423A (ja) 固体撮像素子、固体撮像素子の製造方法および撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181119

R151 Written notification of patent or utility model registration

Ref document number: 6447512

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151