KR20160098221A - 반도체 소자, 반도체 소자의 제조 방법, 및 전자 기기 - Google Patents

반도체 소자, 반도체 소자의 제조 방법, 및 전자 기기 Download PDF

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Abstract

본 개시는, 크랙의 발생과 리크를 억제할 수 있도록 하는 반도체 소자, 반도체 소자의 제조 방법, 및 전자 기기에 관한 것이다. 본 기술에서는, 메탈 배선의 아래는, CTE의 값이 메탈과 Si의 사이에 있는 절연막이 사용되고, 또한, TSV 측벽부에는, Via 내 절연막으로서, 커버리지가 좋은 P-SiO(1㎛)가 사용된 적층 구조로 된다. CTE가 메탈과 Si의 중간에 있는 절연막으로서, 예를 들면, Via 내 절연막과, 그것에 계속된 필드 위(上) 절연막에는, SiOC가, 두께 0.1㎛ 및 2㎛에, 각각 사용되고 있다. 본 개시는, 예를 들면, 촬상 장치에 사용되는 고체 촬상 소자에 적용할 수 있다.

Description

반도체 소자, 반도체 소자의 제조 방법, 및 전자 기기{SEMICONDUCTOR ELEMENT, METHOD FOR PRODUCING SEMICONDUCTOR ELEMENT, AND ELECTRONIC APPARATUS}
본 개시는, 반도체 소자, 반도체 소자의 제조 방법, 및 전자 기기에 관한 것으로, 특히, 크랙의 발생과 리크를 억제할 수 있도록 한 반도체 소자, 반도체 소자의 제조 방법, 및 전자 기기에 관한 것이다.
특허 문헌 1에서 제안되어 있는 TSV(Through Silicon Via)를 구조 중에 갖고 있는 CSP(Chip Size Package)를 기판에 실장하고, 온도 사이클 시험을 행하면 RDL_CU 하층의 절연막(SiO, SiN 등)이 갈라지는 일이 있다. 이것은, SiO나 SiN은, 주위의 다른 재료에 비하여 열팽창계수(CTE)가 1 내지 2자릿수(桁) 작고, 온도 사이클에서 큰 응력이 발생하기 때문이다.
구체적으로, 각 재료의 CTE는, Cu가 17ppm이고, SiO가 0.6ppm이고, SiN이 1.0ppm이고, Si가 3.2ppm이고, SM이 55ppm이고, 솔더가 31ppm이고, 기판이 15 내지 20ppm이다. 절연막에는, Cu와의 CTE차(差)(16ppm)에 의한 응력과, Si와의 CTE차(2.6ppm)에 의한 응력이 동시에 발생한다.
이 대책으로서, 특허 문헌 2에 기재되어 있는 바와 같이, 절연막이 Si와 메탈의 CTE의 사이가 되도록 하는 방법이 제안되어 있다.
일본 특개2010-161215호 공보 일본 특개2008-306134호 공보
그렇지만, 절연막이 Si와 메탈의 CTE의 사이가 되도록 하는 방법에서는, TSV 바닥(底)의 커버리지의 확보가 곤란하기 때문에, 리크 불량이 발생할 우려가 있다.
본 개시는, 이와 같은 상황을 감안하여 이루어진 것으로, 크랙의 발생과 리크를 억제할 수 있는 것이다.
본 기술의 한 측면의 반도체 소자는, 기판에 형성된 TSV(Through Silicon Via)와, 상기 TSV의 측벽부에 형성되는, 커버리지가 좋은 막인 측벽막과, 상기 TSV의 via부를 제외한 메탈 배선의 하층에 형성되는 절연막을 가지며, 상기 절연막은, 열팽창률이, 상기 기판의 열팽창률과 상기 메탈 배선의 열팽창률 사이의 값을 취하는 막종(膜種)이다.
상기 TSV의 측벽부에서, 상기 절연막은, 상기 측벽막에 적층되어 있다.
상기 측벽막은, 플라즈마산화막이다.
상기 측벽막은, 전면 성막 후에 에치백으로 필드 상부가 완전히 제거되어 있다.
상기 절연막은, 복수의 막종이 적층되어 있다.
상기 메탈 배선의 아래의 상기 기판을 슬릿형상으로 빼내고, 상기 절연막을 메운다.
CSP(Chip Size Package) 구조이다.
고체 촬상 소자이다.
본 기술의 한 측면의 반도체 소자의 제조 방법은, 제조 장치가, 기판에 형성된 TSV(Through Silicon Via)의 측벽부에, 커버리지가 좋은 막인 측벽막을 형성하고, 상기 TSV의 via부를 제외한 메탈 배선의 하층에 절연막을 형성한다.
본 기술의 한 측면의 전자 기기는, 기판에 형성된 TSV(Through Silicon Via)와, 상기 TSV의 측벽부에 형성되는, 커버리지가 좋은 막인 측벽막과, 상기 TSV의 via부를 제외한 메탈 배선의 하층에 형성되는 절연막을 가지며, 상기 절연막은, 열팽창률이, 상기 기판의 열팽창률과 상기 메탈 배선의 열팽창률 사이의 값을 취하는 막종인 고체 촬상 소자와, 입사광을 상기 고체 촬상 소자에 입사하는 광학계와, 상기 고체 촬상 소자로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 구비한다.
본 기술의 한 측면에서는, 기판에 형성된 TSV(Through Silicon Via)의 측벽부에, 커버리지가 좋은 막인 측벽막이 형성된다. 그리고, 상기 TSV의 via부를 제외한 메탈 배선의 하층에 절연막이 형성된다.
본 기술에 의하면, 크랙의 발생과 리크를 억제할 수 있다.
또한, 본 명세서에 기재된 효과는, 어디까지나 예시이고, 본 기술의 효과는, 본 명세서에 기재된 효과로 한정되는 것이 아니고, 부가적인 효과가 있어도 좋다.
도 1은 본 기술을 적용한 고체 촬상 소자의 개략 구성례를 도시하는 블록도.
도 2는 본 기술을 적용한 고체 촬상 소자의 구성례를 도시하는 단면도.
도 3은 고체 촬상 소자의 제조 처리를 설명하는 플로 차트.
도 4는 고체 촬상 소자의 제조 공정을 도시하는 도면.
도 5는 고체 촬상 소자의 제조 공정을 도시하는 도면.
도 6은 고체 촬상 소자의 제조 공정을 도시하는 도면.
도 7은 본 기술을 적용한 고체 촬상 소자의 다른 구성례를 도시하는 단면도.
도 8은 본 기술을 적용한 고체 촬상 소자의 또 다른 구성례를 도시하는 단면도.
도 9는 본 기술을 적용한 전자 기기의 구성례를 도시하는 블록도.
이하, 본 개시를 실시하기 위한 형태(이하 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
0. 고체 촬상 소자의 개략 구성례
1. 제1의 실시의 형태(고체 촬상 소자의 예)
2. 제2의 실시의 형태(전자 기기의 예)
<0. 고체 촬상 소자의 개략 구성례>
<고체 촬상 소자의 개략 구성례>
도 1은, 본 기술의 각 실시의 형태에 적용되는 CMOS(Complementary Metal Oxide Semiconductor) 고체 촬상 소자의 한 예의 개략 구성례를 도시하고 있다.
도 1에 도시되는 바와 같이, 고체 촬상 소자(소자 칩)(1)는, 반도체 기판(11)(예를 들면 실리콘 기판)에 복수의 광전 변환 소자를 포함하는 화소(2)가 규칙적으로 2차원적으로 배열된 화소 영역(이른바 촬상 영역)(3)과, 주변 회로부를 갖고서 구성된다.
화소(2)는, 광전 변환 소자(예를 들면 포토 다이오드)와, 복수의 화소 트랜지스터(이른바 MOS 트랜지스터)를 갖고서 이루어진다. 복수의 화소 트랜지스터는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있고, 또한 선택 트랜지스터를 추가하여 4개의 트랜지스터로 구성할 수도 있다. 각 화소(2)(단위 화소)의 등가 회로는 일반적인 것과 마찬가지이기 때문에, 여기서는 상세한 설명은 생략한다.
또한, 화소(2)는, 공유 화소 구조로 할 수도 있다. 화소 공유 구조는, 복수의 포토 다이오드, 복수의 전송 트랜지스터, 공유되는 하나의 플로팅 디퓨전, 및, 공유되는 하나씩의 다른 화소 트랜지스터로 구성된다.
주변 회로부는, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 수평 구동 회로(6), 출력 회로(7), 및 제어 회로(8)로 구성된다.
제어 회로(8)는, 입력 클록이나, 동작 모드 등을 지령하는 데이터를 수취하고, 또한, 고체 촬상 장치(1)의 내부 정보 등의 데이터를 출력한다. 구체적으로는, 제어 회로(8)는, 수직 동기 신호, 수평 동기 신호, 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 및 수평 구동 회로(6)의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 제어 회로(8)는, 이들의 신호를 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 및 수평 구동 회로(6)에 입력한다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소(2)를 구동하기 위한 펄스를 공급하여, 행 단위로 화소(2)를 구동한다. 구체적으로는, 수직 구동 회로(4)는, 화소 영역(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사하고, 수직 신호선(9)을 통하여 각 화소(2)의 광전 변환 소자에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 화소(2)의 예를 들면 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 구체적으로는, 칼럼 신호 처리 회로(5)는, 화소(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double Sampling)나, 신호 증폭, A/D(Analog/Digital) 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는, 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 접속되어 마련된다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 순차적으로 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 출력 회로(7)는, 예를 들면, 버퍼링만을 행하는 경우도 있고, 흑레벨 조정, 열편차 보정, 각종 디지털 신호 처리 등을 행하는 경우도 있다.
입출력 단자(12)는, 외부와 신호의 교환을 하기 위해 마련된다.
<1. 제1의 실시의 형태>
<고체 촬상 소자의 단면례>
도 2는, 본 기술의 반도체 소자를 적용한 고체 촬상 소자의 구조를 도시하는 단면도이다. 도 2의 예에서는, 기판에 실장되는 TSV(Through Silicon Via)를 구조 중에 갖는 CSP(Chip Size Package)의 한 예로서, 고체 촬상 소자가 도시되어 있다.
도 2의 예의 고체 촬상 소자(51)에서는, 지지 기판인, Si 기판(64)의 위에 SiO2층(62)이 형성되어 있고, 그 위에 Si층(61)이 형성되어 있다. SiO2층(62)에는, AL 패드(63)가 매입되어 있고, SiO2층(62)과 Si 기판(64)에는, AL 패드(63)를 저부(底部)로 한 TSV(52)가 형성되어 있다.
이 예에서, TSV(52)는, 예를 들면, φ 70㎛이고, 깊이 100㎛로 형성되어 있다. TSV(52) 내부의 측벽부에는, Via 내(內) 절연막(65) 및 Via 내 절연막(66a)이 적층되어 있다. 또한, 도면 중 Si 기판(64)의 하면인 필드 위(上)에는, Via 내 절연막(66a)으로부터 연장하여 형성되어 있는 필드 위(上) 절연막(66b)이 도시되어 있다.
그리고, TSV(52) 내부를 덮도록 메탈 배선(67)이 10㎛로 시행되어 있다. 메탈 배선(67)상에는, 솔더 볼(69)이 형성되고, 솔더 마스크(68)가 형성되어 있다.
여기서, Si 기판(64)의 Si의 열팽창계수(CTE)가 3.2ppm이고, 메탈 배선(67)으로서 사용되는 RDL(재배선(再配線))_CU의 CTE는, 17ppm이다.
본 기술에서는, 메탈 배선(67)의 아래는, CTE가 메탈과 Si의 각 CTE의 사이에 있는 막종의 절연막이 사용되고, 또한, TSV(52) 측벽부는, 그 절연막과, Via 내 절연막(65)으로서, 커버리지가 좋은 플라즈마산화막 : P-SiO(1㎛)가 적층된 구조로 된다. 커버리지란, 필드와 보텀과의 막두께의 비이다. 또한, 커버리지가 좋은 막이라면, 플라즈마산화막 이외라도 좋다. 예를 들면, P-SiON이나, P-SiO라도 좋다.
또한, CTE가 메탈과 Si의 각 CTE의 사이에 있는 절연막으로서, 도 2의 예인 경우, Via 내 절연막(66a)과, 그것에 계속된 필드 위 절연막(66b)에는, SiOC가, 두께 0.1㎛ 및 2㎛로, 각각 사용되고 있다. 또한, 지지 기판으로서는, Si가 아니라도, CTE가 큰 것에도 대응 가능하다.
SiOC는, CTE가 11ppm이고, Si와의 차가 7.8ppm이고, CU와의 차가 6ppm이고, CTE가 메탈과 Si의 사이에 있다.
이상과 같이, 메탈 배선의 아래는, CTE가 메탈과 Si의 각 CTE의 사이에 있는 절연막으로 되어 있기 때문에, 절연막에의 응력 집중이 없어지고, 크랙의 발생을 억제할 수 있다. 그에 더하여, TSV 저부(측벽부)는, 절연막과, 커버리지가 좋은 P-SiO와의 적층 구조로 된다. 이에 의해, Via 바닥의 리크를 억제할 수 있기 때문에, CSP 구조의 반도체의 신뢰성을 향상할 수 있다.
또한, CTE가 메탈과 Si의 CTE의 각 값의 사이에 있는 절연막으로서는, 상술한 SiOC로 한하지 않고, 다음의 막종을 사용할 수도 있다.
SiC는, CTE가 4.4ppm이고, Si와의 차가 1.2ppm이고, CU와의 차가 12.6ppm이다. SiCN은, CTE가 11ppm이고, Si와의 차가 7.8ppm이고, CU와의 차가 6ppm이다. Al2O3은, CTE가 7.2ppm이고, Si와의 차가 4ppm이고, CU와의 차가 9.8ppm이다. ZrO2는, CTE가 10.5ppm이고, Si와의 차가 7.3ppm이고, CU와의 차가 6.5ppm이다.
이들의 막종을 적어도 하나 이상 적층하여도 좋다. 이들 중에서도, 사이(間)인 CTE의 값은, 양자의 거의 중간의 값이 가장 바람직하다. 또한, 도 8을 참조하여 후술하지만, 복수 적층하는 경우, Si와의 CTE의 차가 적은 쪽을 Si측에 적층하도록, CU와의 CTE의 차가 적은 쪽을 CU측에 적층하도록 하는 것이 바람직하다.
<고체 촬상 소자의 제조 처리>
다음에, 도 3의 플로 차트, 및 도 4 내지 도 6의 공정도를 참조하여, 본 기술의 고체 촬상 소자의 제조 처리에 관해 설명한다.
또한, 이 처리는, 고체 촬상 소자(51)를 제조하는 제조 장치에 의해 행하여지는 처리이다.
우선, 스텝 S51에서, 제조 장치는, 예를 들면, 도 4의 A에 도시되는 바와 같이, Si 기판(64)에, AL 패드(63)가 매입된 SiO2층(62)을 형성하고, Si층(61)을 형성한다.
스텝 S52에서, 제조 장치는, 도 4의 B에 도시되는 바와 같이, AL 패드(63)를 저부로 한 TSV(52)의 레지스트를 패터닝하여, Si 기판(64)과 SiO2층(62)을 에칭하여 AL 패드(63)를 노출시킨다.
스텝 S53에서, 제조 장치는, 도 4의 C에 도시되는 바와 같이, Via 내 절연막(예를 들면, P-SiO)(65)를 전면에 성막한다.
스텝 S54에서, 제조 장치는, 도 5의 A에 도시되는 바와 같이, Via 내 절연막(65)을 에치백한다. 이 때, 도면 중 Si 기판(64)의 하면인 필드 위(上)와 TSV(52) 저부의 Via 내 절연막(65)이 제거된다. TSV(52) 측벽부는, 1㎛ 남겨진다.
스텝 S55에서, 제조 장치는, 도 5의 B에 도시되는 바와 같이, Via 내 절연막(예를 들면, SiOC)(66a) 및 필드 위 절연막(예를 들면, SiOC)(66b)을 성막하여 에치백한다. 이 때, 도면 중 Si 기판(64)의 하면인 필드상부의 필드 위 절연막(66b)은, 2㎛ 남지만, TSV(52) 저부의 Via 내 절연막(66a)이 제거된다. TSV(52) 측벽부의 Via 내 절연막(66a)은, 0.1㎛ 남겨진다.
스텝 S56에서, 제조 장치는, Ti/Cu 시드 메탈의 형성, RDL 패턴의 레지스트의 패터닝, Cu 도금(10㎛)에 의한 메탈 배선(67)의 형성, 레지스트의 제거, 시드 메탈의 Wet 에칭 등을 행한다. 이에 의해, 도 6의 A에 도시되는 바와 같이, Cu의 메탈 배선(67)이 형성된다.
스텝 S57에서, 제조 장치는, 도 6의 B에 도시되는 바와 같이, 솔더 마스크(68)의 형성, 노광, 현상(랜드 개구), 솔더 볼(69)의 형성 등을 행한다.
이상과 같이 하여, 도 2를 참조하여 상술(上述)한 고체 촬상 소자(51)가 형성된다.
<고체 촬상 소자의 다른 단면례>
도 7은, 본 기술의 반도체 소자를 적용한 고체 촬상 소자의 다른 구조를 도시하는 단면도이다.
도 7의 고체 촬상 소자(101)에서는, Si층(61), SiO2층(62), AL 패드(63), Si 기판(64), Via 내 절연막(예를 들면, P-SiO)(65), 메탈 배선(67), 솔더 마스크(68), 및, 솔더 볼(69)이 형성되어 있는 점은, 도 4의 고체 촬상 소자(51)와 공통되어 있다.
고체 촬상 소자(101)는, Via 내 절연막(예를 들면, SiOC)(66a) 및 필드 위 절연막(예를 들면, SiOC)(66b)이, Via 내 절연막(예를 들면, SiOC)(111a) 및 필드 위 절연막(예를 들면, SiOC)(111b)으로 교체된 점이, 도 4의 고체 촬상 소자(51)와 다르다.
즉, 도 7의 고체 촬상 소자(101)에서는, 메탈 배선(67)의 하층의 Si 기판(64)이 드라이 에칭 등에 의해, 예를 들면, 슬릿 폭 10㎛, 깊이 10㎛의 슬릿형상으로 빼내어지고, 절연막(예를 들면, SiOC)(111b)이 매장되어 있다.
또한, 슬릿의 형상은, 상술한 예로 한정되지 않는다.
이상과 같이 메탈 배선(67)의 하층의 Si층을 슬릿형상으로 빼내고, 절연막으로 메움으로써, 도 4의 예인 경우보다도 더욱 Si 기판(64)으로부터의 응력을 완화할 수 있다.
<고체 촬상 소자의 다른 단면례>
도 8은, 본 기술을 적용한 고체 촬상 소자의 다른 구조를 도시하는 단면도이다.
도 8의 고체 촬상 소자(151)에서는, Si층(61), SiO2층(62), AL 패드(63), Si 기판(64), 메탈 배선(67), 솔더 마스크(68), 및, 솔더 볼(69)이 형성되어 있는 점은, 도 4의 고체 촬상 소자(51)와 공통되어 있다.
고체 촬상 소자(151)는, Via 내 절연막(예를 들면, SiOC)(66a) 및 필드 위 절연막(예를 들면, SiOC)(66b)이, Via 내 절연막(161a) 및 필드 위 절연막(161b)으로 교체된 점이, 도 4의 고체 촬상 소자(51)와 다르다.
즉, 도 8의 고체 촬상 소자(151)에서는, 필드 위 절연막(161b)이, Si 기판(64)에 접하는 막인 SiC 2.5㎛와, 메탈 배선(67)에 접하는 막인 SiCN 2.5㎛로 구성되어 있는 점이, 도 4의 고체 촬상 소자(101)와 다르다.
이와 같이, 절연막을 복수의 막종으로 구성하도록 하여도 좋다. 또한, Via 내 절연막(161a)도, 필드 위 절연막(161b)과 같은 적층 구성으로 하여도 좋고, 하지 않아도 된다.
이상과 같이, 메탈 배선의 아래는, CTE가 메탈과 Si의 각 CTE의 사이에 있는 절연막으로 되어 있기 때문에, 절연막에의 응력 집중이 없어지고, 크랙의 발생을 억제할 수 있고, 또한, TSV 저부(측벽부)에는, 커버리지가 좋은 P-SiO와의 적층 구조로 된다. 이에 의해, Via 바닥의 리크를 억제할 수 있기 때문에, CSP 구조의 반도체의 신뢰성을 향상할 수 있다.
또한, 상기 설명에서는, 고체 촬상 소자의 TSV를 예로 설명하여 왔지만, 본 기술은, 범프라면 무엇에도 적용할 수 있다.
또한, 본 기술은, 이면 조사형의 고체 촬상 소자 및 표면 조사형의 고체 촬상 소자에 적용할 수 있다. 본 기술은, 적층형의 고체 촬상 소자에도 적용할 수 있다. 본 기술을, CMOS 고체 촬상 소자에 적용한 구성에 관해 설명하여 왔지만, CCD(Charge Coupled Device) 고체 촬상 소자라는 고체 촬상 소자에 적용하도록 하여도 좋다.
또한, 본 기술은, 고체 촬상 소자에의 적용으로 한정되는 것이 아니고, 촬상 장치에도 적용 가능하다. 여기서, 촬상 장치란, 디지털 스틸 카메라나 디지털 비디오 카메라 등의 카메라 시스템이나, 휴대 전화기 등의 촬상 기능을 갖는 전자 기기인 것을 말한다. 또한, 전자 기기에 탑재되는 모듈의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다. 또한, 본 기술은, 고체 촬상 소자로 한하지 않고, 반도체 소자에도 적용할 수 있다.
<2. 제2의 실시의 형태>
<전자 기기의 구성례>
여기서, 도 9를 참조하여, 본 기술의 제2의 실시의 형태인 전자 기기의 구성례에 관해 설명한다.
도 9에 도시되는 전자 기기(300)는, 고체 촬상 소자(소자 칩)(301), 광학 렌즈(302), 셔터 장치(303,) 구동 회로(304), 및 신호 처리 회로(305)를 구비하고 있다. 고체 촬상 소자(301)로서는, 상술한 본 기술의 제1의 실시의 형태의 고체 촬상 소자(51)가 마련된다. 따라서 크랙의 발생을 억제할 수 있고, 또한, Via 바닥의 리크를 억제할 수 있다.
광학 렌즈(302)는, 피사체로부터의 상광(입사광)을 고체 촬상 소자(301)의 촬상면상에 결상시킨다. 이에 의해, 고체 촬상 소자(301) 내에 일정 기간 신호 전하가 축적된다. 셔터 장치(303)는, 고체 촬상 소자(301)에 대한 광조사 기간 및 차광 기간을 제어한다.
구동 회로(304)는, 고체 촬상 소자(301)의 신호 전송 동작 및 셔터 장치(303)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(304)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 소자(301)는 신호 전송을 행한다. 신호 처리 회로(305)는, 고체 촬상 소자(301)로부터 출력된 신호에 대해 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되거나, 모니터에 출력된다.
또한, 본 명세서에서, 상술한 일련의 처리를 기술하는 스텝은, 기재된 순서에 따라 시계열적으로 행하여지는 처리는 물론, 반드시 시계열적으로 처리되지 않더라도, 병렬적 또는 개별적으로 실행되는 처리도 포함하는 것이다.
또한, 본 개시에서의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 개시된 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
또한, 상술의 플로 차트로 설명한 각 스텝은, 하나의 장치에서 실행하는 외에, 복수의 장치에서 분담하여 실행할 수 있다.
또한, 하나의 스텝에 복수의 처리가 포함되는 경우에는, 그 하나의 스텝에 포함되는 복수의 처리는, 하나의 장치로 실행하는 외에, 복수의 장치에서 분담하여 실행할 수 있다.
또한, 이상에서, 하나의 장치(또는 처리부)로서 설명한 구성을 분할하여, 복수의 장치(또는 처리부)로서 구성하도록 하여도 좋다. 역으로, 이상에서 복수의 장치(또는 처리부)로서 설명한 구성을 통합하여 하나의 장치(또는 처리부)로서 구성되도록 하여도 좋다. 또한, 각 장치(또는 각 처리부)의 구성에 상술한 이외의 구성을 부가하도록 하여도 물론 좋다. 또한, 시스템 전체로서의 구성이나 동작이 실질적으로 같으면, 어느 장치(또는 처리부)의 구성의 일부를 다른 장치(또는 다른 처리부)의 구성에 포함하도록 하여도 좋다. 즉, 본 기술은, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
이상, 첨부 도면을 참조하면서 본 개시의 알맞은 실시 형태에 관해 상세히 설명하였지만, 개시는 이러한 예로 한정되지 않는다. 본 개시의 속하는 기술의 분야에서 통상의 지식을 갖는 것이면, 청구의 범위에 기재된 기술적 사상의 범주 내에서, 각종의 변경례 또한 수정례에 상도 할 수 있음은 분명하고, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것이라고 이해된다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 기판에 형성된 TSV(Through Silicon Via)와,
상기 TSV의 측벽부에 형성되는, 커버리지가 좋은 막인 측벽막과,
상기 TSV의 via부를 제외한 메탈 배선의 하층에 형성되는 절연막을 가지며,
상기 절연막은, 열팽창률이, 상기 기판의 열팽창률과 상기 메탈 배선의 열팽창률 사이의 값을 취하는 막종인 반도체 소자.
(2) 상기 TSV의 측벽부에서, 상기 절연막은, 상기 측벽막에 적층되어 있는 상기 (1)에 기재된 반도체 소자.
(3) 상기 측벽막은, 플라즈마산화막인 상기 (1) 또는 (2)에 기재된 반도체 소자.
(4) 상기 측벽막은, 전면 성막 후에 에치백으로 필드 위가 완전히 제거되어 있는 상기 (1) 내지 (3)의 어느 하나에 기재된 반도체 소자.
(5) 상기 절연막은, 복수의 막종이 적층되어 있는 상기 (1) 내지 (4)의 어느 하나에 기재된 반도체 소자.
(6) 상기 메탈 배선의 아래의 상기 기판을 슬릿형상으로 빼내고, 상기 절연막을 메우는 상기 (1) 내지 (5)의 어느 하나에 기재된 반도체 소자.
(7) CSP(Chip Size Package) 구조인 상기 (1) 내지 (6)의 어느 하나에 기재된 반도체 소자.
(8) 고체 촬상 소자인 상기 (1) 내지 (7)의 어느 하나에 기재된 반도체 소자.
(9) 제조 장치가,
기판에 형성된 TSV(Through Silicon Via)의 측벽부에, 커버리지가 좋은 막인 측벽막을 형성하고,
상기 TSV의 via부를 제외한 메탈 배선의 하층에 절연막을 형성하는 반도체 소자의 제조 방법.
(10) 기판에 형성된 TSV(Through Silicon Via)와,
상기 TSV의 측벽부에 형성되는, 커버리지가 좋은 막인 측벽막과,
상기 TSV의 via부를 제외한 메탈 배선의 하층에 형성되는 절연막을 가지며,
상기 절연막은, 열팽창률이, 상기 기판의 열팽창률과 상기 메탈 배선의 열팽창률 사이의 값을 취하는 막종인 고체 촬상 소자와,
입사광을 상기 고체 촬상 소자에 입사하는 광학계와,
상기 고체 촬상 소자로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 구비한 전자 기기.
1 : 고체 촬상 소자
51 : 고체 촬상 소자
52 : TSV
61 : Si층
62 : 배선층
63 : AL 패드
64 : Si 기판
65 : Via 내 절연막
66a : Via 내 절연막
66b : 필드 위 절연막
67 : 메탈 배선
68 : 솔더 마스크
69 : 솔더 볼
111a : Via 내 절연막
111b : 필드 위 절연막
161a : Via 내 절연막
161b : 필드 위 절연막
300 : 전자 기기
301 : 고체 촬상 소자
302 : 광학 렌즈
303 : 신호 처리 회로

Claims (10)

  1. 기판에 형성된 TSV(Through Silicon Via)와,
    상기 TSV의 측벽부에 형성되는, 커버리지가 좋은 막인 측벽막과,
    상기 TSV의 via부를 제외한 메탈 배선의 하층에 형성되는 절연막을 가지며,
    상기 절연막은, 열팽창률이, 상기 기판의 열팽창률과 상기 메탈 배선의 열팽창률 사이의 값을 취하는 막종인 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 TSV의 측벽부에서, 상기 절연막은, 상기 측벽막에 적층되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 측벽막은, 플라즈마산화막인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 측벽막은, 전면 성막 후에 에치백으로 필드 위가 완전히 제거되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 절연막은, 복수의 막종이 적층되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 메탈 배선의 아래의 상기 기판을 슬릿형상으로 빼내고, 상기 절연막을 메우는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    CSP(Chip Size Package) 구조인 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    고체 촬상 소자인 것을 특징으로 하는 반도체 소자.
  9. 제조 장치가,
    기판에 형성된 TSV(Through Silicon Via)의 측벽부에, 커버리지가 좋은 막인 측벽막을 형성하고,
    상기 TSV의 via부를 제외한 메탈 배선의 하층에 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 기판에 형성된 TSV(Through Silicon Via)와,
    상기 TSV의 측벽부에 형성되는, 커버리지가 좋은 막인 측벽막과,
    상기 TSV의 via부를 제외한 메탈 배선의 하층에 형성되는 절연막을 가지며,
    상기 절연막은, 열팽창률이, 상기 기판의 열팽창률과 상기 메탈 배선의 열팽창률 사이의 값을 취하는 막종인 고체 촬상 소자와,
    입사광을 상기 고체 촬상 소자에 입사하는 광학계와,
    상기 고체 촬상 소자로부터 출력되는 출력 신호를 처리하는 신호 처리 회로를 구비하는 것을 특징으로 하는 전자 기기.
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