JP6408192B2 - 集積回路のための電力マルチプレクサ - Google Patents

Description

［関連出願の相互参照］
[0001] 本出願は、２０１５年８月２６日に出願された米国出願番号１４／８３６，６９４に対して優先権を主張する。
［技術分野］
[0002] 本願は、集積回路の電力管理に関し、より具体的には、高められた集積回路の電力効率のための電力マルチプレクサに関する。

[0003] システムオンチップ（ＳｏＣ）集積回路は、さまざまなサブシステム（assorted subsystems）を含む。例えば、スマートフォンＳｏＣは、モデム、グラフィックプロセッサ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷｉＦｉおよび他のサブシステムを集積し得る。これらのサブシステムの各々は、通常、スリープモードに入ること、アクティブモードに入ること、またはシャットダウンに関して、ＳｏＣプロセッサのためのタイミング要件と比べ、異なるタイミング要件を有することになる。これらの異なるタイミング要件の下で、ＳｏＣプロセッサとは独立してサブシステムに電力供給することが従来の方法である。例えば、サブシステムは、２つのパワーレール、すなわちアイランド埋込メモリ（ＭＸ：island embedded memory）パワーレール（power rails）およびアイランドコア論理（ＣＸ）パワーレールによって電力供給される「低電力アイランド」に組織化され得る。プロセッサは、同様に、プロセッサＣＸパワーレールおよびプロセッサＭＸパワーレールによって電力供給されるであろう。

[0004] 各ＭＸパワーレールは、対応する埋込メモリ電力領域（embedded memory power domain）内の様々な埋込メモリに電源電圧（power supply voltage）を提供する。よってアイランドＭＸパワーレールは、低電力アイランド内のアイランド埋込メモリ電力領域に電力を提供する。同様に、プロセッサＭＸパワーレールは、ＳｏＣプロセッサに関するプロセッサ埋込メモリ電力領域に電力を提供する。対照的に、各ＣＸパワーレールは、対応するコア論理電力領域内のコア論理に電源電圧を提供する。よってアイランドＣＸパワーレールは、低電力アイランドにおけるアイランドコア論理電力領域内のコア論理に電源電圧を提供し、一方でプロセッサＣＸパワーレールは、ＳｏＣプロセッサに関するコア論理に電源電圧を提供する。一般に、埋込メモリ電力領域によって必要とされる電圧レベルは、コア論理電力領域についてのものとは異なる。例えば、埋込メモリは、スリープモード中にそれらの記憶された値を保持するために、スリープモード中に論理ゲートに電力供給するための減少された電源電圧に比べて、より高い電源電圧を必要とする。共通パワーレールが埋込メモリとコア論理との両方のために使用されれば、コア論理は、スリープモードの間、例えば、埋込メモリにおける記憶された状態を維持するために必要とされるであろう高められた（elevated）電源電圧に起因する不必要な漏れ電流損失により、電力を無駄にする。したがって、独立したメモリおよびコア論理電力領域を有することは、電力を節約する。しかしながら、従来のメモリおよびコア論理電力領域によって形成される電力グリッド（power grid）は、図１に示されるような従来のＳｏＣ１００の以下の説明を通してよりよく認識され得るいくつかの課題に直面する。

[0005] ＳｏＣ１００は、対応するサブシステムを含む低電力アイランド１１０を含む。例えば、低電力アイランド１１０は、アイランドＣＸパワーレール１１５によって電力供給されるアイランドＣＸ電力領域１１１を含むセンササブシステム１１４を含み得る。加えて、低電力アイランド１１０は、アイランド埋込メモリ（ＭＸ）パワーレール１２０によって電力供給されるＭＸ電力領域１１２を含む。ＳｏＣ１００の残りの部分におけるＳｏＣプロセッサ（例示されていない）は、ＳｏＣ ＭＸパワーレール１３０によって電力供給されるＳｏＣ ＭＸ電力領域１２０を含む。例示を明瞭にするために、ＳｏＣプロセッサのためのＣＸ電力領域および対応するＣＸパワーレールは示されていない。電力管理集積回路（ＰＭＩＣ）１０５は、ＳｏＣ１００内の様々なパワーレールに電力供給する。例えば、ＰＭＩＣ１０５は、ＳｏＣ ＭＸパワーレール１３０に電力を提供するための専用のスイッチモード電源（ＭＸ ＳＭＰＳ）１３５を含む。スイッチモード電源は、ダイ面積要求（die area demands）の観点から比較的コストが高いので、アイランドＳＭＰＳ１４０は、アイランドＣＸパワーレール１１５とアイランドＭＸパワーレール１２０との両方によって共有される。アイランドＭＸおよびＣＸ電源電圧は、上述したように異なり得るので、各パワーレール１１５および１２０は、それぞれ、対応するアイランド線形ドロップアウトレギュレータ（island linear drop-out regulator）（ＬＤＯ）１５０および１４５を通してアイランドＳＭＰＳ１４０に結合する。各アイランドパワーレール１１５および１２０はそれ自身の対応するアイランドＬＤＯを有するので、それらの電圧は、アイランドＳＭＰＳ１４０によって一般に電力供給されるにも関わらず、独立して制御され得る。低電力アイランド１１０は、それのアイランドパワーレール１１５および１２０が、ＳｏＣプロセッサがまだアクティブモードにある間に、スリープモードにされ得る点で、有益である。このようにして、電力は、単にＳｏＣプロセッサがアクティブであるというだけの理由で低電力アイランド１１０にアクティブレベルの電源電圧を供給することについて、不必要に無駄にされることがない。

[0006] アイランドＣＸパワーレール１１５は、スリープモードにおいて完全にコラプス（collapsed）（接地に放電）され得る。対照的に、アイランドＭＸ電力領域１１２は、アイランドＭＸパワーレール１２０上のＭＸ電源電圧がスリープモードの間コラプスされれば、それの状態を失う。したがって、ＭＸ電源電圧は、低電力アイランド１１０についてのスリープモードの間、保持レベル（a retention level）に維持される。したがって、アイランドＭＸパワーレール１２０上で運ばれるＭＸ電源電圧は、低電力アイランド１１０がスリープモードへと移行（transition）するとき、アクティブモード電源電圧レベルから保持電源電圧レベルに移行しなければならない。アイランドＣＸパワーレール１１５、アイランドＭＸパワーレール１２０（ならびにＳｏＣ ＭＸパワーレール１３０）は各々、対応するＣＸまたはＭＸ電力領域が突然に電力を求めたら瞬時電力（instantaneous power）を提供するために、デカップリングキャパシタ（decoupling capacitor）（Ｃ）を必要とすることに留意されたい。これらのデカップリングキャパシタのキャパシタンスは、瞬時電力要求（instantaneous power demands）が満たされ得るように、比較的大きい。したがって、低電力アイランド１１０がスリープモードに移行するとき、比較的大量の電荷がアイランドＭＸパワーレール１２０から接地に放電されざるを得ず、それは結果としてバッテリ寿命を減少させる。加えて、アイランドＭＸ ＬＤＯ１４５は、アイランドＳＭＰＳ１４０からのアクティブモード電源電圧をアイランドＭＸパワーレール１２０のための保持電圧にコンバートするとき、電力を無駄にする。ＳｏＣ１００に関する別の問題は、ＳＭＰＳ１４０のようなスイッチモード電源の効率が、低電力アイランド１１０についての動作のスリープモードに関連する減少された電流出力レベルにおいて著しく低下する傾向があることである。減少された電力グリッド効率は、極めて劇的なものである可能性がある。

[0007] したがって、独立して電力供給されるサブシステムを含む集積回路のための改善された電力アーキテクチャが、当該技術において求められている。

[0008] 少なくとも１つのサブシステムを含む低電力アイランドが提供される。各サブシステムは、電源ノードを有する埋込メモリ（ＭＸ）電力領域を含む。各サブシステムは、アクティブモードＭＸパワーレールおよびスリープモードＭＸパワーレールのうちの選択されたものを、そのサブシステムの埋込メモリ電力領域のための電源ノードに結合する、対応する電力マルチプレクサと連携（associates with）する。電力管理集積回路のような電力ソース（power source）は、アクティブモードＭＸ電源電圧でアクティブモードＭＸパワーレールに電力供給（powers）する。同様に、電力ソースは、アクティブモードＭＸ電源電圧より小さいスリープモードＭＸ電源電圧でスリープモードＭＸパワーレールに電力供給する。

[0009] 各電力マルチプレクサは、対応するサブシステムがアクティブモードで動作する間、アクティブモードＭＸパワーレールを選択し得る。逆に、各電力マルチプレクサは、対応するサブシステムがスリープモードで動作する間、スリープモードＭＸパワーレールを選択し得る。スリープモードＭＸ電源電圧およびアクティブモードＭＸ電源電圧は、アクティブモードとスリープモード間の交替（shifts）の間変化させられる必要がないので、これらのモード移行の間、対応するパワーレールのための関連したデカップリングキャパシタ上の電力の無駄がない。

[0010] スリープモードＭＸパワーレールはまた、プロセッサ埋込メモリ電力領域のような、低電力アイランドの外の埋込メモリ電力領域にも電力供給し得る。プロセッサ埋込メモリ電力領域との低電力アイランドメモリ電力領域のこのアグリゲーション（aggregation）は、スリープモードＭＸパワーレールに電力を供給するスイッチモード電源の効率を改善する。

[0011] これらのおよび追加的な有利な特徴は、例示的なインプリメンテーションの以下の詳細な説明に関してよりよく認識され得る。

[0012] 図１は、低電力アイランドを含む従来のＳｏＣ集積回路のブロック図である。 [0013] 図２は、本開示の一態様による、低電力アイランドを含むＳｏＣ集積回路のブロック図である。 [0014] 図３は、本開示の一態様による、低電力アイランドを含むＳｏＣについての動作方法に関するフローチャートである。

[0015] 本開示の態様およびそれらの利点は、続く詳細な説明を参照することによって最良に理解される。同様の参照符号は、複数の図のうちの１つまたは複数に例示される同様の要素を識別するために使用されることが理解されるべきである。

詳細な説明

[0016] 従来の独立した電力領域に関連する問題に対処する電力グリッドアーキテクチャを用いた例示的なシステム２００が図２に示される。システム２００は、そこにおいて低電力アイランド２１０が１つまたは複数のサブシステムを含む、システムオンチップ（ＳｏＣ）２０５のような集積回路を含む。例えば、低電力アイランド２１０は、センササブシステム２１５、ワイヤレスインタフェースサブシステム２２０、および常時オン電力管理（ＡＯＰ：always-on power management）サブシステム２２５を含み得る。各サブシステムは、それぞれ、サブシステム２１５および２２０におけるアイランドＣＸ電力領域２３０および２４０によって例示されるようなコア論理（ＣＸ）電力領域を含む。例示を明瞭にするために、ＡＯＰサブシステム２２５におけるアイランドＣＸ領域は図２には示されていない。各サブシステム２１５、２２０、および２２０はまた、アイランド埋込メモリ（ＭＸ）電力領域２４５、２５０、および２５５をそれぞれを含む。ＳｏＣ２０５はまた、ＳｏＣ埋込メモリ（ＭＸ）電力領域２３５を有するＳｏＣプロセッサ（例示されていない）を含む。図１に関して先に説明したように、アイランドＭＸ電力領域はスリープモードの間それらの状態を保持するので、低電力アイランド２１０における様々なＭＸ電力領域は、ＣＸ電力領域と同じ電源電圧では電力供給されない。対照的に、低電力アイランド２１０におけるアイランドＣＸ電力領域のための電源電圧は、スリープモードの間完全に接地に放電され得る。しかしながら、アイランドＣＸ電力領域は、代替のインプリメンテーションでは、スリープモードの間電力供給されたままであり得ることは認識されるだろう。

[0017] 図１に関して説明したような従来の低電力アイランドアーキテクチャの欠点に対処するために、低電力アイランド２１０における各ＭＸ領域は、対応する電力マルチプレクサ２８０を通して、２つのパワーレールのうちの１つに選択的に結合し得る。サブシステムが動作のアクティブモード（動作可能（operational））にある場合、それの電力マルチプレクサ２８０は、アクティブモードＭＸ電源電圧を供給するアクティブモードＭＸパワーレール２６５を選択する。対照的に、サブシステムが動作のスリープモード（保持（retention））にある場合、それの電力マルチプレクサ２８０は、スリープモードＭＸ電源電圧を供給するスリープモードＭＸパワーレール２７０を選択する。これらの電源電圧は、特定の処理ノードの要件に応じて変わることになるが、スリープモードＭＸ電源電圧は、様々な処理ノードにわたってアクティブモードＭＸ電源電圧より低い。

[0018] アイランドＭＸ電力領域とは対照的に、ＣＸ電力領域２３０および２４０のような低電力アイランド２１０における各ＣＸ電力領域は、アイランドＣＸパワーレール２８５に直接的に結合する。その点に関して、アイランドＣＸパワーレール２８５のための電源電圧は、低電力アイランド２１０についてのスリープモードの間、完全にコラプス（接地に放電）され得ることに留意されたい。したがって、そのようなインプリメンテーションでは、アイランドＣＸパワーレール２８５はスリープモードの間接地に放電され得るので、アイランドＣＸ電力領域２３０および２４０については電力マルチプレクサは必要がない。しかし、アイランドＭＸ電力領域は、動作のスリープ（保持）モードの間それらの状態を保持する必要があるので、そのような放電はアイランドＭＸ電力領域については望ましくない。図１に関して説明したような従来のアーキテクチャとは対照的に、アクティブモードＭＸパワーレール２６５によって供給されるアクティブモードＭＸ電源電圧はそのようなモード交替（mode shifts）に応答して変化しないので、アクティブモードＭＸパワーレール２６５のためのデカップリングキャパシタ（Ｃ）は、低電力アイランド２１０がアクティブモードからスリープモードにスイッチするとき、不必要に接地に放電することがない。したがって、アクティブモードＭＸパワーレール２６５のための対応するデカップリングキャパシタＣ（または複数のキャパシタ）は、低電力アイランド２１０内のサブシステムに関するアクティブモードからスリープモードへのモード移行の間、電荷を無駄にしないことになる。同様に、スリープモードＭＸパワーレール２７０のためのデカップリングキャパシタＣは、モード移行の間、接地に放電される必要がない。

[0019] スイッチモード電源がスリープモードの間比較的少量の出力電流をサポートしなければならないときに従来の集積回路の電力グリッドアーキテクチャが有する電力グリッド効率の問題を取り除くために、スリープモードＭＸパワーレール２７０はまた、ＳｏＣ ＭＸ電力領域２３５にも電力を供給し得る。電力管理集積回路（ＰＭＩＣ）２６０は、スリープモードＭＸパワーレール２７０に電力供給するためのスイッチモード電源２９５を含む。スリープモードの間任意の所与のＭＸ電力領域によって引き込まれる（drawn by）電流は比較的小さいが、スリープモードＭＸパワーレール２７０によって電力供給されることに関するアイランドＭＸ電力領域２４５、２５０、および２５５とのＳｏＣ ＭＸ電力領域２３５のアグリゲーションは、スリープモードの間、従来のスイッチモード電源１３５の効率に比べてスイッチモード電源２９５の効率を大きく改善する。具体的には、従来のＳｏＣ１００では、低電力アイランドＭＸ電力領域のみがスリープモードの間、スイッチモード電源１３５によって電力供給されるのに対して、ＳｏＣ２０５にわたるすべてのＭＸ電力領域が、スリープモードの間、スイッチモード電源２９５によって電力供給され得ることに留意されたい。したがって、スイッチモード電源２９５は、従来のアーキテクチャに比べて、スリープモードにおけるそれのより大きな出力電流に起因してより高い効率で動作する。

[0020] ＰＭＩＣ２６０におけるアイランドスイッチモード電源２９０は、それぞれアイランド線形ドロップアウトレギュレータ２９２および２９１を通してアイランドＣＸパワーレール２８５およびアクティブモードＭＸパワーレール２６５に電力供給する。アクティブモード電源電圧をスリープモード電源電圧にダウンコンバートすることに関する線形ドロップアウトレギュレータの電力損失がないので、これは従来のアーキテクチャに比べて有利である。対照的に、図１の従来のＳｏＣ１００における線形ドロップアウトレギュレータ１４５は、それがスイッチモード電源１４０からのアクティブモード電源電圧をスリープモード電源電圧に低下させなくてはならないので、スリープモードの間電力を無駄にすることに留意されたい。加えて、電力マルチプレクサ２８０は、低電力アイランド２１０における様々なサブシステムが、アクティブおよびスリープモードにおいて独立して動作することを可能にする。このようにして電力は、単に別のサブシステムが動作のアクティブモードにあるというだけの理由で、アクティブモード電源電圧を休止中の（dormant）サブシステムに不必要に供給することにより無駄にされる、ということがない。加えて、休止中のサブシステムについてのスリープモードからアクティブモードへの移行は、単にそれの電力マルチプレクサ２８０がアクティブモードＭＸパワーレール２６５を選択するのを必要とするだけである。これは、アクティブモードへのウェイクアップ（waking up）に関するレイテンシを減少させ、よって従来のアーキテクチャに比べて追加的な電力を節約する。

[0021] 各電力マルチプレクサ２８０は、並列な配列のＰＭＯＳトランジスタのような任意の好適なスイッチのセットを備え得る。代替的に、送信ゲートもまた、電力マルチプレクサ２８０を形成するために使用され得る。いくつかのインプリメンテーションでは、複数の電力マルチプレクサ２８０は、アイランド埋込メモリ（ＭＸ）電力領域のうちのアクティブなものをアクティブモードＭＸパワーレール２６５に選択的に結合するための、およびアイランド埋込メモリ（ＭＸ）電力領域のうちの休止中のものをスリープモードＭＸパワーレール２７０に選択的に結合するための、手段を備える、と見なされ得る。電力マルチプレクサ２８０の制御に関して、常時オンサブシステム２２５のような好適な制御回路がそれらの動作を制御し得る。代替的に、ＳｏＣプロセッサまたはＳｏＣステートマシン（例示されていない）が電力マルチプレクサ２８０を制御し得る。

[0022] 電力マルチプレクサ２８０のためのコントローラがどこに配置されるかに関わらず、それはスリープモードＭＸパワーレール２７０とアクティブモードＭＸパワーレール２６５との両方を、任意の所与のアイランドＭＸ領域に同時に結合することを防ぐように構成され得、それは、そのような同時の結合が、アクティブモードＭＸレール２６５がスリープモードＭＸレール２７０に望ましくない方法で放電すること、を引き起こす可能性があるからである。したがって、各電力マルチプレクサ２８０は、任意のモード移行（アクティブモードからスリープモードへ、またはスリープモードからアクティブモードへのいずれか）の間、アクティブモードＭＸパワーレール２６５とスリープモードＭＸパワーレール２７０との両方から、それの対応するＭＸ電力領域への電源ノードを一時的に離す（disengage）ように制御され得る。離れる期間（disengagement period）は、電力マルチプレクサ２８０が所望のパワーレールにつながる（engages）まで、対応するＭＸ電力領域がそれの電源ノードにおける残留電圧から動作し続ける（continue to operate off the residual voltage）ことができるように、比較的短い可能性がある（例えば、数十ナノ秒）。

[0023] 低電力アイランドのための動作方法がこれより説明される。方法は、アクティブモード電源電圧で第１のパワーレールに電力供給することのアクト３００、ならびにスリープモード電源電圧で第２のパワーレールに電力供給することのアクト３０５を含み、ここにおいて、アクティブモード電源電圧はスリープモード電源電圧よりも大きい。アクティブモードＭＸパワーレール２６５に電力供給することはアクト３００の例であり、一方でスリープモードＭＸパワーレール２７０に電力供給することはアクト３０５の例である。

[0024] 方法はさらに、集積回路内のサブシステムに対して実施される、および、サブシステムがアクティブモードで動作する間サブシステムにおける埋込メモリ電力領域を第１のパワーレールに結合することを備える、アクト３１０を備える。電力マルチプレクサ２８０のうちの１つによるアクティブモードＭＸパワーレール２６５の選択は、アクト３１０の例である。

[0025] 最後に、方法はまた、サブシステムがスリープモードで動作する間、埋込メモリ電力領域を第２のパワーレールに結合することを備えるアクト３１５を含む。電力マルチプレクサ２８０のうちの１つによるスリープモードＭＸパワーレール２７０の選択は、アクト３１５の例である。

[0026] これより当業者が認識することになるように、そして間近の特定の用途に応じて、多くの修正、置換え、およびバリエーションが、本開示の精神および範囲から逸脱することなく、本開示のデバイスの素材、装置、構成、および使用方法において、およびそれらに対して、行われることができる。この点から、ここに例示および説明された特定のインプリメンテーションは本開示の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲の範囲（the scope）およびそれらの機能的な同等物全体に十分に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] 集積回路であって、
アクティブモード電源電圧を供給するように構成される第１のパワーレールと、
スリープモード電源電圧を供給するように構成される第２のパワーレールと、ここにおいて、前記アクティブモード電源電圧は前記スリープモード電源電圧よりも大きい、
電源ノードを含む埋込メモリと、
前記電源ノードと前記第１のおよび第２のパワーレールとの間に結合された電力マルチプレクサと、ここにおいて、前記電力マルチプレクサは、前記埋込メモリに関する動作のアクティブモードの間、前記第１のパワーレールを選択するように構成され、および前記マルチプレクサは、前記埋込メモリに関する動作のスリープモードの間、前記第２のパワーレールを選択するようにさらに構成される、
を備える、集積回路。
[Ｃ２] 前記第２のパワーレールによって電力供給されるシステムオンチップ（Ｓｏｃ）プロセッサ埋込メモリ電力領域をさらに備える、Ｃ１に記載の集積回路。
[Ｃ３] 前記集積回路は、
前記スリープモード電源電圧を前記第２のパワーレールに供給するように構成される第１のスイッチモード電源
を備える電力管理集積回路（ＰＭＩＣ）を含むシステムに組み込まれる、Ｃ２に記載の集積回路。
[Ｃ４] 前記埋込メモリは、複数の対応するサブシステムのための複数の埋込メモリを備え、前記電力マルチプレクサは、対応する複数の電力マルチプレクサを備える、Ｃ２に記載の集積回路。
[Ｃ５] 各サブシステムは、独立して前記スリープモードおよび前記アクティブモードに入るように構成される、Ｃ４に記載の集積回路。
[Ｃ６] 前記複数のサブシステムは、少なくとも１つのセンササブシステムを含む、Ｃ４に記載の集積回路。
[Ｃ７] 前記複数のサブシステムは、少なくとも１つのワイヤレスインタフェースサブシステムを含む、Ｃ４に記載の集積回路。
[Ｃ８] 前記ＳｏＣプロセッサ埋込メモリ電力領域における複数の埋込メモリに結合されたＳｏＣプロセッサをさらに備える、Ｃ２に記載の集積回路。
[Ｃ９] 前記電力マルチプレクサは、一対のＰＭＯＳトランジスタを備える、Ｃ１に記載の集積回路。
[Ｃ１０] 前記対応するサブシステムが前記アクティブモードと前記スリープモードとの間でスイッチするとき、前記電力マルチプレクサを、各電力マルチプレクサが前記第１のパワーレールから、および前記第２のパワーレールから、一時的に離れるように制御するように構成されるコントローラをさらに備える、Ｃ４に記載の集積回路。
[Ｃ１１] 前記ＰＭＩＣは、線形ドロップアウトレギュレータを通して前記第１のパワーレールに電力供給するように構成される第２のスイッチモード電源をさらに備える、Ｃ３に記載の集積回路。
[Ｃ１２] 前記第１のパワーレールに結合された第１のデカップリングキャパシタと、前記第２のパワーレールに結合された第２のデカップリングキャパシタとをさらに備える、Ｃ３に記載の集積回路。
[Ｃ１３] 論理領域パワーレールと、
前記複数のサブシステムに対応する複数の論理電力領域と、ここで各サブシステムは、前記論理電力領域のうちの対応する１つを含み、ここにおいて、各論理電力領域は、前記論理領域パワーレールに結合される、
をさらに備える、Ｃ４に記載の集積回路。
[Ｃ１４] 方法であって、
アクティブモード電源電圧で第１のパワーレールに電力供給することと、
スリープモード電源電圧で第２のパワーレールに電力供給することと、ここにおいて、前記アクティブモード電源電圧は前記スリープモード電源電圧よりも大きい、
集積回路内のサブシステムについて、前記サブシステムがアクティブモードで動作する間、前記サブシステムにおける埋込メモリ電力領域を前記第１のパワーレールに結合することと、
前記サブシステムがスリープモードで動作する間、前記埋込メモリ電力領域を前記第２のパワーレールに結合することと、
を備える、方法。
[Ｃ１５] 移行するサブシステムが前記アクティブモードとスリープモードとの間で移行するとき、前記集積回路中の前記移行するサブシステムにおける埋込メモリ電力領域から、前記第２のパワーレールと前記第１のパワーレールとの両方を一時的にデカップリングすることをさらに備える、Ｃ１４に記載の方法。
[Ｃ１６] 前記サブシステムは、前記第２のパワーレールに結合されたプロセッサ埋込メモリ電力領域を有する集積回路内に含まれ、前記方法は、スイッチモード電源を通して前記第２のパワーレールに電力供給することをさらに備える、Ｃ１４に記載の方法。
[Ｃ１７] 集積回路であって、
アクティブモード電源電圧を供給するように構成される第１のパワーレールと、
スリープモード電源電圧を供給するように構成される第２のパワーレールと、ここにおいて、前記アクティブモード電源電圧は前記スリープモード電源電圧よりも大きい、
複数のサブシステムを有する低電力領域と、ここで各サブシステムは１つまたは複数の埋込メモリを含むメモリ電力領域を含む、
前記メモリ電力領域のうちのアクティブなものを前記第１のパワーレールに選択的に結合するための、および前記メモリ電力領域のうちの休止中のものを前記第２のパワーレールに選択的に結合するための手段と、
を備える、集積回路。
[Ｃ１８] 前記第２のパワーレールに結合されたシステムオンチップ（ＳｏＣ）メモリ電力領域をさらに備える、Ｃ１７に記載の集積回路。
[Ｃ１９] 前記集積回路は、スリープモード電源電圧で前記第２のパワーレールに電力供給するように構成されるスイッチモード電源を含むシステムに組み込まれる、Ｃ１８に記載の集積回路。
[Ｃ２０] 前記複数のサブシステムは、少なくとも１つのセンササブシステムを含む、Ｃ１８に記載の集積回路。

Claims (15)

1. 集積回路であって、
   低電力アイランドコア論理電源電圧を供給するように構成される低電力アイランドコア論理パワーレールと、
   アクティブモード電源電圧を供給するように構成される第１のパワーレールと、
   スリープモード電源電圧を供給するように構成される第２のパワーレールと、ここにおいて、前記アクティブモード電源電圧は前記スリープモード電源電圧よりも大きい、
   複数のサブシステムと、ここで各サブシステムは、電源ノードを含む埋込メモリと、前記電源ノードと前記第１のパワーレールおよび前記第２のパワーレールとの間に結合された電力マルチプレクサと、前記低電力アイランドコア論理パワーレールに結合されたサブシステムコア論理電力領域と、を有し、ここにおいて、各サブシステムの電力マルチプレクサは、前記サブシステムの埋込メモリに関する動作のアクティブモードの間、前記第１のパワーレールを選択するように構成され、および前記サブシステムの電力マルチプレクサは、前記サブシステムの埋込メモリに関する動作のスリープモードの間、前記第２のパワーレールを選択するようにさらに構成される、
   前記低電力アイランドコア論理パワーレールとは独立して電力供給されるプロセッサコア論理領域を含むプロセッサと、前記プロセッサは、前記プロセッサについてのスリープモードの間、前記第２のパワーレールによって電力供給されるように構成される埋込メモリ電力領域を含む、
   を備える、集積回路。
2. 前記集積回路は、
   前記スリープモード電源電圧を前記第２のパワーレールに供給するように構成される第１のスイッチモード電源
   を備える電力管理集積回路（ＰＭＩＣ）を含むシステムに組み込まれる、請求項１に記載の集積回路。
3. 各サブシステムは、独立して前記スリープモードおよび前記アクティブモードに入るように構成される、請求項１に記載の集積回路。
4. 前記複数のサブシステムは、少なくとも１つのセンササブシステムを含む、請求項１に記載の集積回路。
5. 前記複数のサブシステムは、少なくとも１つのワイヤレスインタフェースサブシステムを含む、請求項１に記載の集積回路。
6. 前記ＰＭＩＣが、
   出力電圧を供給するように構成される第２のスイッチモード電源と、
   前記低電力アイランドコア論理パワーレールに電力供給するために、前記出力電圧を前記低電力アイランドコア論理電源電圧に変換するように構成される第１の線形ドロップアウトレギュレータと、
   前記第１のパワーレールに電力供給するために、前記出力電圧を前記アクティブモード電源電圧に変換するように構成される第２の線形ドロップアウトレギュレータと、
   をさらに備える、請求項２に記載の集積回路。
7. 前記電力マルチプレクサは、一対のＰＭＯＳトランジスタを備える、請求項１に記載の集積回路。
8. 対応するサブシステムが前記アクティブモードと前記スリープモードとの間でスイッチするとき、前記電力マルチプレクサを、各電力マルチプレクサが前記第１のパワーレールから、および前記第２のパワーレールから、一時的に離れるように制御するように構成されるコントローラをさらに備える、請求項１に記載の集積回路。
9. 前記第１のパワーレールに結合された第１のデカップリングキャパシタと、前記第２のパワーレールに結合された第２のデカップリングキャパシタとをさらに備える、請求項２に記載の集積回路。
10. 方法であって、
    アクティブモード電源電圧で集積回路の低電力アイランドの第１のパワーレールに電力供給することと、
    スリープモード電源電圧で前記低電力アイランドの第２のパワーレールに電力供給することと、ここにおいて、前記アクティブモード電源電圧は前記スリープモード電源電圧よりも大きい、
    前記低電力アイランド内の複数のサブシステムであって、ここにおいて、各サブシステムが低電力アイランドコア論理電源電圧によって電力供給されるサブシステムコア論理電力領域を含む、複数のサブシステムについて、前記サブシステムがアクティブモードで動作する間、各サブシステムにおける埋込メモリ電力領域を前記第１のパワーレールに結合することと、
    前記サブシステムがスリープモードで動作し、および前記低電力アイランドコア論理電源電圧が接地に放電される間、各サブシステムにおける前記埋込メモリ電力領域を前記第２のパワーレールに結合することと、
    プロセッサがスリープモードで動作する間、前記第２のパワーレールからの前記スリープモード電源電圧で前記集積回路内の前記プロセッサのためのプロセッサ埋込メモリに電力供給することと、ここにおいて、前記プロセッサのためのプロセッサコア論理電力領域は、前記低電力アイランドコア論理電源電圧とは独立して電力供給される、
    を備える、方法。
11. 前記集積回路中の前記サブシステムのうちの移行するサブシステムが前記アクティブモードとスリープモードとの間で移行するとき、前記移行するサブシステムにおける前記埋込メモリ電力領域から、前記第２のパワーレールと前記第１のパワーレールとの両方を一時的にデカップリングすることをさらに備える、請求項１０に記載の方法。
12. 直接的にスイッチモード電源を通して前記第２のパワーレールに電力供給することをさらに備える、請求項１０に記載の方法。
13. 集積回路であって、
    電力アイランドコア論理電源電圧を供給するように構成される電力アイランドコア論理パワーレールと、
    アクティブモード電源電圧を供給するように構成される第１のパワーレールと、
    スリープモード電源電圧を供給するように構成される第２のパワーレールと、ここにおいて、前記アクティブモード電源電圧は前記スリープモード電源電圧よりも大きい、
    複数のサブシステムと、ここで各サブシステムは前記電力アイランドコア論理パワーレールに結合されたサブシステムコア論理領域を含み、および１つまたは複数の埋込メモリを有するメモリ電力領域を含む、
    前記メモリ電力領域のうちのアクティブなものを前記第１のパワーレールに選択的に結合するための、および前記メモリ電力領域のうちの休止中のものを前記第２のパワーレールに選択的に結合するための手段と、
    前記電力アイランドコア論理パワーレールとは独立して電力供給されるプロセッサコア論理領域を含むプロセッサと、ここで前記プロセッサは、前記プロセッサについてのスリープモードの間、前記第２のパワーレールによって電力供給されるように構成される埋込メモリを含む、
    を備える、集積回路。
14. 前記集積回路は、前記スリープモード電源電圧で前記第２のパワーレールに電力供給するように構成されるスイッチモード電源を含むシステムに組み込まれる、請求項１３に記載の集積回路。
15. 前記複数のサブシステムは、少なくとも１つのセンササブシステムを含む、請求項１３に記載の集積回路。

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