CN107924223B - 用于集成电路电网效率的功率多路复用器 - Google Patents

Abstract

提供了一种具有低功率岛的集成电路，包括可以选择性耦合至提供在第一电力干线上的激活模式电源电压或者耦合至提供在第二电力干线上的睡眠模式电源电压的嵌入式存储器电力域。

Description

用于集成电路电网效率的功率多路复用器

相关申请的交叉引用

本申请要求享有2015年8月26日提交的美国申请No.14/836,694的优先权。

技术领域

本申请涉及集成电路功率管理，并且更特别地涉及用于提高的集成电路功率效率的功率多路复用器。

背景技术

片上系统(SoC)集成电路包括各种子系统。例如，智能电话SoC可以集成调制解调器、图形处理器、蓝牙、WiFi、和其他子系统。这些子系统中的每一个将通常具有与对于SoC处理器时序要求相比的、关于进入睡眠模式、激活模式或关机的不同时序要求。给定这些不同的时序要求，常规的是独立地从SoC处理器为子系统供电。例如，子系统可以分组成由两个电力干线(rail)供电的“低功率岛”：嵌入式存储器(MX)电力干线供电的岛以及核心逻辑(CX)电力干线供电的岛。处理器将类似地由处理器CX电力干线和处理器MX电力干线供电。

每个MX电力干线提供电源电压至对应的嵌入式存储器电力域内各种嵌入式存储器。岛MX电力干线因此提供电力至低功率岛内嵌入式存储器电力域的岛。类似地，处理器MX电力干线提供电力至用于SoC处理器的处理器嵌入式存储器电力域。相反，每个CX电力干线提供电源电压至对应的核心逻辑电力域内的核心逻辑。岛CX电力干线因此提供电源电压至低功率岛中岛核心逻辑电力域内核心逻辑，而处理器CX电力干线提供电源电压至用于SoC处理器的核心逻辑。通常，由嵌入式存储器电力域所要求的电压电平不同于对于核心逻辑电力域的那些电压电平。例如，与用于在睡眠模式中为逻辑门供电的减小电源电压相比，嵌入式存储器要求较高电源电压以在睡眠模式中保持它们所存储的数值。如果对于嵌入式存储器和核心逻辑使用普通的电力干线，核心逻辑将在睡眠模式期间浪费电力，例如由于将需要在嵌入式存储器中维持所存储状态所需的提升电源电压而造成不必要的泄漏电流损失。具有独立存储器和核心逻辑电力域因此节省电力。然而，由常规存储器和核心逻辑电力域形成的电网面对数个挑战，通过如图1中所示的常规SoC 100的以下讨论将更好理解。

SoC 100包括低功率岛110，其包括对应的子系统。例如，低功率岛110可以包括传感器子系统114，其包括由岛CX电力干线115供电的岛CX电力域111。此外，低功率岛110包括由岛嵌入式存储器(MX)电力干线120供电的MX电力域112。SoC 100剩余部分中的SoC处理器(未示出)包括由SoC MX电力干线130供电的SoCMX电力域120。为了图示清楚未示出用于SoC处理器的CX电力域和对应的CX电力干线。功率管理集成电路(PMIC)105对SoC 100内各个电力干线供电。例如，PMIC 105包括专用开关模式电源(MXSMPS)135以向SoC MX电力干线130供电。但是开关模式电源在裸片面积要求方面相对昂贵，因此由岛CX电力干线115和岛MX电力干线120两者共用岛SMPS 140。因为岛MX和CX电源电压可以不同于以上所述，每个电力干线115和120分别通过对应的岛线性压差调节器(LDO)150和145耦合至岛SMPS 140。因为每个岛电力干线115和120具有其自己对应的岛LDO，可以独立地控制它们的电压，尽管共同地由岛SMPS 140供电。低功率岛110是有利的，这是因为当SoC处理器仍然处于激活模式时其岛电力干线115和120可以置于睡眠模式。以此方式，相对于简单地为低功率岛110提供激活电平的电源电压，并未不必要地浪费电力，因为SoC处理器是激活的。

岛CX电力干线115可以在睡眠模式中完全崩塌(放电至接地)。相反，如果岛MX电力干线120上MX电源电压在睡眠模式期间崩塌，则岛MX电力域112将丢失其状态。因此，在对于低功率岛110的睡眠模式期间将MX电源电压维持在保持电平。当低功率岛110转变为睡眠模式时，在岛MX电力干线120上携带的MX电源电压因此必须从激活模式电源电压电平转变至保持电源电压电平。但是注意，当对应的CX或MX电力域突然要求电力时，岛CX电力干线115、岛MX电力干线120(以及SoC MX电力干线130)每个需要去耦电容器(C)以提供瞬时功率。这些去耦电容器的电容值相对较大，因此可以满足瞬时功率要求。因此当低功率岛110转变为睡眠模式时，必须将相对较大的电荷量从岛MX电力干线120放电接地，这因此减少了电池寿命。此外，当激活模式电源电压从岛SMPS 140转变为用于岛MX电力干线120的保持电压时，岛MX LDO 145浪费电力。关于SoC 100的另一问题在于，诸如SMPS 140之类的开关模式电源的效率倾向于在与对于低功率岛110的操作睡眠模式相关联的减小的电流输出水平下急剧下降。降低的电网效率可以相当惊人。

因此，本领域需要用于包括独立供电的子系统的集成电路的改进的电力架构。

发明内容

提供一种低功率岛，其包括至少一个子系统。每个子系统包括具有电源节点的嵌入式存储器(MX)电力域。每个子系统与对应的功率多路复用器相关联，功率多路复用器将激活模式MX电力干线和睡眠模式MX电力干线中的所选择一个耦合至用于子系统的嵌入式存储器电力域的电源节点。诸如功率管理集成电路之类的电源为激活模式MX电力干线提供激活模式MX电源电压。类似地，电源为睡眠模式MX电力干线提供小于激活模式MX电源电压的睡眠模式MX电源电压。

当对应的子系统操作在激活模式时，每个功率多路复用器可以选择激活模式MX电力干线。相反地，当对应的子系统操作在睡眠模式时，每个功率多路复用器可以选择睡眠模式MX电力干线。因为在激活模式和睡眠模式之间的转变期间无需改变睡眠模式MX电源电压和激活模式MX电源电压，因此在这些模式转变期间在与用于对应的电力干线的相关联去耦电容器上没有电力浪费。

睡眠模式MX电力干线也可以为低功率岛外的嵌入式存储器电力域(诸如处理器嵌入式存储器电力域)供电。低功率岛存储器电力域与处理器嵌入式存储器电力域的该聚集改进了对睡眠模式MX电力干线供电的开关模式电源的效率。

参照示例性实施方式的以下详细说明可以更好地知晓这些和额外的有利特征。

附图说明

图1是包括低功率岛的常规SoC集成电路的框图。

图2是根据本公开一个方面的包括低功率岛的SoC集成电路的框图。

图3是根据本公开一个方面的用于包括低功率岛的SoC的操作方法的流程图。

通过参考以下详细说明书将最佳的理解本公开的一些方面和它们的优点。应该知晓，使用相同的参考数字以标识在一个或多个附图中所示的相同元件。

具体实施方式

图2中示出了具有电网架构的示例性系统200，其解决了与常规独立电力域相关联的问题。系统200包括集成电路，诸如片上系统(SoC)205，其中低功率岛210包括一个或多个子系统。例如，低功率岛210可以包括传感器子系统215、无线接口子系统220、以及常通功率管理(AOP)子系统225。每个子系统包括核心逻辑(CX)电力域，诸如分别由在子系统215和220中的岛CX电力域230和240所示。为了清楚起见，在图2中并未示出AOP子系统225中的岛CX域。每个子系统215、220和220也分别包括岛嵌入式存储器(MX)电力域245、250和255。SoC205也包括具有SoC嵌入式存储器(MX)电力域235的SoC处理器(未示出)。如参照图1所述，低功率岛210中各个MX电力域并未由与CX电力域相同的电源电压供电，这是因为岛MX电力域在睡眠模式期间保持它们的状态。相反，在低功率岛210中用于岛CX电力域的电源电压可以在睡眠模式期间完全放电接地。然而，应该知晓，在备选实施方式中岛CX电力域可以在睡眠模式期间保持供电。

为了解决诸如参照图1所述的常规低功率岛架构的缺点，低功率岛210中的每个MX域可以通过对应的功率多路复用器280选择性地耦合至两个电力干线中的一个。如果子系统处于激活操作(操作)模式中，则其功率多路复用器280选择提供激活模式MX电源电压的激活模式MX电力干线265。相反，如果子系统处于操作的睡眠模式(保持)，则其功率多路复用器280选择提供睡眠模式MX电源电压的睡眠模式MX电力干线270。这些电源电压将取决于特定工艺节点的需求而变化，但是睡眠模式MX电源电压低于跨各个工艺节点的激活模式MX电源电压。

与岛MX电力域相反，低功率岛210中的每个CX电力域(诸如CX电力域230和240)直接耦合至岛CX电力干线285。就此而言，注意，在低功率岛210的睡眠模式期间，用于岛CX电力干线285的电源电压可以完全崩塌(放电至接地)。在该实施方式中，因此无需用于岛CX电力域230和240的功率多路复用器，这是因为在睡眠模式期间，CX电力干线285可以放电接地。但是该放电对于岛MX电力域是不希望的，这是因为它们在操作的睡眠(保持)模式期间需要保持它们的状态。与诸如参照图1所述的常规架构相反，当低功率岛210从激活模式切换至睡眠模式时，用于激活模式MX电力干线265的去耦电容器(C)无需放电接地，这是因为由激活模式MX电力干线265提供的激活模式MX电源电压并未响应于该模式转移而改变。用于激活模式MX电力干线265的对应去耦电容器C(或电容器)将因此在低功率岛210内子系统从激活模式至睡眠模式的模式转变期间将不浪费电荷。类似的，用于睡眠模式MX电力干线270的去耦电容器C在模式转变期间无需放电接地。

为了消除当开关模式电源在睡眠模式期间必须支持相对低输出电流量时常规集成电路电网架构具有的电网效率问题，睡眠模式MX电力干线270也可以提供电力至SoC MX电力域235。功率管理集成电路(PMIC)260包括用于为睡眠模式MX电力干线270供电的开关模式电源295。尽管在睡眠模式期间由任何给定MX电力域所吸取电流相对较小，但是相对于由睡眠模式MX电力干线270供电，与在睡眠模式期间常规开关模式电源135的效率相比，SoCMX电力域235与岛MX电力域245、250和255的聚集大大提高了开关模式电源295的效率。特别地，注意，在睡眠模式期间由常规SoC 100中开关模式电源135仅对低功率岛MX电力域供电，而在睡眠模式期间可以由开关模式电源295为跨SoC的所有MX电力域供电。因此，与常规架构相比，由于其在睡眠模式中较大的输出电流，因此开关模式电源295以较高效率操作。

PMIC 260中的岛开关模式电源290分别通过岛线性压差调节器290和291为岛CX电力干线285和激活模式MX电力干线265供电。这与常规架构相比是有利的，因为不存在与将激活模式电源电压降低转变为睡眠模式电源电压有关的线性压差(drop-out)调节器功率损耗。相对而言，注意，图1的常规SoC 100中线性压差调节器145在睡眠模式期间浪费电力，因为其必须将来自开关模式电源140的激活模式电源电压降低至睡眠模式电源电压。此外，功率多路复用器280允许低功率岛210中各个子系统独立地操作在激活和睡眠模式。以此方式，并未通过不必要地仅提供激活模式电源电压至休眠子系统而浪费电力，因为另一子系统处于激活操作模式。此外，休眠子系统从睡眠模式转变至激活模式仅需要其功率多路复用器280选择激活模式MX电力干线265。这减小了关于唤醒至激活模式的延迟并且因此与常规架构相比保存了额外电力。

每个功率多路复用器280可以包括开关的任何合适集合，诸如PMOS晶体管的并联布置。备选地，也可以使用传输门以形成功率多路复用器280。在一些实施方式中，多个功率多路复用器280可以视作包括用于将岛嵌入式存储器(MX)电力域的激活电力域选择性耦合至激活模式MX电力干线265并用于将岛嵌入式存储器(MX)电力域的休眠电力域选择性耦合至睡眠模式MX电力干线270的装置。关于控制功率多路复用器280，诸如常通子系统225之类的合适的控制电路可以控制它们的操作。备选地，SoC处理器或SoC状态机(未示出)可以控制功率多路复用器280。

不论用于功率多路复用器280的控制器位于何处，其可以配置用于防止将睡眠模式MX电力干线270和激活模式MX电力干线265同时耦合至任何给定岛MX域，因为该同时耦合可以导致激活模式MX干线265不希望地放电至睡眠模式MX干线270。因此，可以控制每个功率多路复用器280以临时地在任何模式转变期间(激活模式至睡眠模式或者睡眠模式至激活模式)将电源节点从激活模式MX电力干线265和睡眠模式MX电力干线270脱离至其对应的MX电力域。脱离周期可以相对较短(例如数十纳秒)，从而对应的MX电力域可以继续以其电源节点上残留电压而操作，直至功率多路复用器280接合至所需电力干线。

现在将讨论对于低功率岛的操作方法。该方法包括为第一电力干线提供激活模式电源电压的动作300，以及为第二电力干线提供睡眠模式电源电压的动作305，其中激活模式电源电压大于睡眠模式电源电压。激活模式MX电力干线265的供电是动作300的示例，而睡眠模式MX电力干线270的供电是动作305的示例。

方法进一步包括对于集成电路内子系统执行的动作310，并包括当子系统操作在激活模式时将子系统中嵌入式存储器电力域耦合至第一电力干线。由功率多路复用器280中的一个选择激活模式MX电力干线265是动作310的示例。

最终，方法也包括动作315，包括当子系统操作在睡眠模式时将嵌入式存储器电力域耦合至嵌入式存储器电力域。由功率多路复用器280的一个选择睡眠模式MX电力干线270是动作315的示例。如本领域技术人员现在应该知晓并且取决于所探讨的特定应用，可以对于本公开的装置的材料、设备、配置和使用方法做出许多修改、替换和变换而并未脱离其精神和范围。据此，本公开的范围不应限定于在此所示和所述的特定实施方式，因为它们仅是借由其一些示例的方式，相反的，应该完全与以下所附权利要求及它们功能等价形式相称。

Claims (15)

1.一种集成电路，包括：

岛核心逻辑电力干线，被配置用于提供岛核心逻辑电源电压；

第一电力干线，被配置用于提供激活模式电源电压；

第二电力干线，被配置用于提供睡眠模式电源电压，其中所述激活模式电源电压大于所述睡眠模式电源电压；

多个子系统，每个子系统包括具有电源节点的嵌入式存储器、耦合在所述电源节点与所述第一电力干线和所述第二电力干线之间的功率多路复用器、以及耦合至所述岛核心逻辑电力干线的子系统核心逻辑电力域，其中所述多个子系统中的第一子系统的所述功率多路复用器被配置用于在所述第一子系统的所述嵌入式存储器的激活操作模式期间选择所述第一电力干线，以及其中所述第一子系统的所述功率多路复用器被进一步配置以在所述第一子系统的所述嵌入式存储器的睡眠操作模式期间选择所述第二电力干线；以及

处理器，其包括独立于所述岛核心逻辑电力干线而被供电的处理器核心逻辑电力域，所述处理器包括嵌入式存储器电力域，所述嵌入式存储器电力域被配置为在所述处理器的睡眠模式期间由所述第二电力干线供电。

2.根据权利要求1所述的集成电路，其中，所述集成电路被并入包括功率管理集成电路PMIC的系统中，所述功率管理集成电路包括：

第一开关模式电源，被配置用于向所述第二电力干线提供所述睡眠模式电源电压。

3.根据权利要求1所述的集成电路，其中，每个子系统被配置用于独立地进入所述睡眠模式和所述激活模式。

4.根据权利要求1所述的集成电路，其中，所述多个子系统包括至少一个传感器子系统。

5.根据权利要求1所述的集成电路，其中，所述多个子系统包括至少一个无线接口子系统。

6.根据权利要求2所述的集成电路，其中所述PMIC进一步包括：

第二开关模式电源，被配置用于提供输出电压；

第一线性压差调节器，被配置用于将所述输出电压转换为用于对所述岛核心逻辑电力干线供电的所述岛核心逻辑电源电压；以及

第二线性压差调节器，被配置用于将所述输出电压转换为用于对所述第一电力干线供电的所述激活模式电源电压。

7.根据权利要求1所述的集成电路，其中，所述功率多路复用器包括PMOS晶体管配对。

8.根据权利要求1所述的集成电路，进一步包括控制器，所述控制器被配置用于控制所述功率多路复用器，从而当对应的子系统在所述激活模式和所述睡眠模式之间切换时，每个功率多路复用器从所述第一电力干线和所述第二电力干线临时地脱离。

9.根据权利要求2所述的集成电路，进一步包括：耦合至所述第一电力干线的第一去耦电容器和耦合至所述第二电力干线的第二去耦电容器。

10.一种操作集成电路的方法，包括：

为所述集成电路的低功率岛的第一电力干线提供激活模式电源电压；

为所述低功率岛的第二电力干线提供睡眠模式电源电压，其中所述激活模式电源电压大于所述睡眠模式电源电压；

对于所述低功率岛内的各自包括由岛核心逻辑电源电压供电的子系统核心逻辑电力域的多个子系统而言，当所述子系统操作在激活模式时，将所述子系统中的嵌入式存储器电力域耦合至所述第一电力干线；

当所述子系统操作在睡眠模式时，将所述嵌入式存储器电力域耦合至所述第二电力干线；以及

在所述集成电路内的处理器操作在睡眠模式时，用来自所述第二电力干线的所述睡眠模式电源电压对用于所述处理器的嵌入式存储器供电，其中用于所述处理器的处理器核心逻辑电力域独立于所述岛核心逻辑电源电压而被供电。

11.根据权利要求10所述的方法，进一步包括：当所述集成电路中的转变子系统在所述激活模式和所述睡眠模式之间转变时，将所述第二电力干线和所述第一电力干线两者从所述转变子系统中的嵌入式存储器电力域临时地去耦。

12.根据权利要求10所述的方法，进一步包括通过开关模式电源为所述第二电力干线供电。

13.一种集成电路，包括：

岛核心逻辑电力干线，被配置用于提供岛核心逻辑电源电压；

第一电力干线，被配置用于提供激活模式电源电压；

第二电力干线，被配置用于提供睡眠模式电源电压，其中所述激活模式电源电压大于所述睡眠模式电源电压；

多个子系统，每个子系统包括耦合至所述岛核心逻辑电力干线的子系统核心逻辑电力域并且包括存储器电力域，所述存储器电力域具有一个或多个嵌入式存储器；

用于将所述存储器电力域中的激活存储器电力域选择性耦合至所述第一电力干线并将所述存储器电力域中的休眠存储器电力域选择性耦合至所述第二电力干线的装置；以及

处理器，其包括独立于所述岛核心逻辑电力干线而被供电的处理器核心逻辑电力域，所述处理器包括嵌入式存储器电力域，所述嵌入式存储器电力域被配置为在所述处理器的睡眠模式期间由所述第二电力干线供电。

14.根据权利要求13所述的集成电路，其中，所述集成电路被并入包括开关模式电源的系统中，所述开关模式电源被配置用于为所述第二电力干线提供所述睡眠模式电源电压。

15.根据权利要求13所述的集成电路，其中，所述多个子系统包括至少一个传感器子系统。

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